JP2003347873A - 多段アンプのゲイン制御方法及び装置 - Google Patents
多段アンプのゲイン制御方法及び装置Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/3052—Automatic control in amplifiers having semiconductor devices in bandpass amplifiers (H.F. or I.F.) or in frequency-changers used in a (super)heterodyne receiver
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Circuits Of Receivers In General (AREA)
Abstract
(57)【要約】
【課題】多段プログラマブルゲインアンプ(ＰＧＡ)の高
速ゲイン切り換えを、高分解能なＡＤ変換器を必要とせ
ずに可能にする制御方法及び装置を提供する。 【解決手段】多段ＰＧＡのゲイン制御方法は、各ＰＧＡ
の入力レベルを全て検出し、この検出結果に基づき最適
な各ＰＧＡのゲインを算出し、得られた各ＰＧＡのゲイ
ン最適値を、各ＰＧＡに対して一度に設定する制御方法
であり、高速なゲイン切り換えができる。この制御方法
を実現する多段ＰＧＡのゲイン制御装置は、各ＰＧＡ６
０１，６０３，６０５の入力レベルを保持したピークホ
ールド回路ＰＨ１〜ＰＨ３の出力を、スイッチ群６０９
の順次切り換えによりＡＤ変換器６１０で逐次検出し、
その検出結果から各ＰＧＡの最適なゲインを演算回路６
１２で算出して、得られた各最適値を同時に各ＰＧＡに
設定する構成である。
速ゲイン切り換えを、高分解能なＡＤ変換器を必要とせ
ずに可能にする制御方法及び装置を提供する。 【解決手段】多段ＰＧＡのゲイン制御方法は、各ＰＧＡ
の入力レベルを全て検出し、この検出結果に基づき最適
な各ＰＧＡのゲインを算出し、得られた各ＰＧＡのゲイ
ン最適値を、各ＰＧＡに対して一度に設定する制御方法
であり、高速なゲイン切り換えができる。この制御方法
を実現する多段ＰＧＡのゲイン制御装置は、各ＰＧＡ６
０１，６０３，６０５の入力レベルを保持したピークホ
ールド回路ＰＨ１〜ＰＨ３の出力を、スイッチ群６０９
の順次切り換えによりＡＤ変換器６１０で逐次検出し、
その検出結果から各ＰＧＡの最適なゲインを演算回路６
１２で算出して、得られた各最適値を同時に各ＰＧＡに
設定する構成である。
Description
【０００１】
【発明の属する技術分野】本発明は、多段に接続された
プログラマブルゲインアンプのゲイン制御方法及び装置
に係り、特に、無線受信機用の集積回路（以下ＩＣと略
す）内の多段プログラマブルゲインアンプのゲインを高
速に制御するのに好適なゲイン制御方法及び装置に関す
る。
プログラマブルゲインアンプのゲイン制御方法及び装置
に係り、特に、無線受信機用の集積回路（以下ＩＣと略
す）内の多段プログラマブルゲインアンプのゲインを高
速に制御するのに好適なゲイン制御方法及び装置に関す
る。
【０００２】
【従来の技術】図１に従来の一般的な無線受信機の構成
を示す。アンテナ１から入力されたギガヘルツ帯の高周
波信号は、低雑音アンプ２により増幅された後、ミキサ
４により局部発振回路３からの参照波と混合され、メガ
ヘルツ帯に周波数変換される。さらに、このメガヘルツ
帯に変換された信号は、複数のプログラマブルゲインア
ンプ（以下、ＰＧＡと略す）５、７、９とバンドパスフ
ィルタ（以下、ＢＰＦと略す）６、８を通った後、アナ
ログ／デジタルコンバータ（以下、ＡＤＣと略す）１０
によりデジタル信号に変換され、デジタル復調回路１１
により信号上のデータが復元される。
を示す。アンテナ１から入力されたギガヘルツ帯の高周
波信号は、低雑音アンプ２により増幅された後、ミキサ
４により局部発振回路３からの参照波と混合され、メガ
ヘルツ帯に周波数変換される。さらに、このメガヘルツ
帯に変換された信号は、複数のプログラマブルゲインア
ンプ（以下、ＰＧＡと略す）５、７、９とバンドパスフ
ィルタ（以下、ＢＰＦと略す）６、８を通った後、アナ
ログ／デジタルコンバータ（以下、ＡＤＣと略す）１０
によりデジタル信号に変換され、デジタル復調回路１１
により信号上のデータが復元される。
【０００３】無線受信機の場合、アンテナから入力され
る信号は非常に広範囲に渡るレベルを持つが、多段に接
続されたＰＧＡにより適切にレベル変換がなされ、最終
的にはＡＤＣの入力ダイナミックレンジ内で最大限に振
れるように制御される。
る信号は非常に広範囲に渡るレベルを持つが、多段に接
続されたＰＧＡにより適切にレベル変換がなされ、最終
的にはＡＤＣの入力ダイナミックレンジ内で最大限に振
れるように制御される。
【０００４】図１に示すようにＰＧＡをＢＰＦの前段に
配置するのは、ＢＰＦがとかく大きな雑音を発生しがち
なためである。このような構成をとることにより、信号
対雑音比を有利にすることができる。
配置するのは、ＢＰＦがとかく大きな雑音を発生しがち
なためである。このような構成をとることにより、信号
対雑音比を有利にすることができる。
【０００５】図２は、無線通信方式の一つである近距離
無線アクセスシステムの場合のＰＧＡに入力される信号
波形図である。図２に示すように、データ信号期間ＴDT
の前に、約６μｓのプリアンブル信号期間ＴPRがある。
ＰＧＡはこのプリアンブル信号期間、すなわち受信デー
タ信号の直前の準備期間を利用して最適なゲインに制御
され、データ信号期間中はそのゲインを保持する。この
ゲインの決定は、プリアンブル信号が十分に立ち上がっ
た後で行う必要がある。このため、ＰＧＡの最適なゲイ
ンの決定に正味利用できるプリアンブル期間は、現実に
は非常に短い。
無線アクセスシステムの場合のＰＧＡに入力される信号
波形図である。図２に示すように、データ信号期間ＴDT
の前に、約６μｓのプリアンブル信号期間ＴPRがある。
ＰＧＡはこのプリアンブル信号期間、すなわち受信デー
タ信号の直前の準備期間を利用して最適なゲインに制御
され、データ信号期間中はそのゲインを保持する。この
ゲインの決定は、プリアンブル信号が十分に立ち上がっ
た後で行う必要がある。このため、ＰＧＡの最適なゲイ
ンの決定に正味利用できるプリアンブル期間は、現実に
は非常に短い。
【０００６】図３に、従来のＰＧＡのゲイン制御方法の
一例を示す。同図において、参照符号３１、３３、３５
は、０ｄＢから２０ｄＢの間でゲインを可変できるＰＧ
Ａ、３２、３４はＢＰＦ、３６はＡＤＣ、３７は演算制
御回路である。この例は特にＰＧＡが３段接続された場
合であるが、より多段の場合でも同様に議論できる。こ
のような従来例としては、例えば、２００２アイ・エス
・エス・シー・シー・ダイジェスト・オブ・テクニカル
ペーパー，Ｖｏｌ．４５，ビジュアルサプリメント、第
７２頁（2002 ISSCC Digest of Technical Paper, vol.
45, visual supplement, p.72.）に開示されている（以
下、「従来例１」と呼ぶ）。
一例を示す。同図において、参照符号３１、３３、３５
は、０ｄＢから２０ｄＢの間でゲインを可変できるＰＧ
Ａ、３２、３４はＢＰＦ、３６はＡＤＣ、３７は演算制
御回路である。この例は特にＰＧＡが３段接続された場
合であるが、より多段の場合でも同様に議論できる。こ
のような従来例としては、例えば、２００２アイ・エス
・エス・シー・シー・ダイジェスト・オブ・テクニカル
ペーパー，Ｖｏｌ．４５，ビジュアルサプリメント、第
７２頁（2002 ISSCC Digest of Technical Paper, vol.
45, visual supplement, p.72.）に開示されている（以
下、「従来例１」と呼ぶ）。
【０００７】このように構成される多段アンプのゲイン
制御は、従来、次の様に行われていた。すなわち、各Ｐ
ＧＡ３１、３３、３５を経由して来た最終的な信号のレ
ベルをＡＤＣ３６で検出し、その検出結果に基づいて演
算制御回路３７が新しいゲインを決定し、そのゲインを
各ＰＧＡにフィードバックして各ＰＧＡのゲインを同時
に、または順次切り換えていた。
制御は、従来、次の様に行われていた。すなわち、各Ｐ
ＧＡ３１、３３、３５を経由して来た最終的な信号のレ
ベルをＡＤＣ３６で検出し、その検出結果に基づいて演
算制御回路３７が新しいゲインを決定し、そのゲインを
各ＰＧＡにフィードバックして各ＰＧＡのゲインを同時
に、または順次切り換えていた。
【０００８】各ＰＧＡ３１、３３、３５のゲインの初期
設定値は任意であるが、通常プリアンブル期間前では信
号が小さいため、各ＰＧＡのゲインは最大値、例えば＋
２０ｄＢに初期設定されている。ＡＤＣ３６に入る信号
のレベルが、ＡＤＣ３６の入力ダイナミックレンジ内で
最大になったと演算制御回路３７により判定されるま
で、ゲイン切り換えが逐次繰り返される。
設定値は任意であるが、通常プリアンブル期間前では信
号が小さいため、各ＰＧＡのゲインは最大値、例えば＋
２０ｄＢに初期設定されている。ＡＤＣ３６に入る信号
のレベルが、ＡＤＣ３６の入力ダイナミックレンジ内で
最大になったと演算制御回路３７により判定されるま
で、ゲイン切り換えが逐次繰り返される。
【０００９】図４に、この制御方法によるゲイン制御の
一例のタイミングチャートを示す。なお、同図におい
て、(I)は初段のＰＧＡ３１の入力信号レベル、(II)は
それぞれ初段、２段目、３段目のＰＧＡ３１，３３、３
５の出力信号、(III)はＡＤＣの変換クロック信号であ
る。
一例のタイミングチャートを示す。なお、同図におい
て、(I)は初段のＰＧＡ３１の入力信号レベル、(II)は
それぞれ初段、２段目、３段目のＰＧＡ３１，３３、３
５の出力信号、(III)はＡＤＣの変換クロック信号であ
る。
【００１０】この図４の例は、特に初段ＰＧＡ３１の入
力信号レベルが−１０ｄＢ（ＡＤＣの入力ダイナミック
レンジを０ｄＢとする。）の場合である。入力が−１０
ｄＢの場合、ｔ＝ｔ０の時点では各ＰＧＡ３１，３３，
３５の出力は飽和レベルにあり、ＡＤ変換の結果も目標
値をオーバーしているため、演算制御回路３７は各ＰＧ
Ａ３１，３３，３５のゲインを、例えば全て０ｄＢに設
定する指示を出す。この場合、次のピーク時（ｔ＝ｔ１
の時点）ではＰＧＡ３５の出力レベル（すなわち、ＡＤ
Ｃ３６の入力レベル）は−１０ｄＢとなり、小さすぎる
ため、今度はＰＧＡ３１のゲインを−５ｄＢに大きくす
る指示を出す。次のピーク時（ｔ＝ｔ２の時点）ではＰ
ＧＡ３５の出力レベルは、まだＡＤＣ３６の入力ダイナ
ミックレンジ内で最大ではないので、さらにＰＧＡ３１
のゲインを−５ｄＢに大きくする指示を出す。これを収
束するまで繰り返す。図４の例では、最終的なゲインが
確定するまでｔ＝ｔ０，ｔ１，ｔ２の各時点の次のクロ
ックの立ち上がりで、合計３回の切り換えを行ってい
る。なお図４では、説明を簡略化するためＰＧＡ３１の
ゲイン切り換えのみで対応している。
力信号レベルが−１０ｄＢ（ＡＤＣの入力ダイナミック
レンジを０ｄＢとする。）の場合である。入力が−１０
ｄＢの場合、ｔ＝ｔ０の時点では各ＰＧＡ３１，３３，
３５の出力は飽和レベルにあり、ＡＤ変換の結果も目標
値をオーバーしているため、演算制御回路３７は各ＰＧ
Ａ３１，３３，３５のゲインを、例えば全て０ｄＢに設
定する指示を出す。この場合、次のピーク時（ｔ＝ｔ１
の時点）ではＰＧＡ３５の出力レベル（すなわち、ＡＤ
Ｃ３６の入力レベル）は−１０ｄＢとなり、小さすぎる
ため、今度はＰＧＡ３１のゲインを−５ｄＢに大きくす
る指示を出す。次のピーク時（ｔ＝ｔ２の時点）ではＰ
ＧＡ３５の出力レベルは、まだＡＤＣ３６の入力ダイナ
ミックレンジ内で最大ではないので、さらにＰＧＡ３１
のゲインを−５ｄＢに大きくする指示を出す。これを収
束するまで繰り返す。図４の例では、最終的なゲインが
確定するまでｔ＝ｔ０，ｔ１，ｔ２の各時点の次のクロ
ックの立ち上がりで、合計３回の切り換えを行ってい
る。なお図４では、説明を簡略化するためＰＧＡ３１の
ゲイン切り換えのみで対応している。
【００１１】図３のように各ＰＧＡの段間に挿入された
ＢＰＦ３２，３４は、応答時間が遅いため、ゲイン切り
換えをする度に信号レベルが安定するまで１サイクル程
度待たなければならない。通常は、こうしたゲイン切り
換えを３回から５回繰り返す必要があるので、信号周波
数ｆ＝２ＭＨｚの入力信号の場合、トータルで３〜５μ
ｓ以上の時間を収束するまでに要する。上記例は、ＰＧ
Ａ３１のみの変化で対応できた場合である。なお、ＰＧ
Ａ３１だけでは対応できないようなさらに小さい入力の
場合には、ＰＧＡ３３、３５のゲインの切り換えを行っ
て対処すればよい。
ＢＰＦ３２，３４は、応答時間が遅いため、ゲイン切り
換えをする度に信号レベルが安定するまで１サイクル程
度待たなければならない。通常は、こうしたゲイン切り
換えを３回から５回繰り返す必要があるので、信号周波
数ｆ＝２ＭＨｚの入力信号の場合、トータルで３〜５μ
ｓ以上の時間を収束するまでに要する。上記例は、ＰＧ
Ａ３１のみの変化で対応できた場合である。なお、ＰＧ
Ａ３１だけでは対応できないようなさらに小さい入力の
場合には、ＰＧＡ３３、３５のゲインの切り換えを行っ
て対処すればよい。
【００１２】次に、図５に別の従来例として、フィード
フォワードによるＰＧＡゲイン制御方法を示す。図５に
おいて、参照符号５１は遅延回路、５２は検出器、５３
はＡＤＣ、５４〜５６はＰＧＡである。この制御方法
は、多段に接続されたＰＧＡ５４、５５、５６の初段に
入力される信号のレベルを検出器５２およびＡＤＣ５３
で検出し、その結果に基づいてフィードフォワードによ
り、各ＰＧＡのゲインを同時に設定するという方法であ
る。遅延回路５１は、リアルタイム処理のために設けら
れている。この制御方法を用いるとゲイン切り換えは一
度で終了する。なお、このような制御方法の例として
は、例えば、特開平９−１９１２２１号公報が知られて
いる（以下、「従来例２」と呼ぶ）。
フォワードによるＰＧＡゲイン制御方法を示す。図５に
おいて、参照符号５１は遅延回路、５２は検出器、５３
はＡＤＣ、５４〜５６はＰＧＡである。この制御方法
は、多段に接続されたＰＧＡ５４、５５、５６の初段に
入力される信号のレベルを検出器５２およびＡＤＣ５３
で検出し、その結果に基づいてフィードフォワードによ
り、各ＰＧＡのゲインを同時に設定するという方法であ
る。遅延回路５１は、リアルタイム処理のために設けら
れている。この制御方法を用いるとゲイン切り換えは一
度で終了する。なお、このような制御方法の例として
は、例えば、特開平９−１９１２２１号公報が知られて
いる（以下、「従来例２」と呼ぶ）。
【００１３】
【発明が解決しようとする課題】しかしながら、前述し
た図３に示したフィードバックを用いた従来例１の制御
方法によれば、最終的に最適なゲインを確定するまでに
ゲイン切り換えを何度か繰り返す必要があり、その度に
バンドパスフィルタによる応答を待つためのウェイト時
間を確保しなければならないため、収束にかなりの時間
がかかるという問題がある。実際問題として、前述した
６μｓのプリアンブル期間ＴPRでは収束せずに、データ
期間ＴDTまでゲイン決定がずれ込むという例が多々あ
る。
た図３に示したフィードバックを用いた従来例１の制御
方法によれば、最終的に最適なゲインを確定するまでに
ゲイン切り換えを何度か繰り返す必要があり、その度に
バンドパスフィルタによる応答を待つためのウェイト時
間を確保しなければならないため、収束にかなりの時間
がかかるという問題がある。実際問題として、前述した
６μｓのプリアンブル期間ＴPRでは収束せずに、データ
期間ＴDTまでゲイン決定がずれ込むという例が多々あ
る。
【００１４】また、図５に示したフィードフォワードを
用いた従来例２の制御方法によれば、図３に示した従来
例１の制御方法のように収束に時間がかかるという問題
は回避されるが、初段のＰＧＡの入力レベルのみを検出
して全てのＰＧＡのゲインを決定しなければならないの
で、非常に高分解能（通常１４ビット程度）の高速ＡＤ
Ｃが必要となるという問題がある。
用いた従来例２の制御方法によれば、図３に示した従来
例１の制御方法のように収束に時間がかかるという問題
は回避されるが、初段のＰＧＡの入力レベルのみを検出
して全てのＰＧＡのゲインを決定しなければならないの
で、非常に高分解能（通常１４ビット程度）の高速ＡＤ
Ｃが必要となるという問題がある。
【００１５】そこで、本発明の目的は、高分解能な高速
ＡＤＣを必要とせずに、高速なゲイン切り換えを可能と
する多段アンプのゲイン制御方法及び装置を提供するこ
とにある。
ＡＤＣを必要とせずに、高速なゲイン切り換えを可能と
する多段アンプのゲイン制御方法及び装置を提供するこ
とにある。
【００１６】
【課題を解決するための手段】本願により開示される本
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。すなわち、本発明に係る多段アンプ
のゲイン制御方法は、多段に接続された各ＰＧＡの入力
レベルを検出し、そのレベル検出の結果により各ＰＧＡ
の最適なゲインの値を演算し、この各最適値をフィード
フォワードにより、全てのＰＧＡのゲインを実質的に同
時に設定するゲイン制御を行うことを特徴としたもので
ある。
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。すなわち、本発明に係る多段アンプ
のゲイン制御方法は、多段に接続された各ＰＧＡの入力
レベルを検出し、そのレベル検出の結果により各ＰＧＡ
の最適なゲインの値を演算し、この各最適値をフィード
フォワードにより、全てのＰＧＡのゲインを実質的に同
時に設定するゲイン制御を行うことを特徴としたもので
ある。
【００１７】また、本発明に係る多段アンプのゲイン制
御装置は、複数のＰＧＡと、各ＰＧＡの入力レベルを検
出する検出手段と、このレベル検出手段の検出結果によ
り各ＰＧＡのゲインの最適値を演算し、全てのＰＧＡの
ゲインを実質的に一度で設定する設定手段とを備えてい
ることを特徴とする。この場合、前記レベル検出手段
は、各ＰＧＡの入力信号のピーク値を保持するピークホ
ールド回路と、このピークホールド回路の出力をＡＤ変
換するためのＡＤ変換器とから構成すれば好適である。
また、前記ピークホールド回路と前記ＡＤ変換器は、各
前記プログラマブルゲインアンプの入力部にそれぞれ設
けてもよい。
御装置は、複数のＰＧＡと、各ＰＧＡの入力レベルを検
出する検出手段と、このレベル検出手段の検出結果によ
り各ＰＧＡのゲインの最適値を演算し、全てのＰＧＡの
ゲインを実質的に一度で設定する設定手段とを備えてい
ることを特徴とする。この場合、前記レベル検出手段
は、各ＰＧＡの入力信号のピーク値を保持するピークホ
ールド回路と、このピークホールド回路の出力をＡＤ変
換するためのＡＤ変換器とから構成すれば好適である。
また、前記ピークホールド回路と前記ＡＤ変換器は、各
前記プログラマブルゲインアンプの入力部にそれぞれ設
けてもよい。
【００１８】
【発明の実施の形態】以下、本発明に係る多段アンプの
ゲイン制御方法及び装置の好適な実施形態について、添
付図面を参照しながら詳細に説明する。
ゲイン制御方法及び装置の好適な実施形態について、添
付図面を参照しながら詳細に説明する。
【００１９】＜実施形態１＞図６に、本発明の第１の実
施形態例を示す。なお、本実施形態例は、０〜２０ｄＢ
のゲイン可変範囲を持つＰＧＡを３段接続した場合の構
成例であるが、より多段の構成においても同様の議論が
成り立つ。同図において、参照符号６０１、６０３、６
０５は、０〜２０ｄＢの間でゲインを可変できるＰＧ
Ａ、６０２、６０４はＢＰＦ、ＰＨ１〜ＰＨ３はピーク
ホールド回路である。さらに、６０９はスイッチＳＷ０
〜ＳＷ３からなるスイッチ群、６１０はＡＤＣ、６１１
はスイッチＳＷ０〜ＳＷ３を制御するスイッチ制御回
路、６１２は演算回路、６１３はゲイン制御回路、６１
４はクロック源である。
施形態例を示す。なお、本実施形態例は、０〜２０ｄＢ
のゲイン可変範囲を持つＰＧＡを３段接続した場合の構
成例であるが、より多段の構成においても同様の議論が
成り立つ。同図において、参照符号６０１、６０３、６
０５は、０〜２０ｄＢの間でゲインを可変できるＰＧ
Ａ、６０２、６０４はＢＰＦ、ＰＨ１〜ＰＨ３はピーク
ホールド回路である。さらに、６０９はスイッチＳＷ０
〜ＳＷ３からなるスイッチ群、６１０はＡＤＣ、６１１
はスイッチＳＷ０〜ＳＷ３を制御するスイッチ制御回
路、６１２は演算回路、６１３はゲイン制御回路、６１
４はクロック源である。
【００２０】このように構成される多段アンプの制御動
作の概略を説明する。各ＰＧＡのゲインの初期設定値
は、通常、最大値である＋２０ｄＢに設定されている。
作の概略を説明する。各ＰＧＡのゲインの初期設定値
は、通常、最大値である＋２０ｄＢに設定されている。
【００２１】まず最初（後述する図７のｔ＝ｔ０の時
点）に、スイッチＳＷ０〜ＳＷ３を順次高速に切り換え
ることにより、全てのＰＧＡ６０１、６０３、６０５の
入力信号レベルをＡＤＣ６１０で検出する。なお、図６
では、スイッチＳＷ２をオンにしてＰＧＡ６０３の入力
信号レベルがピークホールド回路ＰＨ２を介してＡＤＣ
６１０へ入力されている状態を示している。
点）に、スイッチＳＷ０〜ＳＷ３を順次高速に切り換え
ることにより、全てのＰＧＡ６０１、６０３、６０５の
入力信号レベルをＡＤＣ６１０で検出する。なお、図６
では、スイッチＳＷ２をオンにしてＰＧＡ６０３の入力
信号レベルがピークホールド回路ＰＨ２を介してＡＤＣ
６１０へ入力されている状態を示している。
【００２２】次に、ＡＤＣ６１０で検出された各ＰＧＡ
６０１、６０３、６０５の入力レベルに基づいて、それ
ぞれの最適なゲインが演算回路６１２において算出さ
れ、後述する図７のｔ＝ｔ１の時点において同時にゲイ
ン制御回路６１３により、各ＰＧＡを、算出された最適
なゲインに設定して、ゲイン切り換えが完結する。演算
回路６１２は、クロック源６１４からの外部クロックに
より動作し、各ＰＧＡの入力レベルに基づいた最適なゲ
インの算出、スイッチ制御回路６１１、ゲイン制御回路
６１３のコントロールなどを行う。
６０１、６０３、６０５の入力レベルに基づいて、それ
ぞれの最適なゲインが演算回路６１２において算出さ
れ、後述する図７のｔ＝ｔ１の時点において同時にゲイ
ン制御回路６１３により、各ＰＧＡを、算出された最適
なゲインに設定して、ゲイン切り換えが完結する。演算
回路６１２は、クロック源６１４からの外部クロックに
より動作し、各ＰＧＡの入力レベルに基づいた最適なゲ
インの算出、スイッチ制御回路６１１、ゲイン制御回路
６１３のコントロールなどを行う。
【００２３】上記スイッチＳＷ０〜ＳＷ３の順次高速切
り替え動作の内、スイッチＳＷ１〜ＳＷ３の切り換え動
作は各ＰＧＡ入力信号のレベル検出を行うためであり、
スイッチＳＷ０の切り換え動作は、演算回路６１２で入
力レベル検出を行っている間でも、ＰＧＡ６０５の出力
をＡＤＣ６１０を介して不図示のＩＣ内の後段に送るこ
とにより、プリアンブル信号をＩＣ内の後段で検出でき
るようにするためであり、各ＰＧＡ６０１，６０３，６
０５のゲインがゲイン制御回路６１３により設定された
後は、スイッチＳＷ０はオンにしたままである。このと
き、スイッチＳＷ１〜ＳＷ３はオフにしたままとする。
り替え動作の内、スイッチＳＷ１〜ＳＷ３の切り換え動
作は各ＰＧＡ入力信号のレベル検出を行うためであり、
スイッチＳＷ０の切り換え動作は、演算回路６１２で入
力レベル検出を行っている間でも、ＰＧＡ６０５の出力
をＡＤＣ６１０を介して不図示のＩＣ内の後段に送るこ
とにより、プリアンブル信号をＩＣ内の後段で検出でき
るようにするためであり、各ＰＧＡ６０１，６０３，６
０５のゲインがゲイン制御回路６１３により設定された
後は、スイッチＳＷ０はオンにしたままである。このと
き、スイッチＳＷ１〜ＳＷ３はオフにしたままとする。
【００２４】図７は、図６のゲイン制御回路構成におけ
る各部信号のタイミングチャートである。なお、図７で
はＰＧＡ入力信号のレベル検出を行うためのスイッチＳ
Ｗ１〜ＳＷ３を示し、スイッチＳＷ０は省略する。以
下、図７を用いて、更に詳しく制御動作を説明する。
る各部信号のタイミングチャートである。なお、図７で
はＰＧＡ入力信号のレベル検出を行うためのスイッチＳ
Ｗ１〜ＳＷ３を示し、スイッチＳＷ０は省略する。以
下、図７を用いて、更に詳しく制御動作を説明する。
【００２５】図７において、(Ｉ)はＰＧＡ６０１の入力
信号レベル、(II)はＰＧＡ６０１，６０３，６０５の出
力信号レベル、(III)はＡＤＣの変換クロック信号と各
スイッチＳＷ１〜ＳＷ３のオン・オフを制御するスイッ
チ制御回路６１１のＳＷ１〜ＳＷ３制御信号とゲイン制
御回路６１３からのＰＧＡゲイン制御信号Ｃ１〜Ｃｎで
ある。
信号レベル、(II)はＰＧＡ６０１，６０３，６０５の出
力信号レベル、(III)はＡＤＣの変換クロック信号と各
スイッチＳＷ１〜ＳＷ３のオン・オフを制御するスイッ
チ制御回路６１１のＳＷ１〜ＳＷ３制御信号とゲイン制
御回路６１３からのＰＧＡゲイン制御信号Ｃ１〜Ｃｎで
ある。
【００２６】まず最初（ｔ＝ｔ０）に、スイッチ制御回
路６１１によりスイッチＳＷ１のみをオンにし、ＡＤＣ
６１０は、ピークホールド回路ＰＨ１によりホールドさ
れたＰＧＡ６０１の入力レベルを検出する。
路６１１によりスイッチＳＷ１のみをオンにし、ＡＤＣ
６１０は、ピークホールド回路ＰＨ１によりホールドさ
れたＰＧＡ６０１の入力レベルを検出する。
【００２７】次のＡＤＣの変換クロックサイクルではス
イッチＳＷ２のみをオンにし、ＡＤＣ６１０は、ピーク
ホールド回路ＰＨ２によりホールドされたＰＧＡ６０３
の入力レベルを検出する。同様に、次のＡＤＣの変換ク
ロックサイクルではスイッチＳＷ３のみをオンにして、
ＰＧＡ６０５の入力レベルを検出する。
イッチＳＷ２のみをオンにし、ＡＤＣ６１０は、ピーク
ホールド回路ＰＨ２によりホールドされたＰＧＡ６０３
の入力レベルを検出する。同様に、次のＡＤＣの変換ク
ロックサイクルではスイッチＳＷ３のみをオンにして、
ＰＧＡ６０５の入力レベルを検出する。
【００２８】演算回路６１２は、こうして検出された各
ＰＧＡ６０１，６０３，６０５の入力信号レベルに基づ
いて各ＰＧＡの最適なゲインを算出し、ｔ＝ｔ１の時点
でゲイン制御回路６１３を通じて全てのＰＧＡのゲイン
を同時に最適な値に切り換える。これによりＰＧＡのゲ
イン切り換えは完結し、トータルでも入力信号の１サイ
クル以内程度で収束する。
ＰＧＡ６０１，６０３，６０５の入力信号レベルに基づ
いて各ＰＧＡの最適なゲインを算出し、ｔ＝ｔ１の時点
でゲイン制御回路６１３を通じて全てのＰＧＡのゲイン
を同時に最適な値に切り換える。これによりＰＧＡのゲ
イン切り換えは完結し、トータルでも入力信号の１サイ
クル以内程度で収束する。
【００２９】図７の場合、初段のＰＧＡ６０１への入力
信号レベルを例えば−１０ｄＢ（ただし、ＡＤＣ６１０
の入力ダイナミックレンジを０ｄＢとする。）とする。
各ＰＧＡ６０１，６０３，６０５のゲインの初期設定値
は＋２０ｄＢなので、初段、２段目、３段目のＰＧＡ６
０１，６０３，６０５の出力信号レベルは、図７の（I
I）に示したように飽和している。したがってＡＤＣ６
１０は、初段、２段目、３段目の各ＰＧＡの入力レベル
を、それぞれ、−１０ｄＢ、「飽和」、「飽和」と検出
するので、演算回路６１２は、最適なゲインはそれぞれ
＋１０ｄＢ、０ｄＢ、０ｄＢと判断する。
信号レベルを例えば−１０ｄＢ（ただし、ＡＤＣ６１０
の入力ダイナミックレンジを０ｄＢとする。）とする。
各ＰＧＡ６０１，６０３，６０５のゲインの初期設定値
は＋２０ｄＢなので、初段、２段目、３段目のＰＧＡ６
０１，６０３，６０５の出力信号レベルは、図７の（I
I）に示したように飽和している。したがってＡＤＣ６
１０は、初段、２段目、３段目の各ＰＧＡの入力レベル
を、それぞれ、−１０ｄＢ、「飽和」、「飽和」と検出
するので、演算回路６１２は、最適なゲインはそれぞれ
＋１０ｄＢ、０ｄＢ、０ｄＢと判断する。
【００３０】図８は、初段のＰＧＡ６０１への入力信号
レベルが−３０ｄＢ（ただし、ＡＤＣの入力ダイナミッ
クレンジを０ｄＢとする。）の場合のタイミングチャー
トである。各ＰＧＡのゲインの初期設定値は＋２０ｄＢ
なので、初段、２段目、３段目の入力レベルはそれぞ
れ、−３０ｄＢ、−１０ｄＢ、「飽和」であると検出さ
れる（ＡＤＣ６１０入力も飽和である）。したがって演
算回路６１２は、最適なゲインはそれぞれ＋２０ｄＢ、
＋１０ｄＢ、０ｄＢと判断する。ここで、ＡＤＣ６１０
は必ずしも−３０ｄＢの信号レベルを検出できる必要は
なく、−２０ｄＢ以下ということを検出できるだけで良
い。したがって、たかだか−２０ｄＢ〜０ｄＢの信号レ
ベルを検出できる程度の分解能（５〜６ビット程度）で
良いので、前述した従来例２のような高分解能のＡＤＣ
を必要としない利点がある。
レベルが−３０ｄＢ（ただし、ＡＤＣの入力ダイナミッ
クレンジを０ｄＢとする。）の場合のタイミングチャー
トである。各ＰＧＡのゲインの初期設定値は＋２０ｄＢ
なので、初段、２段目、３段目の入力レベルはそれぞ
れ、−３０ｄＢ、−１０ｄＢ、「飽和」であると検出さ
れる（ＡＤＣ６１０入力も飽和である）。したがって演
算回路６１２は、最適なゲインはそれぞれ＋２０ｄＢ、
＋１０ｄＢ、０ｄＢと判断する。ここで、ＡＤＣ６１０
は必ずしも−３０ｄＢの信号レベルを検出できる必要は
なく、−２０ｄＢ以下ということを検出できるだけで良
い。したがって、たかだか−２０ｄＢ〜０ｄＢの信号レ
ベルを検出できる程度の分解能（５〜６ビット程度）で
良いので、前述した従来例２のような高分解能のＡＤＣ
を必要としない利点がある。
【００３１】図９にＰＧＡの内部回路例を示す。これ
は、演算増幅器（以下「オペアンプ」と略す）９１にネ
ガティブフィードバックを施すことで実現する反転アン
プであり、ゲインは−Ｒ２／Ｒ１（Ｒ２は、オペアンプ
の反転入力端子と出力端子の間の抵抗）である。同図に
おいて、参照符号９１はオペアンプ、９２はスイッチ
群、９３はデコーダ回路であり、ゲイン制御回路６１３
からのＰＧＡ制御信号Ｃ1〜Ｃｎに基づいてデコーダ回
路９３で生成された信号Ｓ１〜Ｓｎにより、スイッチ群
９２内の各スイッチＳＷのオン・オフが制御されて、抵
抗Ｒ２が適切な値になり、所望のゲインが実現される。
は、演算増幅器（以下「オペアンプ」と略す）９１にネ
ガティブフィードバックを施すことで実現する反転アン
プであり、ゲインは−Ｒ２／Ｒ１（Ｒ２は、オペアンプ
の反転入力端子と出力端子の間の抵抗）である。同図に
おいて、参照符号９１はオペアンプ、９２はスイッチ
群、９３はデコーダ回路であり、ゲイン制御回路６１３
からのＰＧＡ制御信号Ｃ1〜Ｃｎに基づいてデコーダ回
路９３で生成された信号Ｓ１〜Ｓｎにより、スイッチ群
９２内の各スイッチＳＷのオン・オフが制御されて、抵
抗Ｒ２が適切な値になり、所望のゲインが実現される。
【００３２】以上、本実施形態例では、切り換えスイッ
チＳＷ０をＰＧＡ６０５の出力とＡＤＣ６１０との間に
設けたが、プリアンブル信号をＩＣ内の後段のデジタル
信号処理回路ＤＳＰ（Digital Signal Processor）にお
いて、より早期に検出できるようにする必要がある場合
には、各ＰＧＡのレベル検出を順次スイッチ切り換えに
よるゲイン制御を行っている期間中に、並行してメイン
の信号処理ができるようにするためにスイッチＳＷ０を
省略して、図１３に示すように、ＡＤＣ１６５を追加し
た構成としても良い。
チＳＷ０をＰＧＡ６０５の出力とＡＤＣ６１０との間に
設けたが、プリアンブル信号をＩＣ内の後段のデジタル
信号処理回路ＤＳＰ（Digital Signal Processor）にお
いて、より早期に検出できるようにする必要がある場合
には、各ＰＧＡのレベル検出を順次スイッチ切り換えに
よるゲイン制御を行っている期間中に、並行してメイン
の信号処理ができるようにするためにスイッチＳＷ０を
省略して、図１３に示すように、ＡＤＣ１６５を追加し
た構成としても良い。
【００３３】＜実施形態２＞図１０に、本発明の第２の
実施形態例を示す。本実施形態例では、ＰＧＡを３段接
続した場合の構成であるが、より多段の場合も同様の議
論が成り立つ。同図において、参照符号１０２、１０
６、１１０はＰＧＡ、１０４、１０８はＢＰＦ、ＰＨ１
〜ＰＨ３はピークホールド回路、１０３、１０７、１１
１はゲイン制御回路、ＬＶ１〜ＬＶ３はレベル検出回
路、１１５はクロック源、１１６はタイミング生成回
路、１１７はＡＤＣである。なお、ＰＧＡとしては前記
実施形態例１と同様に図９に示した内部回路構成のＰＧ
Ａを用いる。
実施形態例を示す。本実施形態例では、ＰＧＡを３段接
続した場合の構成であるが、より多段の場合も同様の議
論が成り立つ。同図において、参照符号１０２、１０
６、１１０はＰＧＡ、１０４、１０８はＢＰＦ、ＰＨ１
〜ＰＨ３はピークホールド回路、１０３、１０７、１１
１はゲイン制御回路、ＬＶ１〜ＬＶ３はレベル検出回
路、１１５はクロック源、１１６はタイミング生成回
路、１１７はＡＤＣである。なお、ＰＧＡとしては前記
実施形態例１と同様に図９に示した内部回路構成のＰＧ
Ａを用いる。
【００３４】このように構成される本実施形態例のゲイ
ン制御方法の考え方は基本的に実施形態例１と同じであ
るが、本実施形態例の場合は、各ＰＧＡの入力信号レベ
ルの検出を、それぞれの段に設けたピークホールド回路
とレベル検出回路で行う。
ン制御方法の考え方は基本的に実施形態例１と同じであ
るが、本実施形態例の場合は、各ＰＧＡの入力信号レベ
ルの検出を、それぞれの段に設けたピークホールド回路
とレベル検出回路で行う。
【００３５】図１１は、図１０に示した構成のゲイン制
御回路における各部信号のタイミングチャートである。
なお、図１１において、(Ｉ)はＰＧＡ１０２の入力信号
レベル、(II)は各ＰＧＡの出力信号レベル、(III)はＡ
ＤＣの変換クロック信号ＣＬA DCと、各レベル検出回路
の検出タイミングを制御するためのタイミング生成回路
１１６からのレベル検出タイミング制御信号ＴＭLVと、
各ゲイン制御回路のゲイン切り換えタイミングを制御す
るためのゲイン切換タイミング制御信号ＴＭGAと、各ゲ
イン制御回路からのＰＧＡゲイン制御信号Ｃ１〜Ｃｎで
ある。
御回路における各部信号のタイミングチャートである。
なお、図１１において、(Ｉ)はＰＧＡ１０２の入力信号
レベル、(II)は各ＰＧＡの出力信号レベル、(III)はＡ
ＤＣの変換クロック信号ＣＬA DCと、各レベル検出回路
の検出タイミングを制御するためのタイミング生成回路
１１６からのレベル検出タイミング制御信号ＴＭLVと、
各ゲイン制御回路のゲイン切り換えタイミングを制御す
るためのゲイン切換タイミング制御信号ＴＭGAと、各ゲ
イン制御回路からのＰＧＡゲイン制御信号Ｃ１〜Ｃｎで
ある。
【００３６】タイミング生成回路１１６により供給され
るレベル検出タイミング制御信号ＴＭLVに同期して、Ｐ
ＧＡ１〜ＰＧＡ３の入力信号レベルが各ピークホールド
回路ＰＨ１〜ＰＨ３を介して一斉に各レベル検出回路Ｌ
Ｖ１〜ＬＶ３により検出される。各ゲイン制御回路１０
３、１０７、１１１はその結果に基づき、タイミング生
成回路により供給されるゲイン切換タイミング制御信号
ＴＭGAに同期して、同時に（図１１では、ｔ＝ｔｓの時
点）全てのＰＧＡのゲインを最適な値に切り換える。
るレベル検出タイミング制御信号ＴＭLVに同期して、Ｐ
ＧＡ１〜ＰＧＡ３の入力信号レベルが各ピークホールド
回路ＰＨ１〜ＰＨ３を介して一斉に各レベル検出回路Ｌ
Ｖ１〜ＬＶ３により検出される。各ゲイン制御回路１０
３、１０７、１１１はその結果に基づき、タイミング生
成回路により供給されるゲイン切換タイミング制御信号
ＴＭGAに同期して、同時に（図１１では、ｔ＝ｔｓの時
点）全てのＰＧＡのゲインを最適な値に切り換える。
【００３７】このように、各段のレベル検出およびゲイ
ン設定はそれぞれ同時になされるため、図６に示した構
成の制御回路よりも高速にゲイン設定を完結できる。
ン設定はそれぞれ同時になされるため、図６に示した構
成の制御回路よりも高速にゲイン設定を完結できる。
【００３８】図１２に、本実施形態例で用いるレベル検
出回路の内部回路の一例を示す。同図において、参照符
号１２１はそれぞれ適切な値を持つ多数の抵抗が直列接
続された抵抗群、１２２は多数のコンパレータからなる
コンパレータ群、１２３はデコーダ回路である。この回
路は基本的には並列比較型のＡＤＣと同じ構成であり、
基準電圧Ｅrefの抵抗分割で得られる細かく設定された
電圧とアナログ入力信号をコンパレータ群１２２を用い
て比較することにより入力信号レベルを検出し、デコー
ダ回路１２３によりデジタル信号に変換する。
出回路の内部回路の一例を示す。同図において、参照符
号１２１はそれぞれ適切な値を持つ多数の抵抗が直列接
続された抵抗群、１２２は多数のコンパレータからなる
コンパレータ群、１２３はデコーダ回路である。この回
路は基本的には並列比較型のＡＤＣと同じ構成であり、
基準電圧Ｅrefの抵抗分割で得られる細かく設定された
電圧とアナログ入力信号をコンパレータ群１２２を用い
て比較することにより入力信号レベルを検出し、デコー
ダ回路１２３によりデジタル信号に変換する。
【００３９】ただし、ＡＤＣを本実施形態例のレベル検
出回路に用いる場合、ＰＧＡの入力信号レベルは非常に
広範囲に渡るので、入力信号レベルを対数変換（デシベ
ル変換）して出力した方が都合がよい。このために、抵
抗分割は通常のＡＤＣのように等分されず、計算に基づ
く適切な比で分割されている。実施形態例１の場合と同
様に、本実施形態例でも特に高分解能のレベル検出回路
を必要とせずに従来例よりも高速にゲイン切り換えを行
うことができる利点を有する。
出回路に用いる場合、ＰＧＡの入力信号レベルは非常に
広範囲に渡るので、入力信号レベルを対数変換（デシベ
ル変換）して出力した方が都合がよい。このために、抵
抗分割は通常のＡＤＣのように等分されず、計算に基づ
く適切な比で分割されている。実施形態例１の場合と同
様に、本実施形態例でも特に高分解能のレベル検出回路
を必要とせずに従来例よりも高速にゲイン切り換えを行
うことができる利点を有する。
【００４０】以上、本発明の好適な実施形態例について
説明したが、本発明は上記実施形態例に限定されるもの
ではなく、本発明の精神を逸脱しない範囲内において、
種々の設計変更をなし得ることは勿論である。
説明したが、本発明は上記実施形態例に限定されるもの
ではなく、本発明の精神を逸脱しない範囲内において、
種々の設計変更をなし得ることは勿論である。
【００４１】
【発明の効果】前述した実施の形態から明らかなよう
に、本発明の多段アンプのゲイン制御方法及び装置によ
れば、特に高分解能なＡＤＣを用いなくても、従来より
も高速なＰＧＡのゲイン切り換えが可能になる。
に、本発明の多段アンプのゲイン制御方法及び装置によ
れば、特に高分解能なＡＤＣを用いなくても、従来より
も高速なＰＧＡのゲイン切り換えが可能になる。
【００４２】さらに、実施形態例２では本発明に係る多
段アンプのゲイン制御方法及び装置はレベル検出回路と
して、多段アンプのゲイン制御装置を内蔵するＩＣ内で
そのシステムが本来持っているＡＤＣを適用できるの
で、新規の回路が不要となり、消費電力、コスト低減面
での効果も著しい。
段アンプのゲイン制御方法及び装置はレベル検出回路と
して、多段アンプのゲイン制御装置を内蔵するＩＣ内で
そのシステムが本来持っているＡＤＣを適用できるの
で、新規の回路が不要となり、消費電力、コスト低減面
での効果も著しい。
【図１】一般的な無線受信機の回路構成例を示すブロッ
ク図。
ク図。
【図２】近距離無線アクセスシステムの信号波形を示す
図。
図。
【図３】フィードバックによるＰＧＡゲイン制御方法を
用いた回路構成を示す従来例１のブロック図。
用いた回路構成を示す従来例１のブロック図。
【図４】図３の回路構成におけるタイミングチャート。
【図５】フィードフォワードによるＰＧＡゲイン制御方
法を用いた回路構成を示す従来例２のブロック図。
法を用いた回路構成を示す従来例２のブロック図。
【図６】本発明に係る多段ＰＧＡのゲイン制御方法及び
装置の第１の実施形態例を示す回路ブロック図。
装置の第１の実施形態例を示す回路ブロック図。
【図７】図６の回路構成における初段ＰＧＡの入力信号
レベルを−１０ｄＢとした時の一例を示すタイミングチ
ャート。
レベルを−１０ｄＢとした時の一例を示すタイミングチ
ャート。
【図８】図６の回路構成における初段ＰＧＡの入力信号
レベルを−３０ｄＢとした時の一例を示すタイミングチ
ャート。
レベルを−３０ｄＢとした時の一例を示すタイミングチ
ャート。
【図９】本発明で用いるＰＧＡの回路構成の一例を示す
内部回路図。
内部回路図。
【図１０】本発明に係る多段ＰＧＡのゲイン制御方法及
び装置の第２の実施形態例を示す回路ブロック図。
び装置の第２の実施形態例を示す回路ブロック図。
【図１１】図１０の回路構成におけるタイミングチャー
ト。
ト。
【図１２】図１０の回路構成で用いるレベル検出回路の
一例を示す内部回路図。
一例を示す内部回路図。
【図１３】本発明に係る多段ＰＧＡのゲイン制御方法及
び装置の第１の実施形態例の変形例を示す回路構成ブロ
ック図。
び装置の第１の実施形態例の変形例を示す回路構成ブロ
ック図。
１…アンテナ、２…低雑音アンプ、３…局部発振回路、
４…ミキサ、５，７，９…プログラマブルゲインアンプ
（ＰＧＡ）、１０，３６，６１０，６１５…ＡＤ変換器
（ＡＤＣ）、１１…デジタル復調回路、６，８，３２，
３４…バンドパスフィルタ（ＢＰＦ）、３１，３３，３
５…ＰＧＡ、３７…演算制御回路、５１…遅延回路、５
２…検出回路、５３…高速ＡＤＣ、５４〜５６，１０
２，１０６，１１０…ＰＧＡ、９１…演算増幅器（オペ
アンプ）、９２，６０９…スイッチ群、９３，１２３…
デコーダ回路、１０３，１０７，１１１…ゲイン制御回
路、１０４，１０８，６０２，６０４…ＢＰＦ、１１
５，６１４…クロック源、１１６…タイミング生成回
路、１２１…抵抗群、１２２…コンパレータ群、６０
１，６０３，６０５…ＰＧＡ、６１１…スイッチ制御回
路、６１２…演算回路、６１３…ゲイン制御回路、Ｃ１
〜Ｃｎ…ＰＧＡ制御信号、ＣＬADC…ＡＤＣの変換クロ
ック信号、ＬＶ１〜ＬＶ３…レベル検出回路、ＰＨ１〜
ＰＨ３…ピークホールド回路、Ｓ１〜Ｓｎ…デコーダ回
路の出力信号、ＳＷ，ＳＷ０〜ＳＷ３…スイッチ、ＴDT
…データ信号期間、ＴPR…プリアンブル信号期間、ＴＭ
GA…ゲイン切換タイミング制御信号、ＴＭLV…レベル検
出タイミング制御信号。
４…ミキサ、５，７，９…プログラマブルゲインアンプ
（ＰＧＡ）、１０，３６，６１０，６１５…ＡＤ変換器
（ＡＤＣ）、１１…デジタル復調回路、６，８，３２，
３４…バンドパスフィルタ（ＢＰＦ）、３１，３３，３
５…ＰＧＡ、３７…演算制御回路、５１…遅延回路、５
２…検出回路、５３…高速ＡＤＣ、５４〜５６，１０
２，１０６，１１０…ＰＧＡ、９１…演算増幅器（オペ
アンプ）、９２，６０９…スイッチ群、９３，１２３…
デコーダ回路、１０３，１０７，１１１…ゲイン制御回
路、１０４，１０８，６０２，６０４…ＢＰＦ、１１
５，６１４…クロック源、１１６…タイミング生成回
路、１２１…抵抗群、１２２…コンパレータ群、６０
１，６０３，６０５…ＰＧＡ、６１１…スイッチ制御回
路、６１２…演算回路、６１３…ゲイン制御回路、Ｃ１
〜Ｃｎ…ＰＧＡ制御信号、ＣＬADC…ＡＤＣの変換クロ
ック信号、ＬＶ１〜ＬＶ３…レベル検出回路、ＰＨ１〜
ＰＨ３…ピークホールド回路、Ｓ１〜Ｓｎ…デコーダ回
路の出力信号、ＳＷ，ＳＷ０〜ＳＷ３…スイッチ、ＴDT
…データ信号期間、ＴPR…プリアンブル信号期間、ＴＭ
GA…ゲイン切換タイミング制御信号、ＴＭLV…レベル検
出タイミング制御信号。
Claims (10)
- 【請求項１】多段接続した複数のプログラマブルゲイン
アンプのゲイン制御方法であって、各前記プログラマブ
ルゲインアンプの入力レベルを検出し、このレベル検出
の結果により前記各プログラマブルゲインアンプのゲイ
ンの最適値を演算し、この各最適値をフィードフォワー
ドにより全てのプログラマブルゲインアンプのゲインを
実質的に一度で設定するゲイン制御を行うことを特徴と
する多段アンプのゲイン制御方法。 - 【請求項２】請求項１に記載の多段アンプのゲイン制御
方法において、 前記ゲイン制御を、受信データ信号の直前の準備期間を
使って行うことを特徴とする多段アンプのゲイン制御方
法。 - 【請求項３】請求項１または請求項２に記載の多段アン
プのゲイン制御方法において、 前記レベル検出は、各前記プログラマブルゲインアンプ
の入力信号のピーク値を保持し、この保持した各ピーク
値をＡＤ変換することにより検出することを特徴とする
多段アンプのゲイン制御方法。 - 【請求項４】請求項１に記載の多段アンプのゲイン制御
方法において、 前記レベル検出は、各前記プログラマブルゲインアンプ
の入力信号のピーク値を保持し、保持した前記各ピーク
値を順次切り換えて逐次ＡＤ変換することにより検出す
ることを特徴とする多段アンプのゲイン制御方法。 - 【請求項５】複数のプログラマブルゲインアンプと、 各前記プログラマブルゲインアンプの入力レベルを検出
するレベル検出手段と、 前記レベル検出手段の検出結果により各前記プログラマ
ブルゲインアンプのゲインの最適値を演算し全てのプロ
グラマブルゲインアンプのゲインを実質的に一度で設定
するゲイン設定手段を備えることを特徴とする多段アン
プのゲイン制御装置。 - 【請求項６】請求項５記載の多段アンプのゲイン制御装
置において、 前記ゲイン設定手段は、受信データ信号の直前の準備期
間を使って行うことを特徴とする多段アンプのゲイン制
御装置。 - 【請求項７】請求項５または請求項６に記載の多段アン
プのゲイン制御装置において、 前記レベル検出手段は、各前記プログラマブルゲインア
ンプの入力信号のピーク値を保持する複数のピークホー
ルド回路と、各前記ピークホールド回路の出力をＡＤ変
換するためのＡＤ変換器とから構成することを特徴とす
る多段アンプのゲイン制御装置。 - 【請求項８】請求項７記載の多段アンプのゲイン制御装
置において、 更に各前記ピークホールド回路の後段に切り換えスイッ
チをそれぞれ設け、各前記スイッチを順次切り換えて各
前記ピークホールド回路の出力を順次前記ＡＤ変換器に
接続して各前記ピークホールド回路の出力レベルを逐次
ＡＤ変換する構成としたことを特徴とする多段アンプの
ゲイン制御装置。 - 【請求項９】請求項５〜８のいずれかに記載の多段アン
プのゲイン制御装置において、 各前記プログラマブルゲインアンプは、演算増幅器の負
帰還による反転増幅回路を用い、前記演算増幅器のゲイ
ンを決定する帰還抵抗の値を各スイッチの切り換えで調
整することにより該プログラマブルゲインアンプのゲイ
ンを可変できるように構成することを特徴とする多段ア
ンプのゲイン制御装置。 - 【請求項１０】請求項７に記載の多段アンプのゲイン制
御装置において、 前記ピークホールド回路と前記ＡＤ変換器は、各前記プ
ログラマブルゲインアンプの入力部にそれぞれ設けるこ
とを特徴とする多段アンプのゲイン制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
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| JP2002150944A JP2003347873A (ja) | 2002-05-24 | 2002-05-24 | 多段アンプのゲイン制御方法及び装置 |
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