JP2003346490A

JP2003346490A - 半導体記憶装置

Info

Publication number: JP2003346490A
Application number: JP2002155787A
Authority: JP
Inventors: Tomohito Kono; 智仁河野
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 2002-05-29
Filing date: 2002-05-29
Publication date: 2003-12-05
Anticipated expiration: 2022-05-29
Also published as: US6801464B2; US20030235093A1; JP3833967B2

Abstract

(57)【要約】【課題】NOR 型フラッシュメモリにおいて、WORD読みモ
ードとBYTE読みモードとを切り換えた場合でも、２つの
モードで同等の高速読み出し速度を保証する。【解決手段】メモリセルアレイ10に格納されたワードデ
ータのうち上位ビットのデータ線D8、D9、…および下位
ビットのデータ線D0、D1、…が交互に隣り合う（D0、D
8、D1、…）ように配置されたデータ線アレイ11と、WOR
D読みモードにおけるデータ読み出し時には全てのデー
タ線D0、D8、D1、…を選択し、バイトデータ読み出しモ
ードにおけるデータ読み出し時には１本おきのデータ線
D0、D1、…またはD8、D9、…を選択し、この選択データ
線を充電してデータ読み出しを行う読み出し回路12,13
と、BYTE読みモードにおけるデータ読み出し時に、デー
タ線アレイのうちで読み出し回路により選択されなかっ
た非選択データ線を選択して充電する充電回路14c とを
具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特にワードデータ読み出し（WORD読み）モードと
バイトデータ読み出し（BYTE読み）モードとを切り換え
可能な半導体メモリにおけるデータ線充電回路およびデ
ータ線アレイに関するもので、例えばNOR型フラッシュ
メモリに使用されるものである。

【０００２】

【従来の技術】例えばNOR 型フラッシュメモリにおい
て、WORD読みモードの設定とBYTE読みモードの設定を切
り換えることが可能となるように構成されたものがあ
る。

【０００３】図１０は、この種の従来のメモリにおける
データ線アレイの一例を示す。

【０００４】ワードデータを構成する16ビットのうち、
上位ビットの各データ線D8、D9〜D15 （図示せず）群と
下位ビットの各データ線D0、D1〜D7（図示せず）群が交
互に隣り合う（D0、D8、D1、D9、…）ように配置されて
いる。

【０００５】WORD読みモードに設定された場合には、デ
ータ読み出し時に16ビットのデータ線D0、D8、D1、D9、
…が一斉に充電される。これに対して、BYTE読みモード
に設定された場合には、選択された8 ビットのデータ線
D0、D1〜D7またはD8、D9〜D15 が充電されるが、選択さ
れなかった残りの非選択データ線D8、D9〜D15 またはD
0、D1〜D7は接地電位に設定される。

【０００６】しかし、上記したBYTE読みモードの場合に
は、選択された8 ビットのデータ線群に隣り合うデータ
線が低い電圧になっていると、選択された8 ビットのデ
ータ線群に対応して接続されるセンスアンプ(S/A)S0 、
S8、S1、S9、…にとって、データ線側をみたカップリン
グ容量がWORD読みモードの場合よりも大きくなる。

【０００７】したがって、データ読み出し時のデータ線
の電位上昇に着目すると、図３中に点線Ｂで示す特性の
ように、BYTE読みモードの場合はWORD読みモードの場合
よりもデータ線の電位上昇が遅くなり、データ読み出し
速度が遅くなる。

【０００８】

【発明が解決しようとする課題】上記したように従来の
WORD読みモードとBYTE読みモードの切り換えが可能な半
導体メモリは、BYTE読みモードの場合にWORD読みモード
の場合よりもデータ読み出し速度が遅くなり、２つのモ
ードで同等の高速読み出し速度を保証したい場合には問
題になる。

【０００９】本発明は上記の問題点を解決すべくなされ
たもので、WORD読みモードとBYTE読みモードの切り換え
が可能であって、２つのモードで同等の高速読み出し速
度を保証し得る半導体記憶装置を提供することを目的と
する。

【００１０】

【課題を解決するための手段】本発明の第１の半導体記
憶装置は、メモリセルアレイと、前記メモリセルアレイ
に格納されるワードデータを構成する16ビットのうち上
位ビットの各データ線および下位ビットの各データ線が
交互に隣り合うように配置されたデータ線アレイと、ワ
ードデータ読み出しモードにおけるデータ読み出し時に
は前記16ビットのデータ線の全てを選択し、バイトデー
タ読み出しモードにおけるデータ読み出し時には前記16
ビットのデータ線のうちで１本おきのデータ線を選択
し、この選択データ線を充電してデータ読み出しを行う
読み出し回路と、前記バイトデータ読み出しモードにお
けるデータ読み出し時に、前記16ビットのデータ線のう
ちで前記読み出し回路により選択されなかった非選択デ
ータ線を選択して充電する充電回路とを具備することを
特徴とする。

【００１１】本発明の第２の半導体記憶装置は、メモリ
セルアレイと、前記メモリセルアレイに格納されるワー
ドデータを構成する16ビットのうち上位ビットのデータ
線群および下位ビットのデータ線群が隣り合うように配
置されたデータ線アレイと、前記データ線アレイの両端
のデータ線の外側で前記両端のデータ線に隣り合う位置
および前記上位ビットのデータ線群と下位ビットのデー
タ線群との境界領域で前記各データ線群の一端のデータ
線に隣り合う位置に配置されたダミーデータ線と、ワー
ドデータ読み出しモードにおけるデータ読み出し時には
前記16ビットのデータ線の全てを選択し、バイトデータ
読み出しモードにおけるデータ読み出し時には前記上位
ビットのデータ線群または下位ビットのデータ線群を選
択し、この選択データ線を充電してデータ読み出しを行
う読み出し回路と、前記バイトデータ読み出しモードに
おけるデータ読み出し時に、前記16ビットのデータ線の
うちで前記読み出し回路により選択されなかった非選択
データ線の両端に配置されている前記ダミーデータ線を
選択して充電する充電回路とを具備することを特徴とす
る。

【００１２】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００１３】＜第１の実施形態＞図１は、本発明の第１
の実施形態に係るNOR 型フラッシュメモリの読み出し系
に着目して一部を示す。このメモリは、例えば外部から
の制御信号入力により、WORD読みモードの設定とBYTE読
みモードの設定を切り換えることが可能となるように構
成されている。

【００１４】図１において、10はNOR 型フラッシュメモ
リのメモリセルがマトリクス状に配列されたメモリセル
アレイである。ここでは、データ線D0に接続されてカラ
ムデコード信号C0により選択されるメモリセルと、デー
タ線D8に接続されてカラムデコード信号C8により選択さ
れるメモリセルを代表的に示している。

【００１５】11はメモリセルアレイに格納されるワード
データを構成する16ビットのデータが読み出されるデー
タ線が並行するように配列されたデータ線アレイであ
る。本例では、データ線アレイ11のうち、ワードデータ
の上位ビットに対応する各データ線D8、D9、…と下位ビ
ットに対応する各データ線D0、D1、…が交互に隣り合う
（D0、D8、D1、D9、…）ように配置されている。

【００１６】そして、WORD読みモード／BYTE読みモード
に対応してワードデータ／バイトデータの読み出しを行
う読み出し回路が設けられている。この読み出し回路
は、WORD読みモードにおけるデータ読み出し時には前記
データ線D0、D8、D1、D9、…の全てを選択し、BYTE読み
モードにおけるデータ読み出し時にはデータ線D0、D8、
D1、D9、…のうちの１本おきのデータ線（D0、D1、…あ
るいはD8、D9、…）を選択するスイッチ素子群12と、選
択データ線を充電してデータ読み出しを行うセンスアン
プアレイ13とを有する。

【００１７】このセンスアンプアレイ13は、16ビットの
データ線D0、D8、D1、D9、…に対応してセンスアンプ(S
/A)S0 、S8、…が配列されており、各センスアンプS0、
S8、…は、選択された選択データ線を充電するためのデ
ータ線負荷トランジスタ（後述する）および充電タイミ
ング制御トランジスタ（後述する）を含む。

【００１８】前記スイッチ素子群12は、16ビットのデー
タ線D0、D8、D1、D9、…と16個のセンスアンプS0、S8、
…との間に対応して挿入接続された16個のワードデータ
／バイトデータ読み出し用のNMOS型の第１のトランジス
タT0、T2、…を有する。また、前記スイッチ素子群12
は、BYTE読みモードにおけるデータ読み出し時に、上位
ビットのデータ線D8、D9、…または下位ビットのデータ
線D0、D1、…を選択的に接続し得るように構成されてい
る。その具体例として、本例では、下位ビットのデータ
線D0、D1、…に対応するセンスアンプS0、…がバイトデ
ータ読み出し用のセンスアンプとして割り当てられてお
り、このバイトデータ読み出し用のセンスアンプS0、…
と上位ビットのデータ線D8、D9、…との間に対応して挿
入接続された8 個のバイト切換選択用のNMOS型の第２の
トランジスタT1、…を有する。

【００１９】さらに、本例のメモリでは、BYTE読みモー
ドにおけるデータ読み出し時に、読み出し回路により選
択されなかった非選択データ線を選択して充電する充電
回路14が設けられている。

【００２０】この充電回路14として、例えば16ビットの
データ線D0、D8、D1、D9、…に対応して接続されたデー
タ線負荷トランジスタTLと、16ビットのデータ線D0、D
8、D1、D9、…と16個の負荷トランジスタTLとの間に対
応して挿入接続された16個の非選択データ線選択用のNM
OS型の第３のトランジスタT0B 、T1B 、…を有する。

【００２１】図１中の20は、制御信号生成回路の一部に
ついて一例を示している。

【００２２】この制御信号生成回路20は、ナンドゲート
21群およびインバータ22群による論理ゲートにより、次
のような制御信号を生成するように論理構成されてい
る。

【００２３】即ち、BYTE読みモード設定信号BYTEB が”
H”になるWORD読みモードの場合には、第１のトランジ
スタT0、T2、…の全てをオンさせ、バイト切換選択用の
第２のトランジスタT1、…および非選択データ線選択用
の第３のトランジスタT0B 、T1B 、…の全てをオフさせ
るように制御信号を生成する。

【００２４】これに対して、BYTE読みモード設定信号BY
TEB が”L”になるBYTE読みモードの場合、上位ビット
線に対応するデータ線D8、D9、…に接続されている第１
のトランジスタT2、…の全てをオフさせるように制御信
号を生成する。

【００２５】この場合、アドレス信号Add が”L”にな
る下位ビット選択時には、下位ビット線に対応するデー
タ線D0、D1、…に接続されている第１のトランジスタT
0、…および上位ビット線に対応するデータ線D8、D9、
…に接続されている非選択データ線選択用の第３のトラ
ンジスタT1B 、…をそれぞれオンさせ、バイト切換選択
用の第２のトランジスタT1、…および下位ビット線に対
応するデータ線D0、D1、…に接続されている非選択デー
タ線選択用の第３のトランジスタT0B 、…をそれぞれオ
フさせるように制御信号を生成する。

【００２６】また、上記BYTE読みモードの場合、アドレ
ス信号Add が”H”になる上位ビット選択時には、バイ
ト切換選択用の第２のトランジスタT1、…および下位ビ
ット線に対応するデータ線D0、D1、…に接続されている
非選択データ線選択用の第３のトランジスタT0B 、…を
それぞれオンさせ、下位ビット線に対応するデータ線D
0、D1、…に接続されている第１のトランジスタT0、…
および上位ビット線に対応するデータ線D8、D9、…に接
続されている非選択データ線選択用の第３のトランジス
タT1B 、…をそれぞれオフさせるように制御信号を生成
する。

【００２７】図２は、図１中のセンスアンプアレイ13の
うちの１個のセンスアンプS0を代表的に取り出して具体
例を示す。

【００２８】このセンスアンプは、メモリセルに接続さ
れているデータ線D0およびリファレンス電位生成用のリ
ファレンスセルに接続されているリファレンスデータ線
に一対のNMOSタイプの第１のトランジスタT0を介して接
続されたカレントミラー負荷型のラッチ回路LAT と、デ
ータ線D0およびリファレンスデータ線と電源ノードとの
間にそれぞれ対応して接続された一対のPMOSタイプの負
荷トランジスタTLと、この一対の負荷トランジスタ32と
電源ノードとの間にそれぞれ対応して接続された一対の
PMOSタイプの充電タイミング制御用のトランジスタTr1
とを有する。

【００２９】次に、上記構成のメモリの動作例を説明す
る。

【００３０】WORD読みモードに設定された場合のデータ
読み出し時には、ワードデータ／バイトデータ読み出し
用の16個の第１のトランジスタT0、T2、…がオン状態に
制御され、16ビットのデータ線D0、D8、D1、D9、…が選
択される。そして、この選択された16ビットのデータ線
D0、D8、D1、D9、…は、16個のセンスアンプS0、S8、…
に含まれる負荷トランジスタTLにより一斉に充電され、
ワードデータがセンスアンプS0、S8、…に読み出され
る。

【００３１】なお、この時、バイト切換選択用の第２の
トランジスタT1、…はオフ状態に制御され、非選択デー
タ線選択用の第３のトランジスタT0B 、T1B 、…もオフ
状態に制御される。

【００３２】これに対して、BYTE読みモードに設定され
た場合のデータ読み出し時には、上位ビットに対応する
8 個の第１のトランジスタT2、…はオフ状態のままで、
アドレス信号Add に応じて、バイトデータ読み出し用の
8 個のセンスアンプS0、…に接続されている下位ビット
のデータ線D0、D1、…に対応する8 個の第１のトランジ
スタT0、…または上位ビットのデータ線D8、D9、…に対
応する8 個のバイト切換選択用の第１のトランジスタT
2、…がオン状態に制御される。

【００３３】この際、下位ビットに対応する8 個の第１
のトランジスタT0、…がオン状態に制御された場合に
は、バイト切換選択用の第２のトランジスタT1、…はオ
フ状態に制御されており、8 ビットのデータ線D0、D1、
…が選択される。

【００３４】また、前記バイト切換選択用の第２のトラ
ンジスタT1、…がオン状態に制御された場合には、下位
ビットのデータ線D0、D1、…に対応する8 個の第１のト
ランジスタT0、…はオフ状態に制御されており、8 ビッ
トのデータ線D8、D9、…が選択される。

【００３５】このように1 本おきに選択された8 ビット
のデータ線D0、D1、…またはD8、D9、…は、バイトデー
タ読み出し用の8 個のセンスアンプS0、…に含まれるデ
ータ線負荷トランジスタにより充電され、バイトデータ
がセンスアンプS0、…に読み出される。

【００３６】この際、第１のトランジスタT0、T2、…に
より選択されなかった残りの1 本おきの非選択データ線
D8、D9、…、あるいは、D0、D1、…は、16個の非選択デ
ータ線選択用の第３のトランジスタT0B 、T1B 、…のう
ちの対応する8 個のトランジスタT1B 、…あるいはT0B
、…が前記データ線選択信号の反転信号（非選択信
号）により選択されオン状態に制御されることにより、
それぞれに対応するデータ線負荷トランジスタTLにより
充電される。

【００３７】この時、16個の第３のトランジスタT0B 、
T1B 、…のうちの残りの8 個の第３のトランジスタT0B
、…あるいはT1B 、…はオフ状態に制御されることに
より、それぞれに対応するデータ線負荷トランジスタTL
による充電は行われない。

【００３８】したがって、例えば第１のトランジスタT0
がオンすることにより読み出されるデータ線D0の隣りの
非選択のデータ線D8は、対応する第３のトランジスタT1
B がオンすることにより対応するデータ線負荷トランジ
スタT1B により充電される。この時、上記データ線D0に
接続されている第３のトランジスタT0B はオフ状態に制
御されており、データ線D0の読み出しに影響しない。

【００３９】このように非選択のデータ線D8が充電され
ることにより、データ線アレイ内のデータ線のカップリ
ング容量はBYTE読みモードとWORD読みモードとで差がな
くなり、BYTE読みモード時に遅くなっていた読み出し速
度を速くすることができる。

【００４０】即ち、BYTE読みモードに設定された場合の
データ読み出し時におけるデータ線アレイ内のデータ線
のカップリング容量は、WORD読みモードに設定された場
合のデータ読み出し時におけるデータ線アレイ内のデー
タ線のカップリング容量とほぼ同じになり、BYTE読みモ
ード／WORD読みモードでデータ線のカップリング容量差
が殆んどなくなる。これによって、WORD読みモードとBY
TE読みモードを切り換えた場合でも、２つのモードで同
等の高速読み出し速度を保証することが可能になる。こ
の様子を、図３中に実線Ａで示している。

【００４１】図３は、図１のメモリにおけるデータ読み
出し時のデータ線の電位上昇の特性例を実線Ａで示して
おり、対比のために、従来例のメモリにおけるデータ読
み出し時のデータ線の電位上昇の特性例を点線Ｂで示し
ている。

【００４２】なお、前記充電回路14は、非選択データ線
を選択データ線の読み出し電位と同等の電位まで充電す
ることが、BYTE読みモードでの読み出し特性とWORD読み
モードでの読み出し特性の平衡を図ることができるので
望ましい。

【００４３】また、選択データ線に対するセンスアンプ
S0、S8、…による充電開始と同時に、非選択データ線に
対する充電回路14による充電を開始させるように、セン
スアンプS0、S8、…と充電回路14で同じ充電制御信号を
使うようにすれば、回路設計が容易になり、回路が簡単
になり、選択データ線の充電と同期して非選択データ線
の充電を行うことができ、より効果的な充電が可能にな
る。

【００４４】上記したような第１の実施形態の効果は、
チップサイズを縮小する上でも有効である。即ち、デザ
インルールが例えば0.45μｍの場合に、データバス線の
容量結合等の影響を避けるために、現在はデータバス線
の間隔を0.8 μｍ程度に広く確保している。しかし、前
記したように隣接するデータ線の影響がデータバス線の
どこでも等しくなると、データバス線の間隔を最小間隔
0.45μｍにすることが可能になる。このようにすると、
データバス線の領域は、現在は0.82mm²であるが、0.58
mm²程度に縮小することが可能になり、パターン面積は
約30％も低減することになる。現在主流となりつつある
ページモード品の場合には、データバス線が現在の８倍
になるので、上記したような効果は顕著になる。

【００４５】＜第１の実施形態の変形例１＞図４は、第
１の実施形態における非選択データ線充電回路14の他の
例を用いたNOR 型フラッシュメモリの一部を示す。

【００４６】図４中の充電回路14a は、16ビットのデー
タ線D0、D8、D1、D9、…に対応して接続されたデータ線
充電用のセンスアンプS0' 、S8' 、…と、このセンスア
ンプS0' 、S8' 、…と前記16ビットのデータ線D0、D8、
D1、D9、…との間に対応して挿入接続された16個の非選
択データ線選択用の第３のトランジスタT0B 、T1B 、…
を有する。上記センスアンプS0' 、S8' 、…は、読み出
し回路のセンスアンプS0、S8、…と同等の充電機能を有
するように構成されている。なお、図４において、図１
中と同一部分には同一符号を付している。

【００４７】図５は、図４中のデータ線充電用のセンス
アンプS0' 、S8' 、…のうちの１個S0' を代表的に取り
出して具体例を示している。

【００４８】このセンスアンプS0' は、図２に示した読
み出し回路のセンスアンプS0と同様に、データ線D0およ
びリファレンスデータ線に一対のNMOSタイプの第３のト
ランジスタT0B を介して接続されたカレントミラー負荷
型のラッチ回路LAT と、前記データ線D0およびリファレ
ンスデータ線と電源ノードとの間にそれぞれ対応して接
続された一対のPMOSタイプの負荷トランジスタTLと、こ
の一対の負荷トランジスタTLと電源ノードとの間にそれ
ぞれ対応して接続された一対のPMOSタイプの充電タイミ
ング制御用のトランジスタTr1 とを有する。なお、リフ
ァレンスデータ線に接続されているNMOSタイプの第３の
トランジスタT0B は、リファレンスセルに接続する必要
がなく、そのゲートは接地電位に接続され、オフ状態に
されている。

【００４９】図４の構成の充電回路14a によれば、選択
データ線に対する読み出し回路のセンスアンプS0、S8、
…による充電経路と非選択データ線に対するセンスアン
プS0' 、S8' 、…による充電経路がほぼ同じ構成になる
ので、各データ線に対する充電特性が揃うという利点が
得られる。

【００５０】＜第１の実施形態の変形例２＞図６は、第
１の実施形態における非選択データ線充電回路14のさら
に他の例を用いたNOR 型フラッシュメモリの一部を示
す。

【００５１】図６中の充電回路14b は、図４に示した充
電回路14a に対して、データ線アレイ11の第３のトラン
ジスタ群側の端部と接地ノードとの間にリセット回路15
として例えば放電用トランジスタRTが付加接続されたも
のである。なお、図６において、図４中と同一部分には
同一符号を付している。

【００５２】上記放電用トランジスタRTは、バイトデー
タ読み出しモードにおけるデータ読み出し時に、充電回
路によるデータ線の充電前に制御信号をゲートに受けて
オン状態に制御される。これにより、バイトデータ読み
出しモードにおけるデータ読み出し時に、予めデータ線
アレイ11の各データ線の電位の初期値を揃えることが可
能になり、読み出し特性が向上する。

【００５３】＜第１の実施形態の変形例３＞図１中の充
電回路14に対して、データ線負荷トランジスタTLと充電
電源ノードとの間に、図５に示したセンスアンプと同様
に充電タイミング制御用のトランジスタTr1 を挿入接続
するように変更してもよい。

【００５４】上記構成によれば、選択データ線に対する
センスアンプによる充電経路と、非選択データ線に対す
る充電回路による充電経路が等価な構成になるので、各
データ線に対する充電特性が揃うという利点が得られ
る。

【００５５】＜第１の実施形態の変形例４＞図７は、第
１の実施形態における非選択データ線充電回路14のさら
に他の例を用いたNOR 型フラッシュメモリの一部を示
す。

【００５６】図７中の充電回路14c は、図１に示した充
電回路14に対して、データ線負荷トランジスタTLと充電
電源ノードとの間に、図５に示したセンスアンプと同様
に充電タイミング制御用のトランジスタTr1 を挿入接続
している点、および、データ線アレイ11の第３のトラン
ジスタ群側の端部と接地ノードとの間に放電用トランジ
スタ（リセットトランジスタ）RTが付加接続されている
点が異なり、その他は同じであるので図１中と同一部分
には同一符号を付している。

【００５７】上記構成の充電回路14c によれば、非選択
データ線に対するセンスアンプS0'、S8' 、…による充
電経路が選択データ線に対する読み出し回路のセンスア
ンプS0、S8、…による充電経路とほぼ同じ構成になるの
で、各データ線に対する充電特性が揃うという利点が得
られる。また、図５に示したセンスアンプと比較して、
カレントミラー負荷型のラッチ回路LAT が不要であり、
回路構成を簡略化することができる。

【００５８】また、放電用トランジスタRTは、バイトデ
ータ読み出しモードにおけるデータ読み出し時に、充電
回路14c による非選択データ線の充電前に制御信号をゲ
ートに受けてオン状態に制御される。これにより、バイ
トデータ読み出しモードにおけるデータ読み出し時に、
データ線アレイ11の各データ線の電位の初期値を揃える
ことが可能になり、読み出し特性が向上する。

【００５９】＜第２の実施形態＞第２の実施形態では、
前述した第１の実施形態およびその変形例のメモリにお
いて、データ線アレイ11のデータ線D0、D8、D1、…両端
のデータ線と他のデータ線アレイのデータ線（図示せ
ず）との間にカップリング容量が存在し、BYTE読みモー
ドとWORD読みモードで上記カップリング容量に差が生
じ、データ線アレイ11の中間部のデータ線のカップリン
グ容量と平衡がとれなくなる場合の解決策を説明する。

【００６０】図８（ａ）は、本発明の第２の実施形態に
係るNOR 型フラッシュメモリの読み出し系に着目して一
部を示す。

【００６１】このメモリは、図１に示したメモリに対し
て、データ線アレイ11のデータ線D0、D8、D1、…の外側
で両端のデータ線D0、D15 （図示せず）に隣り合うよう
にダミーデータ線DLが配置され、充電回路14d は、非選
択データ線の負荷回路16と同様にダミーデータ線DLを充
電するためのダミー用負荷回路16' を有するように変更
されたものであり、図１中と同一部分には同一符号を付
している。

【００６２】上記充電回路14d 内の個々のダミー用負荷
回路16' は、例えば図７に示した充電回路14c 内の個々
の非選択データ線負荷回路と同様に図８（ｂ）に示すよ
うに構成されている。

【００６３】上記メモリによれば、WORD読みモード／BY
TE読みモードに設定された場合のデータ読み出し時に、
前述した第１の実施形態およびその変形例のメモリにお
ける動作に準じて行われるので、第１の実施形態および
その変形例のメモリと同様の効果が得られる。

【００６４】この際、データ読み出し時に、ダミーデー
タ線DLに非選択データ線と同様に充電することにより、
データ線アレイ11の両端のデータ線のカップリング容量
を軽減し、データ線アレイ11の中間部のデータ線のカッ
プリング容量と平衡をとることが可能になる。これによ
り、データ線アレイ11内のデータ線のカップリング容量
はBYTE読みモードとWORD読みモードとで差がなくなり、
BYTE読みモード時に遅くなっていた読み出し速度を速く
することができる。

【００６５】この場合、前述した第１の実施形態の変形
例と同様に、読み出し回路のセンスアンプS0、S8、…に
よる選択データ線の充電と同期してダミーデータ線DLの
充電を行ったり、データ線D0、D8、D1、…およびダミー
データ線DLの充電開始以前の初期電位を同じにすること
も可能であり、そのようにすることが望ましい。

【００６６】＜第３の実施形態＞図９（ａ）は、本発明
の第３の実施形態に係るNOR 型フラッシュメモリの読み
出し系に着目して一部を示す。

【００６７】第３の実施形態では、前述した従来例のメ
モリのように上位ビットのデータ線群D8、D9、D10 、…
および下位ビットのデータ線D0、D1、D2、…群が隣り合
うように配置されたデータ線アレイ11a の両端のデータ
線D0、D15 （図示せず）と他のデータ線アレイのデータ
線との間とか、上記データ線アレイ11a の２つのデータ
線群の境界領域で隣り合う各データ線群の一端のデータ
線D8、D7（図示せず）間にカップリング容量が存在し、
BYTE読みモードとWORD読みモードで上記カップリング容
量に差が生じる場合の解決策を説明する。

【００６８】このメモリは、図１乃至図７を参照して前
述した第１の実施形態およびその変形例のメモリと比べ
て、次の点（１）〜（３）が異なり、その他は同じであ
るので図１乃至図７中と同一符号を付してその説明を省
略する。

【００６９】（１）データ線アレイ11a は、ワードデー
タの上位ビットに対応する各データ線D8、D9〜D15 群と
下位ビットに対応する各データ線D0、D1〜D7群が隣り合
うように配置されている。

【００７０】（２）データ線アレイ11a の両端のデータ
線D0、D15 の外側でこれらのデータ線に隣り合う位置お
よび上位ビットのデータ線群と下位ビットのデータ線群
との境界領域で各データ線群の一端のデータ線D8、D7相
互が隣り合う位置にダミーデータ線DLが配置されてい
る。

【００７１】（３）充電回路14e は、ダミーデータ線DL
をそれぞれ充電するための複数のダミー用負荷回路17'
を有する。上記個々のダミー用負荷回路17' は、前述し
た第１の実施形態およびその変形例のメモリに示した充
電回路内の個々のデータ線負荷回路に準じて構成される
ものであり、例えば図７に示した充電回路14c 内の個々
の非選択データ線負荷回路と同様に図９（ｂ）に示すよ
うに構成されている。

【００７２】上記ダミー用負荷回路17' は、WORD読みモ
ードにおけるデータ読み出し時にはダミーデータ線DLの
全てを選択して充電し、BYTE読みモードにおけるデータ
読み出し時には、データ線アレイ11a のうちでスイッチ
素子群12a により選択されなかった非選択データ線の両
側のダミーデータ線DLを選択して充電するように構成さ
れている。

【００７３】（４）制御信号生成回路20a は、ナンドゲ
ート21群およびインバータ22群による論理ゲートによ
り、次のような制御信号を生成するように論理構成され
ている。

【００７４】即ち、BYTE読みモード設定信号BYTEB が”
H”になるWORD読みモードの場合には、第１のトランジ
スタT0、T2、…の全てをオンさせ、バイト切換選択用の
第２のトランジスタT1、…の全てをオフさせるように制
御信号を生成する。

【００７５】これに対して、BYTE読みモード設定信号BY
TEB が”L”になるBYTE読みモードの場合、上位ビット
線に対応するデータ線D8、D9、…に接続されている第１
のトランジスタT2、…の全てをオフさせるように制御信
号を生成する。

【００７６】この場合、アドレス信号Add が”L”にな
る下位ビット選択時には、下位ビット線に対応するデー
タ線D0、D1、…に接続されている第１のトランジスタT
0、…をオンさせ、バイト切換選択用の第２のトランジ
スタT1、…をオフさせるように制御信号を生成する。

【００７７】また、上記BYTE読みモードの場合、アドレ
ス信号Add が”H”になる上位ビット選択時には、下位
ビット線に対応するデータ線D0、D1、…に接続されてい
る第１のトランジスタT0、…をオフさせ、バイト切換選
択用の第２のトランジスタT1、…をオンさせるように制
御信号を生成する。

【００７８】上記メモリによれば、WORD読みモード／BY
TE読みモードに設定された場合のデータ読み出し時に、
前述した第１の実施形態およびその変形例のメモリにお
ける動作に準じて動作が行われるので、第１の実施形態
およびその変形例のメモリと同様の効果が得られる。

【００７９】また、データ読み出し時に、ダミーデータ
線DLに非選択データ線と同様に充電することにより、デ
ータ線アレイ11a の両端のデータ線D0、D15 （図示せ
ず）のカップリング容量および上位ビットのデータ線群
と下位ビットのデータ線群との境界領域のデータ線D8、
D7（図示せず）のカップリング容量を軽減し、上位ビッ
トのデータ線群の中間部のデータ線や下位ビットのデー
タ線群の中間部のデータ線のカップリング容量と平衡を
とることが可能になる。

【００８０】これにより、データ線アレイ11a 内のデー
タ線のカップリング容量はBYTE読みモードとWORD読みモ
ードとで差がなくなり、BYTE読みモード時に遅くなって
いた読み出し速度を速くすることができる。

【００８１】

【発明の効果】上述したように本発明の半導体記憶装置
によれば、WORD読みモードとBYTE読みモードの切り換え
が可能であって、２つのモードで同等の高速読み出し速
度を保証することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るNOR 型フラッシ
ュメモリの読み出し系に着目して一部を示す回路図。

【図２】図１中のセンスアンプアレイのうちの１個のセ
ンスアンプを代表的に取り出して具体例を示す回路図。

【図３】図１のメモリにおけるデータ読み出し時のデー
タ線の電位上昇の特性例を実線Ａで示し、対比のため
に、従来例のメモリにおけるデータ読み出し時のデータ
線の電位上昇の特性例を点線Ｂで示す特性図。

【図４】第１の実施形態における非選択データ線充電回
路の他の例を用いたNOR 型フラッシュメモリの一部を示
す回路図。

【図５】図４中のデータ線充電用のセンスアンプのうち
の１個を代表的に取り出して具体例を示す回路図。

【図６】第１の実施形態における非選択データ線充電回
路のさらに他の例を用いたNOR型フラッシュメモリの一
部を示す回路図。

【図７】第１の実施形態における非選択データ線充電回
路のさらに他の例を用いたNOR型フラッシュメモリの一
部を示す回路図。

【図８】第２の実施形態に係るNOR 型フラッシュメモリ
の一部を示す回路図。

【図９】第３の実施形態に係るNOR 型フラッシュメモリ
の一部を示す回路図。

【図１０】従来のNOR 型フラッシュメモリにおけるデー
タ線アレイの一例を示す回路図。

【符号の説明】

10…メモリセルアレイ、 11…データ線アレイ、 12…スイッチ素子群、 13…センスアンプアレイ、 14c …充電回路、 20…制御信号生成回路。

Claims

【特許請求の範囲】

【請求項１】メモリセルアレイと、前記メモリセルアレイに格納されるワードデータを構成
する16ビットのうち上位ビットの各データ線および下位
ビットの各データ線が交互に隣り合うように配置された
データ線アレイと、ワードデータ読み出しモードにおけるデータ読み出し時
には前記16ビットのデータ線の全てを選択し、バイトデ
ータ読み出しモードにおけるデータ読み出し時には前記
16ビットのデータ線のうちで１本おきのデータ線を選択
し、この選択データ線を充電してデータ読み出しを行う
読み出し回路と、前記バイトデータ読み出しモードにおけるデータ読み出
し時に、前記16ビットのデータ線のうちで前記読み出し
回路により選択されなかった非選択データ線を選択して
充電する充電回路とを具備することを特徴とする半導体
記憶装置。
【請求項２】前記データ線アレイの両端のデータ線の
外側で前記両端のデータ線に隣り合うように配置され、
前記非選択データ線と同様に充電されるダミーデータ線
をさらに具備することを特徴とする請求項１記載の半導
体記憶装置。
【請求項３】前記読み出し回路は、前記バイトデータ
読み出しモードにおけるデータ読み出し時に、前記デー
タ線アレイのうちで上位ビットまたは下位ビットのデー
タ線を選択的に接続可能であることを特徴とする請求項
１または２記載の半導体記憶装置。
【請求項４】前記充電回路は、前記非選択データ線を
前記選択データ線の読み出し電位と同等の電位まで充電
する負荷トランジスタを有することを特徴とする請求項
１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】前記充電回路は、前記読み出し回路のセ
ンスアンプと同等の充電機能を有するセンスアンプによ
って、前記非選択データ線を前記選択データ線の読み出
し電位と同等の電位まで充電することを特徴とする請求
項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項６】前記充電回路は、前記読み出し回路によ
る選択データ線の充電開始と同時に前記非選択データ線
の充電を開始することを特徴とする請求項１乃至５のい
ずれか１項に記載の半導体記憶装置。
【請求項７】前記バイトデータ読み出しモードにおけ
るデータ読み出し時に、前記選択されたデータ線の電位
の初期値を揃えるための放電用トランジスタをさらに具
備することを特徴とする請求項１乃至６のいずれか１項
に記載の半導体記憶装置。
【請求項８】メモリセルアレイと、前記メモリセルアレイに格納されるワードデータを構成
する16ビットのうち上位ビットのデータ線群および下位
ビットのデータ線群が隣り合うように配置されたデータ
線アレイと、前記データ線アレイの両端のデータ線の外側で前記両端
のデータ線に隣り合う位置および前記上位ビットのデー
タ線群と下位ビットのデータ線群との境界領域で前記各
データ線群の一端のデータ線に隣り合う位置に配置され
たダミーデータ線と、ワードデータ読み出しモードにおけるデータ読み出し時
には前記16ビットのデータ線の全てを選択し、バイトデ
ータ読み出しモードにおけるデータ読み出し時には前記
上位ビットのデータ線群または下位ビットのデータ線群
を選択し、この選択データ線を充電してデータ読み出し
を行う読み出し回路と、前記バイトデータ読み出しモードにおけるデータ読み出
し時に、前記16ビットのデータ線のうちで前記読み出し
回路により選択されなかった非選択データ線の両端に配
置されている前記ダミーデータ線を選択して充電する充
電回路とを具備することを特徴とする半導体記憶装置。
【請求項９】前記充電回路は、前記ダミーデータ線を
前記選択データ線の読み出し電位と同等の電位まで充電
する負荷トランジスタを有することを特徴とする請求項
８記載の半導体記憶装置。
【請求項１０】前記充電回路は、前記読み出し回路の
センスアンプと同等の充電機能を有するセンスアンプに
よって、前記ダミーデータ線を前記選択データ線の読み
出し電位と同等の電位まで充電することを特徴とする請
求項８または９記載の半導体記憶装置。
【請求項１１】前記充電回路は、前記読み出し回路に
よる選択データ線の充電開始と同時に前記ダミーデータ
線の充電を開始することを特徴とする請求項８乃至１０
のいずれか１項に記載の半導体記憶装置。
【請求項１２】前記バイトデータ読み出しモードにお
けるデータ読み出し時に、前記選択されたデータ線およ
びダミーデータ線の電位の初期値を揃えるための放電用
トランジスタをさらに具備することを特徴とする請求項
８乃至１１のいずれか１項に記載の半導体記憶装置。