JP2003282817A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2003282817A JP2003282817A JP2002087247A JP2002087247A JP2003282817A JP 2003282817 A JP2003282817 A JP 2003282817A JP 2002087247 A JP2002087247 A JP 2002087247A JP 2002087247 A JP2002087247 A JP 2002087247A JP 2003282817 A JP2003282817 A JP 2003282817A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- semiconductor
- semiconductor element
- manufacturing
- concave portion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
- H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
- H01L2224/171—Disposition
- H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/17181—On opposite sides of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
- H01L2924/10158—Shape being other than a cuboid at the passive surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
- H01L2924/19104—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
Landscapes
- Dicing (AREA)
Abstract
(57)【要約】
【課題】 半導体素子を積層する半導体装置において、
配線長を抑えて動作速度を高速化し、半導体装置の容積
を抑制し、半導体基板のクラックを防ぎ半導体装置の信
頼性を向上させ、工程内での取り扱いを安易にすること
を目的とする。 【解決手段】 半導体素子２と半導体素子３の間をビア
１と電極により直接導通させることができるため、配線
長を抑えて動作速度を高速化することができる。また、
半導体素子２の裏面凹形状部に半導体素子３を積層して
実装するため、実装面積を大幅に削減することが可能と
なると共に、バックグラインドを用いて容易に任意の厚
みまで薄肉化することができるために、半導体装置の容
積を抑制することができる。
配線長を抑えて動作速度を高速化し、半導体装置の容積
を抑制し、半導体基板のクラックを防ぎ半導体装置の信
頼性を向上させ、工程内での取り扱いを安易にすること
を目的とする。 【解決手段】 半導体素子２と半導体素子３の間をビア
１と電極により直接導通させることができるため、配線
長を抑えて動作速度を高速化することができる。また、
半導体素子２の裏面凹形状部に半導体素子３を積層して
実装するため、実装面積を大幅に削減することが可能と
なると共に、バックグラインドを用いて容易に任意の厚
みまで薄肉化することができるために、半導体装置の容
積を抑制することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の半導体素子
を積層することにより形成される半導体装置およびその
製造方法に関する。
を積層することにより形成される半導体装置およびその
製造方法に関する。
【０００２】
【従来の技術】近年、コンピューターや通信機器を中心
とした電子機器の小型化、高機能化に伴い、半導体装置
には小型化、高密度化、および高速化が要求されるよう
になった。そのため、複数個の半導体チップを積層して
モジュール化し、小型、高密度化を図ったマルチチップ
半導体装置が提案されている。
とした電子機器の小型化、高機能化に伴い、半導体装置
には小型化、高密度化、および高速化が要求されるよう
になった。そのため、複数個の半導体チップを積層して
モジュール化し、小型、高密度化を図ったマルチチップ
半導体装置が提案されている。
【０００３】以下、図１０を参照しながら、従来の半導
体装置について説明する。図１０は従来の半導体装置を
示す構造断面図である。図１０に示すように、従来の半
導体装置においては、配線基板１０上に接着層１１を介
して半導体素子２と半導体素子３が保持され、半導体素
子２と半導体素子３の電極と配線基板１０の電極が金線
１２により電気的に接続され、半導体素子２、半導体素
子３は封止樹脂７により封止されている。
体装置について説明する。図１０は従来の半導体装置を
示す構造断面図である。図１０に示すように、従来の半
導体装置においては、配線基板１０上に接着層１１を介
して半導体素子２と半導体素子３が保持され、半導体素
子２と半導体素子３の電極と配線基板１０の電極が金線
１２により電気的に接続され、半導体素子２、半導体素
子３は封止樹脂７により封止されている。
【０００４】しかしながら、上記従来の半導体装置にお
いては、図１０に示すように、金線１２により半導体素
子２、半導体素子３と配線基板１０を接続するため、配
線経路が長くなり高速化に限界が生じるという問題点が
あった。
いては、図１０に示すように、金線１２により半導体素
子２、半導体素子３と配線基板１０を接続するため、配
線経路が長くなり高速化に限界が生じるという問題点が
あった。
【０００５】また、複数の半導体素子を積層し、配線基
板１０上に接続用の電極を必要とするため、半導体素子
のサイズに対して、半導体装置サイズが大きくなるとい
う問題点があった。
板１０上に接続用の電極を必要とするため、半導体素子
のサイズに対して、半導体装置サイズが大きくなるとい
う問題点があった。
【０００６】また、接着層の面積が大きいために、リフ
ロー時の熱によって接着層の気泡が熱膨張し、ポップコ
ーンクラックが発生し信頼性に問題があった。さらに、
薄肉化した半導体素子の取り扱いが困難なため、半導体
装置の厚みを薄くすることが困難であるという問題点が
あった。
ロー時の熱によって接着層の気泡が熱膨張し、ポップコ
ーンクラックが発生し信頼性に問題があった。さらに、
薄肉化した半導体素子の取り扱いが困難なため、半導体
装置の厚みを薄くすることが困難であるという問題点が
あった。
【０００７】
【発明が解決しようとする課題】本発明の半導体装置お
よびその製造方法は、上記問題点を解決するために、配
線長を抑えて動作速度を高速化し、半導体装置の容積を
抑制し、半導体基板のクラックを防ぎ半導体装置の信頼
性を向上させ、工程内での取り扱いを安易にすることを
目的とする。
よびその製造方法は、上記問題点を解決するために、配
線長を抑えて動作速度を高速化し、半導体装置の容積を
抑制し、半導体基板のクラックを防ぎ半導体装置の信頼
性を向上させ、工程内での取り扱いを安易にすることを
目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１における半導体装置は、裏面を凹
形状に形成した第１の半導体素子を有し、前記第１の半
導体素子の凹形状部に１または２以上の電子部品を実装
することを特徴とする。
に、本発明の請求項１における半導体装置は、裏面を凹
形状に形成した第１の半導体素子を有し、前記第１の半
導体素子の凹形状部に１または２以上の電子部品を実装
することを特徴とする。
【０００９】請求項２記載の半導体装置は、請求項１記
載の半導体装置において、前記第１の半導体素子が実装
基板に実装された半導体装置であって、前記第１の半導
体素子の凹形状部が実装基板と対向した形状に形成され
ることを特徴とする。
載の半導体装置において、前記第１の半導体素子が実装
基板に実装された半導体装置であって、前記第１の半導
体素子の凹形状部が実装基板と対向した形状に形成され
ることを特徴とする。
【００１０】請求項３記載の半導体装置は、請求項１記
載の半導体装置において、前記第１の半導体素子および
前記電子部品の電極をそれぞれ半導体装置の電極に接続
し、封止樹脂により封止することを特徴とする。
載の半導体装置において、前記第１の半導体素子および
前記電子部品の電極をそれぞれ半導体装置の電極に接続
し、封止樹脂により封止することを特徴とする。
【００１１】請求項４記載の半導体装置は、請求項３記
載の半導体装置において、前記半導体装置がフリップチ
ップ構造であることを特徴とする。請求項５記載の半導
体装置は、請求項１記載の半導体装置において、前記第
１の半導体素子が表面に形成された配線層から裏面まで
を導通するビアを有し、前記電子部品の電極が前記ビア
と接続されることにより前記第１の半導体素子と前記電
子部品が導通することを特徴とする。
載の半導体装置において、前記半導体装置がフリップチ
ップ構造であることを特徴とする。請求項５記載の半導
体装置は、請求項１記載の半導体装置において、前記第
１の半導体素子が表面に形成された配線層から裏面まで
を導通するビアを有し、前記電子部品の電極が前記ビア
と接続されることにより前記第１の半導体素子と前記電
子部品が導通することを特徴とする。
【００１２】請求項６記載の半導体装置は、請求項１ま
たは請求項２または請求項３または請求項４または請求
項５記載の半導体装置において、１または２以上の第２
の半導体素子および１または２以上の受動部品のうちか
ら任意のものを前記電子部品として前記第１の半導体素
子の凹形状部に実装することを特徴とする。
たは請求項２または請求項３または請求項４または請求
項５記載の半導体装置において、１または２以上の第２
の半導体素子および１または２以上の受動部品のうちか
ら任意のものを前記電子部品として前記第１の半導体素
子の凹形状部に実装することを特徴とする。
【００１３】請求項７記載の半導体装置は、請求項５記
載の半導体装置において、第１の半導体素子裏面に形成
されたビアと、電子部品との積層に用いる接着材料によ
り、その隙間を埋めることを特徴とする。
載の半導体装置において、第１の半導体素子裏面に形成
されたビアと、電子部品との積層に用いる接着材料によ
り、その隙間を埋めることを特徴とする。
【００１４】請求項８記載の半導体装置は、請求項５ま
たは請求項６記載の半導体装置において、前記第１の半
導体素子の凹形状部に電子部品を積層した後に、前記第
１の半導体素子の凹形状部を樹脂成形することを特徴と
する。
たは請求項６記載の半導体装置において、前記第１の半
導体素子の凹形状部に電子部品を積層した後に、前記第
１の半導体素子の凹形状部を樹脂成形することを特徴と
する。
【００１５】請求項９記載の半導体装置は、請求項１ま
たは請求項２または請求項３または請求項４または請求
項５または請求項６または請求項７または請求項８記載
の半導体装置において、積層される半導体素子の一部が
インターポーザーとして用いられることを特徴とする。
たは請求項２または請求項３または請求項４または請求
項５または請求項６または請求項７または請求項８記載
の半導体装置において、積層される半導体素子の一部が
インターポーザーとして用いられることを特徴とする。
【００１６】請求項１０記載の半導体装置は、請求項１
または請求項５記載の半導体装置において、前記電子部
品の厚みが凹形状部の深さよりも大きいことを特徴とす
る。請求項１１記載の半導体装置の製造方法は、複数の
半導体素子を搭載する半導体装置の製造において、第１
の半導体素子の配線層に導通するビアを形成する工程
と、前記第１の半導体素子の裏面を前記ビアが表出する
凹形状に形成する工程と、前期ビアに電子部品の電極を
接続して凹形状部に実装する工程とを有する。
または請求項５記載の半導体装置において、前記電子部
品の厚みが凹形状部の深さよりも大きいことを特徴とす
る。請求項１１記載の半導体装置の製造方法は、複数の
半導体素子を搭載する半導体装置の製造において、第１
の半導体素子の配線層に導通するビアを形成する工程
と、前記第１の半導体素子の裏面を前記ビアが表出する
凹形状に形成する工程と、前期ビアに電子部品の電極を
接続して凹形状部に実装する工程とを有する。
【００１７】請求項１２記載の半導体装置の製造方法
は、複数の半導体素子を搭載する半導体装置の製造にお
いて、第１の半導体素子の裏面を凹形状に形成する工程
と、半導体装置の基板上に電子部品を導通して実装する
工程と、前記電子部品を凹形状部に包含するように前記
基板に導通して第１の半導体素子を実装する工程とを有
する。
は、複数の半導体素子を搭載する半導体装置の製造にお
いて、第１の半導体素子の裏面を凹形状に形成する工程
と、半導体装置の基板上に電子部品を導通して実装する
工程と、前記電子部品を凹形状部に包含するように前記
基板に導通して第１の半導体素子を実装する工程とを有
する。
【００１８】請求項１３記載の半導体装置の製造方法
は、請求項１１または請求項１２記載の半導体装置の製
造方法において、ブレードを用いて単一方向にダイシン
グを行うことにより研削して凹形状の裏面を形成するこ
とを特徴とする。
は、請求項１１または請求項１２記載の半導体装置の製
造方法において、ブレードを用いて単一方向にダイシン
グを行うことにより研削して凹形状の裏面を形成するこ
とを特徴とする。
【００１９】請求項１４記載の半導体装置の製造方法
は、請求項１１または請求項１２記載の半導体装置の製
造方法において、ブレードを用いて互いに直行する二方
向にダイシングを行うことにより研削して凹形状の裏面
を形成することを特徴とする。
は、請求項１１または請求項１２記載の半導体装置の製
造方法において、ブレードを用いて互いに直行する二方
向にダイシングを行うことにより研削して凹形状の裏面
を形成することを特徴とする。
【００２０】請求項１５記載の半導体装置の製造方法
は、請求項１４記載の半導体装置の製造方法において、
ダイシングにより凹形状を形成した後に凹形状部をウェ
ットエッチング処理することを特徴とする。
は、請求項１４記載の半導体装置の製造方法において、
ダイシングにより凹形状を形成した後に凹形状部をウェ
ットエッチング処理することを特徴とする。
【００２１】請求項１６記載の半導体装置の製造方法
は、請求項１４記載の半導体装置の製造方法において、
ダイシングにより凹形状を形成した後に凹形状部をドラ
イエッチング処理することを特徴とする。
は、請求項１４記載の半導体装置の製造方法において、
ダイシングにより凹形状を形成した後に凹形状部をドラ
イエッチング処理することを特徴とする。
【００２２】請求項１７記載の半導体装置の製造方法
は、請求項１１または請求項１２記載の半導体装置の製
造方法において、ケミカルエッチングにより凹形状の裏
面を形成することを特徴とする。
は、請求項１１または請求項１２記載の半導体装置の製
造方法において、ケミカルエッチングにより凹形状の裏
面を形成することを特徴とする。
【００２３】請求項１８記載の半導体装置の製造方法
は、請求項１１または請求項１２または請求項１３また
は請求項１４または請求項１５または請求項１６または
請求項１７記載の半導体装置の製造方法において、前記
半導体装置をバックグラインドを行い、薄肉化する工程
を有することを特徴とする。
は、請求項１１または請求項１２または請求項１３また
は請求項１４または請求項１５または請求項１６または
請求項１７記載の半導体装置の製造方法において、前記
半導体装置をバックグラインドを行い、薄肉化する工程
を有することを特徴とする。
【００２４】請求項１９記載の半導体装置の製造方法
は、請求項１１または請求項１３または請求項１４また
は請求項１７または請求項１８記載の半導体装置の製造
方法において、前記各工程をウェハー状態で行い、最終
工程でダイシングにより個々の半導体装置に個辺化する
ことを特徴とする。
は、請求項１１または請求項１３または請求項１４また
は請求項１７または請求項１８記載の半導体装置の製造
方法において、前記各工程をウェハー状態で行い、最終
工程でダイシングにより個々の半導体装置に個辺化する
ことを特徴とする。
【００２５】請求項２０記載の半導体装置の製造方法
は、請求項１９記載の半導体装置の製造方法において、
個辺化された半導体装置を、セラミック、有機基材とい
った基板に搭載することにより形成される。
は、請求項１９記載の半導体装置の製造方法において、
個辺化された半導体装置を、セラミック、有機基材とい
った基板に搭載することにより形成される。
【００２６】以上により、本発明の半導体装置およびそ
の製造方法は、配線長を抑えて動作速度を高速化し、半
導体装置の容積を抑制し、半導体装置のクラックを防ぎ
半導体装置の信頼性を向上させ、工程内での取り扱いを
安易にすることができる。
の製造方法は、配線長を抑えて動作速度を高速化し、半
導体装置の容積を抑制し、半導体装置のクラックを防ぎ
半導体装置の信頼性を向上させ、工程内での取り扱いを
安易にすることができる。
【００２７】
【発明の実施の形態】（実施の形態１）以下、本発明の
実施の形態１における半導体装置について図１，図２を
参照しながら説明する。
実施の形態１における半導体装置について図１，図２を
参照しながら説明する。
【００２８】図１は本発明の実施の形態１における２つ
の半導体素子を実装した半導体装置の断面図であり、図
２は本発明の実施の形態１における受動部品を実装した
半導体装置の断面図である。
の半導体素子を実装した半導体装置の断面図であり、図
２は本発明の実施の形態１における受動部品を実装した
半導体装置の断面図である。
【００２９】図１において、基板１０上に、半導体素子
３がフリップチップ実装されて基板１０に導通されてい
る。また、裏面が凹形状に形成された半導体素子２が半
導体装置３を覆う形で実装され、金線１２により基板に
接続されている。その上で、半導体素子２および半導体
素子３を封止樹脂７にて封止している。配線基板１０の
裏面には、半導体素子２および半導体素子３と、電気的
に接続した配線電極が形成され、配線電極の表面には半
田からなるボール電極が設けられている。
３がフリップチップ実装されて基板１０に導通されてい
る。また、裏面が凹形状に形成された半導体素子２が半
導体装置３を覆う形で実装され、金線１２により基板に
接続されている。その上で、半導体素子２および半導体
素子３を封止樹脂７にて封止している。配線基板１０の
裏面には、半導体素子２および半導体素子３と、電気的
に接続した配線電極が形成され、配線電極の表面には半
田からなるボール電極が設けられている。
【００３０】ここで、図１の例では、１つの半導体素子
を他の半導体素子の凹形状部に実装する例について説明
したが、複数の半導体素子を他の半導体素子の凹形状部
に実装することもできる。
を他の半導体素子の凹形状部に実装する例について説明
したが、複数の半導体素子を他の半導体素子の凹形状部
に実装することもできる。
【００３１】図２において、配線基板１０上に、半導体
素子３と受動部品９がフリップチップ実装されて基板１
０に導通されている。また、裏面が凹形状に形成された
半導体素子２が半導体装置３および受動部品９を覆う形
で実装され、金線１２により基板に接続されている。そ
の上で、半導体素子３，受動部品９および半導体素子２
を樹脂封止している。配線基板１０の裏面には、半導体
素子２および半導体素子３と、電気的に接続した配線電
極が形成され、配線電極の表面には半田からなるボール
電極が設けられている。
素子３と受動部品９がフリップチップ実装されて基板１
０に導通されている。また、裏面が凹形状に形成された
半導体素子２が半導体装置３および受動部品９を覆う形
で実装され、金線１２により基板に接続されている。そ
の上で、半導体素子３，受動部品９および半導体素子２
を樹脂封止している。配線基板１０の裏面には、半導体
素子２および半導体素子３と、電気的に接続した配線電
極が形成され、配線電極の表面には半田からなるボール
電極が設けられている。
【００３２】また、半導体素子２の凹形状部に実装され
る半導体素子や受動部品の個数は任意に選択可能であ
る。以上の構成により、複数の半導体素子と部品を搭載
しても、薄型で容積の小さい半導体装置を形成すること
が可能であると共に、大面積の半導体素子裏面が基板に
接する面積を小さくすることができるため、接着層の吸
湿に起因したポップコーンクラックを防ぎ、半導体装置
の信頼性を向上することができる。 （実施の形態２）以下、本発明の実施の形態２における
半導体装置とその製造方法について図３，図４を参照し
ながら説明する。
る半導体素子や受動部品の個数は任意に選択可能であ
る。以上の構成により、複数の半導体素子と部品を搭載
しても、薄型で容積の小さい半導体装置を形成すること
が可能であると共に、大面積の半導体素子裏面が基板に
接する面積を小さくすることができるため、接着層の吸
湿に起因したポップコーンクラックを防ぎ、半導体装置
の信頼性を向上することができる。 （実施の形態２）以下、本発明の実施の形態２における
半導体装置とその製造方法について図３，図４を参照し
ながら説明する。
【００３３】図３は本発明の実施の形態２における半導
体装置の工程断面図であり、図４は本発明の実施の形態
２における樹脂封止した半導体装置の工程断面図であ
る。なお、すでに説明した部材には、同一の符号を付す
ことにより説明を省略する。
体装置の工程断面図であり、図４は本発明の実施の形態
２における樹脂封止した半導体装置の工程断面図であ
る。なお、すでに説明した部材には、同一の符号を付す
ことにより説明を省略する。
【００３４】図３において、まず、半導体素子２の表面
に形成された配線層と導通したビア１を形成する。次
に、半導体素子２の裏面を１部の形状を残してブレード
５によりダイシングを行って凹形状に研削し、半導体素
子２の表面から裏面までビア１を貫通する。次に、半導
体素子３の電極と、半導体素子２の裏面に形成されたビ
ア１とが接続するように、半導体素子２の凹形状部に半
導体素子３を積層する。最後に、以上の積層された半導
体素子２と半導体素子３をその裏面よりホイール６を用
いてバックグラインド、ダイシングすることにより薄型
の半導体装置を形成する。
に形成された配線層と導通したビア１を形成する。次
に、半導体素子２の裏面を１部の形状を残してブレード
５によりダイシングを行って凹形状に研削し、半導体素
子２の表面から裏面までビア１を貫通する。次に、半導
体素子３の電極と、半導体素子２の裏面に形成されたビ
ア１とが接続するように、半導体素子２の凹形状部に半
導体素子３を積層する。最後に、以上の積層された半導
体素子２と半導体素子３をその裏面よりホイール６を用
いてバックグラインド、ダイシングすることにより薄型
の半導体装置を形成する。
【００３５】また、樹脂封止する場合は、図４におい
て、まず、半導体素子２の表面に形成された配線層と導
通したビア１を形成する。次に、半導体素子２の裏面を
１部の形状を残してブレード５によりダイシングを行っ
て凹形状に研削し、半導体素子２の表面から裏面までビ
ア１を貫通する。次に、半導体素子３の電極と、半導体
素子２の裏面に形成されたビア１とが接続するように、
半導体素子２の凹形状部に半導体素子３を積層し、積層
後に封止樹脂７により裏面を封止する。最後に、以上の
積層された半導体素子２と半導体素子３をその裏面より
ホイール６を用いてバックグラインド、ダイシングする
ことにより薄型の半導体装置を形成する。
て、まず、半導体素子２の表面に形成された配線層と導
通したビア１を形成する。次に、半導体素子２の裏面を
１部の形状を残してブレード５によりダイシングを行っ
て凹形状に研削し、半導体素子２の表面から裏面までビ
ア１を貫通する。次に、半導体素子３の電極と、半導体
素子２の裏面に形成されたビア１とが接続するように、
半導体素子２の凹形状部に半導体素子３を積層し、積層
後に封止樹脂７により裏面を封止する。最後に、以上の
積層された半導体素子２と半導体素子３をその裏面より
ホイール６を用いてバックグラインド、ダイシングする
ことにより薄型の半導体装置を形成する。
【００３６】以上の構成により、半導体素子２と半導体
素子３を接続する配線長を抑えて動作速度を高速化する
と共に、半導体装置を薄型化して容積を抑制することが
できる。
素子３を接続する配線長を抑えて動作速度を高速化する
と共に、半導体装置を薄型化して容積を抑制することが
できる。
【００３７】また、凹形状に形成された半導体素子を基
板上に実装する際に、基板上に実装される他の電子部品
を凹形状部下にくるように半導体素子を実装することに
より、基板の面積を抑制することができる。
板上に実装する際に、基板上に実装される他の電子部品
を凹形状部下にくるように半導体素子を実装することに
より、基板の面積を抑制することができる。
【００３８】また、ダイシングにより凹形状部を形成し
た後、フッ硝酸を用いたウェットエッチングや、ＣＦ4
ガスを用いたプラズマによるドライエッチングにより、
残留応力を除去し、半導体装置のそりを解除できると共
に、内部が平坦な凹形状部やビア面の形成が可能とな
る。 （実施の形態３）以下、実施の形態３における半導体装
置について図５，図６を参照しながら説明する。
た後、フッ硝酸を用いたウェットエッチングや、ＣＦ4
ガスを用いたプラズマによるドライエッチングにより、
残留応力を除去し、半導体装置のそりを解除できると共
に、内部が平坦な凹形状部やビア面の形成が可能とな
る。 （実施の形態３）以下、実施の形態３における半導体装
置について図５，図６を参照しながら説明する。
【００３９】図５は実施の形態３における受動部品を樹
脂封止した半導体装置の断面図であり、図６は実施の形
態３における半導体素子と受動部品を混載して樹脂封止
した半導体装置の断面図である。
脂封止した半導体装置の断面図であり、図６は実施の形
態３における半導体素子と受動部品を混載して樹脂封止
した半導体装置の断面図である。
【００４０】なお、すでに説明した部材には、同一の符
号を付すことにより説明を省略する。図５に示すよう
に、実施の形態３における半導体装置は、凹形状に裏面
を研削した半導体素子２の裏面にまで貫通されたビア１
に、受動部品８の電極を接続して実装した後、封止樹脂
７により封止・保護されている。
号を付すことにより説明を省略する。図５に示すよう
に、実施の形態３における半導体装置は、凹形状に裏面
を研削した半導体素子２の裏面にまで貫通されたビア１
に、受動部品８の電極を接続して実装した後、封止樹脂
７により封止・保護されている。
【００４１】また、図６に示すように実施の形態えおけ
る半導体装置は、凹形状に裏面を研削した半導体素子２
の裏面にまで貫通されたビア１に、半導体素子３、半導
体素子４と受動部品８の電極とを接続して実装した後封
止樹脂７により封止・保護されている。
る半導体装置は、凹形状に裏面を研削した半導体素子２
の裏面にまで貫通されたビア１に、半導体素子３、半導
体素子４と受動部品８の電極とを接続して実装した後封
止樹脂７により封止・保護されている。
【００４２】以上のように、半導体素子の凹形状部に他
の電子部品を実装するため、半導体装置の容積を抑制す
ることができると共に、半導体素子と電子部品の配線長
が短くなり動作速度を高速化することができる。 （実施の形態４）以下、本発明の実施の形態４における
半導体装置について図７を参照しながら説明する。
の電子部品を実装するため、半導体装置の容積を抑制す
ることができると共に、半導体素子と電子部品の配線長
が短くなり動作速度を高速化することができる。 （実施の形態４）以下、本発明の実施の形態４における
半導体装置について図７を参照しながら説明する。
【００４３】図７は本発明の実施の形態４における半導
体素子を３層積層した半導体装置の工程断面図である。
なお、すでに説明した部材には、同一の符号を付すこと
により説明を省略する。
体素子を３層積層した半導体装置の工程断面図である。
なお、すでに説明した部材には、同一の符号を付すこと
により説明を省略する。
【００４４】図７において、まず、半導体素子２の表面
に形成された配線層と導通したビア１を形成する。次
に、半導体素子２の裏面を１部の形状を残してダイシン
グを行って凹形状に研削することにより、半導体素子２
の表面から裏面までビア１を貫通する。次に、同様なビ
アを形成された半導体素子３の電極と、半導体素子２の
裏面に形成されたビア１とが接続するように、半導体素
子２の凹形状部に半導体素子３を積層する。次に、半導
体素子３の裏面を１部の形状を残してダイシングを行っ
て凹形状に研削することにより、半導体素子３の表面か
ら裏面までビアを貫通する。次に、半導体素子４の電極
と、半導体素子３の裏面に形成されたビアとが接続する
ように、半導体素子３の凹形状部に半導体素子４を積層
する。最後に、以上の積層された半導体素子２と半導体
素子３と半導体素子４をその裏面よりバックグライン
ド、ダイシングすることにより薄型の半導体装置を形成
する。
に形成された配線層と導通したビア１を形成する。次
に、半導体素子２の裏面を１部の形状を残してダイシン
グを行って凹形状に研削することにより、半導体素子２
の表面から裏面までビア１を貫通する。次に、同様なビ
アを形成された半導体素子３の電極と、半導体素子２の
裏面に形成されたビア１とが接続するように、半導体素
子２の凹形状部に半導体素子３を積層する。次に、半導
体素子３の裏面を１部の形状を残してダイシングを行っ
て凹形状に研削することにより、半導体素子３の表面か
ら裏面までビアを貫通する。次に、半導体素子４の電極
と、半導体素子３の裏面に形成されたビアとが接続する
ように、半導体素子３の凹形状部に半導体素子４を積層
する。最後に、以上の積層された半導体素子２と半導体
素子３と半導体素子４をその裏面よりバックグライン
ド、ダイシングすることにより薄型の半導体装置を形成
する。
【００４５】ここでは、３層を積層する場合について説
明したが、４層以上を積層する場合も同様にして実現で
きる。また、半導体素子以外にも、受動部品等を積層す
ることも可能である。
明したが、４層以上を積層する場合も同様にして実現で
きる。また、半導体素子以外にも、受動部品等を積層す
ることも可能である。
【００４６】以上の構成により、半導体素子間を接続す
る配線長を抑えて動作速度を高速化すると共に、半導体
装置を薄型化して容積を抑制することができる。 （実施の形態５）以下、本発明の実施の形態５における
半導体装置の製造方法について図８を参照しながら説明
する。
る配線長を抑えて動作速度を高速化すると共に、半導体
装置を薄型化して容積を抑制することができる。 （実施の形態５）以下、本発明の実施の形態５における
半導体装置の製造方法について図８を参照しながら説明
する。
【００４７】図８は本発明の実施の形態５における凹形
状部を形成する方法を示す図である。なお、すでに説明
した部材には、同一の符号を付すことにより説明を省略
する。
状部を形成する方法を示す図である。なお、すでに説明
した部材には、同一の符号を付すことにより説明を省略
する。
【００４８】図８に示すように、半導体素子の裏面に凹
形状部を形成する方法として、幅広のブレードによるダ
イシングの工法を用いて、単一方向に研削し、他の半導
体素子を実装する溝状の領域を形成することができる。
このウェハー９の凹形状部に他の半導体素子３を実装し
て半導体装置を形成し、最後に、個々の半導体装置毎に
ダイシングする。この方法により、一部ウェハー９の元
厚を確保しながらウェハー状態のままで、凹形状部を形
成することができ、工程内での取り扱いを容易にするこ
とが可能である。 （実施の形態６）以下、本発明の実施の形態６における
半導体装置の製造方法について図９を参照しながら説明
する。
形状部を形成する方法として、幅広のブレードによるダ
イシングの工法を用いて、単一方向に研削し、他の半導
体素子を実装する溝状の領域を形成することができる。
このウェハー９の凹形状部に他の半導体素子３を実装し
て半導体装置を形成し、最後に、個々の半導体装置毎に
ダイシングする。この方法により、一部ウェハー９の元
厚を確保しながらウェハー状態のままで、凹形状部を形
成することができ、工程内での取り扱いを容易にするこ
とが可能である。 （実施の形態６）以下、本発明の実施の形態６における
半導体装置の製造方法について図９を参照しながら説明
する。
【００４９】図９は本発明の実施の形態６における凹形
状部を形成する方法を示す図である。なお、すでに説明
した部材には、同一の符号を付すことにより説明を省略
する。
状部を形成する方法を示す図である。なお、すでに説明
した部材には、同一の符号を付すことにより説明を省略
する。
【００５０】図９に示すように、半導体素子の裏面に凹
形状部を形成する方法として、幅広のブレードによるダ
イシングの工法を用いて、互いに直行する二方向に研削
し、他の半導体素子を実装する格子状の領域を形成する
ことができる。このウェハー９の凹形状部に他の半導体
素子３を実装して半導体装置を形成し、最後に、個々の
半導体装置毎にダイシングする。この方法により、一部
ウェハー９の元厚を確保しながらウェハー状態のまま
で、凹形状部を形成することができ、工程内での取り扱
いを容易にすることが可能である。
形状部を形成する方法として、幅広のブレードによるダ
イシングの工法を用いて、互いに直行する二方向に研削
し、他の半導体素子を実装する格子状の領域を形成する
ことができる。このウェハー９の凹形状部に他の半導体
素子３を実装して半導体装置を形成し、最後に、個々の
半導体装置毎にダイシングする。この方法により、一部
ウェハー９の元厚を確保しながらウェハー状態のまま
で、凹形状部を形成することができ、工程内での取り扱
いを容易にすることが可能である。
【００５１】
【発明の効果】以上のように本発明の半導体装置および
その製造方法によると、半導体素子間をビアと電極によ
り直接導通させることができるため、配線長を抑えて動
作速度を高速化することができる。
その製造方法によると、半導体素子間をビアと電極によ
り直接導通させることができるため、配線長を抑えて動
作速度を高速化することができる。
【００５２】また、半導体素子の裏面凹形状部に他の電
子部品を積層して実装するため、実装面積を大幅に削減
することが可能となると共に、バックグラインドを用い
て容易に任意の厚みまで薄肉化することができるため
に、半導体装置の容積を抑制することができる。
子部品を積層して実装するため、実装面積を大幅に削減
することが可能となると共に、バックグラインドを用い
て容易に任意の厚みまで薄肉化することができるため
に、半導体装置の容積を抑制することができる。
【００５３】また、大面積の半導体素子裏面が基板に接
する面積を小さくすることができるため、接着層の吸湿
に起因したポップコーンクラックを防ぎ半導体装置の信
頼性を向上させることができる。
する面積を小さくすることができるため、接着層の吸湿
に起因したポップコーンクラックを防ぎ半導体装置の信
頼性を向上させることができる。
【００５４】さらに、凹形状部を有する第１の半導体素
子がウェハー状態のままで電子部品を実装することがで
き、また、凹形状部が一部ウェハーの厚みを確保して形
成されているため、第１の半導体装置の強度を保つこと
ができ、工程内での取り扱いを安易にすることができ
る。
子がウェハー状態のままで電子部品を実装することがで
き、また、凹形状部が一部ウェハーの厚みを確保して形
成されているため、第１の半導体装置の強度を保つこと
ができ、工程内での取り扱いを安易にすることができ
る。
【図１】本発明の実施の形態１における２つの半導体素
子を実装した半導体装置の断面図
子を実装した半導体装置の断面図
【図２】本発明の実施の形態１における受動部品を実装
した半導体装置の断面図
した半導体装置の断面図
【図３】本発明の実施の形態２における半導体装置の工
程断面図
程断面図
【図４】本発明の実施の形態２における樹脂封止した半
導体装置の工程断面図
導体装置の工程断面図
【図５】実施の形態３における受動部品を樹脂封止した
半導体装置の断面図
半導体装置の断面図
【図６】実施の形態３における半導体素子と受動部品を
混載して樹脂封止した半導体装置の断面図
混載して樹脂封止した半導体装置の断面図
【図７】本発明の実施の形態４における半導体素子を３
層積層した半導体装置の工程断面図
層積層した半導体装置の工程断面図
【図８】本発明の実施の形態５における凹形状部を形成
する方法を示す図
する方法を示す図
【図９】本発明の実施の形態６における凹形状部を形成
する方法を示す図
する方法を示す図
【図１０】従来の半導体装置を示す構造断面図
１ ビア
２ 半導体素子
３ 半導体素子
４ 半導体素子
５ ブレード
６ ホイール
７ 封止樹脂
８ 受動部品
９ ウェハー
１０ 配線基板
１１ 接着層
１２ 金線
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 隈川 隆博
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 ▲濱▼谷 毅
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 松村 和彦
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 山田 雄一郎
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 野村 徹
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Claims (20)
- 【請求項１】裏面を凹形状に形成した第１の半導体素子
を有し、 前記第１の半導体素子の凹形状部に１または２以上の電
子部品を実装することを特徴とする半導体装置。 - 【請求項２】前記第１の半導体素子が実装基板に実装さ
れた半導体装置であって、 前記第１の半導体素子の凹形状部が実装基板と対向した
形状に形成されることを特徴とする請求項１記載の半導
体装置。 - 【請求項３】前記第１の半導体素子および前記電子部品
の電極をそれぞれ半導体装置の電極に接続し、封止樹脂
により封止することを特徴とする請求項１記載の半導体
装置。 - 【請求項４】前記半導体装置がフリップチップ構造であ
ることを特徴とする請求項３記載の半導体装置。 - 【請求項５】前記第１の半導体素子が表面に形成された
配線層から裏面までを導通するビアを有し、 前記電子部品の電極が前記ビアと接続されることにより
前記第１の半導体素子と前記電子部品が導通することを
特徴とする請求項１記載の半導体装置。 - 【請求項６】１または２以上の第２の半導体素子および
１または２以上の受動部品のうちから任意のものを前記
電子部品として前記第１の半導体素子の凹形状部に実装
することを特徴とする請求項１または請求項２または請
求項３または請求項４または請求項５記載の半導体装
置。 - 【請求項７】第１の半導体素子裏面に形成されたビア
と、電子部品との積層に用いる接着材料により、その隙
間を埋めることを特徴とする請求項５記載の半導体装
置。 - 【請求項８】前記第１の半導体素子の凹形状部に電子部
品を積層した後に、前記第１の半導体素子の凹形状部を
樹脂成形することを特徴とする請求項５または請求項６
記載の半導体装置。 - 【請求項９】積層される半導体素子の一部がインターポ
ーザーとして用いられることを特徴とする請求項１また
は請求項２または請求項３または請求項４または請求項
５または請求項６または請求項７または請求項８記載の
半導体装置。 - 【請求項１０】前記電子部品の厚みが凹形状部の深さよ
りも大きいことを特徴とする請求項１または請求項５記
載の半導体装置。 - 【請求項１１】複数の半導体素子を搭載する半導体装置
の製造において、 第１の半導体素子の配線層に導通するビアを形成する工
程と、 前記第１の半導体素子の裏面を前記ビアが表出する凹形
状に形成する工程と、 前期ビアに電子部品の電極を接続して凹形状部に実装す
る工程とを有する半導体装置の製造方法。 - 【請求項１２】複数の半導体素子を搭載する半導体装置
の製造において、 第１の半導体素子の裏面を凹形状に形成する工程と、 半導体装置の基板上に電子部品を導通して実装する工程
と、 前記電子部品を凹形状部に包含するように前記基板に導
通して第１の半導体素子を実装する工程とを有する半導
体装置の製造方法。 - 【請求項１３】ブレードを用いて単一方向にダイシング
を行うことにより研削して凹形状の裏面を形成すること
を特徴とする請求項１１または請求項１２記載の半導体
装置の製造方法。 - 【請求項１４】ブレードを用いて互いに直行する二方向
にダイシングを行うことにより研削して凹形状の裏面を
形成することを特徴とする請求項１１または請求項１２
記載の半導体装置の製造方法。 - 【請求項１５】ダイシングにより凹形状を形成した後に
凹形状部をウェットエッチング処理することを特徴とす
る請求項１４記載の半導体装置の製造方法。 - 【請求項１６】ダイシングにより凹形状を形成した後に
凹形状部をドライエッチング処理することを特徴とする
請求項１４記載の半導体装置の製造方法。 - 【請求項１７】ケミカルエッチングにより凹形状の裏面
を形成することを特徴とする請求項１１または請求項１
２記載の半導体装置の製造方法。 - 【請求項１８】前記半導体装置をバックグラインドを行
い、薄肉化する工程を有することを特徴とする請求項１
１または請求項１２または請求項１３または請求項１４
または請求項１５または請求項１６または請求項１７記
載の半導体装置の製造方法。 - 【請求項１９】前記各工程をウェハー状態で行い、最終
工程でダイシングにより個々の半導体装置に個辺化する
ことを特徴とする請求項１１または請求項１３または請
求項１４または請求項１７または請求項１８記載の半導
体装置の製造方法。 - 【請求項２０】個辺化された半導体装置を、セラミッ
ク、有機基材といった基板に搭載することにより形成さ
れる請求項１９記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002087247A JP2003282817A (ja) | 2002-03-27 | 2002-03-27 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002087247A JP2003282817A (ja) | 2002-03-27 | 2002-03-27 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003282817A true JP2003282817A (ja) | 2003-10-03 |
Family
ID=29233511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002087247A Pending JP2003282817A (ja) | 2002-03-27 | 2002-03-27 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003282817A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005203776A (ja) * | 2004-01-13 | 2005-07-28 | Samsung Electronics Co Ltd | マルチチップパッケージ、これに使われる半導体装置及びその製造方法 |
| JP2006179607A (ja) * | 2004-12-21 | 2006-07-06 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2007067215A (ja) * | 2005-08-31 | 2007-03-15 | Sanyo Electric Co Ltd | 回路基板、回路基板の製造方法および回路装置 |
| JP2007214441A (ja) * | 2006-02-10 | 2007-08-23 | Dainippon Printing Co Ltd | 複合センサーパッケージ |
| JP2007250599A (ja) * | 2006-03-14 | 2007-09-27 | Disco Abrasive Syst Ltd | デバイスパッケージの製造方法 |
| JP2008066517A (ja) * | 2006-09-07 | 2008-03-21 | Shinko Electric Ind Co Ltd | 半導体装置 |
| JP2008521213A (ja) * | 2004-11-16 | 2008-06-19 | インターナショナル・ビジネス・マシーンズ・コーポレーション | スルー・バイア接続を有する両面ｓｏｉウエハ・スケール・パッケージを作製するためのデバイスおよび方法 |
| JP2010182958A (ja) * | 2009-02-06 | 2010-08-19 | Seiko Instruments Inc | 半導体装置および半導体装置の製造方法 |
| KR101354781B1 (ko) | 2012-06-11 | 2014-01-23 | 앰코 테크놀로지 코리아 주식회사 | 반도체 디바이스의 제조 방법 |
| CN112071811A (zh) * | 2020-09-18 | 2020-12-11 | 环维电子(上海)有限公司 | 半导体封装件及其制作方法 |
-
2002
- 2002-03-27 JP JP2002087247A patent/JP2003282817A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005203776A (ja) * | 2004-01-13 | 2005-07-28 | Samsung Electronics Co Ltd | マルチチップパッケージ、これに使われる半導体装置及びその製造方法 |
| JP2008521213A (ja) * | 2004-11-16 | 2008-06-19 | インターナショナル・ビジネス・マシーンズ・コーポレーション | スルー・バイア接続を有する両面ｓｏｉウエハ・スケール・パッケージを作製するためのデバイスおよび方法 |
| JP2006179607A (ja) * | 2004-12-21 | 2006-07-06 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP4553720B2 (ja) * | 2004-12-21 | 2010-09-29 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置及びその製造方法 |
| JP2007067215A (ja) * | 2005-08-31 | 2007-03-15 | Sanyo Electric Co Ltd | 回路基板、回路基板の製造方法および回路装置 |
| JP2007214441A (ja) * | 2006-02-10 | 2007-08-23 | Dainippon Printing Co Ltd | 複合センサーパッケージ |
| JP2007250599A (ja) * | 2006-03-14 | 2007-09-27 | Disco Abrasive Syst Ltd | デバイスパッケージの製造方法 |
| JP2008066517A (ja) * | 2006-09-07 | 2008-03-21 | Shinko Electric Ind Co Ltd | 半導体装置 |
| JP2010182958A (ja) * | 2009-02-06 | 2010-08-19 | Seiko Instruments Inc | 半導体装置および半導体装置の製造方法 |
| KR101354781B1 (ko) | 2012-06-11 | 2014-01-23 | 앰코 테크놀로지 코리아 주식회사 | 반도체 디바이스의 제조 방법 |
| CN112071811A (zh) * | 2020-09-18 | 2020-12-11 | 环维电子(上海)有限公司 | 半导体封装件及其制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20240071884A1 (en) | Alternative surfaces for conductive pad layers of silicon bridges for semiconductor packages | |
| US10636678B2 (en) | Semiconductor die assemblies with heat sink and associated systems and methods | |
| TWI704657B (zh) | 針對用於半導體封裝之矽橋的無金屬框設計 | |
| TWI512942B (zh) | 具有堆疊式封裝堆疊之積體電路封裝系統及其製造方法 | |
| TWI556349B (zh) | 半導體裝置的結構及其製造方法 | |
| US6753238B2 (en) | Semiconductor device and manufacturing method thereof | |
| US20120193779A1 (en) | Semiconductor device and method of fabricating the same | |
| US8455991B2 (en) | Integrated circuit packaging system with warpage control and method of manufacture thereof | |
| US8952528B2 (en) | Semiconductor package and fabrication method thereof | |
| WO2015183959A1 (en) | Structure and method for integrated circuits packaging with increased density | |
| US9548220B2 (en) | Method of fabricating semiconductor package having an interposer structure | |
| JP2008109046A (ja) | 半導体パッケージおよび積層型半導体パッケージ | |
| JP2002170918A (ja) | 半導体装置及びその製造方法 | |
| CN101609828B (zh) | 半导体器件以及半导体器件的制造方法 | |
| US10600708B2 (en) | Electronic package and method for fabricating the same | |
| JP3602118B2 (ja) | 半導体装置 | |
| US7626260B2 (en) | Stack-type semiconductor device having cooling path on its bottom surface | |
| US9754898B2 (en) | Semiconductor package and fabrication method thereof | |
| US20170018529A1 (en) | Flipped die stack | |
| JP2003282817A (ja) | 半導体装置およびその製造方法 | |
| US20140077387A1 (en) | Semiconductor package and fabrication method thereof | |
| US20250046743A1 (en) | Semiconductor device assemblies and systems with one or more dies at least partially embedded in a redistribution layer (rdl) and methods for making the same | |
| US10381288B2 (en) | Packaged semiconductor die and CTE-engineering die pair | |
| US20220208736A1 (en) | Three-dimensional stacking semiconductor assemblies and methods of manufacturing the same | |
| JP3529050B2 (ja) | 半導体装置の製造方法 |