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JP2003282787A - チップパッケージ及びその製造方法 - Google Patents

チップパッケージ及びその製造方法

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JP2003282787A
JP2003282787A JP2003003806A JP2003003806A JP2003282787A JP 2003282787 A JP2003282787 A JP 2003282787A JP 2003003806 A JP2003003806 A JP 2003003806A JP 2003003806 A JP2003003806 A JP 2003003806A JP 2003282787 A JP2003282787 A JP 2003282787A
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layer
chip
terminals
conductive
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Yong Chil Choi
龍 七 崔
錫 洙 ▲斐▼
Suk Su Bae
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Samsung Electro Mechanics Co Ltd
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Samsung Electro Mechanics Co Ltd
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Abstract

(57)【要約】 【課題】 本発明によるチップパッケージでは、全体と
してのパッケージ寸法を画期的に小型化できるばかりで
なく、バイアホール形成工程やワイヤ工程などを省ける
ので、その製造工程が簡素でありながらもチップの信頼
性を保障できる新たな構造のパッケージを製造すること
ができる。 【解決手段】 本発明は、複数個の端子Ａ〜Ｄが形成さ
れたチップ素子３５の上面に絶縁層３７を用いて複数個
の端子Ａ〜Ｄに各々連結しながら所定の間隔で分離した
複数個の導電層３１ａ〜３１ｄを含み、前記複数個の導
電層３１ａ〜３１ｄはその上面に印刷回路基板の連結パ
ッドに連結するための電極面３３ａ〜３３ｄを各々形成
したチップパッケージを提供する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はチップパッケージに
関するもので、とりわけ集積回路素子のように一面に複
数個の端子を設けたチップ型電子素子を含んだ小型化さ
れたパッケージ及びその製造方法に関するものである。
【０００２】
【従来の技術】一般に、半導体素子はパッケージを成し
て印刷回路基板上に実装される。こうしたパッケージ
は、半導体素子の端子を印刷回路基板の信号パターンに
容易に連結させ得る構造から成っており、外部の影響か
ら素子を保護して信頼性を確保する役目を果たす。
【０００３】こうした半導体素子パッケージは製品の小
型化の流れに伴い漸次小型化されつつある。かかる小型
化の代表的なパッケージ方式として、チップスケールパ
ッケージ(chip scale package)が挙げられる。図５は従
来のチップスケールパッケージの構造を示す概略断面図
である。図５に示すパッケージ構造はセラミック基板を
用いた方式として、三つの端子を設けたトランジスタパ
ッケージの一形態である。
【０００４】図５によると、セラミック基板２０１には
二つのバイアホール２０２ａ、２０２ｂが形成される。
前記バイアホール２０２ａ、２０２ｂの内部は基板２０
１の上下面が相互に電気的に連結されるよう所定の導電
性物質が充填され、前記二つのバイアホール２０２ａ、
２０２ｂの上部には第１及び第２上部導電性ランド２０
３ａ、２０３ｂが形成され、その下部には各々第１及び
第２下部導電性ランド２０４ａ、２０４ｂが形成されて
いる。さらに、前記第２上部導電性ランド２０４ｂはチ
ップ２０５の実装面に形成された一側端子と連結され、
前記第１上部導電性ランド２０４ａはチップの上部端子
と一端が連結されたワイヤ２０７に連結される。このよ
うにチップ２０５が実装されたセラミック基板２０１
は、その上面に外部の影響からチップを保護すべく通常
の樹脂でモールディング部２０９を形成したパッケージ
２１０に完成される。
【０００５】こうして完成されたチップパッケージ２１
０は図６のように、リフローはんだ付け方式により印刷
回路基板２２０に実装される。前記チップパッケージ２
１０は、その下面に形成された第１及び第２下部導電性
ランド２０４ａ、２０４ｂを信号パターンの所望の位置
に配置してから各々はんだ付け２１５を形成する方法で
前記印刷回路基板２２０に実装される。
【０００６】図５及び図６において説明したとおり、一
般にチップはウェーハ上面に端子が各々形成されるの
で、ワイヤによる連結を要する。しかし、かかるワイヤ
はチップの上部空間をかなり占める。したがって、全体
のパッケージ高が高くなってしまう問題がある。さら
に、セラミック基板にチップ端子連結のため少なくとも
三つのバイアホールを形成しなくてはならないので、該
バイアホールの直径に応じた基板面積を要するばかりで
なく、該バイアホールの上下面に形成される導電性ラン
ドが互いに短絡しないよう最小限の間隔を保たねばなら
ない。こうした条件を満たす程の充分な面積を有するよ
う基板を製造しなくてはならない。結局、かかる要件は
全体としてのパッケージ寸法を小型化するのに大きな制
約となる。
【０００７】また、こうしたチップ素子は上下面に二つ
の端子が形成された例に過ぎないが、一面に複数個の端
子が形成されたＩＣチップ素子の場合は、ワイヤボンデ
ィングにより各端子を連結する工程を付加するか、さも
なくばそれに適したリードフレームが必要となる。結
局、ＩＣチップのような素子の場合には、パッケージの
小型化が端子の数だけ困難になるばかりか製造工程が複
雑になる問題がある。
【０００８】さらに、パッケージに用いる基板は比較的
高価のＬＦ、ＰＣＢ、セラミック基板なので製造コスト
が高く、従来のパッケージ製造工程はチップを基板に付
着するダイボンディング(die bonding)工程ばかりでな
く、ワイヤボンディング及びモールディング工程を伴う
ので製造工程が複雑であるという問題を抱えていた。し
たがって、当技術分野においては、かかる制約を解消さ
せてより小型化が可能でありながらも製造工程が容易で
ある新たなパッケージ構造が要求されてきた。
【０００９】
【発明が解決しようとする課題】本発明は、前記諸問題
を解決するために案出されたもので、その目的は、一面
に複数個の端子が形成されたチップ素子をパッケージン
グするにあたって、端子領域を除くチップ素子の上面に
絶縁層と、前記絶縁層上に前記各端子に連結された導電
層とを形成し、印刷回路基板の連結パッドに連結するた
めの電極面を形成することにより、パッケージをより小
型化できるばかりでなく、その製造工程が簡素でありな
がらもチップの信頼性を保障できる新たな構造のパッケ
ージを提供することにある。
【００１０】本発明の他の目的は、新たなチップパッケ
ージの構造に応じた新たな実装方式を有するチップパッ
ケージアセンブリーを提供することにある。本発明の更
に他の目的は、新たな構造から成るチップパッケージの
製造方法を提供することにもある。
【００１１】
【課題を解決するための手段】前記課題を成し遂げるべ
く本発明は、一面に複数個の端子が設けられたチップ素
子と、前記複数個の端子領域を除く前記一面に形成され
た絶縁層と、前記絶縁層上に形成されて前記複数個の端
子に各々連結され、所定の間隔で電気的に分離された複
数個の導電層と、前記複数個の導電層上面に形成された
電極面とを含んだチップパッケージを提供する。
【００１２】また、本発明においては、一面に複数個の
端子が設けられたチップ素子と前記複数個の端子領域を
除く前記一面に形成された絶縁層と、前記絶縁層上に形
成されて前記複数個の端子に各々連結され、所定の間隔
で電気的に分離された複数個の導電層と、前記複数個の
導電層上面に形成された電極面とを含んだチップパッケ
ージ、及び前記複数個の電極面に各々連結されるための
複数個の連結パッドと前記連結パッドに各々連結された
所定の回路パターンが形成された印刷回路基板を含むチ
ップパッケージアセンブリーを提供する。
【００１３】さらに、本発明は新たなチップパッケージ
の製造方法を提供する。前記方法は一面に複数個の端子
が設けられた複数個のチップ素子が形成されたウェーハ
を用意する段階と、前記複数個の端子が形成された領域
を除く前記ウェーハの一面に絶縁層を形成する段階と、
前記複数個の端子に連結されるよう前記絶縁層上に導電
層を形成する段階と、前記導電層上面に電極面を塗布す
る段階と、上面に前記電極面が形成された前記導電層を
各々一つの端子に連結されるよう複数個の導電層に分離
する段階と、前記ウェーハをチップパッケージ単位でダ
イシングする段階とを含む。
【００１４】
【発明の実施の形態】以下、図面に基づき本発明を好ま
しき実施の形態からより詳しく説明する。図１（Ａ）及
び１（Ｂ）は本発明の好ましき実施の形態によるチップ
パッケージを示す斜視図及び断面図である。図１（Ａ）
は、一面に四つの端子が設けられたチップ素子３５のた
めのチップパッケージ３０を示す。 前記チップパッケ
ージ３０は、前記チップ素子３５の上面に形成された絶
縁層３７と、該絶縁層３７の上面に形成されて各端子と
連結された導電層３１ａ、３１ｂ、３１ｃ、３１ｄ、及
び前記導電層３１ａ、３１ｂ、３１ｃ、３１ｄの上面に
形成された電極面３３ａ、３３ｂ、３３ｃ、３３ｄを含
む。図１（Ａ）には示していないが、前記チップ素子３
５は上面に四つの端子が形成された場合であり、本発明
は端子の数により限定されるものではない。かかるチッ
プ素子は、一面に多数個の端子が形成された通常の集積
回路素子であり得る。
【００１５】本発明のチップパッケージの構造は図１
（Ｂ）の断面図に基づいた説明でより明らかに理解され
ることであろう。上記図１（Ｂ）は前記図１（Ａ）のＡ
−Ａ線による断面図であり、後述の端子Ａ〜Ｄに導電層
が形成された個所の断面図である。図１（Ａ）と共に図
１（Ｂ）によると、チップ素子３５は上面に形成された
端子Ａ、Ｂ、Ｃ、Ｄを含み、前記チップ素子３５の上面
にその端子領域を除いて絶縁層３７が形成される。一般
に前記端子領域は、図１（Ｂ）に示すように、保護膜か
ら成る窓層３６を通してその開口部に金属物質を蒸着し
て形成されるので、前記絶縁層３７の形成位置は窓層３
６の上面に限られることもあろう。
【００１６】さらに、前記チップパッケージ３０は前記
絶縁層３７上に形成された導電層３１ａ、３１ｂ、３１
ｃ３１ｄを含む。前記導電層３１ａ、３１ｂ、３１ｃ、
３１ｄは、チップ素子３５の上面に設けられた端子に各
々連結されて互いに所定の間隔で分離されている。かか
る導電層３１ａ、３１ｂ。３１ｃ、３１ｄは好ましくは
銅などの金属物質から成る。前記導電層３１ａ、３１
ｂ、３１ｃ、３１ｄは端子Ａ、Ｂ、Ｃ、Ｄに連結される
よう形成すべくメッキ工程により絶縁層３７の空間を充
填することが好ましいが、一定の層厚さに形成すべく、
電解メッキ法により薄いメッキ層を形成した後、該メッ
キ層上に、少なくとも一つの銅箔を積層する仕方がより
好ましい。
【００１７】さらに、前記各導電層３１ａ、３１ｂ、３
１ｃ、３１ｄの上面には電極面３３ａ、３３ｂ、３３
ｃ、３３ｄが形成される。前記電極面３３ａ、３３ｂ、
３３ｃ、３３ｄは所定の印刷回路基板の連結パッドと電
気的且つ機械的に連結すべく設けられたもので、はんだ
付け工程に適しながら伝導性に優れた金Ａｕから形成す
ることが好ましい。
【００１８】このように電極面３３ａ、３３ｂ、３３
ｃ、３３ｄが形成されたチップパッケージの上面は印刷
回路基板に接する実装面となり、前記チップパッケージ
３０は該実装面が下方になるよう１８０°回転させた状
態で印刷回路基板上に搭載される。
【００１９】さらに、導電層３１ａ、３１ｂ、３１ｃ、
３１ｄは露出された外部面、つまり側面(場合によって
は電極面の形成されていない導電層上面の一部)から起
きる自然酸化により酸化膜を形成することができる。か
かる酸化膜は導電層の信頼性を保障する保護膜の役目を
果たすことが期待されるが、チップパッケージの使用環
境によっては素子の信頼性に至大な影響を及ぼす深刻な
酸化現象を引き起こし兼ねないので、これを防ぎ安定的
な素子の信頼性を確保すべく、前記導電層３１ａ、３１
ｂ、３１ｃ、３１ｄには電極面３３ａ、３３ｂ、３３
ｃ、３３ｄが形成された面を除いて保護層３９を形成す
ることができる。かかる保護層３９は絶縁性樹脂を塗布
して形成された絶縁性被膜から形成することが好まし
く、必要に応じて外部に露出したチップ素子３５の側面
にも形成することができる。
【００２０】図２は、本発明によるチップパッケージ４
０と印刷回路基板５１とを含んだチップパッケージアセ
ンブリー５０の一形態である。図２によると、前記チッ
プパッケージアセンブリー５０はチップパッケージ４０
と該チップパッケージが実装された印刷回路基板５１と
で成る。前記チップパッケージ４０においては、図１
（Ａ）及び１（Ｂ）に示す構造のように、チップ素子４
５は、その上面（図中下面）に絶縁層４７と、該絶縁層
上に形成され各端子に連結された四つの導電層４１ａ、
４１ｂ、４１ｃ、図示無き一つ（４３ｄ）とを形成し、
前記四つの導電層４１ａ、４１ｂ、４１ｃ、図示無き一
つ（４１ｄ）の上面に電極面が設けられている。
【００２１】前記チップパッケージ４０は、四つの電極
面４３ａ、４３ｂ、４３ｃ、図示無き一つ（４３ｄ）を
印刷回路基板５１の四つの連結パッド５３ａ、５３ｂ、
５３ｃ、図示無き一つ（５３ｄ）上に各々配置して、は
んだ付けを施すことによりチップパッケージアセンブリ
ー５０を完成することができる。本発明のチップパッケ
ージアセンブリー５０において、印刷回路基板に形成さ
れた所定の回路パターンは、各電極面４３ａ、４３ｂ、
４３ｃが形成された導電層４１ａ、４１ｂ、４１ｃを介
してチップ素子４５の端子に各々電気的に連結される。
【００２２】さらに、本発明は新たな構造のチップパッ
ケージを製造する方法も提供する。図３（Ａ）ないし４
（Ｃ）は本発明の好ましき実施の形態によるチップパッ
ケージの製造方法を説明するための工程斜視図である。
【００２３】先ず、図３（Ａ）のように、上面に複数個
の端子を設けた複数個のチップ素子(各チップ素子単位
は点線により区分表示)が形成されたウェーハ１０１を
用意し、端子１１１が形成された領域を除くウェーハ上
面に絶縁層１１７を形成する。前記各チップ素子は上述
の実施の形態におけるように、上面に四つの端子が設け
られており、前記ウェーハ１０１はその行と列に沿って
複数個のチップ素子が配列された直方形の構造で示され
ているが、当業者であれば図３（Ａ）に示すウェーハが
所定の口径から成る通常のウェーハであることを了解す
るであろう。
【００２４】次いで、図３（Ｂ）のように、前記絶縁層
１１７の上面に各々導電層１２１を形成する。この際、
導電層１２１は絶縁層の形成されていない部分に露出さ
れた四つの端子に連結されるよう形成しなければならな
い。従って、メッキ法により導電層を形成することが好
ましいが、先に説明したとおり、先ず絶縁層１１７の形
成されていない部分がしっかり充填されるようメッキ層
を形成してから、少なくとも一つの銅箔を積層して形成
することが最も好ましい。かかる導電層１２１は銅から
成ることができる。
【００２５】続いて、図３（Ｃ）のように、前記導電層
１２１の上面に電極面１２３を形成する。前記電極面１
２３は比較的薄い層から形成し、金のようにはんだ付け
工程に適した金属から成ることができる。こうした電極
面１２３は電解メッキ方法により容易に形成することが
できる。電極面１２３を形成した後に、Ｘ１-Ｘ１'、Ｘ
２-Ｘ２'、Ｙ１-Ｙ１'及びＹ２-Ｙ２'の線に沿って電極
面１２３の形成された導電層１２１を分離する。
【００２６】その結果、図４（Ａ）のように、前記電極
面１２３が形成された導電層１２１は各々一つの端子に
連結された導電層１２１'部分に分離される。このよう
に分離された導電層１２１'は各々一つの端子に対応す
る端子部の役目を果たす。かかる導電層１２１'の分離
工程は切削深さを調整したダイシング工程を用いて容易
に具現でき、切削深さは導電層の厚さ以上でありなが
ら、チップ素子に至らない深さに調節する。この際、導
電層１２１の下段の絶縁層１１７は前記分離工程におい
てチップ素子を保護する役目を果たす。
【００２７】次いで、図４（Ａ）のＡ-Ａ'及びＢ-Ｂ'線
に沿って前記ウェーハ１０１をチップパッケージ単位で
ダイシングする工程を行う。図４（Ｂ）に示すチップパ
ッケージ１３０の構造が得られる。当業者には自明なよ
うに、チップパッケージ単位に分離するダイシング工程
は切削深さのみ調節することにより前記導電層を分離す
る工程と同時に行える。
【００２８】一方、図４（Ｃ）のように、電極面１２
３'の形成されていない導電層１２１'の外部面に保護層
１３９をさらに形成することもできる。かかる保護層１
３９は前記導電層１２１'に絶縁性樹脂を塗布して形成
された絶縁性被膜から成り、前記導電層１２１'の酸化
を防ぎパッケージの信頼性をより安定的に保障すること
ができる。かかる保護層１３９はチップパッケージの使
用環境などにより省くこともできる。
【００２９】このように、本発明の特徴は、複数個の端
子が形成された一面に対する工程により小型化した構造
から成るチップパッケージを提供することにある。多様
な形態への改造及び変形が可能である。つまり、本明細
書においては一面に四つの端子を設けたチップ素子を例
に挙げたが、端子が一面に設けられたチップ素子であれ
ば端子の数や配列構造が異なるとしても、当業者は本発
明の請求の範囲に記載された範囲において様々な形態に
変更し容易に実施できよう。
【００３０】
【発明の効果】上述のとおり、本発明によるチップパッ
ケージでは、全体としてのパッケージ寸法を画期的に小
型化できるばかりでなく、バイアホール形成工程やワイ
ヤ工程などを省け、その製造工程が簡素でありながらも
チップの信頼性を保障することのできる新たな構造のチ
ップパッケージ及びこれを含んだチップパッケージアセ
ンブリーを製造することができる。
【図面の簡単な説明】
【図１】（Ａ）及び（Ｂ）は本発明の一実施の形態によ
るチップパッケージを示す斜視図及び断面図である。
【図２】本発明の一実施の形態によるチップパッケージ
実装を示す斜視図である。
【図３】（Ａ）ないし（Ｃ）は本発明の好ましき実施の
形態によるチップパッケージの製造方法を示す工程別断
面図である。
【図４】（Ａ）ないし（Ｃ）は本発明の好ましき実施の
形態によるチップパッケージの製造方法を示す工程別断
面図である。
【図５】従来のチップパッケージを示す断面図である。
【図６】従来のチップパッケージ実装を示す断面図であ
る。
【符号の説明】
３０ チップパッケージ ３１ａ、３１ｂ、３１ｃ、３１ｄ 導電層 ３３ａ、３３ｂ、３３ｃ、３３ｄ 電極面 ３５ チップ素子 ３７ 絶縁層 ５１ 印刷回路基板 ５３ａ、５３ｂ、５３ｃ、５３ｄ 連結パッド
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ▲斐▼ 錫 洙 大韓民国慶尚南道昌原市新月洞新月住公ア パート105−305号

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】 一面に複数個の端子を設けたチップ素子
    と、 前記複数個の端子領域を除く前記一面に形成された絶縁
    層と、 前記絶縁層上に形成されて前記複数個の端子に各々連結
    され、所定の間隔で電気的に分離された複数個の導電層
    と、 前記複数個の導電層上面に形成された電極面と、 を備えたことを特徴とするチップパッケージ。
  2. 【請求項２】 前記複数個の導電層は、実質的に同じ厚
    さで形成され、平坦な上面を有することを特徴とする請
    求項１に記載のチップパッケージ。
  3. 【請求項３】 前記チップパッケージは、前記電極面が
    形成されていない導電層の外部面に形成された保護層を
    備えたことを特徴とする請求項１に記載のチップパッケ
    ージ。
  4. 【請求項４】 前記保護層は、絶縁性樹脂を塗布して形
    成された被膜から成ることを特徴とする請求項３に記載
    のチップパッケージ。
  5. 【請求項５】 前記導電層は銅を含んだ金属層であるこ
    とを特徴とする請求項１に記載のチップパッケージ。
  6. 【請求項６】 前記電極面は金を含んだ金属層であるこ
    とを特徴とする請求項１に記載のチップパッケージ。
  7. 【請求項７】 前記複数個の導電層は、メッキ層から成
    る第１層と、前記第１層上に積層された少なくとも一つ
    の銅箔から成る第２層とを備えたことを特徴とする請求
    項１に記載のチップパッケージ。
  8. 【請求項８】 前記チップ素子は一面に多数個の端子が
    設けられた集積回路素子であることを特徴とする請求項
    １に記載のチップパッケージ。
  9. 【請求項９】 一面に複数個の端子が設けられたチップ
    素子と、前記複数個の端子領域を除く前記一面に形成さ
    れた絶縁層と、前記絶縁層上に形成されて前記複数個の
    端子に各々連結され、所定の間隔で電気的に分離された
    複数個の導電層と、前記複数個の導電層上面に形成され
    た電極面とを含むチップパッケージと、前記複数個の電
    極面に各々連結するための複数個の連結パッドと、前記
    連結パッドに各々連結された所定の回路パターンが形成
    された印刷回路基板と、 を備えたことを特徴とするチップパッケージアセンブリ
    ー。
  10. 【請求項１０】 前記複数個の導電層は、実質的に同じ
    厚さで形成され、平坦な上面を有することを特徴とする
    請求項９に記載のチップパッケージアセンブリー。
  11. 【請求項１１】 前記チップパッケージは、前記印刷回
    路基板に実装される面を除く前記導電層の外郭面に形成
    された保護層をさらに備えたことを特徴とする請求項９
    に記載のチップパッケージアセンブリー。
  12. 【請求項１２】 前記保護層は、絶縁性樹脂を塗布して
    形成された被膜から成ることを特徴とする請求項１１に
    記載のチップパッケージアセンブリー。
  13. 【請求項１３】 前記導電層は銅を含んだ金属層である
    ことを特徴とする請求項９に記載のチップパッケージア
    センブリー。
  14. 【請求項１４】 前記電極面は金を含んだ金属層である
    ことを特徴とする請求項９に記載のチップパッケージア
    センブリー。
  15. 【請求項１５】 前記導電層は、メッキ層から成る第１
    層と、前記第１層上に積層された少なくとも一つの銅箔
    から成る第２層とを備えたことを特徴とする請求項９に
    記載のチップパッケージアセンブリー。
  16. 【請求項１６】 前記チップ素子は、一面に多数個の端
    子が設けられた集積回路素子であることを特徴とする請
    求項９に記載のチップパッケージアセンブリー。
  17. 【請求項１７】 一面に複数個の端子を設けた複数個の
    チップ素子が形成されたウェーハを用意する段階と、 前記複数個の端子が形成された領域を除く前記ウェーハ
    の一面に絶縁層を形成する段階と、 前記複数個の端子に連結されるよう前記絶縁層上に導電
    層を形成する段階と、 前記導電層上面に電極面を塗布する段階と、 上面に前記電極面が形成された前記導電層を各々一つの
    端子に連結されるよう複数個の導電層に分離する段階
    と、 前記ウェーハをチップパッケージ単位にダイシングする
    段階と、 を有することを特徴とするチップパッケージの製造方
    法。
  18. 【請求項１８】 前記ウェーハをチップパッケージ単位
    にダイシングする段階後に、前記電極面が形成されてい
    ない前記導電層の外部面に保護層を形成する段階をさら
    に有することを特徴とする請求項１７に記載のチップパ
    ッケージの製造方法。
  19. 【請求項１９】 前記保護層は、絶縁性樹脂を塗布して
    形成されることを特徴とする請求項１８に記載のチップ
    パッケージの製造方法。
  20. 【請求項２０】 前記導電層を複数個の導電層に分離す
    る段階は、切削深さを調節してチップパッケージ単位で
    分離すべくダイシングする段階と同時に行われることを
    特徴とする請求項１７に記載のチップパッケージの製造
    方法。
  21. 【請求項２１】 前記導電層はメッキ法により形成され
    ることを特徴とする請求項１７に記載のチップパッケー
    ジの製造方法。
  22. 【請求項２２】 前記導電層は銅を含んだ金属層である
    ことを特徴とする請求項１７に記載のチップパッケー
    ジ。
  23. 【請求項２３】 前記電極面は金を含んだ金属層である
    ことを特徴とする請求項１７に記載のチップパッケー
    ジ。
  24. 【請求項２４】 前記導電層は、メッキ法により金属層
    を形成した後に、少なくとも一つの銅箔を積層して形成
    されることを特徴とする請求項１７に記載のチップパッ
    ケージの製造方法。
  25. 【請求項２５】 前記電極面は、メッキ法により形成さ
    れることを特徴とする請求項１７に記載のチップパッケ
    ージの製造方法。
  26. 【請求項２６】 前記チップ素子は、一面に多数個の端
    子が形成された集積回路素子であることを特徴とする請
    求項１７に記載のチップパッケージの製造方法。
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