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JP2003273320A - 半導体モジュール - Google Patents

半導体モジュール

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Publication number
JP2003273320A
JP2003273320A JP2002068248A JP2002068248A JP2003273320A JP 2003273320 A JP2003273320 A JP 2003273320A JP 2002068248 A JP2002068248 A JP 2002068248A JP 2002068248 A JP2002068248 A JP 2002068248A JP 2003273320 A JP2003273320 A JP 2003273320A
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JP
Japan
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lead
semiconductor package
package
substrate
layer semiconductor
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Withdrawn
Application number
JP2002068248A
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English (en)
Inventor
Tetsuya Matsuura
哲也 松浦
Taiji Kasatani
泰司 笠谷
Kazunari Michii
一成 道井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Priority to US10/231,148 priority patent/US6798056B2/en
Priority to TW091123277A priority patent/TW571425B/zh
Priority to KR1020020067441A priority patent/KR20030074088A/ko
Priority to DE10252819A priority patent/DE10252819A1/de
Priority to CN02150469A priority patent/CN1444277A/zh
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Abstract

(57)【要約】 【課題】 半導体モジュールにおいて、基板片面１層当
たりの半導体パッケージ搭載数を増し、なおかつ、ダム
バー残存部によるリード間の接触の問題を回避する。 【解決手段】 半導体モジュールは、表面にパッド電極
７ｆ，７ｈを有する基板４と、上記基板上に搭載される
下層半導体パッケージ１ｆと、その上方にほぼ重なる位
置に配置されながら上記基板上に搭載される上層半導体
パッケージ１ｈとを備える。これらの半導体パッケージ
１ｆ，１ｈのリード３ｆ，３ｈが接続されるパッド電極
７ｆ，７ｈは交互に並んでいる。リード３ｆ，３ｈは、
ダムバー残存部を有する。上層半導体パッケージ１ｈの
リード降下部の内側の面が、下層半導体パッケージ１ｆ
のリード降下部の外側の面よりも外側に位置する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリモジュール
などの半導体モジュールに関するものである。本明細書
において「半導体モジュール」とは、半導体パッケージ
を含む１以上の部品を１枚の基板上に搭載したものをい
うものとする。
【０００２】
【従来の技術】パーソナルコンピュータなどの情報機器
には、半導体モジュールとしてメモリモジュールが搭載
されている。従来の一般的なメモリモジュールについて
説明する。まず、メモリモジュールに搭載される半導体
パッケージ１を図９に示す。半導体パッケージ１はパッ
ケージ本体２と、その両側部からそれぞれ平行に並んで
複数本突出するリード３とを備える。この半導体パッケ
ージ１の寸法は、半導体パッケージを標準化するための
機関であるＪＥＤＥＣ（Joint Electrion DeviceEngine
ering Council）の規格で、たとえば、「４００ｍｉ
ｌ」の「ＴＳＯＰ（Thin Small Out-line Package：薄
型パッケージ）」などと決められている。半導体パッケ
ージ１がＳＤＲＡＭ（Synchronous Dynamic Random Acc
ess Memory）の場合、５４ピン、リード３のピッチＡは
０．８ｍｍ、リード３の１本当たりの幅Ｂは０．３ｍｍ
となっている。
【０００３】メモリモジュール１００は、図１０に示す
ように、半導体パッケージ１を基板４の表面に所定の配
置で搭載したものである。この基板４の表面には、半導
体パッケージ１以外にも、抵抗などのパッケージ部品５
ａ，５ｂや、メモリの信号を増幅させたりタイミングを
合わせたりするためのバッファＩＣ（Integrated Circu
it）６も搭載されている。限られた基板４の面積を有効
に利用するために、図１１に示すように基板４の両面に
搭載することもしばしば行なわれる。基板４の両面に
は、それぞれリード３に対応する位置にパッド７が形成
されており、リード３は、それぞれパッド７に電気的に
接続されている。図１０および図１１に示す例では、Ｊ
ＥＤＥＣの規格で決められている長さ１３３．３５ｍ
ｍ、幅３１．７５ｍｍの基板４の片面に９個、両面合計
で１８個の半導体パッケージ１が搭載されている。
【０００４】ところで、パーソナルコンピュータなどの
高機能化に伴い、メモリ容量の増大が求められている。
そのため、基板の１枚当たりにもより多くの半導体パッ
ケージを搭載する必要が生じる。その対策のひとつとし
て、特開平４−２７６６４９号公報では、半導体パッケ
ージを積層実装する技術が提案されている。この技術に
従うと、半導体パッケージ１の他に、図１２に示すよう
にリードの長い半導体パッケージ１ｅを用意し、図１
３、図１４に示すように、基板４の片面当たり２層構造
にする。すなわち、基板４の表面のパッドとしては、従
来通りの配列の内側のパッド７と、その外側に並ぶパッ
ド７ｅとを形成しておき、半導体パッケージの２層構造
のうち基板４に近い側（以下、「下層」という。）にあ
る半導体パッケージ１のリード３は、パッド７に接続
し、半導体パッケージ１に対して基板４から遠い側（以
下、「上層」という。）に重なる半導体パッケージ１ｅ
のリード３ｅは、リード３の外側を迂回するようにして
パッド７ｅに接続される。しかし、この場合、下層の半
導体パッケージ１のためのパッド７の列の外側に平行に
上層の半導体パッケージ１ｅのためのパッド７ｅの列を
配置しなければならないため、基板４上で占める面積の
幅が大きくなってしまう。その結果、たとえば、従来、
基板４の片面１層当たり９個配置できていた半導体パッ
ケージが、図１５に示すメモリモジュール１０１のよう
に片面１層当たり８個しか配置できなくなるという問題
が生じる。
【０００５】そこで、さらに、改善された技術として、
次に説明するようなものが考えられている。図１６に示
すように、半導体パッケージ１ｆを用意する。これは、
従来と同じ規格の５４ピンの４００ｍｉｌのパッケージ
であり、リード３ｆのピッチは、従来通りであるが、リ
ード３ｆの１本当たりの幅Ｃは０．１６ｍｍと細くなっ
ている。この半導体パッケージ１ｆを下層とし、これと
は別に、上から見たときのリードの長さは同じで側方か
ら見たときのリードの長さが長くなった半導体パッケー
ジ１ｇを用意し、これを上層とする。半導体パッケージ
１ｇのリード３ｇも１本当たりの幅Ｃは０．１６ｍｍと
細くなっている。この両者を、図１７、図１８に示すよ
うに重ねて搭載する。パッドは、上層の半導体パッケー
ジ１ｇのものと下層の半導体パッケージ１ｆのものとが
交互に並んでおり、半導体パッケージ１ｇのリード３ｇ
は、半導体パッケージ１ｆのリード３ｆの間にそれぞれ
入っている。この結果、図１９に示すメモリモジュール
１０２のように、従来と同じく基板４の片面１層当たり
９個配置することができる。
【０００６】
【発明が解決しようとする課題】半導体パッケージのパ
ッケージ本体の側部から平行に複数本突出するリード
は、リード根元付近を拡大して図２０に示すように、一
般に、一体成形されたリードフレーム１４に対してその
一部を覆うようにパッケージ本体２部分を樹脂モールド
で成形した後に、さらに、図２１に示すように、パッケ
ージ本体２の側部から突出する部分において各リード間
をつなぐダムバー１２上に設定された打抜き領域１３を
打ち抜いて、１本１本のリードを分離させることによっ
て製作される。この打抜きにおいては、リード同士を結
ぶダムバー１２を完全に除去するように打抜こうとする
と、打抜きパンチがリード部分に衝突してリードを破損
したり、打抜きパンチの寿命が短くなったりするおそれ
がある。そこで、打抜き領域１３は、通常、ダムバー１
２の両端までを厳密にカバーする大きさではなく、打抜
き領域１３は、リード部分からわずかにクリアランスを
あけてダムバー１２の主要部分のみをカバーする大きさ
に設定される。したがって、打抜き後は、図２２に示す
ように、ダムバー残存部８がリード３の途中に残ること
となる。リード３は、この後、折曲げ加工されて、図２
３に示す形状になる。図２３では、この半導体パッケー
ジを基板４上に設置した状態を示している。すなわち、
パッケージ本体２の側部から側方に引出されるリード引
出し部３１と、基板４表面まで延びるリード降下部３２
と、パッド電極７に接するためのリード足部３３との３
つの部分に分類することができる。
【０００７】図１６〜図１９を参照して説明した技術に
おいては、側面図は図２４に示すようになる。すなわ
ち、上下ともリードの幅を細くして、下層の半導体パッ
ケージ１ｆのリード３ｆ同士の間を上層の半導体パッケ
ージ１ｇのリード３ｇが通過することとなっているが、
実際にはダムバー残存部８があるため、リード３ｇが通
過できる間隙は狭くなっている。そのため、上下のいず
れかの半導体パッケージの位置がわずかにずれただけ
で、リード３ｆとリード３ｇとが接触してしまうという
問題があった。
【０００８】そこで、本発明では、基板片面１層当たり
の半導体パッケージ搭載数を増し、なおかつ、ダムバー
残存部によるリード間の接触の問題を回避できる半導体
モジュールを提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明に基づく半導体モジュールは、表面にパッド
電極を有する基板と、上記基板上に搭載される下層半導
体パッケージと、上記下層半導体パッケージの上方にほ
ぼ重なる位置に配置されながら上記基板上に搭載される
上層半導体パッケージとを備え、上記下層半導体パッケ
ージおよび上層半導体パッケージは、パッケージ本体
と、上記パッケージ本体の両側部からそれぞれ平行に並
んで複数突出し、上記パッド電極に電気的に接続された
リードとを含み、上記上層半導体パッケージの上記リー
ドが接続される上記パッド電極と、上記下層半導体パッ
ケージの上記リードが接続される上記パッド電極とは交
互に並んでおり、上記リードは、上記パッケージ本体の
側部から側方に引出されるリード引出し部と、上記リー
ド引出し部から上記基板表面まで延びるリード降下部
と、上記リード降下部の先端に連続し、上記パッド電極
に接するリード足部とを含み、上記リードは、上記リー
ド引出し部から上記リード降下部までの途中のいずれか
の位置に、同一の上記パッケージ本体から隣接して突出
する上記リードに向けて突出するダムバー残存部を有
し、上記上層半導体パッケージの上記リード降下部の内
側の面が、上記下層半導体パッケージの上記リード降下
部の外側の面よりも外側に位置する。この構成を採用す
ることにより、上下層の半導体パッケージの互いに重ね
合わせる相対的な位置関係が多少ずれても、上層の半導
体パッケージのリードが下層の半導体パッケージのダム
バー残存部に接触することは防止できる。
【００１０】上記発明において好ましくは、平面的に見
たときに、上記パッケージ本体の上記基板への投影領域
を中心として上記上層半導体パッケージが接続される上
記パッド電極がより外側で上記下層半導体パッケージが
接続される上記パッド電極がより内側となるように、上
記パッド電極が千鳥状に配置されている。この構成を採
用することにより、パッド電極の材料を最小限に抑えな
がら効率良く限られた面積にリードとの接続部を配置す
ることができる。
【００１１】上記発明において好ましくは、上記上層半
導体パッケージにおける上記パッケージ本体から上記ダ
ムバー残存部までの水平方向の距離と、上記下層半導体
パッケージおける上記パッケージ本体から上記ダムバー
残存部までの水平方向の距離とは、ほぼ等しく、上記上
層半導体パッケージおよび上記下層半導体パッケージの
上記リード降下部は上記基板に対して斜めに延びてい
る。この構成を採用することにより、上下層の半導体パ
ッケージでリード引出し部の長さが同じであってもリー
ド降下部同士の接触を避けることができる。
【００１２】上記発明において好ましくは、上記リード
は、上記ダムバー残存部のある部分を含む区間において
は他の区間に比べて幅が広くなっている。この構成を採
用することにより、従来と同じ打抜き設備を使用するこ
とができ、新たに打抜き設備を用意する必要がなくな
る。
【００１３】上記発明において好ましくは、上記上層半
導体パッケージおよび上記下層半導体パッケージの組合
せを上下方向に複数重ねた構造を備える。この構成を採
用することにより、基板の単位面積当たりにより多くの
半導体パッケージを搭載することで、より高密度で高性
能な半導体モジュールを得ることができる。
【００１４】
【発明の実施の形態】（実施の形態１） （構成）図１〜図４を参照して、本発明に基づく実施の
形態１における半導体モジュールの構成について説明す
る。この半導体モジュールにおいては、図１６で示した
半導体パッケージ１ｆを下層とし、図１に示す半導体パ
ッケージ１ｈを上層とする。半導体パッケージ１ｈはリ
ード３ｈを有する。リード３ｈの幅Ｃは、０．１６ｍｍ
である。半導体パッケージ１ｈは、半導体パッケージ１
ｆに比べて上から見たときのリードの長さはやや大きく
なっている。この両者は、図２、図３に示すように基板
４に搭載される。図２の向きで見ると、リード３ｆの外
側をリード３ｈが通っているように見える。なお、図２
では、ダムバー残存部は図示が省略されている。
【００１５】図３に示すように、半導体パッケージ１ｆ
と半導体パッケージ１ｈとは、リードピッチＡ＝０．８
ｍｍの半分の０．４ｍｍだけずらして重ねられている。
半導体パッケージ１ｆのためのパッド７ｆと、半導体パ
ッケージ１ｈのためのパッド７ｈとは、交互に並んでお
り、なおかつ、パッケージ本体から見てパッド７ｈが外
側でパッド７ｆが内側となるように千鳥状に並んでい
る。このメモリモジュール１１０の全体を図４に示す。
【００１６】（作用・効果）上下の半導体パッケージに
それぞれ対応するパッド７ｈとパッド７ｆとが図１３、
図１４に示したもののように離れた２列に平行に配置さ
れるのではなく、交互に組合せて千鳥状に配置されてい
るので、上下に重ねられた１組の半導体パッケージが基
板４上に占める領域の横幅は、図１３、図１４に示した
ものほど大きくはならない。したがって、図４に示すよ
うに、従来通り、規格によって決められた寸法の１枚の
基板４に片側１層当たり９個の半導体パッケージを配置
することができる。
【００１７】また、図５に示すように、上層の半導体パ
ッケージ１ｈのリード３ｈを、リード引出し部３１ｈ、
リード降下部３２ｈおよびリード足部３３ｈの３つの部
分に分け、下層の半導体パッケージ１ｆのリード３ｆ
を、リード引出し部３１ｆ、リード降下部３２ｆおよび
リード足部３３ｆの３つの部分に分けて考えると、リー
ド３ｈのリード降下部３２ｈの内面３５ｈが、リード３
ｆのリード降下部３２ｆの外面よりも外側に位置するの
で、上下層の半導体パッケージの互いに重ね合わせる相
対的な位置関係が多少ずれてもリード３ｈのリード降下
部３２ｈがリード３ｆのダムバー残存部８ｆに、接触す
ることは防止できる。
【００１８】（実施の形態２） （構成）本発明に基づく実施の形態２における半導体モ
ジュールの構成について説明する。この半導体モジュー
ルは、基本的には実施の形態１で説明したものと同様に
半導体パッケージ１ｆを下層とし、半導体パッケージ１
ｈを上層として基板４上に搭載したものであるが、各半
導体パッケージのリードの形状が図６に示すようになっ
ている。リード３ｆ，３ｈは、パッケージ本体２から見
て根元近傍にそれぞれ幅広部１０ｆ，１０ｈを有してい
る。ダムバー残存部８ｆ，８ｈは、それぞれ幅広部１０
ｆ，１０ｈの途中にある。また、リード３ｆ，３ｈのう
ちパッケージ本体２から見て遠い側は、幅細部１１ｆ，
１１ｈとなっている。幅広部の幅は、従来のリード幅Ｂ
と同じ０．３ｍｍであり、幅細部の幅Ｃは、０．１６ｍ
ｍとなっている。
【００１９】（作用・効果）実施の形態１で説明した効
果が得られることに加えて、リードの一部が従来のリー
ド幅と同じ幅の幅広部となることによって、図７に示す
ように、打抜くべき領域の大きさが従来（図２１参照）
と同じ大きさとなる。したがって、従来と同じ打抜き設
備を使用することができ、新たに打抜き設備を用意する
必要がなくなる。また、根元部分の幅が広いことからリ
ード自体の強度が増す。
【００２０】本実施の形態の例では、上下層の各半導体
パッケージのリードとも幅広部および幅細部を備えるこ
ととしたが、上層の各半導体パッケージのリードにのみ
幅広部および幅細部を備えることとして、下層の各半導
体パッケージのリードは従来どおりの幅、すなわち、幅
広部の幅と同じ幅のものにしてもよい。
【００２１】（実施の形態３）図８を参照して、本発明
に基づく実施の形態３における半導体モジュールについ
て説明する。この半導体モジュールでは、実施の形態１
または２の考え方を基に、上層および下層の半導体パッ
ケージからなる組合せの数を増し、これら組合せを基板
の主表面に垂直な方向（図中の上下方向）に複数重ねる
ものである。図８に示す例では、基板４の片面に搭載さ
れる組合せとしては、半導体パッケージ１ｈ，１ｆから
なる組合せと、半導体パッケージ１ｊ，１ｉからなる組
合せとの２組を重ねているが、組合せを３つ以上重ねて
もよい。また、片面当たりに重ねられる半導体パッケー
ジがすべて上層および下層の組合せにならなくともよ
い。たとえば、図８から半導体パッケージ１ｊを取り去
ったような積み重ね方であってもよい。
【００２２】このように、基板の単位面積当たりにより
多くの半導体パッケージを搭載することで、より高密度
で高性能な半導体モジュールを得ることができる。たと
えば、メモリモジュールであれば、大容量のメモリモジ
ュールを得ることができる。
【００２３】なお、今回開示した上記実施の形態はすべ
ての点で例示であって制限的なものではない。本発明の
範囲は上記した説明ではなくて特許請求の範囲によって
示され、特許請求の範囲と均等の意味および範囲内での
すべての変更を含むものである。
【００２４】
【発明の効果】本発明によれば、上下層の半導体パッケ
ージの互いに重ね合わせる相対的な位置関係が多少ずれ
ても、上層の半導体パッケージのリードが下層の半導体
パッケージのダムバー残存部に接触することは防止でき
る。
【図面の簡単な説明】
【図１】 本発明に基づく実施の形態１における半導体
モジュールに搭載される半導体パッケージの平面図であ
る。
【図２】 本発明に基づく実施の形態１における半導体
モジュールの側面図である。
【図３】 本発明に基づく実施の形態１における半導体
モジュールの部分拡大平面図である。
【図４】 本発明に基づく実施の形態１における半導体
モジュールの平面図である。
【図５】 本発明に基づく実施の形態１における半導体
モジュールの部分拡大側面図である。
【図６】 本発明に基づく実施の形態２における半導体
モジュールの部分拡大側面図である。
【図７】 本発明に基づく実施の形態２における半導体
モジュールに用いる半導体パッケージの製造工程の説明
図である。
【図８】 本発明に基づく実施の形態３における半導体
モジュールの側面図である。
【図９】 従来の一般的な半導体パッケージの平面図で
ある。
【図１０】 従来技術に基づく第１の半導体モジュール
の平面図である。
【図１１】 従来技術に基づく第１の半導体モジュール
の側面図である。
【図１２】 従来技術に基づく第２の半導体モジュール
に用いられる半導体パッケージの平面図である。
【図１３】 従来技術に基づく第２の半導体モジュール
の側面図である。
【図１４】 従来技術に基づく第２の半導体モジュール
の部分拡大平面図である。
【図１５】 従来技術に基づく第２の半導体モジュール
の平面図である。
【図１６】 従来技術に基づく第３の半導体モジュール
に用いられる半導体パッケージの平面図である。
【図１７】 従来技術に基づく第３の半導体モジュール
の側面図である。
【図１８】 従来技術に基づく第３の半導体モジュール
の部分拡大平面図である。
【図１９】 従来技術に基づく第３の半導体モジュール
の平面図である。
【図２０】 従来の一般的な半導体パッケージの製造工
程の第１の説明図である。
【図２１】 従来の一般的な半導体パッケージの製造工
程の第２の説明図である。
【図２２】 従来の一般的な半導体パッケージの製造工
程の第３の説明図である。
【図２３】 従来の一般的な半導体パッケージの第１の
向きから見た部分拡大側面図である。
【図２４】 従来の一般的な半導体パッケージの第２の
向きから見た部分拡大側面図である。
【符号の説明】
１，１ｅ，１ｆ，１ｇ，１ｈ 半導体パッケージ、２
パッケージ本体、３，３ｅ，３ｆ，３ｇ，３ｈ リー
ド、４ 基板、５ａ，５ｂ パッケージ部品、６バッフ
ァＩＣ、７，７ｅ，７ｆ，７ｇ，７ｈ パッド電極、
８，８ｆ，８ｇ，８ｈ ダムバー残存部、９ 隔離空
間、１０，１０ｆ，１０ｈ 幅広部、１１，１１ｆ，１
１ｈ 幅細部、１２ ダムバー、１３ 打抜き領域、１
４ リードフレーム、３１，３１ｆ，３１ｈ リード引
出し部、３２，３２ｆ，３２ｈ リード降下部、３３，
３３ｆ，３３ｈ リード足部、３４ｆ 外面、３５ｈ
内面、１００，１０１，１０２，１１０ メモリモジュ
ール。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 道井 一成 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 表面にパッド電極を有する基板と、 前記基板上に搭載される下層半導体パッケージと、 前記下層半導体パッケージの上方にほぼ重なる位置に配
    置されながら前記基板上に搭載される上層半導体パッケ
    ージとを備え、 前記下層半導体パッケージおよび上層半導体パッケージ
    は、パッケージ本体と、前記パッケージ本体の両側部か
    らそれぞれ平行に並んで複数突出し、前記パッド電極に
    電気的に接続されたリードとを含み、前記上層半導体パ
    ッケージの前記リードが接続される前記パッド電極と、
    前記下層半導体パッケージの前記リードが接続される前
    記パッド電極とは交互に並んでおり、 前記リードは、前記パッケージ本体の側部から側方に引
    出されるリード引出し部と、前記リード引出し部から前
    記基板表面まで延びるリード降下部と、前記リード降下
    部の先端に連続し、前記パッド電極に接するリード足部
    とを含み、 前記リードは、前記リード引出し部から前記リード降下
    部までの途中のいずれかの位置に、同一の前記パッケー
    ジ本体から隣接して突出する前記リードに向けて突出す
    るダムバー残存部を有し、 前記上層半導体パッケージの前記リード降下部の内側の
    面が、前記下層半導体パッケージの前記リード降下部の
    外側の面よりも外側に位置する、半導体モジュール。
  2. 【請求項２】 平面的に見たときに、前記パッケージ本
    体の前記基板への投影領域を中心として前記上層半導体
    パッケージが接続される前記パッド電極がより外側で前
    記下層半導体パッケージが接続される前記パッド電極が
    より内側となるように、前記パッド電極が千鳥状に配置
    されている、請求項１に記載の半導体モジュール。
  3. 【請求項３】 前記上層半導体パッケージにおける前記
    パッケージ本体から前記ダムバー残存部までの水平方向
    の距離と、前記下層半導体パッケージおける前記パッケ
    ージ本体から前記ダムバー残存部までの水平方向の距離
    とは、ほぼ等しく、前記上層半導体パッケージおよび前
    記下層半導体パッケージの前記リード降下部は前記基板
    に対して斜めに延びている、請求項１または２に記載の
    半導体モジュール。
  4. 【請求項４】 前記リードは、前記ダムバー残存部のあ
    る部分を含む区間においては他の区間に比べて幅が広く
    なっている、請求項１から３のいずれかに記載の半導体
    モジュール。
  5. 【請求項５】 前記上層半導体パッケージおよび前記下
    層半導体パッケージの組合せを上下方向に複数重ねた構
    造を備える、請求項１から４のいずれかに記載の半導体
    モジュール。
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