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JP2003273210A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Publication number
JP2003273210A
JP2003273210A JP2002067098A JP2002067098A JP2003273210A JP 2003273210 A JP2003273210 A JP 2003273210A JP 2002067098 A JP2002067098 A JP 2002067098A JP 2002067098 A JP2002067098 A JP 2002067098A JP 2003273210 A JP2003273210 A JP 2003273210A
Authority
JP
Japan
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dummy
cavity
semiconductor device
wiring
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002067098A
Other languages
English (en)
Inventor
Shunji Nakamura
俊二 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2002067098A priority Critical patent/JP2003273210A/ja
Priority to US10/342,179 priority patent/US20030173674A1/en
Publication of JP2003273210A publication Critical patent/JP2003273210A/ja
Priority to US11/589,104 priority patent/US20070045860A1/en
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Abstract

(57)【要約】 【課題】 更なる動作速度の向上や高周波特性の向上を
実現し得る半導体装置及びその製造方法を提供する。 【解決手段】 基板１０上の一の層に形成された配線３
２ａ〜３２ｄと、配線を覆うように形成された絶縁層３
４とを有し、絶縁層下の一の層に空洞４０が形成されて
いる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特に動作速度の向上や高周波特性の
向上を実現しうる半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】近時では、半導体装置の高集積化が進め
られている。集積化された半導体装置においては、配線
が多層に形成されている。配線が多層に形成された半導
体装置では、各層の平坦性を確保するため、通常の配線
の他にダミー配線等が形成されている。
【０００３】従来の半導体装置を図２９を用いて説明す
る。図２９は、従来の半導体装置を示す概略図である。
図２９（ａ）は平面図であり、図２９（ｂ）は断面図で
ある。
【０００４】図２９に示すように、半導体基板２１０表
面には、素子領域２１２を画定する素子分離領域２１４
が形成されている。素子領域２１２には、ゲート電極２
１８とソース／ドレイン拡散層２２０とを有するトラン
ジスタ２２４が形成されている。
【０００５】トランジスタ２２４が形成された半導体基
板２１０上には、層間絶縁膜２２６が形成されている。
層間絶縁膜２２６には、ソース／ドレイン拡散層２２０
に接続されたコンタクトプラグ２３０が埋め込まれてい
る。コンタクトプラグ２３０が埋め込まれた層間絶縁膜
２２６上には、配線２３２及びダミー配線２３９が形成
されている。ダミー配線２３９は、各層の平坦性を確保
するためのものである。
【０００６】また、層間絶縁膜２２６上には、ダミーパ
ッド２９８が形成されている。ダミーパッド２９８も、
各層の平坦性を確保するためのものである。
【０００７】層間絶縁膜２２６上には、更に層間絶縁膜
２３４、２４６、２５４、２６６が形成されている。こ
れらの層間絶縁膜２３４、２４６、２５４、２６６に
は、配線２４４、２５２、２６４、ダミー配線２５１、
２５９、２６７及びダミーパッド３０２、３０６が埋め
込まれている。ダミーパッド２９８、３０２、３０６が
形成された領域の上方には、電極パッド２７１が形成さ
れている。電極パッド２７１には、ワイヤ２７６がボン
ディングされる。
【０００８】こうして、従来の半導体装置が構成されて
いた。
【０００９】
【発明が解決しようとする課題】しかしながら、図２９
に示す従来の半導体装置では、配線間にダミー配線が形
成されているため、配線間の寄生容量が大きかった。ま
た、電極パッド２７１と半導体基板２１０との間の各層
にダミーパッド２９８、３０２、３０６が形成されてい
たため、電極パッド２７１と半導体基板２１０との間の
寄生容量が大きかった。このように従来の半導体装置で
は、配線や電極パッドにおいて寄生容量が大きいため、
更なる動作速度の向上や高周波特性の向上における阻害
要因となっていた。
【００１０】本発明の目的は、更なる動作速度の向上や
高周波特性の向上を実現し得る半導体装置及びその製造
方法を提供することにある。
【００１１】
【課題を解決するための手段】上記目的は、基板上の一
の層に形成された配線と、前記配線を覆うように形成さ
れた絶縁層とを有し、前記絶縁層下の前記一の層に空洞
が形成されていることを特徴とする半導体装置により達
成される。
【００１２】また、上記目的は、基板上に形成された電
極パッドと、前記基板と前記電極パッドとの間に形成さ
れた絶縁層とを有し、前記絶縁層に空洞が形成されてい
ることを特徴とする半導体装置により達成される。
【００１３】また、上記目的は、基板上に形成されたイ
ンダクタの巻線と、前記巻線を覆うように形成された絶
縁層とを有し、前記絶縁層下に、前記巻線に隣接して空
洞が形成されていることを特徴とする半導体装置により
達成される。
【００１４】また、上記目的は、基板上に形成されたイ
ンダクタの巻線と、前記巻線を覆うように形成された絶
縁層とを有し、前記絶縁層下の前記インダクタのコア部
に空洞が形成されていることを特徴とする半導体装置に
より達成される。
【００１５】また、上記目的は、基板上にインダクタが
形成された半導体装置であって、インダクタの巻線は、
基板上の第１の層に形成された複数の第１の導線と、前
記第１の層上の第２の層に形成された複数の第２の導線
と、前記第１の層と前記第２の層との間に形成された絶
縁層に埋め込まれ、前記第１の導線と前記第２の導線と
を電気的に接続する複数のコンタクトプラグとが、全体
として螺旋状に接続されて成り、前記インダクタのコア
部に空洞が形成されていることを特徴とする半導体装置
により達成される。
【００１６】また、上記目的は、基板上に、配線とダミ
ー配線とを形成する工程と、前記配線と前記ダミー配線
とを覆う絶縁層を形成する工程と、前記絶縁層に前記ダ
ミー配線に達する開口部を形成する工程と、前記開口部
を介して前記ダミー配線をエッチング除去することによ
り、空洞を形成する工程とを有することを特徴とする半
導体装置の製造方法により達成される。
【００１７】また、上記目的は、基板上に、ダミーパッ
ドを形成する工程と、前記ダミーパッド上に絶縁層を形
成する工程と、前記絶縁層に前記ダミーパッドに達する
開口部を形成する工程と、前記開口部を介して前記ダミ
ーパッドをエッチング除去することにより、空洞を形成
する工程とを有することを特徴とする半導体装置の製造
方法により達成される。
【００１８】
【発明の実施の形態】［第１実施形態］本発明の第１実
施形態による半導体装置及びその製造方法を図１乃至図
７を用いて説明する。図１は、本実施形態による半導体
装置を示す断面図である。図２乃至図７は、本実施形態
による半導体装置の製造方法を示す工程断面図である。
【００１９】（半導体装置）まず、本実施形態による半
導体装置について図１を用いて説明する。
【００２０】図１に示すように、例えばシリコンより成
る半導体基板１０の表面には、素子領域１２を画定する
素子分離領域１４が形成されている。
【００２１】素子領域１２には、ゲート絶縁膜１６を介
して、例えばポリシリコンより成るゲート電極１８が形
成されている。
【００２２】ゲート電極１８の両側の素子領域１２に
は、ゲート電極１８に自己整合で低濃度拡散層２０ａが
形成されている。
【００２３】ゲート電極１８の側面には、例えばシリコ
ン窒化膜より成るサイドウォール絶縁膜２２が形成され
ている。
【００２４】側面にサイドウォール絶縁膜２２が形成さ
れたゲート電極１８の両側の素子領域１２には、サイド
ウォール絶縁膜２２が形成されたゲート電極１８に自己
整合で、高濃度拡散層２０ｂが形成されている。
【００２５】これら低濃度拡散層２０ａ及び高濃度拡散
層２０ｂによりソース／ドレイン拡散層２０が構成され
ている。
【００２６】こうして、ゲート電極１８とソース／ドレ
イン拡散層２０とを有するトランジスタ２４が構成され
ている。
【００２７】トランジスタ２４が形成された半導体基板
１０上には、例えばＳｉＯ2より成る層間絶縁膜２６が
形成されている。層間絶縁膜２６には、ソース／ドレイ
ン拡散層２０に達するコンタクトホール２８が形成され
ている。コンタクトホール２８には、コンタクトプラグ
３０が埋め込まれている。
【００２８】コンタクトプラグ３０が埋め込まれた層間
絶縁膜２６上には、例えばＡｌより成る複数の配線３２
ａ〜３２ｄが形成されている。
【００２９】配線３２ａ〜３２ｄが形成された層間絶縁
膜２６上には、例えばＳｉＯ2より成る層間絶縁膜３４
が形成されている。
【００３０】層間絶縁膜３４には、配線３２ｄに達する
コンタクトホール３６が形成されている。コンタクトホ
ール３６内には、コンタクトプラグ３８が埋め込まれて
いる。
【００３１】配線３２ｂと配線３２ｃとの間には、空洞
４０が形成されている。空洞４０は、後述するダミー配
線３９（図２（ｃ）参照）をエッチングにより除去する
ことにより形成されたものである。ダミー配線３９と配
線３２ａ〜３２ｄとは、同一導電膜をエッチングするこ
とにより形成されるため、ダミー配線３９の高さは、配
線３２ａ〜３２ｄの高さと等しくなる。空洞４０は、ダ
ミー配線３９をエッチングにより除去することにより形
成されるため、空洞４０の高さは、配線３２ａ〜３２ｄ
の高さと等しくなっている。
【００３２】また、層間絶縁膜３４には、空洞４０に達
する開口部４２が形成されている。
【００３３】層間絶縁膜３４上には、例えばＡｌより成
る複数の配線４４ａ、４４ｂが形成されている。配線４
４ｂは、コンタクトプラグ３８に接続されている。
【００３４】配線４４ａ、４４ｂが形成された層間絶縁
膜３４上には、例えばＳｉＯ2より成る層間絶縁膜４６
が形成されている。
【００３５】層間絶縁膜４６には、配線４４ａに達する
コンタクトホール４８が形成されている。コンタクトホ
ール４８内には、コンタクトプラグ５０が埋め込まれて
いる。
【００３６】配線４４ａと配線４４ｂとの間には、空洞
４１が形成されている。空洞４１は、後述するダミー配
線５１（図３（ｂ）参照）をエッチングにより除去する
ことにより形成されたものである。ダミー配線５１と配
線４４ａ、４４ｂとは、同一導電膜をエッチングするこ
とにより形成されるため、ダミー配線５１の高さは、配
線４４ａ、４４ｂの高さと等しくなる。空洞４１は、ダ
ミー配線５１をエッチングにより除去することにより形
成されるため、空洞４１の高さは、配線４４ａ、４４ｂ
の高さと等しくなっている。空洞４１は、開口部４２を
介して空洞４０につながっている。また、層間絶縁膜４
６には、空洞４１に達する開口部５３が形成されてい
る。
【００３７】層間絶縁膜４６上には、例えばＡｌより成
る複数の配線５２ａ、５２ｂが形成されている。配線５
２ａは、コンタクトプラグ５０に接続されている。
【００３８】配線５２ａ、５２ｂが形成された層間絶縁
膜４６上には、例えばＳｉＯ2より成る層間絶縁膜５４
が形成されている。
【００３９】層間絶縁膜５４には、配線５２ｂに達する
コンタクトホール５６が形成されている。コンタクトホ
ール５６内には、コンタクトプラグ５８が埋め込まれて
いる。
【００４０】配線５２ａと配線５２ｂとの間には、空洞
６０が形成されている。空洞６０は、後述するダミー配
線５９（図４（ｂ）参照）をエッチングにより除去する
ことにより形成されたものである。ダミー配線５９と配
線５２ａ、５２ｂとは、同一導電膜をエッチングするこ
とにより形成されるため、ダミー配線５９の高さは、配
線５２ａ、５２ｂの高さと等しくなる。空洞６０は、ダ
ミー配線５９をエッチングにより除去することにより形
成されるため、空洞６０の高さは、配線５２ａ、５２ｂ
の高さと等しくなっている。空洞６０は、開口部５３を
介して空洞４１につながっている。
【００４１】また、層間絶縁膜５４には、空洞６０に達
する開口部６２が形成されている。
【００４２】層間絶縁膜５４上には、配線６４ａ、６４
ｂが形成されている。配線６４ｂは、コンタクトプラグ
５８に接続されている。
【００４３】配線６４ａ、６４ｂが形成された層間絶縁
膜５４上には、層間絶縁膜６６が形成されている。
【００４４】配線６４ａと配線６４ｂとの間には、空洞
６８が形成されている。空洞６８は、後述するダミー配
線６７（図５（ｂ）参照）をエッチングにより除去する
ことにより形成されたものである。ダミー配線６７と配
線６４ａ、６４ｂとは、同一導電膜をエッチングするこ
とにより形成されるため、ダミー配線６７の高さは、配
線６４ａ、６４ｂの高さと等しくなる。空洞６８は、ダ
ミー配線６７をエッチングにより除去することにより形
成されるため、空洞６８の高さは、配線６４ａ、６４ｂ
の高さと等しくなっている。空洞６８は、開口部６２を
介して空洞６０につながっている。
【００４５】また、層間絶縁膜６６には、空洞６８に達
する開口部７０が形成されている。
【００４６】こうして本実施形態による半導体装置が構
成されている。
【００４７】本実施形態による半導体装置は、ダミー配
線がエッチングにより除去されており、配線間に空洞が
形成されていることに主な特徴がある。
【００４８】従来の半導体装置では、各層の平坦化を図
るため、配線間にダミー配線が形成されていた。このた
め、従来の半導体装置では、配線間における寄生容量が
大きくなってしまっていた。このことは、半導体装置の
更なる高速化において阻害要因となっていた。
【００４９】これに対し、本実施形態によれば、ダミー
配線がエッチングにより除去されているため、配線間に
おける寄生容量を小さくすることができる。しかも、空
洞内の空気の比誘電率は、約１であり、層間絶縁膜の比
誘電率の１／４程度である。このため、本実施形態によ
れば、単に配線間に層間絶縁膜を埋め込んだ場合より
も、更に配線間の寄生容量を小さくすることができる。
また、配線上に層間絶縁膜を形成する際には、配線間に
ダミー配線が形成されているため、各層の平坦化が阻害
されることはない。
【００５０】このように、本実施形態によれば、各層の
平坦化を図りつつ、配線間の寄生容量を小さくすること
ができる。しかも、空洞内の空気の比誘電率は層間絶縁
膜の比誘電率と比べて格段に小さいため、単に配線間に
層間絶縁膜を形成した場合と比較して、更に配線間の寄
生容量を小さくすることができる。従って、本実施形態
によれば、半導体装置の更なる高速化を実現することが
できる。
【００５１】（半導体装置の製造方法）次に、本実施形
態による半導体装置の製造方法を図２乃至図７を用いて
説明する。
【００５２】まず、図２（ａ）に示すように、ＳＴＩ
（Shallow Trench isolation）法により、素子領域１２
を画定する素子分離領域１４を形成する。
【００５３】次に、例えば熱酸化法により、半導体基板
１０の表面に、ＳｉＯ2より成るゲート絶縁膜１６を形
成する。
【００５４】次に、例えばＣＶＤ法により、厚さ２００
ｎｍのポリシリコン層を形成する。この後、ポリシリコ
ン層をパターニングすることにより、ポリシリコンより
成るゲート電極１８を形成する。
【００５５】次に、イオン注入法により、ゲート電極１
８に自己整合で、素子領域１２に不純物を導入する。こ
れにより、ゲート電極１８の両側の素子領域１２に低濃
度拡散層２０ａが形成される。
【００５６】次に、全面に、膜厚３０ｎｍのシリコン窒
化膜を形成する。この後、シリコン窒化膜を異方性エッ
チングすることにより、ゲート電極１８の側面にシリコ
ン窒化膜より成るサイドウォール絶縁膜２２を形成す
る。なお、ここでは、シリコン窒化膜によりサイドウォ
ール絶縁膜２２を形成したが、シリコン酸化膜を用いて
サイドウォール絶縁膜２２を形成してもよい。
【００５７】次に、側面にサイドウォール絶縁膜２２が
形成されたゲート電極１８に自己整合で、素子領域１２
に不純物を導入する。これにより、側面にサイドウォー
ル絶縁膜２２が形成されたゲート電極１８の両側の素子
領域１２に、高濃度拡散層２０ｂが形成される。
【００５８】こうして、低濃度拡散層２０ａ及び高濃度
拡散層２０ｂより成るＬＤＤ（Light Doped Drain）構
造のソース／ドレイン拡散層２０が構成される。
【００５９】このようにして、ゲート電極１８及びソー
ス／ドレイン拡散層２０を有するトランジスタ２４が形
成される。
【００６０】次に、図２（ｂ）に示すように、全面に、
例えばＣＶＤ法により、膜厚５００ｎｍのＳｉＯ2より
成る層間絶縁膜２６を形成する。この後、ＣＭＰ（Chem
icalMechanical Polishing、化学的機械的研磨）法によ
り、層間絶縁膜２６の表面を平坦化する。
【００６１】次に、層間絶縁膜２６に、ソース／ドレイ
ン拡散層２０に達するコンタクトホール２８を形成す
る。
【００６２】次に、コンタクトホール２８内に、例えば
ポリシリコンより成るコンタクトプラグ３０を埋め込
む。
【００６３】次に、全面に、例えばスパッタ法により、
Ｔｉ膜、ＴｉＮ膜、及びＡｌ膜を順次積層する。Ｔｉ膜
の膜厚は、例えば１０ｎｍとする。ＴｉＮ膜の膜厚は、
例えば２０ｎｍとする。Ａｌ膜の膜厚は、例えば５００
ｎｍとする。こうして、Ａｌ／ＴｉＮ／Ｔｉ構造の積層
膜が形成される。この後、フォトリソグラフィ技術を用
い、積層膜をパターニングする。これにより、図２
（ｃ）に示すように、Ａｌ／ＴｉＮ／Ｔｉ構造の配線３
２ａ〜３２ｄ及びダミー配線３９が形成される。
【００６４】なお、ダミー配線３９は、後工程において
エッチングにより除去されるものである。また、後工程
においてダミー配線３９をエッチングする際に、通常の
配線３２ａ〜３２ｄまでもがエッチングされてしまうの
を防止するため、ダミー配線３９と通常の配線３２ａ〜
３２ｄとは分離することが必要である。
【００６５】次に、図３（ａ）に示すように、全面に、
例えばＣＶＤ法により、膜厚１μｍのＳｉＯ2より成る
層間絶縁膜３４を形成する。この後、ＣＭＰ法により、
層間絶縁膜３４の表面を平坦化する。
【００６６】次に、層間絶縁膜３４に、ダミー配線３９
に達する開口部４２と、配線３２ｄに達するコンタクト
ホール３６とを形成する。後述する工程において、ダミ
ー配線３９をエッチングするためのエッチング液は開口
部４２を介してダミー配線３９に達するため、開口部４
２をダミー配線３９に達するように形成することが必要
である。
【００６７】次に、開口部４２内に例えばＡｌより成る
ダミープラグ４３を埋め込むとともに、コンタクトホー
ル３６内に例えばＡｌより成るコンタクトプラグ３８を
埋め込む。ダミープラグ４３は、後工程においてダミー
配線３９とともにエッチングにより除去されるものであ
る。
【００６８】次に、全面に、例えばスパッタ法により、
例えば膜厚５００ｎｍのＡｌ膜を形成する。この後、フ
ォトリソグラフィ技術を用い、Ａｌ膜をパターニングす
る。これにより、図３（ｂ）に示すように、Ａｌより成
る配線４４ａ、４４ｂ及びダミー配線５１が形成され
る。後述する工程において、ダミー配線３９及びダミー
プラグ４３をエッチングするためのエッチング液は、ダ
ミー配線５１がエッチングされることにより層間絶縁膜
４６に形成される空洞４１（図７参照）を通ってダミー
プラグ４３及びダミー配線３９に達するため、ダミー配
線５１をダミープラグ４３に接続することが必要であ
る。
【００６９】次に、図４（ａ）に示すように、全面に、
例えばＣＶＤ法により、膜厚１μｍのＳｉＯ2より成る
層間絶縁膜４６を形成する。
【００７０】次に、層間絶縁膜４６に、配線４４ａに達
するコンタクトホール４８と、ダミー配線５１に達する
開口部５３とを形成する。後述する工程において、ダミ
ー配線５１等をエッチングするためのエッチング液は、
開口部５３を介してダミー配線５１等に達するため、開
口部５３をダミー配線５１に達するように形成すること
が必要である。
【００７１】次に、開口部５３内に例えばＡｌより成る
ダミープラグ５５を埋め込むとともに、コンタクトホー
ル４８内に例えばＡｌより成るコンタクトプラグ５０を
埋め込む。ダミープラグ５５は、ダミープラグ４３と同
様に、後工程においてダミー配線３９、５１とともにエ
ッチングにより除去されるものである。
【００７２】次に、全面に、例えばスパッタ法により、
例えば膜厚５００ｎｍのＡｌ膜を形成する。この後、フ
ォトリソグラフィ技術を用い、Ａｌ膜をパターニングす
る。これにより、図４（ｂ）に示すように、Ａｌより成
る配線５２ａ、５２ｂ及びダミー配線５９が形成され
る。後述する工程において、ダミープラグ５５及びダミ
ー配線５１等をエッチングするためのエッチング液は、
ダミー配線５９がエッチングされることにより層間絶縁
膜５４に形成される空洞６０（図７参照）を通って、ダ
ミープラグ５５及びダミー配線５１等に達するため、ダ
ミー配線５９をダミープラグ５５に接続することが必要
である。
【００７３】次に、図５（ａ）に示すように、全面に、
例えばＣＶＤ法により、膜厚１μｍのＳｉＯ2より成る
層間絶縁膜５４を形成する。
【００７４】次に、層間絶縁膜５４に、ダミー配線５９
に達する開口部６２と、配線５２ｂに達するコンタクト
ホール５６とを形成する。後工程において、ダミー配線
５９等をエッチングするためのエッチング液は開口部６
２を通ってダミー配線５９等に達するため、開口部６２
をダミー配線５９に達するように形成することが必要で
ある。
【００７５】次に、開口部６２内に例えばＡｌより成る
ダミープラグ６３を埋め込むとともに、コンタクトホー
ル５６内に例えばＡｌより成るコンタクトプラグ５８を
埋め込む。ダミープラグ６３は、ダミープラグ５５と同
様に、後工程においてダミー配線５９等とともに除去さ
れるものである。
【００７６】次に、全面に、例えばスパッタ法により、
例えば膜厚５００ｎｍのＡｌ膜を形成する。この後、フ
ォトリソグラフィ技術を用い、Ａｌ膜をパターニングす
る。これにより、図５（ｂ）に示すように、Ａｌより成
る配線６４ａ、６４ｂ及びダミー配線６７が形成され
る。後工程において、ダミープラグ６３及びダミー配線
５９等をエッチングするためのエッチング液は、ダミー
配線６７がエッチングされることにより層間絶縁膜６６
に形成される空洞６８（図７参照）等を通ってダミープ
ラグ６３及びダミー配線５９等に達するため、ダミー配
線６７をダミープラグ６３に接続することが必要であ
る。
【００７７】次に、図６に示すように、全面に、例えば
ＣＶＤ法により、膜厚１μｍのＳｉＯ2より成る層間絶
縁膜６６を形成する。
【００７８】次に、層間絶縁膜６６に、ダミー配線６７
に達する開口部７０を形成する。
【００７９】次に、図７に示すように、ウエットエッチ
ングにより、ダミー配線６７、ダミープラグ６３、ダミ
ー配線５９、ダミープラグ５５、ダミー配線５１、ダミ
ープラグ４３、及びダミー配線３９をエッチングする。
これらダミー配線及びダミープラグは互いに接続されて
いるため、開口部７０を介して導入されるエッチング液
により、順次、これらのダミー配線及びダミープラグが
エッチングしていく。そして、最終的に、これらすべて
のダミー配線及びダミープラグがエッチングされる。ダ
ミー配線３９、５１、５９、６７がエッチングにより除
去された部分には、それぞれ空洞４０、４１、６０、６
８が形成されることとなる。
【００８０】こうして、本実施形態による半導体装置が
製造される。
【００８１】なお、上記では、ダミー配線３９、５１、
５９、６７を完全に除去したが、ダミー配線の一部が一
連の空洞の形成を妨げない範囲で残っていてもよい。例
えば、Ａｌ／ＴｉＮ／Ｔｉ構造のダミー配線３９のＡｌ
膜の部分のみをエッチングにより除去し、ＴｉＮ膜及び
Ｔｉ膜をエッチングすることなく残してもよい。ＴｉＮ
膜及びＴｉ膜は空洞４０の底部に残るが、空洞４０、４
１、６０、６８を形成する際の妨げとはならないため、
特段の問題はない。
【００８２】例えば、硫酸や塩酸を用いてエッチングを
行えば、Ａｌのみを除去することができ、過酸化水素と
硫酸との混合液を用いてエッチングを行えば、Ａｌのみ
ならずＴｉＮ及びＴｉをも除去することができる。
【００８３】［第２実施形態］本発明の第２実施形態に
よる半導体装置及びその製造方法を図８乃至図１３を用
いて説明する。図８は、本実施形態による半導体装置を
示す概略図である。図１乃至図７に示す第１実施形態に
よる半導体装置及びその製造方法と同一の構成要素に
は、同一の符号を付して説明を省略または簡潔にする。
【００８４】（半導体装置）まず、本実施形態による半
導体装置を図８を用いて説明する。図８（ａ）は、本実
施形態による半導体装置を示す断面図である。図８
（ｂ）は、電極パッドを示す平面図である。図８（ａ）
は、図８（ｂ）のＡ−Ａ′線断面図である。図８（ｃ）
は、空洞を示す平面図である。
【００８５】本実施形態による半導体装置は、ダミーパ
ッドがエッチングにより除去されており、電極パッドの
下方に空洞が形成されていることに主な特徴がある。
【００８６】図８（ａ）の紙面左側は、上述した第１実
施形態による半導体装置の構成と同様であるので説明を
省略する。
【００８７】図８（ａ）の紙面右側に示すように、電極
パッド７１の下方の層間絶縁膜３４には、空洞７２が形
成されている。空洞７２は、後述するダミーパッドをエ
ッチングにより除去することにより形成されたものであ
る。配線３２ａ〜３２ｄとダミーパッドとは、同一の導
電膜をエッチングすることにより形成されるため、ダミ
ーパッドの高さは、配線３２ａ〜３２ｄの高さと等しく
なる。上述したように、空洞７２は、ダミーパッドをエ
ッチングにより除去することにより形成されるため、空
洞７２の高さは、配線３２ａ〜３２ｄの高さと等しくな
っている。
【００８８】空洞７２には、図８（ｃ）に示すように、
複数の支柱７４が形成されている。換言すれば、空洞７
２は、複数の支柱７４により複数に分割されている。支
柱７４は、層間絶縁膜３４と同一の絶縁膜より成るもの
である。空洞７２に複数の支柱７４が形成されているの
は、層間絶縁膜３４の強度を確保するためである。電極
パッド７１にワイヤ７６をボンディングする際には、電
極パッド７１の下方の層間絶縁膜３４、４６、５４に大
きな力が加わるため、電極パッド７１の下方に単に空洞
を形成した場合には、電極パッド７１の下方の層間絶縁
膜の強度が弱くなり、ボンディングの際に層間絶縁膜が
破壊される虞がある。本実施形態では、空洞７２に支柱
７４が設けられているため、ボンディングの際に電極パ
ッド７１の下方の層間絶縁膜が破壊されるのが防止され
る。
【００８９】なお、層間絶縁膜３４の強度が十分に強い
場合には、支柱７４を設けなくてもよい。
【００９０】層間絶縁膜３４には、空洞７２に達する開
口部７８が複数形成されている（図８（ｃ）参照）。開
口部７８を複数形成しているのは、ダミーパッドをエッ
チングする際に、効率的且つ確実にダミーパッドをエッ
チングできるようにするためである。
【００９１】電極パッド７１の下方の層間絶縁膜４６に
は、空洞８０が形成されている。後述するように、空洞
８０は、ダミーパッドをエッチングにより除去すること
に形成されたものである。このため、空洞８０の高さ
は、配線４４ａ、４４ｂの高さと等しくなっている。空
洞８０は、開口部７８を介して空洞７２とつながってい
る。
【００９２】また、空洞８０には、上記と同様の理由か
ら、複数の支柱８２が形成されている。
【００９３】層間絶縁膜４６には、空洞８０に達する開
口部８４が形成されている。
【００９４】電極パッド７１の下方の層間絶縁膜５４に
は、空洞８６が形成されている。後述するように、空洞
８６は、ダミーパッドをエッチングにより除去すること
により形成されたものである。このため、空洞８６の高
さは、配線５２ａ、５２ｂの高さと等しくなっている。
空洞８６は、開口部８４を介して空洞８０とつながって
いる。また、空洞８６には、上記と同様の理由から、複
数の支柱８８が形成されている。
【００９５】層間絶縁膜５４には、空洞８６に達する開
口部９０が形成されている。
【００９６】層間絶縁膜５４上には、例えばＡｌより成
る電極パッド７１が形成されている。電極パッド７１
は、図８（ｂ）に示すように、配線６４ｂに接続されて
いる。
【００９７】層間絶縁膜６６には、電極パッド７１に達
する開口部９７が形成されている。
【００９８】また、層間絶縁膜６６には、空洞９２が形
成されている。後述するように、空洞９２は、ダミー層
９３をエッチングすることにより形成されたものであ
る。このため、空洞９２の高さは、電極パッド７１の高
さと等しくなっている。空洞９２は、開口部９０を介し
て空洞８６とつながっている。
【００９９】また、層間絶縁膜６６には、空洞９２に達
する開口部９４が形成されている。
【０１００】層間絶縁膜６６上には、例えばＳｉ3Ｎ4よ
り成るキャップ層９６が形成されている。キャップ層９
６は、開口部７０、９４を介してデバイス中に水分が入
り込むのを防止するためのものである。
【０１０１】こうして本実施形態による半導体装置が構
成されている。
【０１０２】本実施形態による半導体装置は、電極パッ
ド７１の下方に空洞が形成されていることに主な特徴が
ある。
【０１０３】従来の半導体装置では、各層の平坦化を図
るため、電極パッド７１の下の各層にはダミーパッドが
形成されていた。このため、従来の半導体装置では、電
極パッドと半導体基板との間の寄生容量が極めて大きか
った。電極パッドと半導体基板との間の寄生容量が大き
いことは、信号の更なる高周波化において阻害要因とな
っていた。
【０１０４】これに対し、本実施形態によれば、電極パ
ッド７１の下方のダミーパッドがエッチングにより除去
されているため、電極パッド７１と半導体基板１０との
間の寄生容量を小さくすることができる。しかも、空洞
８６内の空気の比誘電率は、層間絶縁膜の比誘電率より
格段に小さいため、電極パッド７１と半導体基板１０と
の間に単に層間絶縁膜を形成した場合と比較して、更に
寄生容量を小さくすることができる。従って、本実施形
態によれば、更なる高速化・高周波化を実現しうる半導
体装置を提供することができる。
【０１０５】（半導体装置の製造方法）次に、本実施形
態による半導体装置の製造方法を図９乃至図１３を用い
て説明する。図９乃至図１３は、本実施形態による半導
体装置の製造方法を示す工程図である。図９（ａ）及び
図９（ｂ）は断面図であり、図９（ｃ）は平面図であ
る。図１０（ａ）乃至図１２（ａ）は断面図であり、図
１２（ｂ）は平面図である。図１３（ａ）及び図１３
（ｂ）は断面図である。
【０１０６】まず、コンタクトホール２８内にコンタク
トプラグ３０を埋め込む工程までは、図２（ａ）乃至図
２（ｂ）に示す第１実施形態による半導体装置の製造方
法と同様であるので説明を省略する（図９（ａ））。
【０１０７】次に、全面に、例えばスパッタ法により、
Ｔｉ膜、ＴｉＮ膜及びＡｌ膜を順次積層する。Ｔｉ膜の
膜厚は、例えば１０ｎｍとする。ＴｉＮ膜の膜厚は、例
えば２０ｎｍとする。Ａｌ膜の膜厚は、例えば５００ｎ
ｍとする。こうして、Ａｌ／ＴｉＮ／Ｔｉ構造の積層膜
が形成される。この後、フォトリソグラフィ技術を用
い、積層膜をパターニングする。これにより、図９
（ｂ）に示すように、Ａｌ／ＴｉＮ／Ｔｉ構造の配線３
２ａ〜３２ｄ及びダミー配線３９が形成されるととも
に、Ａｌ／ＴｉＮ／Ｔｉ構造のダミーパッド９８が形成
される。この際、図９（ｃ）に示すように、ダミーパッ
ド９８に開口部１００が形成されるようにする。ダミー
パッド９８に開口部１００を形成するのは、後工程で開
口部１００内に、層間絶縁膜３４より成る支柱７４を埋
め込むためである。
【０１０８】次に、図３（ａ）を用いて上述したのと同
様にして、層間絶縁膜３４を形成する（図１０
（ａ））。これにより、ダミーパッド９８の開口部１０
０内に、層間絶縁膜３４より成る支柱７４が埋め込まれ
る。
【０１０９】次に、図１０（ｂ）に示すように、層間絶
縁膜３４に、ダミー配線３９に達する開口部４２及び配
線３２ｄに達するコンタクトホール３６を形成するとと
もに、ダミーパッド９８に達する開口部７８を形成す
る。開口部７８をダミーパッド９８に達するように形成
するのは、後工程において、ダミーパッド９８をエッチ
ングする際に、エッチング液が開口部７８を通ってダミ
ーパッド９８に達するようにするためである。
【０１１０】また、開口部７８は、上述したように複数
形成する（図８（ｃ）参照）。開口部７８を複数形成す
るのは、ダミーパッド９８をエッチングする際に、効率
的且つ確実にダミーパッド９８をエッチングできるよう
にするためである。なお、１つの開口部７８のみでダミ
ーパッド９８を確実にエッチングできる場合には、開口
部７８は１つであってもよい。
【０１１１】次に、コンタクトホール３６内に例えばＡ
ｌより成るコンタクトプラグ３８を埋め込むとともに、
開口部４２、７８内に例えばＡｌより成るダミープラグ
４３、７９を埋め込む。
【０１１２】次に、全面に、例えばスパッタ法によりＡ
ｌ膜を形成する。この後、フォトリソグラフィ技術を用
い、Ａｌ膜をパターニングする。これにより、Ａｌより
成る配線４４ａ、４４ｂ及びダミー配線５１が形成され
るとともに、Ａｌより成るダミーパッド１０２が形成さ
れる。この際、ダミーパッド９８に開口部１００を形成
したのと同様に、ダミーパッド１０２にも開口部を形成
するようにする。
【０１１３】この際、ダミーパッド１０２は、コンタク
トプラグ７９に接続されるように形成する。ダミーパッ
ド１０２をコンタクトプラグ７９に接続するのは、コン
タクトプラグ７９及びダミーパッド９８をエッチングす
るためのエッチング液が、ダミーパッド１０２がエッチ
ングされることにより層間絶縁膜４６に形成される空洞
８０（図１２参照）を通って、コンタクトプラグ７９及
びダミーパッド９８に達するようにするためである。
【０１１４】次に、図４（ａ）を用いて上述したのと同
様にして、層間絶縁膜４６を形成する（図１０
（ｃ））。これにより、ダミーパッド１０２に形成され
た開口部内に、層間絶縁膜４６より成る支柱８２が埋め
込まれる。
【０１１５】次に、層間絶縁膜４６に、ダミー配線５１
に達する開口部５３及び配線４４ａに達するコンタクト
ホール４８を形成するとともに、ダミーパッド１０２に
達する開口部８４を形成する。開口部８４をダミーパッ
ド１０２に達するように形成するのは、後工程におい
て、ダミーパッド１０２等をエッチングする際に、エッ
チング液が開口部８４を通ってダミーパッド１０２等に
達するようにするためである。
【０１１６】また、開口部８４は、開口部７８と同様に
複数形成する。開口部８４を複数形成するのは、開口部
７８を複数形成するのと同様に、ダミーパッド１０２を
エッチングする際に、効率的且つ確実にダミーパッド１
０２をエッチングできるようにするためである。
【０１１７】次に、コンタクトホール４８内に例えばＡ
ｌより成るコンタクトプラグ５０を埋め込むとともに、
開口部５３、８４内に例えばＡｌより成るダミープラグ
５５、８５を埋め込む。
【０１１８】次に、全面に、例えばスパッタ法によりＡ
ｌ膜を形成する。この後、フォトリソグラフィ技術を用
い、Ａｌ膜をパターニングする。これにより、Ａｌより
成る配線５２ａ、５２ｂ及びダミー配線５９が形成され
るとともに、Ａｌより成るダミーパッド１０６が形成さ
れる。この際、ダミーパッド９８に開口部１００を形成
したのと同様の理由により、ダミーパッド１０６にも開
口部を形成するようにする。
【０１１９】この際、ダミーパッド１０６は、コンタク
トプラグ８５に接続されるように形成する。ダミーパッ
ド１０６をコンタクトプラグ８５に接続するのは、コン
タクトプラグ８５及びダミーパッド１０２等をエッチン
グするためのエッチング液が、ダミーパッド１０６がエ
ッチングされることにより層間絶縁膜５４に形成される
空洞８６（図１２参照）を通って、コンタクトプラグ８
５及びダミーパッド１０２等に達するようにするためで
ある。
【０１２０】次に、図５（ａ）を用いて上述したのと同
様にして、層間絶縁膜５４を形成する（図１１
（ａ））。これにより、ダミーパッド１０６に形成され
た開口部内に、層間絶縁膜５４より成る支柱８８が埋め
込まれる。
【０１２１】次に、層間絶縁膜５４に、ダミー配線５９
に達する開口部６２及び配線５２ｂに達するコンタクト
ホール５６を形成するとともに、ダミーパッド１０６に
達する開口部９０を形成する。開口部９０をダミーパッ
ド１０６に達するように形成するのは、後工程におい
て、ダミーパッド１０６等をエッチングする際に、エッ
チング液が開口部９０を通ってダミーパッド１０６等に
達するようにするためである。
【０１２２】また、開口部９０は、開口部７８、８４と
同様に複数形成する。開口部９０を複数形成するのは、
開口部７８、８４を複数形成するのと同様に、後工程に
おいて、ダミーパッド１０６をエッチングにより除去す
る際に、効率的且つ確実にダミーパッド１０６をエッチ
ングできるようにするためである。
【０１２３】次に、コンタクトホール６２内に例えばＡ
ｌより成るコンタクトプラグ６３を埋め込むとともに、
開口部５６、９０内に例えばＡｌより成るダミープラグ
５８、９１を埋め込む。
【０１２４】次に、全面に、例えばスパッタ法によりＡ
ｌ膜を形成する。この後、フォトリソグラフィ技術を用
い、Ａｌ膜をパターニングする。これにより、図１１
（ｂ）に示すように、Ａｌより成る配線６４ａ、６４ｂ
及びダミー配線６７が形成されるとともに、Ａｌより成
るダミー層９３及び電極パッド７１が形成される。
【０１２５】この際、ダミー層９３は、コンタクトプラ
グ９１に接続されるように形成する。ダミー層９３をコ
ンタクトプラグ９１に接続するのは、コンタクトプラグ
９１及びダミーパッド１０６等をエッチングするための
エッチング液が、ダミー層９３がエッチングされること
により層間絶縁膜６６に形成される空洞９２（図１２参
照）を通って、コンタクトプラグ９１及びダミーパッド
１０６等に達するようにするためである。
【０１２６】次に、図６を用いて上述したのと同様にし
て、層間絶縁膜６６を形成する。
【０１２７】次に、層間絶縁膜６６に、ダミー層９３に
達する開口部９４を形成するとともに、ダミー配線６７
に達する開口部７０を形成する。
【０１２８】次に、ウエットエッチングにより、ダミー
配線６７、ダミープラグ６３、ダミー配線５９、ダミー
プラグ５５、ダミー配線５１、ダミープラグ４３、及び
ダミー配線３９をエッチングするとともに、ダミー層９
３、ダミープラグ９１、ダミーパッド１０６、ダミープ
ラグ８５、ダミーパッド１０２、ダミープラグ７９、及
びダミーパッド９８をエッチングする。エッチング液と
しては、例えば塩酸や硫酸等を用いることができる。こ
れらダミー層、ダミーパッド及びダミープラグは互いに
接続されているため、開口部９４を介して導入されるエ
ッチング液により、順次、これらのダミー層、ダミーパ
ッド及びダミープラグがエッチングされていく。そし
て、最終的に、これらすべてのダミー層、ダミーパッド
及びダミープラグがエッチングされる。
【０１２９】ダミー層９３及びダミーパッド９８、１０
２、１０６、ダミープラグ７９、８５、９１がエッチン
グにより除去された部分には、図１２に示すように、そ
れぞれ空洞９２、７２、８０、８６や開口部７８、８
４、９０が形成されることとなる。層間絶縁膜３４、４
６、５４より成る支柱７４、８２、８８は、エッチング
されることなく残されるため、図１２（ａ）及び図１２
（ｂ）に示すように、支柱７４、８２、８８によりそれ
ぞれ分割された空洞７２、８０、８６が形成されること
となる。
【０１３０】次に、図１３（ａ）に示すように、全面
に、例えばＣＶＤ法により、例えばＳｉＯ2より成るキ
ャップ層９６を形成する。
【０１３１】次に、図１３（ｂ）に示すように、フォト
リソグラフィ技術を用い、キャップ層９６及び層間絶縁
膜６６に、電極パッド７１に達する開口部９７を形成す
る。開口部９７は、電極パッド７１にワイヤ７６をボン
ディングすることを可能にするためのものである。
【０１３２】こうして、本実施形態による半導体装置が
製造される。
【０１３３】（変形例）次に、本実施形態による半導体
装置の製造方法の変形例を図１４乃至図１７を用いて説
明する。図１４乃至図１７は、本変形例による半導体装
置の製造方法を示す工程断面図である。
【０１３４】本変形例による半導体装置の製造方法は、
上記実施形態のようにダミー配線及びダミーパッド等を
一括してエッチングするのではなく、ダミー配線及びダ
ミーパッドを各層毎にエッチングすることに主な特徴が
ある。
【０１３５】まず、開口部４２、７８内にダミープラグ
４３、７９を埋め込むとともに、コンタクトホール３６
内にコンタクトプラグ３８を埋め込む工程までは、図１
０（ａ）及び図１０（ｂ）を用いて上述したのと同様で
あるので説明を省略する。
【０１３６】次に、図１４（ａ）に示すように、全面
に、例えばスピンコート法により、フォトレジスト膜１
０８を形成する。この後、フォトリソグラフィ技術を用
い、フォトレジスト膜１０８をパターニングする。これ
により、ダミープラグ４３、７９を露出する開口部１１
０が形成されたフォトレジスト膜１０８が形成される。
【０１３７】次に、ウエットエッチングにより、フォト
レジスト膜１０８をマスクとして、ダミープラグ４３、
７９、ダミー配線３９及びダミーパッド９８をエッチン
グする。エッチング液としては、例えば塩酸等を用いる
ことができる。これにより、層間絶縁膜３４に、空洞４
０、７２及び開口部４２、７８が形成される。
【０１３８】次に、図１４（ｂ）に示すように、全面
に、例えばＣＶＤ法又はスピンコート法により、例えば
膜厚２００ｎｍのＳｉ3Ｎ4より成る絶縁膜１１２を形成
する。この際、開口部４２、７８の一部に絶縁膜１１２
が埋め込まれるように、絶縁膜１１２を形成する。
【０１３９】次に、絶縁膜１１２をエッチバックする。
こうして、図１４（ｃ）に示すように、開口部１１２の
一部に絶縁膜１１２が埋め込まれる。開口部４２、７８
内に絶縁膜１１２を埋め込むのは、後工程において配線
４４ａ、４４ｂ、ダミー配線５１及びダミーパッド１０
２をエッチングする際に、エッチング液が空洞４０、７
２内に入り込まないようにするためである。
【０１４０】なお、上記実施形態では、下層のダミー配
線がダミープラグを介して上層のダミー配線に接続され
るようにレイアウトしなければならなかったが、本変形
例では一層毎に空洞を形成するため、下層のダミー配線
がダミープラグを介して上層のダミー配線に接続される
ようにレイアウトする必要がない。
【０１４１】この後、開口部５３、８４内にダミープラ
グ５５、８５を埋め込むとともに、コンタクトホール４
８内にコンタクトプラグ５０を埋め込む工程までは、図
１０（ｃ）を用いて上述したのと同様であるので、説明
を省略する（図１５（ａ））。
【０１４２】次に、図１４（ａ）を用いて上述したのと
同様にして、フォトレジスト膜１１４を形成する。この
後、図１４（ａ）を用いて上述したのと同様にして、フ
ォトレジスト膜１１４に、ダミープラグ５５、８５を露
出する開口部１１６を形成する。
【０１４３】次に、ウエットエッチングにより、フォト
レジスト膜１１４をマスクとして、ダミープラグ５５、
８５、ダミー配線３９及びダミーパッド１０２をエッチ
ングする。エッチング液としては、例えば塩酸等を用い
ることができる。これにより、層間絶縁膜４６に、空洞
４１、８０及び開口部５３、８４が形成される。
【０１４４】次に、図１６（ａ）に示すように、全面
に、例えばＣＶＤ法又はスピンコート法により、例えば
膜厚２００ｎｍのＳｉ3Ｎ4より成る絶縁膜１１８を形成
する。この際、開口部５３、８４の一部に絶縁膜１１８
が埋め込まれるように、絶縁膜１１８を形成する。
【０１４５】次に、絶縁膜１１８をエッチバックする。
こうして、図１６（ｂ）に示すように、開口部５３、８
４の一部に絶縁膜１１８が埋め込まれる。開口部５３、
８４内に絶縁膜１１８を埋め込むのは、後工程において
配線５２ａ、５２ｂ、ダミー配線５９及びダミーパッド
１０６をエッチングする際に、エッチング液が空洞４
１、８０内に入り込まないようにするためである。
【０１４６】この後、開口部６２、９０内にダミープラ
グ６３、９１を埋め込むとともに、コンタクトホール５
６内にコンタクトプラグ５８を埋め込む工程までは、図
１１（ａ）を用いて上述したのと同様であるので説明を
省略する。
【０１４７】次に、図１５（ｂ）を用いて上述したのと
同様にして、フォトレジスト膜（図示せず）を形成す
る。この後、図１５（ｂ）を用いて上述したのと同様に
して、フォトレジスト膜に、ダミープラグ６３、９１を
露出する開口部（図示せず）を形成する。
【０１４８】次に、ウエットエッチングにより、フォト
レジスト膜（図示せず）をマスクとして、ダミープラグ
６３、９１、ダミー配線５９及びダミーパッド１０６を
エッチングする。エッチング液としては、例えば塩酸等
を用いることができる。これにより、図１７に示すよう
に、層間絶縁膜５４に、空洞６０、８６及び開口部６
２、９０が形成される。
【０１４９】次に、図１６（ａ）及び図１６（ｂ）を用
いて上述したのと同様にして、開口部６２、９０内に絶
縁膜１２０を埋め込む。
【０１５０】この後の工程は、図１１（ｂ）乃至図１３
（ｂ）を用いて上述したのと同様であるので、説明を省
略する。
【０１５１】こうして、本変形例による半導体装置が製
造される。
【０１５２】このように、ダミー配線及びダミーパッド
等を各層毎にエッチングするようにしてもよい。
【０１５３】［第３実施形態］本発明の第３実施形態に
よる半導体装置及びその製造方法を図１８乃至図２１を
用いて説明する。図１８は、本実施形態による半導体装
置を示す概略図である。図１８（ａ）は平面図であり、
図１８（ｂ）は図１８（ａ）のＡ−Ａ′線断面図であ
る。図１乃至図１７に示す第１又は第２実施形態による
半導体装置及びその製造方法と同一の構成要素には、同
一の符号を付して説明を省略または簡潔にする。
【０１５４】（半導体装置）本実施形態による半導体装
置は、インダクタ、具体的にはコイルを有しており、イ
ンダクタの巻線に隣接して空洞が形成されており、ま
た、インダクタのコア部に空洞が形成されていることに
主な特徴がある。
【０１５５】図１８に示すように、層間絶縁膜４６上に
は、導線１２２が形成されている。
【０１５６】導線１２２が形成された層間絶縁膜４６上
には、層間絶縁膜５４が形成されている。
【０１５７】層間絶縁膜５４には、導線１２２の両端に
達するコンタクトホール１２４がそれぞれ形成されてい
る。
【０１５８】コンタクトホール１２４内には、コンタク
トプラグ１２６が埋め込まれている。
【０１５９】コンタクトプラグ１２６が埋め込まれた層
間絶縁膜５４上には、導線１２８ａ、１２８ｂが形成さ
れている。
【０１６０】導線１２８ａ、１２８ｂは、それぞれコン
タクトプラグ１２６を介して導線１２２に接続されてい
る。
【０１６１】導線１２８ａ、導線１２２及び導線１２８
ｂは、全体として螺旋状になっており、これら導線１２
８ａ、導線１２２及び導線１２８ｂよりインダクタ１３
０の巻線１３１が構成されている。
【０１６２】導線１２８ａ、導線１２２及び導線１２８
ｂより成る巻線１３１が形成された層間絶縁膜５４上に
は、層間絶縁膜６６が形成されている。
【０１６３】導線１２８ａ、１２２、及び１２８ｂに隣
接して、空洞１３２が形成されている。
【０１６４】また、インダクタ１３０のコア部にも、空
洞１３４が形成されている。
【０１６５】層間絶縁膜６６には、空洞１３２に達する
開口部１４２が形成されている。また、層間絶縁膜６６
には、空洞１３４に達する開口部１４４が形成されてい
る。層間絶縁膜６６上には、キャップ層９６が形成され
ている。
【０１６６】本実施形態によれば、インダクタ１３０の
巻線１３１に隣接して空洞１３２が形成されているた
め、寄生容量を小さくすることができる。また、本実施
形態によれば、インダクタ１３０のコア部に空洞１３４
が形成されているため、インダクタ１３０の高周波特性
を向上することができる。従って、本実施形態によれ
ば、高周波特性の良好なインダクタを有する半導体装置
を提供することができる。
【０１６７】なお、ここでは、巻線１３１に隣接して空
洞１３２を形成するとともにコア部においても空洞１３
４を形成したが、空洞１３２のみを形成してもよいし、
空洞１３４のみを形成してもよい。
【０１６８】（半導体装置の製造方法）次に、本実施形
態による半導体装置の製造方法を図１９乃至図２１を用
いて説明する。図１９乃至図２１は、本実施形態による
半導体装置の製造方法を示す工程図である。図１９
（ａ）は平面図であり、図１９（ｂ）は図１９（ａ）の
Ａ−Ａ′線断面図である。図２０（ａ）は平面図であ
り、図２０（ｂ）は図２０（ａ）のＡ−Ａ′線断面図で
ある。図２１（ａ）は平面図であり、図２１（ｂ）は図
２１（ａ）のＡ−Ａ′線断面図である。
【０１６９】まず、図１９に示すように、層間絶縁膜４
６上に、例えばＡｌより成る導線１２２を形成する。
【０１７０】次に、全面に、層間絶縁膜５４を形成す
る。
【０１７１】次に、層間絶縁膜５４に、導線１２２の両
端に達するコンタクトホール１２４を形成する。
【０１７２】次に、コンタクトホール１２４内に、例え
ばＡｌより成るコンタクトプラグ１２６を埋め込む。
【０１７３】次に、全面に、例えばスパッタ法により、
Ａｌ膜を形成する。この後、フォトリソグラフィ技術を
用い、Ａｌ膜をパターニングする。これにより、Ａｌよ
り成る導線１２８ａ、１２８ｂ、Ａｌより成るダミー層
１３６、及びＡｌより成るダミーコア層１３８が形成さ
れる。
【０１７４】次に、全面に、層間絶縁膜６６を形成す
る。
【０１７５】次に、ダミー層１３６に達する開口部１４
２、及びダミーコア層１３８に達する開口部１４４を形
成する。
【０１７６】次に、開口部１４２、１４４内に例えばＡ
ｌより成るダミープラグ１４８、１５０を埋め込む。
【０１７７】次に、図２０に示すように、例えばスピン
コート法により、フォトレジスト膜を形成する。この
後、フォトリソグラフィ技術を用い、フォトレジスト膜
に、ダミープラグ１４８、１５０を露出する開口部１５
４を形成する。
【０１７８】次に、フォトレジスト膜１５２をマスクと
して、ダミープラグ１４８、１５０、ダミー層１３６及
びダミーコア層１３８をエッチングする。こうして、層
間絶縁膜１６６に、空洞１３２、１３４が形成される。
【０１７９】次に、図２１に示すように、全面に、例え
ばＣＶＤ法又はスピンコート法により、キャップ層９６
を形成する。
【０１８０】こうして本実施形態による半導体装置が製
造される。
【０１８１】［第４実施形態］本発明の第４実施形態に
よる半導体装置を図２２乃至図２８を用いて説明する。
図２２は、本実施形態による半導体装置を示す概略図で
ある。図２２（ａ）は平面図であり、図２２（ｂ）は断
面図である。図１乃至図２１に示す第１乃至第３実施形
態による半導体装置及びその製造方法と同一の構成要素
には、同一の符号を付して説明を省略または簡潔にす
る。
【０１８２】（半導体装置）まず、本実施形態による半
導体装置について図２２を用いて説明する。
【０１８３】本実施形態による半導体装置は、インダク
タ、具体的にはコイルが立体的に形成されており、イン
ダクタのコア部に空洞が形成されていることに主な特徴
がある。
【０１８４】図２２に示すように、層間絶縁膜３４上に
は、例えばＡｌより成る導線１５６が複数形成されてい
る。
【０１８５】導線１５６が形成された層間絶縁膜３４上
には、層間絶縁膜４６が形成されている。
【０１８６】層間絶縁膜４６には、各導線１５６に達す
るコンタクトホール１５８がそれぞれ形成されている。
コンタクトホール１５８内には、コンタクトプラグ１６
０が埋め込まれている。
【０１８７】コンタクトプラグ１６０が埋め込まれた層
間絶縁膜４６上には、導電層１６２が形成されている。
【０１８８】導電層１６２が形成された層間絶縁膜４６
上には、層間絶縁膜５４が形成されている。層間絶縁膜
５４には、導電層１６２に達するコンタクトホール１６
４が形成されている。コンタクトホール１６４内には、
コンタクトプラグ１６６が埋め込まれている。
【０１８９】層間絶縁膜５４には、空洞１６８が形成さ
れている。また、層間絶縁膜５４には、空洞１６８に達
する開口部１７１が形成されている。
【０１９０】コンタクトプラグ１６６が埋め込まれた層
間絶縁膜５４上には、例えばＡｌより成る導線１７０が
複数形成されている。各導線１７０は、コンタクトプラ
グ１６６にそれぞれ接続されている。
【０１９１】導線１５６、コンタクトプラグ１６０、導
電層１６２、コンタクトプラグ１６６、及び導線１７０
は、全体として螺旋状に接続されており、これら導線１
５６、コンタクトプラグ１６０、導電層１６２、コンタ
クトプラグ１６６、及び導線１７０によりインダクタ１
３０ａの巻線１３１ａが構成されている。
【０１９２】こうして本実施形態による半導体装置が構
成されている。
【０１９３】本実施形態によれば、インダクタ１３０ａ
のコア部に空洞１６８が形成されているため、高周波特
性の良好なインダクタ１３０ａを構成することができ
る。従って、本実施形態によれば、インダクタ１３０ａ
を立体的に形成する場合であっても、高周波特性の良好
なインダクタ１３０ａを形成することができ、ひいて
は、高周波特性の良好な半導体装置を提供することがで
きる。
【０１９４】（半導体装置の製造方法）次に、本実施形
態による半導体装置の製造方法を図２３乃至図２８を用
いて説明する。図２３乃至図２８は、本実施形態による
半導体装置の製造方法を示す工程図である。図２３
（ａ）は平面図であり、図２３（ｂ）は断面図である。
図２４（ａ）は平面図であり、図２４（ｂ）は断面図で
ある。図２５（ａ）は平面図であり、図２５（ｂ）は断
面図である。図２６（ａ）は平面図であり、図２６
（ｂ）は断面図である。図２７（ａ）は平面図であり、
図２７（ｂ）は断面図である。図２８（ａ）は平面図で
あり、図２８（ｂ）は断面図である。
【０１９５】まず、層間絶縁膜３４上に、例えばスパッ
タ法により、Ａｌ膜を形成する。この後、フォトリソグ
ラフィ技術を用い、Ａｌ膜をパターニングする。これに
より、図２３に示すように、Ａｌより成る複数の導線１
５６が形成される。
【０１９６】次に、導線１５６が形成された層間絶縁膜
３４上に、例えば層間絶縁膜４６を形成する。
【０１９７】次に、図２４に示すように、層間絶縁膜４
６に、各導線１５６の両端に達するように、コンタクト
ホール１５８をそれぞれ形成する。次に、コンタクトホ
ール１５８内に、例えばＡｌより成るコンタクトプラグ
１６０を埋め込む。
【０１９８】次に、全面に、例えばスパッタ法により、
Ａｌ膜を形成する。この後、フォトリソグラフィ技術を
用い、Ａｌ膜をパターニングする。これにより、図２５
に示すように、導電層１６２及びダミーコア層１７２が
形成される。
【０１９９】次に、図２６に示すように、全面に、層間
絶縁膜５４を形成する。
【０２００】次に、層間絶縁膜５４に、各導電層１６２
に達するコンタクトホール１６４を形成するとともに、
ダミーコア層１７２に達する開口部１７１を形成する。
【０２０１】次に、コンタクトホール１６４内に例えば
Ａｌより成るコンタクトプラグ１６６を埋め込むととも
に、開口部１７１内に例えばＡｌより成るダミープラグ
１７３を埋め込む。
【０２０２】次に、全面に、例えばスパッタ法により、
Ａｌ膜を形成する。この後、フォトリソグラフィ技術を
用い、Ａｌ膜をパターニングする。これにより、図２７
に示すように、Ａｌより成る複数の導線１７０、１７４
が形成される。この際、各導線１７０は、その両端がコ
ンタクトプラグ１６６にそれぞれ接続されるようにす
る。また、導電層１７４は、ダミープラグ１７３に接続
されるように形成する。
【０２０３】次に、全面に、例えばスピンコート法によ
り、フォトレジスト膜（図示せず）を形成する。この
後、フォトリソグラフィ技術を用い、フォトレジスト膜
をパターニングする。これにより、フォトレジスト膜
に、導電層１７４を露出する開口部（図示せず）が形成
される。
【０２０４】次に、フォトレジスト膜をマスクとして、
導電層１７４、ダミープラグ１７３及びダミーコア層１
７２をエッチングする。こうして、インダクタ１３０ａ
のコアとなる部分において、層間絶縁膜５４に空洞１６
８が形成される。
【０２０５】こうして本実施形態による半導体装置が製
造される。
【０２０６】［変形実施形態］本発明は上記実施形態に
限らず種々の変形が可能である。
【０２０７】例えば、上記実施形態では、ダミー配線、
ダミープラグ、ダミーパッド等の材料としてＡｌを用い
たが、これらの材料はＡｌに限定されるものではなく、
エッチングにより除去しうる材料を適宜用いることがで
きる。例えば、Ｃｕ、Ｗ、ＷＮ、Ｔｉ、ＴｉＮ、Ｔａ、
ＴａＮ、又はＡｇ等を用いてもよい。
【０２０８】また、第２実施形態の変形例では、開口部
に絶縁膜を埋め込む場合を例に説明したが、開口部に埋
め込むものは必ずしも絶縁膜に限定されるものではな
く、導電体膜であってもよい。
【０２０９】（付記１） 基板上の一の層に形成された
配線と、前記配線を覆うように形成された絶縁層とを有
し、前記絶縁層下の前記一の層に空洞が形成されている
ことを特徴とする半導体装置。
【０２１０】（付記２） 付記１記載の半導体装置にお
いて、前記空洞の高さは、前記配線の高さとほぼ等しい
ことを特徴とする半導体装置。
【０２１１】（付記３） 付記１又は２記載の半導体装
置において、前記配線は、複数の層のそれぞれに形成さ
れており、前記複数の層のそれぞれに、前記空洞が形成
されていることを特徴とする半導体装置。
【０２１２】（付記４） 基板上に形成された電極パッ
ドと、前記基板と前記電極パッドとの間に形成された絶
縁層とを有し、前記絶縁層に空洞が形成されていること
を特徴とする半導体装置。
【０２１３】（付記５） 付記４記載の半導体装置にお
いて、前記絶縁層に埋め込まれた配線を更に有し、前記
空洞の高さは、前記配線の高さとほぼ等しいことを特徴
とする半導体装置。
【０２１４】（付記６） 付記４又は５記載の半導体装
置において、前記空洞内に支柱が形成されていることを
特徴とする半導体装置。
【０２１５】（付記７） 付記４又は５記載の半導体装
置において、前記空洞が複数に分割されていることを特
徴とする半導体装置。
【０２１６】（付記８） 付記４乃至７のいずれかに記
載の半導体装置において、前記基板と前記電極パッドと
の間に複数の絶縁層が形成されており、前記複数の絶縁
層のそれぞれに前記空洞が形成されていることを特徴と
する半導体装置。
【０２１７】（付記９） 基板上に形成されたインダク
タの巻線と、前記巻線を覆うように形成された絶縁層と
を有し、前記絶縁層下に、前記巻線に隣接して空洞が形
成されていることを特徴とする半導体装置。
【０２１８】（付記１０） 基板上に形成されたインダ
クタの巻線と、前記巻線を覆うように形成された絶縁層
とを有し、前記絶縁層下の前記インダクタのコア部に空
洞が形成されていることを特徴とする半導体装置。
【０２１９】（付記１１） 付記９又は１０記載の半導
体装置において、前記空洞の高さは、前記巻線の高さと
ほぼ等しいことを特徴とする半導体装置。
【０２２０】（付記１２） 基板上にインダクタが形成
された半導体装置であって、インダクタの巻線は、基板
上の第１の層に形成された複数の第１の導線と、前記第
１の層上の第２の層に形成された複数の第２の導線と、
前記第１の層と前記第２の層との間に形成された絶縁層
に埋め込まれ、前記第１の導線と前記第２の導線とを電
気的に接続する複数のコンタクトプラグとが、全体とし
て螺旋状に接続されて成り、前記インダクタのコア部に
空洞が形成されていることを特徴とする半導体装置。
【０２２１】（付記１３） 付記１乃至１２のいずれか
に記載の半導体装置において、前記絶縁層に、前記空洞
に達する開口部が形成されていることを特徴とする半導
体装置。
【０２２２】（付記１４） 基板上に、配線とダミー配
線とを形成する工程と、前記配線と前記ダミー配線とを
覆う絶縁層を形成する工程と、前記絶縁層に前記ダミー
配線に達する開口部を形成する工程と、前記開口部を介
して前記ダミー配線をエッチング除去することにより、
空洞を形成する工程とを有することを特徴とする半導体
装置の製造方法。
【０２２３】（付記１５） 基板上に、ダミーパッドを
形成する工程と、前記ダミーパッド上に絶縁層を形成す
る工程と、前記絶縁層に前記ダミーパッドに達する開口
部を形成する工程と、前記開口部を介して前記ダミーパ
ッドをエッチング除去することにより、空洞を形成する
工程とを有することを特徴とする半導体装置の製造方
法。
【０２２４】（付記１６） 付記１５記載の半導体装置
の製造方法において、前記ダミーパッドの上方に電極パ
ッドを形成する工程を更に有することを特徴とする半導
体装置の製造方法。
【０２２５】
【発明の効果】以上の通り、本発明によれば、ダミー配
線がエッチングにより除去されているため、各層の平坦
化を図りつつ、配線間の寄生容量を小さくすることがで
きる。しかも、空洞内の空気の比誘電率は層間絶縁膜の
比誘電率と比べて格段に小さいため、単に配線間に層間
絶縁膜を形成した場合と比較して、更に配線間の寄生容
量を小さくすることができる。従って、本発明によれ
ば、半導体装置の更なる高速化を実現することができ
る。
【０２２６】また、本発明によれば、電極パッドの下方
のダミーパッドがエッチングにより除去されているた
め、電極パッドと半導体基板との間の寄生容量を小さく
することができる。しかも、空洞内の空気の比誘電率
は、層間絶縁膜の比誘電率より格段に小さいため、電極
パッドと半導体基板との間に単に層間絶縁膜を形成した
場合と比較して、更に寄生容量を小さくすることができ
る。従って、本発明によれば、更なる高速化・高周波化
を実現しうる半導体装置を提供することができる。
【０２２７】また、本発明によれば、インダクタの巻線
に隣接して空洞が形成されているため、インダクタの寄
生容量を小さくすることができる。また、本発明によれ
ば、インダクタのコア部に空洞が形成されているため、
インダクタの高周波特性を向上することができる。従っ
て、本発明によれば、高周波特性の良好なインダクタを
有する半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置を示す
断面図である。
【図２】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。
【図３】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。
【図４】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その３）である。
【図５】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その４）である。
【図６】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その５）である。
【図７】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その６）である。
【図８】本発明の第２実施形態による半導体装置を示す
概略図である。
【図９】本発明の第２実施形態による半導体装置の製造
方法を示す工程図（その１）である。
【図１０】本発明の第２実施形態による半導体装置の製
造方法を示す工程図（その２）である。
【図１１】本発明の第２実施形態による半導体装置の製
造方法を示す工程図（その３）である。
【図１２】本発明の第２実施形態による半導体装置の製
造方法を示す工程図（その４）である。
【図１３】本発明の第２実施形態による半導体装置の製
造方法を示す工程図（その５）である。
【図１４】本発明の第２実施形態の変形例による半導体
装置の製造方法を示す工程断面図（その１）である。
【図１５】本発明の第２実施形態の変形例による半導体
装置の製造方法を示す工程断面図（その２）である。
【図１６】本発明の第２実施形態の変形例による半導体
装置の製造方法を示す工程断面図（その３）である。
【図１７】本発明の第２実施形態の変形例による半導体
装置の製造方法を示す工程断面図（その４）である。
【図１８】本発明の第３実施形態による半導体装置を示
す概略図である。
【図１９】本発明の第３実施形態による半導体装置の製
造方法を示す工程図（その１）である。
【図２０】本発明の第３実施形態による半導体装置の製
造方法を示す工程図（その２）である。
【図２１】本発明の第３実施形態による半導体装置の製
造方法を示す工程図（その３）である。
【図２２】本発明の第４実施形態による半導体装置を示
す概略図である。
【図２３】本発明の第４実施形態による半導体装置の製
造方法を示す工程図（その１）である。
【図２４】本発明の第４実施形態による半導体装置の製
造方法を示す工程図（その２）である。
【図２５】本発明の第４実施形態による半導体装置の製
造方法を示す工程図（その３）である。
【図２６】本発明の第４実施形態による半導体装置の製
造方法を示す工程図（その４）である。
【図２７】本発明の第４実施形態による半導体装置の製
造方法を示す工程図（その５）である。
【図２８】本発明の第４実施形態による半導体装置の製
造方法を示す工程図（その６）である。
【図２９】従来の半導体装置を示す概略図である。
【符号の説明】
１０…半導体基板 １２…素子領域 １４…素子分離領域 １６…ゲート絶縁膜 １８…ゲート電極 ２０ａ…低濃度拡散層 ２０ｂ…高濃度拡散層 ２０…ソース／ドレイン拡散層 ２２…サイドウォール絶縁膜 ２４…トランジスタ ２６…層間絶縁膜 ２８…コンタクトホール ３０…コンタクトプラグ ３２ａ〜３２ｄ…配線 ３４…層間絶縁膜 ３６…コンタクトホール ３８…コンタクトプラグ ３９…ダミー配線 ４０…空洞 ４１…空洞 ４２…開口部 ４３…ダミープラグ ４４ａ、４４ｂ…配線 ４６…層間絶縁膜 ４８…コンタクトホール ５０…コンタクトプラグ ５１…ダミー配線 ５２…空洞 ５３…開口部 ５４…層間絶縁膜 ５５…ダミープラグ ５６…コンタクトホール ５８…コンタクトプラグ ５９…ダミー配線 ６０…空洞 ６２…開口部 ６３…ダミープラグ ６４ａ、６４ｂ…配線 ６６…層間絶縁膜 ６７…ダミー配線 ６８…空洞 ７０…開口部 ７１…電極パッド ７２…空洞 ７４…支柱 ７６…ワイヤ ７８…開口部 ７９…ダミープラグ ８０…空洞 ８２…支柱 ８４…開口部 ８５…ダミープラグ ８６…空洞 ８８…支柱 ９０…開口部 ９１…ダミープラグ ９２…空洞 ９４…開口部 ９６…キャップ層 ９７…開口部 ９８…ダミーパッド １００…開口部 １０２…ダミーパッド １０６…ダミーパッド １０８…フォトレジスト膜 １１０…開口部 １１２…絶縁膜 １１４…フォトレジスト膜 １１６…開口部 １１８…絶縁膜 １２０…絶縁膜 １２２…導線 １２４…コンタクトホール １２６…コンタクトプラグ １２８ａ、１２８ｂ…導線 １３０、１３０ａ…インダクタ １３１、１３１ａ…巻線 １３２…空洞 １３４…空洞 １３６…ダミー層 １３８…ダミーコア層 １４２…開口部 １４４…開口部 １４８…ダミープラグ １５０…ダミープラグ １５２…フォトレジスト膜 １５４…開口部 １５６…導線 １５８…コンタクトホール １６０…コンタクトプラグ １６２…導電層 １６４…コンタクトホール １６６…コンタクトプラグ １６８…空洞 １７０…導線 １７１…開口部 １７２…ダミーコア層 １７３…ダミープラグ １７４…導電層 ２１０…半導体基板 ２１２…素子領域 ２１４…素子分離領域 ２１８…ゲート電極 ２２０…ソース／ドレイン拡散層 ２２４…トランジスタ ２２６…層間絶縁膜 ２３０…コンタクトプラグ ２３２…配線 ２３４…層間絶縁膜 ２３９…ダミー配線 ２４４…配線 ２４６…層間絶縁膜 ２５１…ダミー配線 ２５４…層間絶縁膜 ２５９…ダミー配線 ２６４…配線 ２６６…層間絶縁膜 ２６７…ダミー配線 ２７１…電極パッド ２７６…ワイヤ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/088 Ｈ０１Ｌ 21/82 Ｗ 27/08 １０２Ｄ Ｆターム(参考） 5F033 HH08 HH18 HH33 JJ04 JJ08 KK01 KK08 KK18 KK33 PP15 QQ08 QQ19 QQ37 QQ48 RR04 RR30 SS11 VV02 VV07 VV08 XX01 XX24 XX27 5F038 AZ04 CA10 CA18 CD10 CD13 EZ15 EZ20 5F048 AC01 AC03 BB05 BC06 BF02 BF03 BF12 BF16 BF18 DA27 5F064 DD42 DD48 EE23 EE32 EE33 EE34 EE43 EE44 EE56 GG03

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 基板上の一の層に形成された配線と、 前記配線を覆うように形成された絶縁層とを有し、 前記絶縁層下の前記一の層に空洞が形成されていること
    を特徴とする半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、 前記空洞の高さは、前記配線の高さとほぼ等しいことを
    特徴とする半導体装置。
  3. 【請求項３】 基板上に形成された電極パッドと、 前記基板と前記電極パッドとの間に形成された絶縁層と
    を有し、 前記絶縁層に空洞が形成されていることを特徴とする半
    導体装置。
  4. 【請求項４】 請求項３記載の半導体装置において、 前記絶縁層に埋め込まれた配線を更に有し、 前記空洞の高さは、前記配線の高さとほぼ等しいことを
    特徴とする半導体装置。
  5. 【請求項５】 基板上に形成されたインダクタの巻線
    と、 前記巻線を覆うように形成された絶縁層とを有し、 前記絶縁層下に、前記巻線に隣接して空洞が形成されて
    いることを特徴とする半導体装置。
  6. 【請求項６】 基板上に形成されたインダクタの巻線
    と、 前記巻線を覆うように形成された絶縁層とを有し、 前記絶縁層下の前記インダクタのコア部に空洞が形成さ
    れていることを特徴とする半導体装置。
  7. 【請求項７】 請求項５又は６記載の半導体装置におい
    て、 前記空洞の高さは、前記巻線の高さとほぼ等しいことを
    特徴とする半導体装置。
  8. 【請求項８】 基板上にインダクタが形成された半導体
    装置であって、 インダクタの巻線は、基板上の第１の層に形成された複
    数の第１の導線と、前記第１の層上の第２の層に形成さ
    れた複数の第２の導線と、前記第１の層と前記第２の層
    との間に形成された絶縁層に埋め込まれ、前記第１の導
    線と前記第２の導線とを電気的に接続する複数のコンタ
    クトプラグとが、全体として螺旋状に接続されて成り、 前記インダクタのコア部に空洞が形成されていることを
    特徴とする半導体装置。
  9. 【請求項９】 基板上に、配線とダミー配線とを形成す
    る工程と、 前記配線と前記ダミー配線とを覆う絶縁層を形成する工
    程と、 前記絶縁層に前記ダミー配線に達する開口部を形成する
    工程と、 前記開口部を介して前記ダミー配線をエッチング除去す
    ることにより、空洞を形成する工程とを有することを特
    徴とする半導体装置の製造方法。
  10. 【請求項１０】 基板上に、ダミーパッドを形成する工
    程と、 前記ダミーパッド上に絶縁層を形成する工程と、 前記絶縁層に前記ダミーパッドに達する開口部を形成す
    る工程と、 前記開口部を介して前記ダミーパッドをエッチング除去
    することにより、空洞を形成する工程とを有することを
    特徴とする半導体装置の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009521115A (ja) * 2005-12-23 2009-05-28 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 犠牲相互接続部を用いたオンチップ相互接続スタック冷却
US7786589B2 (en) 2006-12-06 2010-08-31 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing semiconductor device
WO2011135641A1 (ja) * 2010-04-30 2011-11-03 パナソニック株式会社 半導体装置およびその製造方法
WO2015079648A1 (ja) * 2013-11-29 2015-06-04 パナソニックＩｐマネジメント株式会社 半導体装置
JP2017005227A (ja) * 2015-06-16 2017-01-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7271489B2 (en) * 2003-10-15 2007-09-18 Megica Corporation Post passivation interconnection schemes on top of the IC chips
JP2005006153A (ja) * 2003-06-13 2005-01-06 Nec Electronics Corp 電圧制御発振器
DE10348641A1 (de) * 2003-10-15 2005-05-25 Infineon Technologies Ag Verfahren zur Verringerung parasitärer Kopplungen in Schaltkreisen
JP2005285971A (ja) * 2004-03-29 2005-10-13 Nec Electronics Corp 半導体装置
JP4191110B2 (ja) * 2004-07-26 2008-12-03 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP4222979B2 (ja) * 2004-07-28 2009-02-12 Ｎｅｃエレクトロニクス株式会社 半導体装置
KR100818522B1 (ko) * 2004-08-31 2008-03-31 삼성전기주식회사 레이저 다이오드의 제조방법
US7329605B2 (en) * 2005-03-31 2008-02-12 Agere Systems Inc. Semiconductor structure formed using a sacrificial structure
US7531903B2 (en) * 2005-09-02 2009-05-12 United Microelectronics Corp. Interconnection structure used in a pad region of a semiconductor substrate
CN100508179C (zh) * 2005-09-16 2009-07-01 联华电子股份有限公司 内连线结构
CN102124553A (zh) * 2006-08-01 2011-07-13 Nxp股份有限公司 包含要求金属层与衬底之间的电压阈值的工艺的用于制造集成电子电路的工艺
US20080284039A1 (en) * 2007-05-18 2008-11-20 International Business Machines Corporation Interconnect structures with ternary patterned features generated from two lithographic processes
US8624360B2 (en) * 2008-11-13 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Cooling channels in 3DIC stacks
US8389870B2 (en) 2010-03-09 2013-03-05 International Business Machines Corporation Coreless multi-layer circuit substrate with minimized pad capacitance
FR2966284A1 (fr) * 2010-10-13 2012-04-20 St Microelectronics Crolles 2 Composant passif isole du substrat
JP6214222B2 (ja) * 2013-06-04 2017-10-18 ローム株式会社 半導体装置の製造方法
US10096522B2 (en) 2016-05-06 2018-10-09 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy MOL removal for performance enhancement
FR3056824B1 (fr) * 2016-09-26 2018-10-26 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d’un circuit integre a plusieurs couches actives et circuit integre correspondant
JP2019169525A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 半導体記憶装置
JP2021044399A (ja) * 2019-09-11 2021-03-18 キオクシア株式会社 半導体装置およびその製造方法
US12191342B2 (en) * 2021-02-09 2025-01-07 Mediatek Inc. Asymmetric 8-shaped inductor and corresponding switched capacitor array
US12205889B2 (en) * 2021-08-31 2025-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of fabricating the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5182632A (en) * 1989-11-22 1993-01-26 Tactical Fabs, Inc. High density multichip package with interconnect structure and heatsink
KR0156334B1 (ko) * 1995-10-14 1998-10-15 김광호 차폐 본딩 와이어를 구비하는 고주파, 고밀도용 반도체 칩 패키지
DE19652395A1 (de) * 1996-06-13 1997-12-18 Samsung Electronics Co Ltd Integrierte Schaltkreisanordnung
JP3638778B2 (ja) * 1997-03-31 2005-04-13 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
JP2962272B2 (ja) * 1997-04-18 1999-10-12 日本電気株式会社 半導体装置の製造方法
JP2001339047A (ja) * 2000-05-29 2001-12-07 Matsushita Electric Ind Co Ltd 半導体装置
US6905613B2 (en) * 2001-07-10 2005-06-14 Honeywell International Inc. Use of an organic dielectric as a sacrificial layer

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009521115A (ja) * 2005-12-23 2009-05-28 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 犠牲相互接続部を用いたオンチップ相互接続スタック冷却
US7786589B2 (en) 2006-12-06 2010-08-31 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing semiconductor device
WO2011135641A1 (ja) * 2010-04-30 2011-11-03 パナソニック株式会社 半導体装置およびその製造方法
WO2015079648A1 (ja) * 2013-11-29 2015-06-04 パナソニックＩｐマネジメント株式会社 半導体装置
US9570412B2 (en) 2013-11-29 2017-02-14 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device
JPWO2015079648A1 (ja) * 2013-11-29 2017-03-16 パナソニックＩｐマネジメント株式会社 半導体装置
JP2017005227A (ja) * 2015-06-16 2017-01-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

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