JP2003258622A - Digital signal output circuit - Google Patents
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Abstract
(57)【要約】
【課題】 ＥＣＬ及びＣＭＬの２つのインタフェースに
対応し、両インタフェースの出力端子を共用できるディ
ジタル信号出力回路を提供する。
【解決手段】 差動入力信号により駆動されるＥＣＬ差
動増幅器１０４の出力に接続されたエミッタフォロア出
力回路のエミッタ出力端子と、前記差動入力信号により
駆動されるＣＭＬ差動出力回路のコレクタ端子とを共通
の端子に接続し、この共通端子から信号出力する。
(57) [Problem] To provide a digital signal output circuit which supports two interfaces of ECL and CML and can share output terminals of both interfaces. SOLUTION: An emitter output terminal of an emitter follower output circuit connected to an output of an ECL differential amplifier 104 driven by a differential input signal, and a collector terminal of a CML differential output circuit driven by the differential input signal Are connected to a common terminal, and a signal is output from the common terminal.
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、高速ロジックのイ
ンタフェースを含むディジタル信号出力回路に係り、特
に、ＥＣＬ及びＣＭＬの２つのインタフェースに対応
し、両インタフェースの出力端子を共用できるディジタ
ル信号出力回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital signal output circuit including a high-speed logic interface, and more particularly to a digital signal output circuit corresponding to two interfaces of ECL and CML and capable of sharing output terminals of both interfaces. It is a thing.
【０００２】[0002]
【従来の技術】高速ロジックの代表的インタフェースで
あるＥＣＬの出力インタフェース部を含むディジタル信
号出力回路のブロック構成を図３に示す。このディジタ
ル信号出力回路は、入力端子２０１、出力端子２０２、
多段に設けられた差動増幅回路２０３、ＥＣＬ出力イン
タフェースを構成するためのＥＣＬ差動増幅回路２０
４、出力エミッタフォロア回路２０５から構成されてい
る。2. Description of the Related Art FIG. 3 shows a block configuration of a digital signal output circuit including an output interface section of ECL which is a typical interface of high speed logic. This digital signal output circuit includes an input terminal 201, an output terminal 202,
The differential amplifier circuits 203 provided in multiple stages and the ECL differential amplifier circuit 20 for configuring an ECL output interface
4 and an output emitter follower circuit 205.
【０００３】出力エミッタフォロア回路２０５の詳細な
回路構成を図４に示す。出力エミッタフォロア回路２０
５は、コレクタ端子が電源に接続され、ベース端子が差
動入力端子に接続され、エミッタ端子がオープンとなっ
ているＮＰＮトランジスタＴＲ６及びＴＲ７から構成さ
れている。A detailed circuit configuration of the output emitter follower circuit 205 is shown in FIG. Output emitter follower circuit 20
Reference numeral 5 is composed of NPN transistors TR6 and TR7 whose collector terminals are connected to a power source, base terminals are connected to differential input terminals, and emitter terminals are open.
【０００４】ディジタル信号出力回路の入力端子２０１
から入力された差動入力信号は、多段の差動増幅回路２
０３、ＥＣＬ差動増幅回路２０４を通り、出力エミッタ
フォロア回路２０５の差動入力端子に入力され、ＮＰＮ
トランジスタＴＲ６及びＴＲ７エミッタ端子が接続され
ている出力端子２０２からディジタル信号出力回路の外
部に出力される。出力端子２０２は、ディジタル信号出
力回路の外部において負荷抵抗５０Ωにより電源電圧Ｖ
ＣＣ−２Ｖの電源に終端される。Input terminal 201 of the digital signal output circuit
The differential input signal input from the multi-stage differential amplifier circuit 2
03, passing through the ECL differential amplifier circuit 204 and input to the differential input terminal of the output emitter follower circuit 205,
An output terminal 202 to which the emitter terminals of the transistors TR6 and TR7 are connected is output to the outside of the digital signal output circuit. The output terminal 202 is connected to the power supply voltage V by a load resistance of 50Ω outside the digital signal output circuit.
Terminated to CC-2V power supply.
【０００５】もう一つの高速ロジックの代表的インタフ
ェースであるＣＭＬの出力インタフェース部を含むディ
ジタル信号出力回路のブロック構成を図５に示す。この
ディジタル信号出力回路は、入力端子２０１、出力端子
２０２、多段に設けられた差動増幅回路２０３、ＣＭＬ
出力インタフェース回路２０６から構成されている。FIG. 5 shows a block configuration of a digital signal output circuit including an output interface section of CML which is another typical interface of high speed logic. This digital signal output circuit includes an input terminal 201, an output terminal 202, a differential amplifier circuit 203 provided in multiple stages, and a CML.
It is composed of an output interface circuit 206.
【０００６】ＣＭＬ出力インタフェース回路２０６の詳
細な回路構成を図６に示す。ＣＭＬ出力インタフェース
２０６回路は、ベース端子が差動入力端子に接続され、
コレクタ端子がオープンとなっているＮＰＮトランジス
タＴＲ８及びＴＲ９と、ＮＰＮトランジスタＴＲ８及び
ＴＲ９のエミッタ端子にコレクタ端子が接続され、エミ
ッタ端子が接地されたＮＰＮトランジスタＴＲ１０とか
らなる。ＮＰＮトランジスタＴＲ１０のベース端子は入
力基準電圧端子に接続され、ＮＰＮトランジスタＴＲ１
０のコレクタ端子からエミッタ端子へ定電流が得られる
ようになっている。ＮＰＮトランジスタＴＲ８及びＴＲ
９のコレクタ端子は、差動出力端子に接続され、その差
動出力端子はディジタル信号出力回路の外部において任
意の値の負荷抵抗により電源電圧ＶＣＣの電源に終端さ
れる。A detailed circuit configuration of the CML output interface circuit 206 is shown in FIG. In the CML output interface 206 circuit, the base terminal is connected to the differential input terminal,
It comprises NPN transistors TR8 and TR9 whose collector terminals are open, and an NPN transistor TR10 whose collector terminals are connected to the emitter terminals of the NPN transistors TR8 and TR9 and whose emitter terminals are grounded. The base terminal of the NPN transistor TR10 is connected to the input reference voltage terminal, and the NPN transistor TR1 is connected.
A constant current is obtained from the collector terminal of 0 to the emitter terminal. NPN transistors TR8 and TR
The collector terminal of 9 is connected to the differential output terminal, and the differential output terminal is terminated to the power supply of the power supply voltage VCC by the load resistance of an arbitrary value outside the digital signal output circuit.
【０００７】[0007]
【発明が解決しようとする課題】以上述べたＥＣＬ及び
ＣＭＬインタフェースは、いずれも高速ロジック回路に
おいて一般的に用いられているインタフェースである
が、両者はロジック電圧レベルや終端方法が異なるの
で、互いに互換性はない。従って、これらの異なるイン
タフェース間を接続する場合、インタフェース交換用の
ＩＣを間に設けるか、或いは一方のディジタル信号出力
回路の出力回路側にＥＣＬとＣＭＬとの２つのインタフ
ェースを備えるなどの対策が必要であった。The ECL and CML interfaces described above are both interfaces generally used in high-speed logic circuits, but they are compatible with each other because they have different logic voltage levels and termination methods. There is no sex. Therefore, when connecting these different interfaces, it is necessary to provide a countermeasure such as providing an IC for interface exchange between them or providing two digital signal output circuits with an ECL and CML interface. Met.
【０００８】出力回路側にＥＣＬとＣＭＬとの２つのイ
ンタフェースを備える場合、回路規模や消費電力が余分
に増すほか、出力端子数の増加により実装密度が低下
し、また、異なるインタフェースに応じて接続配線を変
えなければならないといった問題がある。さらに、出力
端子数の増加について言えば、特にディジタル信号出力
回路をＩＣ化する場合にその問題は深刻であり、出力端
子数の増加によりＩＣチップサイズが大きくなり、ＩＣ
のコスト増やサイズ増を招くことになる。When the output circuit side is provided with two interfaces of ECL and CML, the circuit scale and power consumption increase excessively, the mounting density decreases due to the increase in the number of output terminals, and the connection is made according to different interfaces. There is a problem that the wiring must be changed. Further, regarding the increase in the number of output terminals, the problem is serious especially when the digital signal output circuit is integrated into an IC, and the increase in the number of output terminals increases the IC chip size.
Will increase the cost and size.
【０００９】そこで、本発明の目的は、上記課題を解決
し、ＥＣＬ及びＣＭＬの２つのインタフェースに対応
し、両インタフェースの出力端子を共用できるディジタ
ル信号出力回路を提供することにある。SUMMARY OF THE INVENTION It is therefore an object of the present invention to solve the above problems and provide a digital signal output circuit that supports two interfaces of ECL and CML and can share the output terminals of both interfaces.
【００１０】[0010]
【課題を解決するための手段】上記目的を達成するため
に本発明は、差動入力信号により駆動されるＥＣＬ差動
増幅器の出力に接続されたエミッタフォロア出力回路の
エミッタ出力端子と、前記差動入力信号により駆動され
るＣＭＬ差動出力回路のコレクタ出力端子とを共通の端
子に接続し、この共通端子から信号出力するものであ
る。To achieve the above object, the present invention provides an emitter output terminal of an emitter follower output circuit connected to an output of an ECL differential amplifier driven by a differential input signal, and the difference. The collector output terminal of the CML differential output circuit driven by the dynamic input signal is connected to a common terminal, and a signal is output from this common terminal.
【００１１】前記ＥＣＬ差動増幅器にバイアス電流を供
給する第一のバイアス回路と、前記ＣＭＬ差動出力回路
にバイアス電流を供給する第二のバイアス回路とを有
し、これら２つのバイアス回路のどちらか一方のみがバ
イアス電流を供給してもよい。A first bias circuit for supplying a bias current to the ECL differential amplifier and a second bias circuit for supplying a bias current to the CML differential output circuit are provided, and one of these two bias circuits is provided. Only one of them may supply the bias current.
【００１２】[0012]
【発明の実施の形態】以下、本発明の一実施形態を添付
図面に基づいて詳述する。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of the present invention will be described in detail below with reference to the accompanying drawings.
【００１３】図１に本発明のディジタル信号出力回路の
一実施形態を示す。このディジタル信号出力回路は、差
動入力端子１０１、差動出力端子１０２、多段に設けら
れた差動増幅回路１０３、ＥＣＬ差動増幅器１０４、Ｅ
ＣＬ／ＣＭＬ出力インタフェース回路１０５、切替入力
端子１０６、切替スイッチ回路１０７から構成されてい
る。FIG. 1 shows an embodiment of the digital signal output circuit of the present invention. This digital signal output circuit includes a differential input terminal 101, a differential output terminal 102, a multistage differential amplifier circuit 103, an ECL differential amplifier 104, and E.
It is composed of a CL / CML output interface circuit 105, a switching input terminal 106, and a changeover switch circuit 107.
【００１４】ＥＣＬ／ＣＭＬ出力インタフェース回路１
０５の詳細な回路構成（図２）は後に説明する。ECL / CML output interface circuit 1
The detailed circuit configuration of 05 (FIG. 2) will be described later.
【００１５】切替入力端子１０６は、ディジタル信号出
力回路の外部から、ＥＣＬ／ＣＭＬ出力インタフェース
回路１０５をＥＣＬかＣＭＬかのいずれかに切り替える
ための信号を入力するものである。切替スイッチ回路１
０７は、切替入力端子１０６から入力された信号によっ
て、ＥＣＬ差動増幅器１０４かＥＣＬ／ＣＭＬ出力イン
タフェース回路１０５かのいずれかへのバイアス（電流
又は電圧）の供給／停止を制御するものである。切替ス
イッチ回路１０７とＥＣＬ差動増幅器１０４との間に
は、ＥＣＬ差動増幅器１０４にバイアス電流を供給する
第一のバイアス回路が形成され、ＥＣＬ／ＣＭＬ出力イ
ンタフェース回路１０５内には、ＥＣＬ／ＣＭＬ出力イ
ンタフェース回路１０５内のＣＭＬ差動出力回路にバイ
アス電流を供給する第二のバイアス回路が形成されてい
る。The switching input terminal 106 inputs a signal for switching the ECL / CML output interface circuit 105 to either ECL or CML from the outside of the digital signal output circuit. Changeover switch circuit 1
Reference numeral 07 controls the supply / stop of the bias (current or voltage) to either the ECL differential amplifier 104 or the ECL / CML output interface circuit 105 according to the signal input from the switching input terminal 106. A first bias circuit that supplies a bias current to the ECL differential amplifier 104 is formed between the change-over switch circuit 107 and the ECL differential amplifier 104, and the ECL / CML output interface circuit 105 includes an ECL / CML. A second bias circuit that supplies a bias current to the CML differential output circuit in the output interface circuit 105 is formed.
【００１６】差動出力端子１０２は、ディジタル信号出
力回路の外部において負荷抵抗によりＶＣＣ−２Ｖまた
はＶＣＣに終端されている。The differential output terminal 102 is terminated to VCC-2V or VCC by a load resistance outside the digital signal output circuit.
【００１７】このディジタル信号出力回路は、信号の伝
送系に、差動増幅回路１０３、ＥＣＬ差動増幅器１０
４、ＥＣＬ／ＣＭＬ出力インタフェース回路１０５を通
る系と、差動増幅回路１０３、ＥＣＬ／ＣＭＬ出力イン
タフェース回路１０５を通る系との２つが存在する。This digital signal output circuit includes a differential amplifier circuit 103 and an ECL differential amplifier 10 in a signal transmission system.
4. There are two systems, a system passing through the ECL / CML output interface circuit 105 and a system passing through the differential amplifier circuit 103 and the ECL / CML output interface circuit 105.
【００１８】次に、図１のディジタル信号出力回路の動
作を説明する。Next, the operation of the digital signal output circuit of FIG. 1 will be described.
【００１９】ディジタル信号出力回路の外部からＥＣＬ
インタフェースを選択しているとき、（但し負荷抵抗は
５０ΩでＶＣＣ−２Ｖに接続）切替スイッチ回路１０７
からＥＣＬ差動増幅器１０４のみにバイアス電流が供給
される。差動入力端子１０１から入力された差動入力信
号は、差動増幅回路１０３、ＥＣＬ差動増幅器１０４、
ＥＣＬ／ＣＭＬ出力インタフェース回路１０５を通り、
差動出力端子１０２から出力される。一方、差動増幅回
路１０３からＥＣＬ／ＣＭＬ出力インタフェース回路１
０５に入力された差動入力信号は、ＥＣＬ／ＣＭＬ出力
インタフェース回路１０５にバイアス電圧が供給されて
いないため、差動出力端子１０２から出力されない。ECL from outside the digital signal output circuit
When the interface is selected (however, the load resistance is 50Ω and connected to VCC-2V), the changeover switch circuit 107
From, the bias current is supplied only to the ECL differential amplifier 104. The differential input signal input from the differential input terminal 101 receives the differential amplifier circuit 103, the ECL differential amplifier 104,
Through the ECL / CML output interface circuit 105,
It is output from the differential output terminal 102. On the other hand, from the differential amplifier circuit 103 to the ECL / CML output interface circuit 1
The differential input signal input to 05 is not output from the differential output terminal 102 because the bias voltage is not supplied to the ECL / CML output interface circuit 105.
【００２０】ディジタル信号出力回路の外部からＣＭＬ
インタフェースを選択しているとき、（但し、負荷抵抗
はＶＣＣに任意の値で接続）切替スイッチ回路１０７か
らＥＣＬ／ＣＭＬ出力インタフェース回路１０５のみに
バイアス電圧が供給される。ＥＣＬ差動増幅器１０４
は、バイアス電流が供給されないので動作を停止する。
このため、ＥＣＬ差動増幅器１０４からＥＣＬ／ＣＭＬ
出力インタフェース回路１０５への信号伝送が止まる。
差動入力端子１０１から入力された差動入力信号は、差
動増幅回路１０３、ＥＣＬ／ＣＭＬ出力インタフェース
回路１０５を通り、差動出力端子１０２から出力され
る。CML from outside the digital signal output circuit
When the interface is selected (however, the load resistance is connected to VCC with an arbitrary value), the changeover switch circuit 107 supplies the bias voltage only to the ECL / CML output interface circuit 105. ECL differential amplifier 104
Stops its operation because the bias current is not supplied.
Therefore, from the ECL differential amplifier 104 to the ECL / CML
The signal transmission to the output interface circuit 105 is stopped.
The differential input signal input from the differential input terminal 101 passes through the differential amplifier circuit 103 and the ECL / CML output interface circuit 105, and is output from the differential output terminal 102.
【００２１】次に、ＥＣＬ／ＣＭＬ出力インタフェース
回路１０５の詳細な回路構成を図２に示す。ＥＣＬ／Ｃ
ＭＬ出力インタフェース回路１０５は、ＥＣＬ差動増幅
器１０４からの差動出力信号を入力するための差動ＥＣ
Ｌ入力端子、差動増幅回路１０３からの差動出力信号を
入力するための差動ＣＭＬ入力端子、切替スイッチ回路
１０７からのバイアス電圧を入力するための入力基準電
圧端子、バイアス電流となる定電流源を構成するための
ＮＰＮトランジスタＴＲ１、ＣＭＬインタフェースが選
択されているときにスイッチング動作するＮＰＮトラン
ジスタＴＲ２及びＴＲ３、ＥＣＬインタフェースが選択
されているときに出力エミッタフォロアとして使用する
ＮＰＮトランジスタＴＲ４及びＴＲ５から構成されてい
る。Next, FIG. 2 shows a detailed circuit configuration of the ECL / CML output interface circuit 105. ECL / C
The ML output interface circuit 105 is a differential EC for inputting a differential output signal from the ECL differential amplifier 104.
L input terminal, differential CML input terminal for inputting a differential output signal from the differential amplifier circuit 103, input reference voltage terminal for inputting a bias voltage from the changeover switch circuit 107, and constant current serving as a bias current. A source NPN transistor TR1, a switching NPN transistor TR2 and TR3 when the CML interface is selected, and an NPN transistor TR4 and TR5 used as an output emitter follower when the ECL interface is selected. Has been done.
【００２２】ＮＰＮトランジスタＴＲ４及びＴＲ５は、
エミッタフォロア出力回路を構成するべく、コレクタ端
子が電源に接続され、ベース端子が差動入力端子に接続
されている。ＮＰＮトランジスタＴＲ２及びＴＲ３は、
ＣＭＬ差動出力回路を構成するべく、ベース端子が差動
入力端子に接続され、エミッタ端子がＮＰＮトランジス
タＴＲ１のコレクタ端子に接続されている。ＮＰＮトラ
ンジスタＴＲ１は、ベース端子が入力基準電圧端子に接
続され、エミッタ端子が接地されている。The NPN transistors TR4 and TR5 are
A collector terminal is connected to a power supply and a base terminal is connected to a differential input terminal to form an emitter follower output circuit. The NPN transistors TR2 and TR3 are
The base terminal is connected to the differential input terminal and the emitter terminal is connected to the collector terminal of the NPN transistor TR1 to form a CML differential output circuit. The base terminal of the NPN transistor TR1 is connected to the input reference voltage terminal, and the emitter terminal is grounded.
【００２３】ＮＰＮトランジスタＴＲ４及びＴＲ５のエ
ミッタ端子（エミッタフォロア出力回路のエミッタ出力
端子）と、ＰＮトランジスタＴＲ２及びＴＲ３のコレク
タ端子（ＣＭＬ差動出力回路のコレクタ出力端子）と
は、共通の差動出力端子に接続されている。The emitter terminals of the NPN transistors TR4 and TR5 (emitter output terminal of the emitter follower output circuit) and the collector terminals of the PN transistors TR2 and TR3 (collector output terminal of the CML differential output circuit) have a common differential output. It is connected to the terminal.
【００２４】次に、ＥＣＬ／ＣＭＬ出力インタフェース
回路１０５の動作を説明する。Next, the operation of the ECL / CML output interface circuit 105 will be described.
【００２５】切替入力端子１０６より出力インタフェー
スにＥＣＬを選択した場合、ＥＣＬ／ＣＭＬ出力インタ
フェース回路１０５へのバイアス電圧の供給が停止され
るので、ＮＰＮトランジスタＴＲ１にはバイアス電流が
流れず、ＮＰＮトランジスタＴＲ２及びＴＲ３から入力
された信号は差動出力端子１０２から出力されない。一
方、差動入力端子１０１から入力された差動入力信号
は、ＥＣＬ差動増幅器１０４、ＮＰＮトランジスタＴＲ
４及びＴＲ５を経て差動出力端子１０２から出力され
る。よって、ディジタル信号出力回路は、ＥＣＬインタ
フェースのみを持つ回路と同じように動作する。When ECL is selected as the output interface from the switching input terminal 106, the supply of the bias voltage to the ECL / CML output interface circuit 105 is stopped, so that the bias current does not flow in the NPN transistor TR1 and the NPN transistor TR2. The signals input from TR3 and TR3 are not output from the differential output terminal 102. On the other hand, the differential input signal input from the differential input terminal 101 is the ECL differential amplifier 104 and the NPN transistor TR.
It is output from the differential output terminal 102 via 4 and TR5. Therefore, the digital signal output circuit operates in the same manner as a circuit having only the ECL interface.
【００２６】切替入力端子１０６より出力インタフェー
スにＣＭＬを選択した場合、ＥＣＬ／ＣＭＬ出力インタ
フェース回路１０５の入力基準電圧端子にバイアス電圧
が供給され、ＮＰＮトランジスタＴＲ１が定電流源とし
て動作し、差動入力端子１０１から入力された差動入力
信号は、差動ＣＭＬ入力端子からＮＰＮトランジスタＴ
Ｒ２及びＴＲ３を通り、差動出力端子１０２から出力さ
れる。ＣＭＬを選択した場合、差動ＥＣＬ入力端子への
信号入力がないため、この系から信号は出力されない。
よって、ディジタル信号出力回路は、ＣＭＬインタフェ
ースのみを持つ回路と同じように動作する。出力信号
は、ＥＣＬの場合と同じ差動出力端子から出力される。When CML is selected as the output interface from the switching input terminal 106, a bias voltage is supplied to the input reference voltage terminal of the ECL / CML output interface circuit 105, the NPN transistor TR1 operates as a constant current source, and differential input The differential input signal input from the terminal 101 is transferred from the differential CML input terminal to the NPN transistor T.
The signal is output from the differential output terminal 102 through R2 and TR3. When CML is selected, no signal is output from this system because there is no signal input to the differential ECL input terminals.
Therefore, the digital signal output circuit operates in the same manner as a circuit having only the CML interface. The output signal is output from the same differential output terminal as in the case of ECL.
【００２７】本発明のディジタル信号出力回路は、ＥＣ
Ｌ差動増幅器の出力に接続されたエミッタフォロア出力
回路のエミッタ出力端子とＣＭＬ差動出力回路のコレク
タ出力端子とを共通の差動出力端子に接続したので、従
来のＥＣＬインタフェースやＣＭＬインタフェースに使
われていたトランジスタと同じ個数のトランジスタで構
成することができる。また、差動出力端子が共通なの
で、出力端子数が増加しない。The digital signal output circuit of the present invention is an EC
Since the emitter output terminal of the emitter follower output circuit connected to the output of the L differential amplifier and the collector output terminal of the CML differential output circuit are connected to the common differential output terminal, it is used for the conventional ECL interface or CML interface. It can be composed of the same number of transistors as the existing transistors. Moreover, since the differential output terminals are common, the number of output terminals does not increase.
【００２８】[0028]
【発明の効果】本発明は次の如き優れた効果を発揮す
る。The present invention exhibits the following excellent effects.
【００２９】（１）出力回路にＥＣＬとＣＭＬとの２つ
の出力インタフェースを備えるため、部品数の削減、高
密度実装ができる。(1) Since the output circuit has two output interfaces of ECL and CML, the number of parts can be reduced and high-density mounting can be achieved.
【００３０】（２）ディジタル信号出力回路をＩＣ化す
る場合、ＩＣチップサイズを小さくし、ＩＣのコストを
低くすることができる。(2) When the digital signal output circuit is integrated into an IC, the IC chip size can be reduced and the cost of the IC can be reduced.
【図１】本発明の一実施形態を示すディジタル信号出力
回路のブロック構成図である。FIG. 1 is a block configuration diagram of a digital signal output circuit showing an embodiment of the present invention.
【図２】本発明に用いるＥＣＬ／ＣＭＬ出力インタフェ
ース回路の回路構成図である。FIG. 2 is a circuit configuration diagram of an ECL / CML output interface circuit used in the present invention.
【図３】従来のＥＣＬインタフェースを持つディジタル
信号出力回路のブロック構成図である。FIG. 3 is a block diagram of a digital signal output circuit having a conventional ECL interface.
【図４】出力エミッタフォロア回路の回路構成図であ
る。FIG. 4 is a circuit configuration diagram of an output emitter follower circuit.
【図５】従来のＣＭＬインタフェースを持つディジタル
信号出力回路のブロック構成図である。FIG. 5 is a block diagram of a digital signal output circuit having a conventional CML interface.
【図６】ＣＭＬ出力インタフェース回路の回路構成図で
ある。FIG. 6 is a circuit configuration diagram of a CML output interface circuit.
１０１ 差動入力端子 １０２ 差動出力端子 １０３ 差動増幅回路 １０４ ＥＣＬ差動増幅器 １０５ ＥＣＬ／ＣＭＬ出力インタフェース回路 １０７ 切替スイッチ回路 101 differential input terminal 102 Differential output terminal 103 Differential amplifier circuit 104 ECL differential amplifier 105 ECL / CML output interface circuit 107 Changeover switch circuit
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Claims (2)
mitter Coupled Logic) 差動増幅器の出力に接続された
エミッタフォロア出力回路のエミッタ出力端子と、前記
差動入力信号により駆動されるＣＭＬ(Current Mode Lo
gic)差動出力回路のコレクタ出力端子とを共通の端子に
接続し、この共通端子から信号出力することを特徴とす
るディジタル信号出力回路。1. An ECL (E driven by a differential input signal
Mitter Coupled Logic) An emitter output terminal of an emitter follower output circuit connected to the output of a differential amplifier, and a CML (Current Mode Lo) driven by the differential input signal.
gic) A digital signal output circuit characterized in that a collector output terminal of a differential output circuit is connected to a common terminal and a signal is output from this common terminal.
供給する第一のバイアス回路と、前記ＣＭＬ差動出力回
路にバイアス電流を供給する第二のバイアス回路とを有
し、これら２つのバイアス回路のどちらか一方のみがバ
イアス電流を供給することを特徴とする請求項１記載の
ディジタル信号出力回路。2. A first bias circuit that supplies a bias current to the ECL differential amplifier and a second bias circuit that supplies a bias current to the CML differential output circuit, and these two bias circuits are provided. 2. The digital signal output circuit according to claim 1, wherein only one of the two supplies a bias current.
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