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JP2003258248A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Publication number
JP2003258248A
JP2003258248A JP2002058852A JP2002058852A JP2003258248A JP 2003258248 A JP2003258248 A JP 2003258248A JP 2002058852 A JP2002058852 A JP 2002058852A JP 2002058852 A JP2002058852 A JP 2002058852A JP 2003258248 A JP2003258248 A JP 2003258248A
Authority
JP
Japan
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manufacturing
semiconductor device
gate electrode
dummy sidewall
dummy
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002058852A
Other languages
English (en)
Inventor
Kohei Sugihara
浩平 杉原
Hirokazu Sayama
弘和 佐山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2002058852A priority Critical patent/JP2003258248A/ja
Priority to TW091118969A priority patent/TW557513B/zh
Priority to US10/243,742 priority patent/US7015107B2/en
Priority to KR1020020070632A priority patent/KR20030072197A/ko
Publication of JP2003258248A publication Critical patent/JP2003258248A/ja
Pending legal-status Critical Current

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    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
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    • H10D30/022—Manufacture or treatment of FETs having insulated gates [IGFET] having lightly-doped source or drain extensions selectively formed at the sides of the gates
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    • H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Abstract

(57)【要約】 【課題】 ゲート電極とソースドレイン領域の表面荒れ
を防止する。 【解決手段】 一旦ダミーサイドウォール２２を形成
し、ソースドレイン領域２３を形成した後、ダミーサイ
ドウォール２２を除去してソースドレイン領域２３を拡
張する場合に、ゲート電極２１やソースドレイン領域２
３の主面に保護酸化膜３８を形成してからダミーサイド
ウォール２２を除去する。従来のようなゲート電極の上
面と不純物領域のダミーサイドウォール除去に伴う表面
荒れを効率よく防止することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ＭＩＳ（Metal-
Insulator-Semiconductor）構造を有する半導体装置の
製造方法に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴにおいて、短チャネル特性
と駆動能力を両方向上させることは、微細化に伴います
ます困難になっている。これを打破する方法として、こ
れまでリプレースサイドウォール法が提案されている
（例えば特開２０００−１６８３２３公報）。リプレー
スサイドウォール法は、ディープソースドレイン（deep
S/D）の注入と活性化アニールの後にサイドウォールを
除去し、エクステンションの注入とエクステンション用
の活性化アニールを行う方法である。この手法の目的
は、従来のプロセスでディープソースドレインの活性化
などに必要な熱がエクステンションにも加わる問題を解
決し、浅接合と低寄生抵抗の両方を満足させることにあ
る。
【０００３】リプレースサイドウォールプロセスにおい
て、サイドウォールはＳｉＮ／ＳｉＯ2積層構造が本来
好ましい。なぜならば、ＳｉＯ2単層構造の場合、サイ
ドウォールの除去に際して分離酸化膜もエッチングされ
るため、分離領域が大幅に後退し接合リーク特性の劣化
が懸念されるからである。一方、ＳｉＮ／ＳｉＯ2積層
構造の場合、サイドウォールＳｉＯ2は単一の場合より
薄膜である。また、ゲートエッジもエッチングされる。
【０００４】図３５〜図４１は、従来のＭＯＳＦＥＴの
作成工程を順に追って示した模式図である。
【０００５】＜素子分離工程＞図３５は素子分離工程が
完了した状態の断面を示す図である。半導体基板１の主
面には、素子分離を行う分離酸化膜２が形成される。分
離酸化膜２は半導体基板１を素子領域へと区分する。分
離酸化膜２はトレンチ分離を採用してもよい。図３５に
示された構造に対して不純物の注入を行って、ウェルや
チャネルを形成する。但し、このリプレースサイドウォ
ールプロセスはウェルやチャネルに直接関係しないの
で、図示を省略する。
【０００６】＜ゲート絶縁膜工程＞次に、半導体基板１
上の素子領域においてゲート酸化を行う。
【０００７】＜ゲート電極積層工程＞さらに、ゲート酸
化した膜の上面にポリシリコン層を形成する。
【０００８】＜ゲート電極形成工程＞続いて、ポリシリ
コン層の上面の所定の領域にレジストを塗布し、ゲート
電極のマスクパターンを転写、現像する。そしてポリシ
リコン及び酸化膜のエッチング（ゲートエッチングと称
する）を行って、図３６のようなゲート電極３を形成す
る。ゲート電極３は、ゲート絶縁膜４とポリシリコン層
５とで形成されている。
【０００９】＜ダミーサイドウォール工程＞続いて、図
３７のようなダミーの（最終的には除去される）サイド
ウォール６を形成する。ここでは、まず酸化膜７をゲー
ト電極３及び半導体基板１の全面に積層した後、窒化膜
８を全面に積層してエッチバックを行い、積層構造のダ
ミーサイドウォール６を形成する。
【００１０】＜ソースドレイン形成工程＞イオン注入を
行ってソースドレイン領域９（図３８）を形成する。こ
の処理はＮＭＯＳ用の構造及びＰＭＯＳ用の構造のそれ
ぞれに対して別個に、例えばレジストで一方を覆うこと
により行われる。続いて熱処理を行い、注入された不純
物を活性化させる。
【００１１】＜ダミーサイドウォール加工工程＞次に、
図３７及び図３８に示したダミーサイドウォール６の窒
化膜８をリン酸によりエッチングし、この窒化膜を完全
に除去する（図３９）。この後、ダミーサイドウォール
６の酸化膜７を除去することもあり、またゲートエッジ
でのゲート絶縁膜の保護のために再び酸化を行う（ゲー
ト再酸化と称す）こともある。
【００１２】＜ソースドレイン・エクステンション工程
＞図３９に示された構造においてソースドレイン・エク
ステンション領域を形成する（図４０）。この処理はＮ
ＭＯＳ用の構造及びＰＭＯＳ用の構造のそれぞれに対し
て別個に、例えばレジストで一方を覆うことにより行わ
れる。続いて熱処理を行い、注入された不純物を活性化
させる。
【００１３】＜サイドウォール工程＞続いて、図４１の
ようにサイドウォール１１を形成する。例えば、窒化膜
１８を全面に積層した後、エッチングを行ってサイドウ
ォール１１を形成する。
【００１４】＜シリサイド工程＞しかる後、コバルトや
チタンなどの金属を蒸着し、ソースドレイン領域やゲー
ト電極の上面にシリサイド層を形成する。
【００１５】＜層間膜工程＞以降は層間膜、配線等、通
常の半導体集積回路の製造方法に従って形成する。
【００１６】
【発明が解決しようとする課題】サイドウォールがＳｉ
Ｎ／ＳｉＯ2積層構造である場合、Ｓｉが露出したソー
スドレインやゲートの表面が荒れるという別の問題が生
じる。図３９〜図４１においてこの表面の荒れを三角形
で模式的に示している。これは、ＳｉＮ膜の除去には一
般的にリン酸によるウエットエッチが用いられるが、リ
ン酸が（特に不純物ドープされた）Ｓｉ膜もエッチング
してしまうからである。
【００１７】この表面荒れにより、ＣｏＳｉ、ＴｉＳｉ
などのシリサイドが正常に形成されず、接合リーク電流
が異常に増加する要因となりうる。さらに、ＣｏＳｉ、
ＴｉＳｉなどのシリサイドが正常に形成されない場合、
ゲート中にピンホールが形成されれば、シリサイドが形
成されずに残されたＣｏ、Ｔｉなどがゲート絶縁膜に到
達し、ゲート酸化膜の信頼性を劣化させることにつなが
る。
【００１８】そこで、この発明の課題は、リプレースサ
イドウォールプロセスの本来の利点を損なわずに、保護
酸化膜を形成することにより、リン酸による半導体基板
やゲート電極の表面荒れを抑制し、接合リーク電流の抑
制（低消費電力）とゲート酸化膜の信頼性の向上（高信
頼性）を実現し得る半導体装置の製造方法を提供するこ
とにある。
【００１９】
【課題を解決するための手段】上記課題を解決すべく、
請求項１に記載の発明は、半導体基板の主面上に設けら
れたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半
導体基板上に設けられたゲート電極とを形成するゲート
電極形成工程と、前記ゲート電極及び前記ゲート絶縁膜
の側面と、前記側面から前記ゲート電極の側方へと広が
る前記主面の一定領域とを覆うダミーサイドウォールを
形成するダミーサイドウォール工程と、前記ダミーサイ
ドウォール及び前記ゲート電極をマスクとして前記主面
に対して不純物を導入して不純物領域を形成する不純物
領域形成工程と、前記不純物領域形成工程の前後いずれ
かにおいて、前記ダミーサイドウォールをマスクとして
前記ゲート電極と前記主面の上面に保護酸化膜を形成す
る保護酸化工程と、前記保護酸化工程の後に、前記ダミ
ーサイドウォールの厚さを減少させるダミーサイドウォ
ール加工工程と、前記ダミーサイドウォール加工工程で
残されたダミーサイドウォール及び前記ゲート電極をマ
スクとして、前記不純物領域を前記ゲート絶縁膜の下側
の一部に潜り込むよう拡張する不純物領域拡張工程とを
備える。
【００２０】請求項２に記載の発明は、請求項１に記載
の半導体装置の製造方法であって、前記保護酸化工程
が、前記ダミーサイドウォール工程の後で前記不純物領
域形成工程の前に実行される。
【００２１】請求項３に記載の発明は、請求項１に記載
の半導体装置の製造方法であって、前記ダミーサイドウ
ォール工程の後で前記保護酸化工程の前に、前記ダミー
サイドウォールをマスクとして前記ゲート電極及び前記
主面の上面に不純物を注入し酸化促進を行う酸化促進工
程をさらに備える。
【００２２】請求項４に記載の発明は、請求項１に記載
の半導体装置の製造方法であって、前記ダミーサイドウ
ォール工程の後で前記保護酸化工程の前に、前記ダミー
サイドウォール及び前記ゲート電極をマスクとして、前
記主面をエピタキシャル成長させてせり上げるせり上げ
工程をさらに備え、前記保護酸化工程が、前記せり上げ
工程後の構造に対し、前記ダミーサイドウォールをマス
クとして保護酸化膜を形成する。
【００２３】請求項５に記載の発明は、請求項１に記載
の半導体装置の製造方法であって、前記ダミーサイドウ
ォール工程において、前記ダミーサイドウォールが、前
記ゲート電極及び前記ゲート絶縁膜の側面と、前記側面
から前記ゲート電極の側方へと広がる前記主面の一定領
域とを覆う一定厚さの酸化膜と、当該酸化膜を覆う窒化
膜とを積層して形成され、前記ダミーサイドウォール加
工工程において、前記窒化膜のみが除去されて前記ダミ
ーサイドウォールの厚さを減少させる。
【００２４】請求項６に記載の発明は、請求項１に記載
の半導体装置の製造方法であって、前記保護酸化工程で
前記保護酸化膜を形成する際に加わる熱を利用してアニ
ーリングする。
【００２５】請求項７に記載の発明は、請求項１に記載
の半導体装置の製造方法であって、前記不純物領域拡張
工程が、前記不純物領域に不純物を注入する工程と、当
該不純物を注入した直後に急速熱アニーリングまたは縦
型拡散炉によるアニーリングを行う工程とを備える。
【００２６】請求項８に記載の発明は、請求項１に記載
の半導体装置の製造方法であって、前記不純物領域拡張
工程が、前記不純物領域に不純物を注入する工程と、シ
リサイド形成のためのアニーリングを行う工程とを備え
る。
【００２７】請求項９に記載の発明は、請求項１に記載
の半導体装置の製造方法であって、前記不純物領域拡張
工程が、前記不純物領域の固相拡散を行う工程を備え
る。
【００２８】請求項１０に記載の発明は、請求項１に記
載の半導体装置の製造方法であって、前記不純物領域形
成工程が、前記ダミーサイドウォール及び前記ゲート電
極をマスクとして前記主面に対して前記不純物を導入す
る工程と、当該不純物を注入した直後にアニーリングを
行う工程とを備える。
【００２９】
【発明の実施の形態】｛実施の形態１｝図１〜図８はこ
の発明の実施の形態１に係る半導体装置の製造方法につ
いて作成工程を順に追って示した模式図である。この半
導体装置の製造方法は、図１〜図８の如く、ゲート電極
２１、ダミーサイドウォール２２及びソースドレイン領
域（不純物領域）２３を形成した後、ゲート電極２１と
ソースドレイン領域２３について保護用の酸化を行って
から、ダミーサイドウォールの材料である窒化膜を除去
することで、ゲート電極２１とソースドレイン領域２３
の表面荒れを防止する。以下、具体的な製造方法につい
て説明する。
【００３０】＜素子分離工程＞図１は素子分離工程が完
了した状態の断面を示す図である。半導体基板３１の主
面には、素子分離を行う分離酸化膜３２が形成される。
分離酸化膜３２は半導体基板３１を素子領域へと区分す
る。分離酸化膜３２はトレンチ分離を採用してもよい。
図１に示された構造に対して不純物の注入を行って、ウ
ェルやチャネルを形成する。但し、この発明はウェルや
チャネルに関係しないので、図示を省略する。
【００３１】＜ゲート絶縁膜工程＞次に、半導体基板３
１の素子領域の主面に、０．５〜９ｎｍの膜厚の酸化膜
であるゲート絶縁膜３３を形成する。ここで、酸化膜の
代わりに酸窒化膜やその他の高誘電率の材料を用いても
良い。また、ゲート電圧の耐圧に応じてゲート絶縁膜３
３の酸化膜換算の実効膜厚を変えても良い。
【００３２】＜ゲート電極積層工程＞さらに、ゲート絶
縁膜３３上にポリシリコン層３４を形成する。ここで、
ポリシリコン層３４の膜厚は一例として５０〜２００ｎ
ｍである。尚、ポリシリコン層３４の代わりにポリシリ
コンゲルマニウム若しくはポリシリコンゲルマニウムと
ポリシリコンの積層構造でも良い。また、ポリシリコン
層３４は予めリンがドーピングされているドープトポリ
シリコンを使用してもよいし、ノンドープポリシリコン
を積層した後ＮＭＯＳトランジスタを形成する場合には
リンを、ＰＭＯＳトランジスタを形成する場合にはボロ
ンを、それぞれイオン注入しても良いし、これらの注入
を行わなくても良い。注入の際、注入を行わない部分は
フォトレジストでマスクしておき、注入が終了した後、
レジストを除去する。また注入された不純物濃度の一例
としては１×１０19〜１×１０21ｃｍ-3である。
【００３３】＜ゲート電極形成工程＞続いて、レジスト
を塗布し、ゲート電極２１のマスクパターンを転写、現
像する。そして残置したレジストをマスクとしてポリシ
リコンの異方性エッチングを行い、図２に示すようなゲ
ート電極２１を形成する。ここで、典型的なゲート長Ｌ
は０．０１５〜０．１０μｍである。
【００３４】＜ダミーサイドウォール工程＞ここで、ゲ
ート電極２１の表面及び露出している半導体基板３１の
表面の全面に酸化膜３６を積層した後、続いて窒化膜３
７を全面に積層し、全面エッチバックを行う。この結
果、図３の如く、ゲート電極２１及びゲート絶縁膜３３
の側面と、この側面からゲート電極２１の側方へと広が
る半導体基板３１の主面の一定領域とを覆うダミーサイ
ドウォール２２が形成される。例えば、酸化膜３６は１
〜３０ｎｍの膜厚であり、窒化膜３７は２０〜１００ｎ
ｍの膜厚である。これにより、ダミーサイドウォール２
２を形成する。
【００３５】＜ソースドレイン形成工程（不純物領域形
成工程）＞イオン注入を行って、図４のようにソースド
レイン領域（不純物領域）２３を形成する。この処理は
ＮＭＯＳ用の構造及びＰＭＯＳ用の構造のそれぞれに対
して別個に、例えばレジストで一方を覆うことにより行
われる。
【００３６】注入は例えばＮＭＯＳトランジスタを形成
する場合には砒素を１０〜１００ｋｅＶの注入エネルギ
ーで且つ１×１０15ｃｍ-2〜５×１０16ｃｍ-2の濃度
で、ＰＭＯＳトランジスタを形成する場合にはボロン
（Ｂ）を１〜１０ｋｅＶの注入エネルギーで且つ１×１
０15ｃｍ-2〜５×１０16ｃｍ-2の濃度で注入すればよ
い。また、ＰＭＯＳトランジスタを形成する場合にはＢ
Ｆ2を５〜５０ｋｅＶの注入エネルギーで且つ１×１０
15ｃｍ-2〜５×１０16ｃｍ-2の濃度で注入しても良い。
【００３７】ここで、続いて熱処理を行い、注入された
不純物を活性化させる（アニール工程）。この場合、不
純物を注入した直後に急速熱アニーリングまたは縦型拡
散炉によるアニーリングを行う。あるいは、ここで行わ
なくても、後続する保護酸化膜３８（図５参照）の形成
時に加わる熱を利用しても良い。例えば、熱処理は温度
８００〜１１００℃、最高温に保つ時間は０ｓｅｃから
３０ｓｅｃで行えばよい。当該時間が０秒であっても熱
処理には昇温、降温のための時間が生じ、熱処理は行え
る。
【００３８】＜保護酸化工程＞次に、熱酸化を行うこと
により、ゲート電極２１の上面とソースドレイン領域２
３の表面に保護酸化膜３８を形成する（図５）。この熱
酸化の処理においては、ダミーサイドウォール２２がマ
スクとなる。ダミーサイドウォール２２の表面に露呈す
る窒化膜３７も厳密には僅かに酸化されるが、ゲート電
極２１の上面とソースドレイン領域２３の表面に比べて
無視できる程度にしか酸化が行われない。このため、こ
の熱酸化の処理においては、窒化膜３７上にはほぼ酸化
膜が形成されず、殆どゲート電極２１の上面とソースド
レイン領域２３の表面にのみ保護酸化膜３８が形成され
ることになる。ここで、熱酸化の条件として、例えば、
ドライ酸化、８００〜１０００℃、１０〜６０分の条件
を採用し、１〜１０ｎｍの保護酸化膜３８を形成すれば
良い。また、熱酸化の代わりに、ランプ酸化、８５０〜
１１００℃、１０〜６０秒の条件を採用しても良い。
【００３９】＜ダミーサイドウォール加工工程＞次に、
ダミーサイドウォール２２の窒化膜３７をリン酸により
エッチングし、この窒化膜３７を完全に除去する（図
６）。これにより、ダミーサイドウォール２２が形成さ
れていた領域、即ち、ゲート電極２１及びゲート絶縁膜
３３の側面と、この側面からゲート電極２１の側方へと
広がる半導体基板３１の主面の一定領域においては、図
６に示したように図示Ｌ字形の酸化膜３６が残置される
ことになり、ゲート電極２１及びゲート絶縁膜３３の側
面及び半導体基板３１の主面の一部は、酸化膜３６の厚
み分だけ被覆され、ダミーサイドウォール２２の窒化膜
３７を含めて被覆されていた図５の状態よりも、被覆厚
みが減少することになる。このエッチング処理は、例え
ば１５０〜１９０℃、１分〜２０分の条件で行えばよ
い。
【００４０】この後、酸化膜３６を除去しても良い。酸
化膜３６の除去は、例えば、ＨＮａＦ：ＨＦ＝１００：
１のバッファードフッ酸を用いたエッチング（１００：
１フッ酸エッチングと称す）を１０〜１２０秒行えばよ
い。
【００４１】さらに、ゲートエッジのゲート絶縁膜を保
護するためにゲート再酸化を行っても良い。再酸化の条
件は、例えば、ランプ酸化、８５０〜１１００℃、１０
〜６０秒の条件を採用する。あるいは、ＩＳＳＧ（In-S
itu Steam Generation）酸化で、８５０〜１１００℃、
１０〜６０秒の条件を採用してもよい。
【００４２】＜ソースドレイン・エクステンション工程
（不純物領域拡張工程）＞次に、図７の如く、イオン注
入を行って、ゲート絶縁膜３３の下側の一部に潜り込む
ように、ソースドレイン・エクステンション領域３９を
形成する。これにより、ソースドレインとして機能する
領域がソースドレイン領域２３からソースドレイン・エ
クステンション領域３９に拡張される。この処理はＮＭ
ＯＳ用の構造及びＰＭＯＳ用の構造のそれぞれに対して
別個に、例えばレジストで一方を覆うことにより行われ
る。この際、注入を行わない部分はフォトレジストでマ
スクしておく。例えば、ＮＭＯＳトランジスタを形成す
る場合には砒素を０．１〜１０ｋｅＶの加速エネルギー
で且つ１×１０14ｃｍ-2〜１×１０16ｃｍ-2の濃度、Ｐ
ＭＯＳトランジスタを形成する場合にはボロン（Ｂ）を
０．１〜８ｋｅＶの加速エネルギーで且つ１×１０14ｃ
ｍ-2〜１×１０16ｃｍ-2の濃度で注入すればよい。ま
た、ＰＭＯＳに対してはＢＦ2を１〜３０ｋｅＶの加速
エネルギーで且つ１×１０14ｃｍ-2〜１×１０16ｃｍ-2
の濃度で注入しても良い。
【００４３】さらに、ポケット注入を行っても良い。こ
の場合、例えば、ＮＭＯＳではボロンを３ｋｅＶ〜１５
ｋｅＶの加速エネルギーで且つ１×１０13ｃｍ-2〜５×
１０ 13ｃｍ-2の濃度でイオン注入する一方、ＰＭＯＳで
は砒素（Ａｓ）を４０ｋｅＶ〜１４０ｋｅＶの加速エネ
ルギーで且つ１×１０12ｃｍ-2〜１×１０14ｃｍ-2の濃
度でイオン注入する。また、リン（Ｐ）を注入エネルギ
ー２０ｋｅＶ〜７０ｋｅＶで１×１０12ｃｍ-2〜１×１
０13ｃｍ-2としても良いし、これらの混合注入でも良
い。
【００４４】＜サイドウォール工程＞続いて、図８の如
く、酸化膜３６の側面方向に窒化膜を形成して、前述の
ダミーサイドウォール２２と同様の形状のサイドウォー
ル４０を形成する。この場合、例えば、窒化膜を全面に
積層した後、エッチバックを行うことで、サイドウォー
ル４０を形成できる。膜は酸化膜でも良いし、酸化膜と
窒化膜の積層構造でも良い。代表的なサイドウォール４
０の幅（主面に平行な方向の寸法）は３０〜１００ｎｍ
である。
【００４５】＜ソースドレイン・エクステンション活性
化アニール工程＞しかる後、ソースドレイン・エクステ
ンション領域３９を形成するために、熱処理によりイオ
ン注入により導入した不純物を活性化させる。例えば、
温度７００〜１０７５℃、０ｓｅｃ〜３０ｓｅｃの処理
時間でＲＴＡ（Rapid Thermal Annealing：急速熱アニ
ーリング）により行えばよい。あるいは、温度４００〜
６００℃、１〜１０時間の処理時間で縦型拡散炉で行え
ばよい。あるいはソースドレイン・エクステンション領
域３９の活性化を後述のシリサイド化でのアニールで兼
用しても良い。
【００４６】あるいは、ソースドレイン・エクステンシ
ョン領域３９の形成として、固相拡散を応用しても良
い。その場合、＜ソースドレイン・エクステンション工
程（不純物領域拡張工程）＞、＜サイドウォール工程＞
及び＜ソースドレイン・エクステンション活性化アニー
ル工程＞を次のように修正する（図示省略）。
【００４７】まず、全面にリン濃度１〜２０％持つＰＳ
Ｇ（phospho-silicate glass）膜を数１０〜１００ｎｍ
ほど積層した後、リソグラフィーとウエットエッチング
等によりＰＭＯＳ領域のＰＳＧ膜を除去する。
【００４８】次に、ボロンを１〜２０％含むＢＳＧ（bo
ron-silicate glass）膜を数１０〜１００ｎｍほど全面
に積層し、リソグラフィーとウエットエッチングにより
ＮＭＯＳ領域のＰＳＧ膜上に積層されていたＢＳＧ膜を
除去する。ここで、ＮＭＯＳ領域のＰＳＧ膜とＰＭＯＳ
領域のＢＳＧ膜の厚さをそろえておくことにより、サイ
ドウォール４０に加工した時に幅（主面に平行な方向の
寸法）を等しくすることができる。そして、ＲＴＡなど
の熱処理を行うことによりＰＳＧ膜中のリンはシリコン
の半導体基板３１中に固相拡散して浅いｎエクステンシ
ョンを形成し、同様にＢＳＧ膜中のボロンは浅いｐエク
ステンションを形成する。
【００４９】＜シリサイド工程＞そして、コバルトなど
の金属を蒸着し、ソースドレイン領域２３上にシリサイ
ド層を形成する。
【００５０】＜層間膜工程＞以降は、層間膜、配線等、
通常の半導体集積回路の製造方法に従って形成する。
【００５１】以上のように、ゲート電極２１の上面とソ
ースドレイン領域２３の表面に保護酸化膜３８を形成す
るので、ダミーサイドウォール加工工程において、従来
のようなゲート電極２１の上面とソースドレイン領域２
３のリン酸による表面荒れを効率よく防止することがで
きる。したがって、本来のリプレースサイドウォールプ
ロセスの利点（ショートチャネル効果の抑制、駆動能力
の向上）を維持したまま、リン酸による半導体基板３１
やゲート電極２１の表面荒れを抑制することにより、接
合リーク電流の抑制（低消費電力）とゲート絶縁膜３３
の信頼性の向上（高信頼性）を実現できる。
【００５２】｛実施の形態２｝図９〜図１６はこの発明
の実施の形態２に係る半導体装置の製造方法について作
成工程を順に追って示した模式図である。なお、図９〜
図１６では実施の形態１と同様の機能を有する要素につ
いては同一符号を付している。この実施の形態の半導体
装置の製造方法は、図９〜図１６の如く、実施の形態１
に比べて、＜ソースドレイン形成工程（不純物領域形成
工程）＞と＜保護酸化工程＞の実行順序を変更してい
る。
【００５３】＜素子分離工程＞図９は素子分離工程が完
了した状態の断面を示す図である。実施の形態１と同様
に、半導体基板３１の主面には、素子分離を行う分離酸
化膜３２が形成される。分離酸化膜３２は半導体基板３
１を素子領域へと区分する。
【００５４】＜ゲート絶縁膜工程＞次に、実施の形態１
と同様に、半導体基板３１の素子領域の主面に、０．５
〜９ｎｍの膜厚のゲート絶縁膜３３（図１０参照）を形
成する。
【００５５】＜ゲート電極積層工程＞さらに、実施の形
態１と同様に、ゲート絶縁膜３３上にポリシリコン層３
４（図１０参照）を形成する。
【００５６】＜ゲート電極形成工程＞続いて、実施の形
態１と同様に、レジストを塗布し、ゲート電極２１のマ
スクパターンを転写、現像する。そして残置したレジス
トをマスクとしてポリシリコンの異方性エッチングを行
い、図１０のようなゲート電極２１を形成する。
【００５７】＜ダミーサイドウォール工程＞ここで、実
施の形態１と同様に、図１１のようなダミーサイドウォ
ール２２を形成する。
【００５８】＜保護酸化工程＞次に、熱酸化を行うこと
により、図１２の如く、窒化膜３７上にはほとんど酸化
膜を形成せずに、半導体基板３１やゲート電極２１の上
面等に保護酸化膜３８を形成する。ここで、熱酸化の条
件として、例えば、ドライ酸化、８００〜１０００℃、
１０〜６００分の条件を採用し、１〜１０ｎｍの保護酸
化膜３８を形成すれば良い。また、熱酸化の代わりに、
ランプ酸化、８５０〜１１００℃、１０〜６０秒の条件
を採用しても良い。
【００５９】＜ソースドレイン形成工程（不純物領域形
成工程）＞イオン注入を行って、図１３のようにソース
ドレイン領域（不純物領域）２３を形成する。この処理
はＮＭＯＳ用の構造及びＰＭＯＳ用の構造のそれぞれに
対して別個に、例えばレジストで一方を覆うことにより
行われる。
【００６０】注入は例えばＮＭＯＳトランジスタを形成
する場合には砒素を１０〜１００ｋｅＶの注入エネルギ
ーで且つ１×１０15ｃｍ-2〜５×１０16ｃｍ-2の濃度
で、ＰＭＯＳトランジスタを形成する場合にはボロン
（Ｂ）を１〜１０ｋｅＶの注入エネルギーで且つ１×１
０15ｃｍ-2〜５×１０16ｃｍ-2の濃度で注入すればよ
い。また、ＰＭＯＳトランジスタを形成する場合にはＢ
Ｆ2を５〜５０ｋｅＶの注入エネルギーで且つ１×１０
15ｃｍ-2〜５×１０16ｃｍ-2の濃度で注入しても良い。
【００６１】続いて、熱処理を行い注入された不純物を
活性化させる。この場合、不純物を注入した直後に急速
熱アニーリングまたは縦型拡散炉によるアニーリングを
行う。例えば、熱処理は温度８００〜１１００℃、最高
温に保つ時間は０ｓｅｃから３０ｓｅｃで行えばよい。
当該時間が０秒であっても熱処理には昇温、降温のため
の時間が生じ、熱処理は行える。
【００６２】＜ダミーサイドウォール加工工程＞次に、
実施の形態１と同様に、ダミーサイドウォール２２の窒
化膜３７をリン酸によりエッチングし、この窒化膜３７
を図１４のように完全に除去する。これにより、ダミー
サイドウォール２２が形成されていた領域、即ち、ゲー
ト電極２１及びゲート絶縁膜３３の側面と、この側面か
らゲート電極２１の側方へと広がる半導体基板３１の主
面の一定領域においては、図１４に示したように図示Ｌ
字形の酸化膜３６が残置されることになり、ゲート電極
２１及びゲート絶縁膜３３の側面及び半導体基板３１の
主面の一部は、酸化膜３６の厚み分だけ被覆され、ダミ
ーサイドウォール２２の窒化膜３７を含めて被覆されて
いた図１３の状態よりも、被覆厚みが減少することにな
る。
【００６３】＜ソースドレイン・エクステンション工程
（不純物領域拡張工程）＞次に、実施の形態１と同様
に、図１５の如く、イオン注入を行って、ゲート絶縁膜
３３の下側の一部に潜り込むように、ソースドレイン・
エクステンション領域３９を形成する。
【００６４】＜サイドウォール工程＞実施の形態１と同
様に、続いて酸化膜３６の側面方向に窒化膜を形成し
て、前述のダミーサイドウォール２２と同様のサイドウ
ォール４０を形成する（図１６）。
【００６５】＜ソースドレイン・エクステンション活性
化アニール工程＞その後、実施の形態１と同様に、ソー
スドレイン・エクステンション領域３９を形成するため
に、熱処理によりイオン注入により導入した不純物を活
性化させる。
【００６６】＜シリサイド工程＞実施の形態１と同様
に、コバルトなどの金属を蒸着し、ソースドレイン領域
２３上にシリサイド層を形成する。
【００６７】＜層間膜工程＞実施の形態１と同様に、以
降は、層間膜、配線等、通常の半導体集積回路の製造方
法に従って形成する。
【００６８】以上のように、ゲート電極２１の上面とソ
ースドレイン領域２３の表面に保護酸化膜３８を形成す
るので、ダミーサイドウォール加工工程において、従来
のようなゲート電極２１の上面とソースドレイン領域２
３のリン酸による表面荒れを効率よく防止することがで
きる。したがって、本来のリプレースサイドウォールプ
ロセスの利点（ショートチャネル効果の抑制、駆動能力
の向上）を維持したまま。リン酸による半導体基板３１
やゲート電極２１の表面荒れを抑制することができ、接
合リーク電流の抑制（低消費電力）とゲート絶縁膜３３
の信頼性の向上（高信頼性）を実現することができる。
さらに、実施の形態１に比べて、ソースドレイン注入に
より導入された不純物に保護酸化の熱が加わらず、ソー
スドレイン領域２３やゲート電極２１での不純物の活性
化を後で行うので、不純物拡散の抑制と活性化率の増加
を両立し易くなる。このように、ソースドレイン領域２
３等での余分な不純物拡散を防止することにより、短チ
ャネル特性の劣化、ゲート電極２１での余分な不純物拡
散（ゲート不純物のゲート絶縁膜３３の突抜に起因す
る）によって閾値電圧の低下とバラツキ増大を引き起こ
すことを防止することができる。
【００６９】｛実施の形態３｝図１７〜図２５はこの発
明の実施の形態３に係る半導体装置の製造方法について
作成工程を順に追って示した模式図である。なお、図１
７〜図２５では実施の形態１及び実施の形態２と同様の
機能を有する要素については同一符号を付している。こ
の実施の形態の半導体装置の製造方法は、保護酸化前に
酸化促進のための不純物注入を行う点で、実施の形態１
と異なる。具体的な製造方法について説明する。
【００７０】＜素子分離工程＞図１７は素子分離工程が
完了した状態の断面を示す図である。実施の形態１と同
様に、半導体基板３１の主面には、素子分離を行う分離
酸化膜３２が形成される。
【００７１】＜ゲート絶縁膜工程＞次に、実施の形態１
と同様に、半導体基板３１の素子領域の主面に０．５〜
９ｎｍの膜厚のゲート絶縁膜３３（図１８参照）を形成
する。
【００７２】＜ゲート電極積層工程＞さらに、実施の形
態１と同様に、ゲート絶縁膜３３上にポリシリコン層３
４（図１８参照）を形成する。
【００７３】＜ゲート電極形成工程＞続いて、実施の形
態１と同様に、レジストを塗布し、ゲート電極２１のマ
スクパターンを転写、現像する。そして残置したレジス
トをマスクとしてポリシリコンの異方性エッチングを行
い、図１８に示したようなゲート電極２１を形成する。
【００７４】＜ダミーサイドウォール工程＞次に、実施
の形態１と同様に、図１９のようなダミーサイドウォー
ル２２を形成する。
【００７５】＜ソースドレイン形成工程（不純物領域形
成工程）＞イオン注入を行って、図２０のようにソース
ドレイン領域（不純物領域）２３を形成する。この処理
はＮＭＯＳ用の構造及びＰＭＯＳ用の構造のそれぞれに
対して別個に、例えばレジストで一方を覆うことにより
行われる。
【００７６】注入は、例えばＮＭＯＳトランジスタを形
成する場合には砒素を１０〜１００ｋｅＶの注入エネル
ギーで且つ１×１０15ｃｍ-2〜５×１０16ｃｍ-2の濃度
で、ＰＭＯＳトランジスタを形成する場合にはボロン
（Ｂ）を１〜１０ｋｅＶの注入エネルギーで且つ１×１
０15ｃｍ-2〜５×１０16ｃｍ-2の濃度で注入すればよ
い。また、ＰＭＯＳトランジスタを形成する場合にはＢ
Ｆ2を５〜５０ｋｅＶの注入エネルギーで且つ１×１０
15ｃｍ-2〜５×１０16ｃｍ-2の濃度で注入しても良い。
【００７７】尚、続いて熱処理を行い注入された不純物
を活性化させる（アニール工程）。この場合、不純物を
注入した直後に急速熱アニーリングまたは縦型拡散炉に
よるアニーリングを行う。あるいは、ここで行わなくて
も、保護酸化膜３８の形成（図２２参照）時に加わる熱
を利用しても良い。例えば、熱処理は温度８００〜１１
００℃、最高温に保つ時間は０ｓｅｃから３０ｓｅｃで
行えばよい。当該時間が０秒であっても熱処理には昇
温、降温のための時間が生じ、熱処理は行える。
【００７８】＜酸化促進工程＞ここで、保護酸化膜３８
の形成（図２２参照）を促進するための準備として、図
２１の如く、不純物４１をイオン注入する。例えば、フ
ッ素や酸素を０．１〜３０ｋｅＶの加速エネルギーで且
つ１×１０14ｃｍ-2〜１×１０16ｃｍ-2の濃度で注入す
ればよい。
【００７９】＜保護酸化工程＞次に、熱酸化を行うこと
により、図２２の如く、窒化膜３７上にはほとんど酸化
膜を形成せずに、ゲート電極２１の上面やソースドレイ
ン領域２３の表面に保護酸化膜３８を形成する。ここ
で、熱酸化の条件として、例えば、ドライ酸化、８００
〜１０００℃、１０〜６０分の条件を採用し、１〜１０
ｎｍの酸化膜を形成すれば良い。また、熱酸化の代わり
に、ランプ酸化、８５０〜１１００℃、１０〜６０秒の
条件を採用しても良い。
【００８０】＜ダミーサイドウォール加工工程＞次に、
実施の形態１と同様に、ダミーサイドウォール２２の窒
化膜３７をリン酸によりエッチングし、この窒化膜３７
を図２３のように完全に除去する。これにより、ダミー
サイドウォール２２が形成されていた領域、即ち、ゲー
ト電極２１及びゲート絶縁膜３３の側面と、この側面か
らゲート電極２１の側方へと広がる半導体基板３１の主
面の一定領域においては、図２３に示したように図示Ｌ
字形の酸化膜３６が残置されることになり、ゲート電極
２１及びゲート絶縁膜３３の側面及び半導体基板３１の
主面の一部は、酸化膜３６の厚み分だけ被覆され、ダミ
ーサイドウォール２２の窒化膜３７を含めて被覆されて
いた図２２の状態よりも、被覆厚みが減少することにな
る。
【００８１】＜ソースドレイン・エクステンション工程
（不純物領域拡張工程）＞次に、実施の形態１と同様
に、図２４の如く、イオン注入を行って、ゲート絶縁膜
３３の下側の一部に潜り込むように、ソースドレイン・
エクステンション領域３９を形成する。
【００８２】＜サイドウォール工程＞続いて、実施の形
態１と同様に、図２５の如く、酸化膜３６の側面方向に
窒化膜を形成して、前述のダミーサイドウォール２２と
同様のサイドウォール４０を形成する。
【００８３】＜ソースドレイン・エクステンション活性
化アニール工程＞その後、実施の形態１と同様に、ソー
スドレイン・エクステンション領域３９を形成するため
に、熱処理によりイオン注入により導入した不純物を活
性化させる。
【００８４】＜シリサイド工程＞そして、実施の形態１
と同様に、コバルトなどの金属を蒸着し、ソースドレイ
ン領域２３上にシリサイド層を形成する。
【００８５】＜層間膜工程＞実施の形態１と同様に、以
後は、層間膜、配線等。通常の半導体集積回路の製造方
法に従って形成する。
【００８６】以上のように、ゲート電極２１の上面とソ
ースドレイン領域２３の表面に保護酸化膜３８を形成す
るので、ダミーサイドウォール加工工程において、従来
のようなゲート電極２１の上面とソースドレイン領域２
３のリン酸による表面荒れを効率よく防止することがで
きる。したがって、本来のリプレースサイドウォールプ
ロセスの利点（ショートチャネル効果の抑制。駆動能力
の向上）を維持したまま、リン酸による半導体基板３１
やゲート電極２１の表面荒れを抑制することにより、接
合リーク電流の抑制（低消費電力）とゲート絶縁膜３３
の信頼性の向上（高信頼性）を実現する。
【００８７】そして、実施の形態１に比べて、より短い
時間で同じ膜厚の保護酸化膜３８を形成できるので、ソ
ースドレイン領域２３やゲート電極２１での余分な不純
物拡散を抑制することができる。このように、ソースド
レイン領域２３等での余分な不純物拡散を防止すること
により、短チャネル特性の劣化、ゲート電極２１での余
分な不純物拡散（ゲート不純物のゲート絶縁膜３３の突
抜に起因する）によって閾値電圧の低下とバラツキ増大
を引き起こすことを防止することができる。また、チャ
ネル不純物の拡散も抑制されるので、高度なチャネル構
造を実現しやすくなる。
【００８８】｛実施の形態４｝図２６〜図３４はこの発
明の実施の形態４に係る半導体装置の製造方法について
作成工程を順に追って示した模式図である。なお、図２
６〜図３４では実施の形態１ないし実施の形態３と同様
の機能を有する要素については同一符号を付している。
この実施の形態の半導体装置の製造方法は、ソースドレ
インのせり上げを行う点で、実施の形態１等と異なる。
具体的な製造方法について説明する。
【００８９】＜素子分離工程＞図２６は素子分離工程が
完了した状態の断面を示す図である。実施の形態１と同
様に、半導体基板３１の主面には、素子分離を行う分離
酸化膜３２が形成される。
【００９０】＜ゲート絶縁膜工程＞次に、実施の形態１
と同様に、半導体基板３１の素子領域の主面に０．５〜
９ｎｍの膜厚のゲート絶縁膜３３（図２７参照）を形成
する。
【００９１】＜ゲート電極積層工程＞さらに、実施の形
態１と同様に、ゲート絶縁膜３３上にポリシリコン層３
４（図２７参照）を形成する。
【００９２】＜ゲート電極形成工程＞続いて、実施の形
態１と同様に、レジストを塗布し、ゲート電極２１のマ
スクパターンを転写、現像する。そして残置したレジス
トをマスクとしてポリシリコンの異方性エッチングを行
い、図２７に示すようなゲート電極２１を形成する。
【００９３】＜ダミーサイドウォール工程＞次に、実施
の形態１と同様に、図２８のようなダミーサイドウォー
ル２２を形成する。
【００９４】＜ソースドレイン形成工程（不純物領域形
成工程）＞イオン注入を行って、図２９のようにソース
ドレイン領域（不純物領域）２３を形成する。この処理
はＮＭＯＳ用の構造及びＰＭＯＳ用の構造のそれぞれに
対して別個に、例えばレジストで一方を覆うことにより
行われる。
【００９５】注入は、例えばＮＭＯＳトランジスタを形
成する場合には砒素を１０〜１００ｋｅＶの注入エネル
ギーで且つ１×１０15ｃｍ-2〜５×１０16ｃｍ-2の濃度
で、ＰＭＯＳトランジスタを形成する場合にはボロン
（Ｂ）を１〜１０ｋｅＶの注入エネルギーで且つ１×１
０15ｃｍ-2〜５×１０16ｃｍ-2の濃度で注入すればよ
い。また、ＰＭＯＳトランジスタを形成する場合にはＢ
Ｆ2を５〜５０ｋｅＶの注入エネルギーで且つ１×１０
15ｃｍ-2〜５×１０16ｃｍ-2の濃度で注入しても良い。
尚、続いて熱処理を行い注入された不純物を活性化させ
る（アニール工程）。この場合、不純物を注入した直後
に急速熱アニーリングまたは縦型拡散炉によるアニーリ
ングを行う。あるいは、ここで行わなくても、保護酸化
膜３８の形成（後述）に加わる熱を利用しても良い。例
えば、熱処理は温度８００〜１１００℃、最高温に保つ
時間は０ｓｅｃから３０ｓｅｃで行えばよい。当該時間
が０秒であっても熱処理には昇温、降温のための時間が
生じ、熱処理は行える。
【００９６】＜ソースドレインせり上げ工程＞ここで、
図３０の如く、ソースドレイン領域２３について選択的
にシリコンが積層する「選択エピタキシャル成長技術」
により、シリコン膜４３の積層（シリコン積層）を行っ
て、ソースドレイン領域２３のせり上げを行う。この場
合、分離酸化膜３２やダミーサイドウォール２２のよう
な絶縁膜にはシリコン積層を行わない。選択エピタキシ
ャル成長は、例えば、ＣＶＤにおいて、原料ガスとして
シランガス、成長温度を５００〜８００℃として実行す
る。尚、ジシランガスを用いても良いし、塩素ガスや水
素ガスを混合させても良い。成長膜厚は５〜５０ｎｍで
ある。また、ゲート電極２１の上面にポリシリコン膜が
露出している場合、ゲート電極２１の上面にも選択的に
シリコン膜４３ａを成長させることができる。
【００９７】さらに、不純物の注入を追加しても良い。
たとえば、ＮＭＯＳトランジスタを形成する場合には砒
素を１〜８０ｋｅＶの注入エネルギーで且つ１×１０15
ｃｍ -2〜５×１０16ｃｍ-2の濃度で、ＰＭＯＳトランジ
スタを形成する場合にはボロン（Ｂ）を１〜８ｋｅＶの
注入エネルギーで且つ１×１０15ｃｍ-2〜５×１０16ｃ
ｍ-2の濃度で注入すればよい。また、ＰＭＯＳトランジ
スタを形成する場合にはＢＦ2を５〜５０ｋｅＶの注入
エネルギーで且つ１×１０15ｃｍ-2〜５×１０1 6ｃｍ-2
の濃度で注入しても良い。
【００９８】＜保護酸化工程＞次に、熱酸化を行うこと
により、図３１のように、窒化膜３７上には酸化膜をほ
とんど形成せずに、ゲート電極２１の上面やソースドレ
イン領域２３の表面に保護酸化膜３８ａを形成する。こ
こで、熱酸化の条件として、例えば、ドライ酸化、８０
０〜１０００℃、１０〜６０分の条件を採用し。１〜１
０ｎｍの保護酸化膜３８ａを形成すれば良い。また、熱
酸化の代わりに、ランプ酸化、８５０〜１１００℃、１
０〜６０秒の条件を採用しても良い。
【００９９】＜ダミーサイドウォール加工工程＞次に、
実施の形態１と同様に、ダミーサイドウォール２２の窒
化膜３７をリン酸によりエッチングし、この窒化膜３７
を図３２のように完全に除去する。これにより、ダミー
サイドウォール２２が形成されていた領域、即ち、ゲー
ト電極２１及びゲート絶縁膜３３の側面と、この側面か
らゲート電極２１の側方へと広がる半導体基板３１の主
面の一定領域においては、図３２に示したように図示Ｌ
字形の酸化膜３６が残置されることになり、ゲート電極
２１及びゲート絶縁膜３３の側面及び半導体基板３１の
主面の一部は、酸化膜３６の厚み分だけ被覆され、ダミ
ーサイドウォール２２の窒化膜３７を含めて被覆されて
いた図３１の状態よりも、被覆厚みが減少することにな
る。
【０１００】＜ソースドレイン・エクステンション工程
（不純物領域拡張工程）＞次に、実施の形態１と同様
に、図３３の如く、イオン注入を行って、ゲート絶縁膜
３３の下側の一部に潜り込むように、ソースドレイン・
エクステンション領域３９を形成する。
【０１０１】＜サイドウォール工程＞続いて実施の形態
１と同様に、図３４の如く、酸化膜３６の側面方向に窒
化膜を形成して、前述のダミーサイドウォール２２と同
様のサイドウォール４０を形成する。
【０１０２】＜ソースドレイン・エクステンション活性
化アニール工程＞その後、実施の形態１と同様に、ソー
スドレイン・エクステンション領域３９を形成するため
に、熱処理によりイオン注入により導入した不純物を活
性化させる。
【０１０３】＜シリサイド工程＞続いて、実施の形態１
と同様に、コバルトなどの金属を蒸着し、ソースドレイ
ン領域２３上にシリサイド層を形成する。
【０１０４】＜層間膜工程＞実施の形態１と同様に、以
後は、層間膜、配線等、通常の半導体集積回路の製造方
法に従って形成する。
【０１０５】以上のように、ゲート電極２１の上面とソ
ースドレイン領域２３の表面に保護酸化膜３８ａを形成
するので、ダミーサイドウォール加工工程において、従
来のようなゲート電極２１の上面とソースドレイン領域
２３のリン酸による表面荒れを効率よく防止することが
できる。したがって、本来のリプレースサイドウォール
プロセスの利点（ショートチャネル効果の抑制、駆動能
力の向上）を維持したまま、リン酸による半導体基板３
１やゲート電極２１の表面荒れを抑制することにより、
接合リーク電流の抑制（低消費電力）とゲート絶縁膜３
３の信頼性の向上（高信頼性）を実現することができ
る。
【０１０６】また、実施の形態１等では、保護酸化工程
で半導体基板３１やゲート電極２１が酸化膜に浸食され
るおそれがあるのに対して、この実施の形態４では、ソ
ースドレイン領域２３をせり上げるようにしてシリコン
膜４３を形成することにより、このシリコン膜４３のみ
を浸食させ、半導体基板３１への浸食を防止することが
できる。
【０１０７】さらに、実施の形態１等ではソースドレイ
ン領域２３やゲート電極２１の高濃度領域が保護酸化膜
３８に取り込まれるため、ソースドレイン領域２３やゲ
ート電極２１の不純物濃度が減少するのに対して、この
実施の形態４では、ソースドレイン領域２３やゲート電
極２１をせり上げることにより、保護酸化膜３８ａへの
不純物の拡散を抑制して高濃度を維持できる。
【０１０８】さらにまた、ソースドレインせり上げ技術
の本来の利点として、接合リーク電流や短チャネル効果
を抑制することができる。なぜならば、せり上げ化によ
り基板表面下での接合位置を充分浅くしながらＣｏなど
のシリサイドと接合との距離を大きくできるためであ
る。
【０１０９】尚、実施の形態３では、＜ソースドレイン
形成工程（不純物領域形成工程）＞の後に＜酸化促進工
程＞を実行していたが、半導体基板３１の主面に対して
＜酸化促進工程＞を実行してから＜ソースドレイン形成
工程（不純物領域形成工程）＞を実行してもよい。
【０１１０】
【発明の効果】請求項１に記載の発明によれば、一旦ダ
ミーサイドウォールを形成し、不純物領域を形成した
後、ダミーサイドウォールを除去して不純物領域を拡張
する場合に、ゲート電極や不純物領域または半導体基板
の主面に保護酸化膜を形成してからダミーサイドウォー
ルを除去するので、従来のようなゲート電極の上面と不
純物領域のダミーサイドウォール除去に伴う表面荒れを
効率よく防止することができる。したがって、本来のリ
プレースサイドウォールプロセスの利点（ショートチャ
ネル効果の抑制、駆動能力の向上）を維持したまま、半
導体基板やゲート電極の表面荒れを抑制することによ
り、接合リーク電流の抑制（低消費電力）とゲート絶縁
膜３３の信頼性の向上（高信頼性）を実現できる。
【０１１１】請求項２に記載の発明によれば、不純物の
注入により導入された不純物領域に保護酸化の熱が加わ
らず、不純物領域やゲート電極での不純物の活性化を後
で行うので、不純物拡散の抑制と活性化率の増加を両立
し易くなる。このように、ソースドレイン領域等での余
分な不純物拡散を防止することにより、短チャネル特性
の劣化、ゲート電極での余分な不純物拡散（ゲート不純
物のゲート絶縁膜の突抜に起因する）によって閾値電圧
の低下とバラツキ増大を引き起こすことを防止すること
ができる。
【０１１２】請求項３に記載の発明によれば、酸化促進
工程を実行することにより、保護酸化工程において短時
間で一定の膜厚の保護酸化膜を形成できるので、不純物
領域やゲート電極での余分な不純物拡散を抑制すること
ができる。このように、ソースドレイン領域等での余分
な不純物拡散を防止することにより、短チャネル特性の
劣化、ゲート電極での余分な不純物拡散（ゲート不純物
のゲート絶縁膜の突抜に起因する）によって閾値電圧の
低下とバラツキ増大を引き起こすことを防止することが
できる。また、チャネル不純物の拡散も抑制されるの
で、高度なチャネル構造を実現しやすくなる。
【０１１３】請求項４に記載の発明によれば、不純物領
域または主面をエピタキシャル成長させてせり上げてか
ら、保護酸化膜を形成しているので、せり上げられた部
分のみを浸食させ、半導体基板等への浸食を防止するこ
とができる。
【０１１４】さらに、せり上げられた部分により保護酸
化膜への不純物の拡散を抑制して高濃度を維持できる。
【０１１５】さらにまた、せり上げ化により基板表面下
での接合位置を充分浅くしながらＣｏなどのシリサイド
と接合との距離を大きくできるため、接合リーク電流や
短チャネル効果を抑制することができる。
【０１１６】請求項５に記載の発明によれば、窒化膜の
みを除去することで容易にダミーサイドウォールの厚さ
を減少させることができる。
【０１１７】請求項６に記載の発明によれば、保護酸化
工程で保護酸化膜を形成する際に加わる熱を利用してア
ニーリングするので、効率よくアニーリングを行うこと
ができる。
【０１１８】請求項７及び請求項８に記載の発明によれ
ば、不純物領域拡張工程において、不純物領域に不純物
を注入した後、急速熱アニーリング、縦型拡散炉による
アニーリングを速やかに行うことができる。
【０１１９】請求項９に記載の発明によれば、不純物領
域の固相拡散を行うことで、効率よく不純物領域を拡張
できる。
【０１２０】請求項１０に記載の発明によれば、不純物
領域形成工程が、ダミーサイドウォール及びゲート電極
をマスクとして主面に対して不純物を導入し、この不純
物を注入した直後にアニーリングを行うので、アニーリ
ングを速やかに行うことができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に係る半導体装置の
製造方法の素子分離工程を示す模式図である。
【図２】 この発明の実施の形態１に係る半導体装置の
製造方法のゲート電極形成工程を示す模式図である。
【図３】 この発明の実施の形態１に係る半導体装置の
製造方法のダミーサイドウォール形成工程を示す模式図
である。
【図４】 この発明の実施の形態１に係る半導体装置の
製造方法のソースドレイン領域形成工程を示す模式図で
ある。
【図５】 この発明の実施の形態１に係る半導体装置の
製造方法の保護酸化工程を示す模式図である。
【図６】 この発明の実施の形態１に係る半導体装置の
製造方法のダミーサイドウォール加工工程を示す模式図
である。
【図７】 この発明の実施の形態１に係る半導体装置の
製造方法のソースドレイン・エクステンション工程を示
す模式図である。
【図８】 この発明の実施の形態１に係る半導体装置の
製造方法のサイドウォール形成工程を示す模式図であ
る。
【図９】 この発明の実施の形態２に係る半導体装置の
製造方法の素子分離工程を示す模式図である。
【図１０】 この発明の実施の形態２に係る半導体装置
の製造方法のゲート電極形成工程を示す模式図である。
【図１１】 この発明の実施の形態２に係る半導体装置
の製造方法のダミーサイドウォール形成工程を示す模式
図である。
【図１２】 この発明の実施の形態２に係る半導体装置
の製造方法の保護酸化工程を示す模式図である。
【図１３】 この発明の実施の形態２に係る半導体装置
の製造方法のソースドレイン領域形成工程を示す模式図
である。
【図１４】 この発明の実施の形態２に係る半導体装置
の製造方法のダミーサイドウォール加工工程を示す模式
図である。
【図１５】 この発明の実施の形態２に係る半導体装置
の製造方法のソースドレイン・エクステンション工程を
示す模式図である。
【図１６】 この発明の実施の形態２に係る半導体装置
の製造方法のサイドウォール形成工程を示す模式図であ
る。
【図１７】 この発明の実施の形態３に係る半導体装置
の製造方法の素子分離工程を示す模式図である。
【図１８】 この発明の実施の形態３に係る半導体装置
の製造方法のゲート電極形成工程を示す模式図である。
【図１９】 この発明の実施の形態３に係る半導体装置
の製造方法のダミーサイドウォール形成工程を示す模式
図である。
【図２０】 この発明の実施の形態３に係る半導体装置
の製造方法のソースドレイン領域形成工程を示す模式図
である。
【図２１】 この発明の実施の形態３に係る半導体装置
の製造方法の酸化促進工程を示す模式図である。
【図２２】 この発明の実施の形態３に係る半導体装置
の製造方法の保護酸化工程を示す模式図である。
【図２３】 この発明の実施の形態３に係る半導体装置
の製造方法のダミーサイドウォール加工工程を示す模式
図である。
【図２４】 この発明の実施の形態３に係る半導体装置
の製造方法のソースドレイン・エクステンション工程を
示す模式図である。
【図２５】 この発明の実施の形態３に係る半導体装置
の製造方法のサイドウォール形成工程を示す模式図であ
る。
【図２６】 この発明の実施の形態４に係る半導体装置
の製造方法の素子分離工程を示す模式図である。
【図２７】 この発明の実施の形態４に係る半導体装置
の製造方法のゲート電極形成工程を示す模式図である。
【図２８】 この発明の実施の形態４に係る半導体装置
の製造方法のダミーサイドウォール形成工程を示す模式
図である。
【図２９】 この発明の実施の形態４に係る半導体装置
の製造方法のソースドレイン領域形成工程を示す模式図
である。
【図３０】 この発明の実施の形態４に係る半導体装置
の製造方法のソースドレインせり上げ工程を示す模式図
である。
【図３１】 この発明の実施の形態４に係る半導体装置
の製造方法の保護酸化工程を示す模式図である。
【図３２】 この発明の実施の形態４に係る半導体装置
の製造方法のダミーサイドウォール加工工程を示す模式
図である。
【図３３】 この発明の実施の形態４に係る半導体装置
の製造方法のソースドレイン・エクステンション工程を
示す模式図である。
【図３４】 この発明の実施の形態４に係る半導体装置
の製造方法のサイドウォール形成工程を示す模式図であ
る。
【図３５】 従来の半導体装置の製造方法の素子分離工
程を示す模式図である。
【図３６】 従来の半導体装置の製造方法のゲート電極
形成工程を示す模式図である。
【図３７】 従来の半導体装置の製造方法のダミーサイ
ドウォール形成工程を示す模式図である。
【図３８】 従来の半導体装置の製造方法のソースドレ
イン領域形成工程を示す模式図である。
【図３９】 従来の半導体装置の製造方法のダミーサイ
ドウォール加工工程を示す模式図である。
【図４０】 従来の半導体装置の製造方法のソースドレ
イン・エクステンション工程を示す模式図である。
【図４１】 従来の半導体装置の製造方法のサイドウォ
ール形成工程を示す模式図である。
【符号の説明】
２１ ゲート電極、２２ ダミーサイドウォール、２３
ソースドレイン領域、３１ 半導体基板、３２ 分離
酸化膜、３３ ゲート絶縁膜、３４ ポリシリコン層、
３６ 酸化膜、３７ 窒化膜、３８，３８ａ 保護酸化
膜、３９ ソースドレイン・エクステンション領域、４
０ サイドウォール、４１ 不純物、４３，４３ａ シ
リコン膜。
フロントページの続き Ｆターム(参考） 5F140 AA00 AA06 AA21 AA24 AB03 BD05 BD09 BF01 BF03 BF04 BF11 BF14 BF38 BF42 BG09 BG12 BG14 BG20 BG26 BG29 BG32 BG38 BG43 BG44 BG53 BG54 BG56 BH06 BH14 BH15 BH22 BJ01 BJ08 BK03 BK08 BK13 BK16 BK18 BK20 BK21 BK22 BK29 BK34 CB01 CB04 CF00 CF03 CF07

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主面上に設けられたゲート
    絶縁膜と、前記ゲート絶縁膜を介して前記半導体基板上
    に設けられたゲート電極とを形成するゲート電極形成工
    程と、 前記ゲート電極及び前記ゲート絶縁膜の側面と、前記側
    面から前記ゲート電極の側方へと広がる前記主面の一定
    領域とを覆うダミーサイドウォールを形成するダミーサ
    イドウォール工程と、 前記ダミーサイドウォール及び前記ゲート電極をマスク
    として前記主面に対して不純物を導入して不純物領域を
    形成する不純物領域形成工程と、 前記不純物領域形成工程の前後いずれかにおいて、前記
    ダミーサイドウォールをマスクとして前記ゲート電極と
    前記主面の上面に保護酸化膜を形成する保護酸化工程
    と、 前記保護酸化工程の後に、前記ダミーサイドウォールの
    厚さを減少させるダミーサイドウォール加工工程と、 前記ダミーサイドウォール加工工程で残されたダミーサ
    イドウォール及び前記ゲート電極をマスクとして、前記
    不純物領域を前記ゲート絶縁膜の下側の一部に潜り込む
    よう拡張する不純物領域拡張工程とを備える半導体装置
    の製造方法。
  2. 【請求項２】 請求項１に記載の半導体装置の製造方法
    であって、 前記保護酸化工程が、前記ダミーサイドウォール工程の
    後で前記不純物領域形成工程の前に実行されることを特
    徴とする半導体装置の製造方法。
  3. 【請求項３】 請求項１に記載の半導体装置の製造方法
    であって、 前記ダミーサイドウォール工程の後で前記保護酸化工程
    の前に、前記ダミーサイドウォールをマスクとして前記
    ゲート電極及び前記主面の上面に不純物を注入し酸化促
    進を行う酸化促進工程をさらに備える半導体装置の製造
    方法。
  4. 【請求項４】 請求項１に記載の半導体装置の製造方法
    であって、 前記ダミーサイドウォール工程の後で前記保護酸化工程
    の前に、前記ダミーサイドウォール及び前記ゲート電極
    をマスクとして、前記主面をエピタキシャル成長させて
    せり上げるせり上げ工程をさらに備え、 前記保護酸化工程が、前記せり上げ工程後の構造に対
    し、前記ダミーサイドウォールをマスクとして保護酸化
    膜を形成することを特徴とする半導体装置の製造方法。
  5. 【請求項５】 請求項１に記載の半導体装置の製造方法
    であって、 前記ダミーサイドウォール工程において、前記ダミーサ
    イドウォールが、前記ゲート電極及び前記ゲート絶縁膜
    の側面と、前記側面から前記ゲート電極の側方へと広が
    る前記主面の一定領域とを覆う一定厚さの酸化膜と、当
    該酸化膜を覆う窒化膜とを積層して形成され、 前記ダミーサイドウォール加工工程において、前記窒化
    膜のみが除去されて前記ダミーサイドウォールの厚さを
    減少させることを特徴とする半導体装置の製造方法。
  6. 【請求項６】 請求項１に記載の半導体装置の製造方法
    であって、 前記保護酸化工程で前記保護酸化膜を形成する際に加わ
    る熱を利用してアニーリングすることを特徴とする半導
    体装置の製造方法。
  7. 【請求項７】 請求項１に記載の半導体装置の製造方法
    であって、 前記不純物領域拡張工程が、 前記不純物領域に不純物を注入する工程と、 当該不純物を注入した直後に急速熱アニーリングまたは
    縦型拡散炉によるアニーリングを行う工程とを備える半
    導体装置の製造方法。
  8. 【請求項８】 請求項１に記載の半導体装置の製造方法
    であって、 前記不純物領域拡張工程が、 前記不純物領域に不純物を注入する工程と、 シリサイド形成のためのアニーリングを行う工程とを備
    える半導体装置の製造方法。
  9. 【請求項９】 請求項１に記載の半導体装置の製造方法
    であって、 前記不純物領域拡張工程が、前記不純物領域の固相拡散
    を行う工程を備える半導体装置の製造方法。
  10. 【請求項１０】 請求項１に記載の半導体装置の製造方
    法であって、 前記不純物領域形成工程が、 前記ダミーサイドウォール及び前記ゲート電極をマスク
    として前記主面に対して前記不純物を導入する工程と、 当該不純物を注入した直後にアニーリングを行う工程と
    を備える半導体装置の製造方法。
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