JP2003258108A - Semiconductor device and method of manufacturing the same - Google Patents
Semiconductor device and method of manufacturing the sameInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、金属−絶縁膜−金
属（ＭＩＭ）型構造の静電容量素子を搭載した半導体装
置およびその製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device equipped with a capacitance element having a metal-insulation film-metal (MIM) type structure and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】半導体集積回路の高周波化、高性能化の
進展により、衛星放送や携帯電話用のモノリシックマイ
クロ波集積回路（ＭＭＩＣ）をはじめ、高周波の集積回
路に大容量かつ高精度の静電容量素子（以下、単に容量
と言う）が求められている。集積回路に組み込む容量と
しては、ゲート電極と半導体基板の間に薄いシリコン酸
化膜等を挟んだＭＯＳ型容量や、金属−窒化膜−多結晶
シリコン構造のＭＮＳ型容量などがある。これらの容量
のうち、特に下部電極と上部電極の両方とも金属膜を用
いる、いわゆるＭＩＭ（Metal Insulator Metal）型容
量は寄生抵抗および寄生容量が小さく、高精度な容量を
実現することが可能である。2. Description of the Related Art With the progress of higher frequency and higher performance of semiconductor integrated circuits, large-capacity and high-precision static electricity is applied to high-frequency integrated circuits such as monolithic microwave integrated circuits (MMIC) for satellite broadcasting and mobile phones. Capacitive elements (hereinafter simply referred to as capacitors) are required. Capacitors to be incorporated in an integrated circuit include MOS type capacitors having a thin silicon oxide film sandwiched between a gate electrode and a semiconductor substrate, and MNS type capacitors having a metal-nitride film-polycrystalline silicon structure. Among these capacitors, the so-called MIM (Metal Insulator Metal) type capacitor, which uses a metal film for both the lower electrode and the upper electrode, has small parasitic resistance and parasitic capacitance, and can realize a highly accurate capacitor. .
【０００３】以下、従来のＭＩＭ型容量の構造とその製
造方法について図面を参照しながら説明する。図３は、
従来のＭＩＭ型容量を有する半導体装置の製造工程を示
す断面図である。The structure of a conventional MIM type capacitor and its manufacturing method will be described below with reference to the drawings. Figure 3
It is sectional drawing which shows the manufacturing process of the semiconductor device which has the conventional MIM type capacity | capacitance.
【０００４】まず、図３（ａ）に示すように、半導体基
板２１表面に形成した絶縁膜２２上に、下部電極用金属
層２３、誘電体膜２４および上部電極用金属層を順次堆
積する。その後、フォトレジストマスクを用いて反応性
イオンエッチング（以下、ＲＩＥと言う）により上部電
極２６を形成する。その後、図３（ｂ）に示すように、
ＲＩＥにより上部電極２６をマスクとして誘電体膜２４
をエッチングして、容量領域（誘電体膜の形成領域）に
誘電体膜２９を形成する。First, as shown in FIG. 3A, a lower electrode metal layer 23, a dielectric film 24 and an upper electrode metal layer are sequentially deposited on an insulating film 22 formed on the surface of a semiconductor substrate 21. After that, the upper electrode 26 is formed by reactive ion etching (hereinafter referred to as RIE) using a photoresist mask. After that, as shown in FIG.
The dielectric film 24 is formed by RIE using the upper electrode 26 as a mask.
Are etched to form a dielectric film 29 in the capacitance region (dielectric film formation region).
【０００５】次に、図３（ｃ）に示すように、レジスト
マスクにより下部電極３０を形成し、下部電極３０と上
部電極２６の表面を被覆するように層間絶縁膜３１を形
成する。その後、ＲＩＥにより下部電極３０と上部電極
２６の表面が露出されるようにヴィアホール３２ａ、３
２ｂを層間絶縁膜３１に形成し、続いてこれらのヴィア
ホール３２ａ、３２ｂ中にタングステン等の金属を埋め
込み、金属プラグ３３ａ、３３ｂを形成する。最後に、
全面に上部配線用金属層を堆積後、パターニングして上
部電極引き出し配線３４ａと下部電極引き出し配線３４
ｂを形成することによって、従来のＭＩＭ型容量が形成
される。Next, as shown in FIG. 3C, a lower electrode 30 is formed by a resist mask, and an interlayer insulating film 31 is formed so as to cover the surfaces of the lower electrode 30 and the upper electrode 26. Then, via holes 32a, 3 are formed by RIE to expose the surfaces of the lower electrode 30 and the upper electrode 26.
2b is formed in the interlayer insulating film 31, and subsequently, metal such as tungsten is embedded in these via holes 32a, 32b to form metal plugs 33a, 33b. Finally,
After depositing an upper wiring metal layer on the entire surface, patterning is performed to form an upper electrode lead wiring 34a and a lower electrode lead wiring 34.
By forming b, a conventional MIM type capacitor is formed.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上記従
来のＭＩＭ型容量の製造方法では、図３（ｂ）の工程に
おいて、上部電極２６をマスクとして誘電体膜２４をＣ
Ｆ4、ＣＨＦ3およびＡｒ等の混合ガスを用いたＲＩＥに
より加工して容量領域の誘電体膜２９を形成する。この
際に、誘電体膜２９のエッジ３５に加工不良が発生し
た。図４は、この加工不良を説明するためのエッジ３５
の拡大図である。However, in the above-mentioned conventional method for manufacturing a MIM type capacitor, in the step of FIG.
The dielectric film 29 in the capacitance region is formed by processing by RIE using a mixed gas of F 4 , CHF 3 and Ar. At this time, a processing defect occurred at the edge 35 of the dielectric film 29. FIG. 4 shows an edge 35 for explaining the processing defect.
FIG.
【０００７】例えば、図４（ａ）に示されるように、Ｒ
ＩＥの異方性エッチングが強いと誘電体膜２９のエッジ
３５にエッチングダメージ３６が入ってしまう。一方、
このエッチングダメージ３６を防ぐために等方性エッチ
ングを行うと、図４（ｂ）に示されるように、誘電体膜
２９のエッジ３５からサイドエッチ３７が入ってしま
う。For example, as shown in FIG.
If the IE anisotropic etching is strong, etching damage 36 will occur at the edge 35 of the dielectric film 29. on the other hand,
If isotropic etching is performed in order to prevent the etching damage 36, the side etch 37 enters from the edge 35 of the dielectric film 29 as shown in FIG. 4B.
【０００８】前者の場合、容量部を構成する誘電体膜２
９のエッジ３５に直接ダメージが入るので、リーク電流
が増加して誘電体膜２９の耐圧不良の原因になり、信頼
性に悪影響を及ぼすという問題があった。一方、後者の
場合、サイドエッチ３７が入った分だけ誘電体膜２９の
容量値が減少（変動）するので、容量値にばらつきが生
じて高精度なＭＩＭ型容量を形成することができないと
いう問題があった。また、この場合でも少なからずエッ
チングダメージは入ると考えられる。In the former case, the dielectric film 2 which constitutes the capacitor section
Since the edge 35 of 9 is directly damaged, the leak current increases, which causes the breakdown voltage of the dielectric film 29 to be poor, which adversely affects the reliability. On the other hand, in the latter case, the capacitance value of the dielectric film 29 decreases (fluctuates) by the amount of the side etch 37, so that the capacitance value varies and it is not possible to form a highly accurate MIM type capacitance. was there. Even in this case, etching damage is considered to occur to some extent.
【０００９】本発明は上記従来の問題点を解決するもの
で、信頼性に優れ、高精度なＭＩＭ型容量を有する半導
体装置およびその製造方法を提供することを目的とす
る。An object of the present invention is to provide a semiconductor device having a highly reliable and highly accurate MIM type capacitor and a method for manufacturing the same, which solves the above conventional problems.
【００１０】[0010]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置は、静電容量素子を有する半
導体装置において、半導体基板上に形成された下部電極
と、下部電極上に形成された誘電体膜と、誘電体膜上に
形成された第１の導体層からなる上部電極と、上部電極
の側壁に形成された第１の絶縁膜からなるサイドウォー
ルとを備えたことを特徴とする。In order to achieve the above object, a semiconductor device of the present invention is a semiconductor device having a capacitance element, wherein a lower electrode formed on a semiconductor substrate and a lower electrode formed on the lower electrode. A dielectric film formed, an upper electrode made of a first conductor layer formed on the dielectric film, and a sidewall made of a first insulating film formed on a sidewall of the upper electrode. Characterize.
【００１１】この構成によると、上部電極の側壁に形成
したサイドウォールがエッチングの際に誘電体膜を保護
するので、上部電極のエッジ直下の誘電体膜にサイドエ
ッチやエッチングダメージが入ることを防止でき、容量
値のばらつきを低減し、かつ信頼性を向上させることが
できる。According to this structure, the side wall formed on the side wall of the upper electrode protects the dielectric film during etching, so that side etching and etching damage are prevented from entering the dielectric film immediately below the edge of the upper electrode. Therefore, it is possible to reduce variations in capacitance value and improve reliability.
【００１２】上記の半導体装置において、容量領域（誘
電体膜の形成領域）は、上部電極にサイドウォールを加
えた領域であることが好ましい。In the above semiconductor device, the capacitance region (dielectric film formation region) is preferably a region in which a sidewall is added to the upper electrode.
【００１３】さらに、上記の半導体装置において、誘電
体膜と第１の絶縁膜とが同一の絶縁膜であることが好ま
しい。Further, in the above semiconductor device, the dielectric film and the first insulating film are preferably the same insulating film.
【００１４】さらに、上記の半導体装置において、下部
電極は、半導体基板上に第２の絶縁膜を介して形成され
た第２の導体層からなることが好ましい。Further, in the above semiconductor device, the lower electrode is preferably composed of a second conductor layer formed on the semiconductor substrate with a second insulating film interposed therebetween.
【００１５】また、本発明の半導体装置の製造方法は、
静電容量素子を有する半導体装置の製造方法において、
半導体基板上に誘電体膜と第１の導体層とを順次堆積す
る工程（ａ）と、第１の導体層を選択的にエッチングし
て上部電極を形成する工程（ｂ）と、誘電体膜と上部電
極との表面に第１の絶縁膜を堆積する工程（ｃ）と、第
１の絶縁膜を異方性エッチングして上部電極の側壁にサ
イドウォールを形成する工程（ｄ）と、上部電極とサイ
ドウォールとをマスクにして誘電体膜をエッチングする
工程（ｅ）とを備えたことを特徴とする。The method of manufacturing a semiconductor device according to the present invention is
In a method of manufacturing a semiconductor device having a capacitance element,
A step (a) of sequentially depositing a dielectric film and a first conductor layer on a semiconductor substrate, a step (b) of selectively etching the first conductor layer to form an upper electrode, and a dielectric film. A step (c) of depositing a first insulating film on the surfaces of the upper electrode and the upper electrode, a step (d) of anisotropically etching the first insulating film to form a sidewall on the side wall of the upper electrode, And a step (e) of etching the dielectric film using the electrodes and the sidewalls as a mask.
【００１６】この構成によると、上部電極の側壁にサイ
ドウォールを形成した後に、これをマスクにして自己整
合的に誘電体膜をエッチングするので、上部電極のエッ
ジ直下の誘電体膜にサイドエッチやエッチングダメージ
が入ることを防止でき、容量値のばらつきを低減すると
ともに、信頼性を向上させることができる。According to this structure, after forming the side wall on the side wall of the upper electrode, the dielectric film is etched in a self-aligned manner using the side wall as a mask. Etching damage can be prevented, variation in capacitance value can be reduced, and reliability can be improved.
【００１７】上記の半導体装置の製造方法において、工
程（ｅ）では、容量領域（誘電体膜の形成領域）のみに
誘電体膜を自己整合的に形成することが好ましい。In the method of manufacturing a semiconductor device described above, in step (e), it is preferable that the dielectric film is formed in a self-aligned manner only in the capacitance region (dielectric film formation region).
【００１８】さらに、上記の半導体装置の製造方法にお
いて、誘電体膜と第１の絶縁膜とが同一の絶縁膜であ
り、工程（ｄ）と工程（ｅ）とを同一のエッチング条件
で一貫して処理することが好ましい。Further, in the above-described method of manufacturing a semiconductor device, the dielectric film and the first insulating film are the same insulating film, and the step (d) and the step (e) are consistently performed under the same etching condition. It is preferable to process by
【００１９】さらに、上記の半導体装置の製造方法にお
いて、工程（ａ）の前に、半導体基板上に第２の絶縁膜
を形成する工程（ｆ）と、第２の絶縁膜上に第２の導体
層を堆積する工程（ｇ）とを備え、さらに、工程（ｅ）
の後に、第２の導体層を選択的にエッチングして下部電
極を形成する工程（ｈ）とを備えたことが好ましい。Further, in the above-described method for manufacturing a semiconductor device, a step (f) of forming a second insulating film on the semiconductor substrate before the step (a) and a second step of forming the second insulating film on the second insulating film. Depositing a conductor layer (g), and further comprising a step (e)
After that, it is preferable that the method further includes a step (h) of selectively etching the second conductor layer to form a lower electrode.
【００２０】[0020]
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。図１（ａ）〜（ｄ）
と図２（ａ）〜（ｃ）は、本発明の実施形態におけるＭ
ＩＭ型容量の製造工程を示す断面図である。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. 1 (a)-(d)
2 (a) to 2 (c) show M in the embodiment of the present invention.
It is sectional drawing which shows the manufacturing process of IM type capacity | capacitance.
【００２１】まず、図１（ａ）に示すように、シリコン
単結晶からなる半導体基板１上に膜厚が１０００ｎｍ程
度のシリコン酸化膜２（第２の絶縁膜）を形成した後、
続いて全面に下部電極用金属層３（第２の導体層）を堆
積する。この下部電極用金属層３は、ＴｉＮ（３０ｎ
ｍ）／ＡｌＣｕ（６００ｎｍ）／ＴｉＮ（１００ｎｍ）
／Ｔｉ（３０ｎｍ）を連続スパッタ法にて堆積した積層
膜である。その後、下部電極用金属層３の全面上にプラ
ズマＣＶＤ法により膜厚が１００ｎｍ程度の第１のプラ
ズマシリコン窒化膜４（誘電体膜で、以下ｐ−ＳｉＮ膜
と言う）を堆積し、続いて上部電極用金属層５（第１の
導体層）を堆積する。この上部電極用金属層５は、Ｔｉ
Ｎ（３０ｎｍ）／ＡｌＣｕ（１００ｎｍ）／ＴｉＮ（３
０ｎｍ）を連続スパッタ法にて堆積した積層膜である。First, as shown in FIG. 1A, after a silicon oxide film 2 (second insulating film) having a film thickness of about 1000 nm is formed on a semiconductor substrate 1 made of silicon single crystal,
Then, the lower electrode metal layer 3 (second conductor layer) is deposited on the entire surface. The lower electrode metal layer 3 is formed of TiN (30n
m) / AlCu (600 nm) / TiN (100 nm)
/ Ti (30 nm) is a laminated film deposited by a continuous sputtering method. Then, a first plasma silicon nitride film 4 (dielectric film, hereinafter referred to as p-SiN film) having a film thickness of about 100 nm is deposited on the entire surface of the lower electrode metal layer 3 by the plasma CVD method. The upper electrode metal layer 5 (first conductor layer) is deposited. This upper electrode metal layer 5 is made of Ti
N (30 nm) / AlCu (100 nm) / TiN (3
0 nm) is a laminated film deposited by a continuous sputtering method.
【００２２】なお、本実施形態において、誘電体膜と上
部電極用金属層とは一例であって、誘電体膜の形成には
ｐ−ＳｉＮ膜の他に、プラズマＴＥＯＳ膜またはプラズ
マシリコン酸化膜等を用いてもよく、上部電極用金属層
形成にはＴｉＮ／ＡｌＣｕ／ＴｉＮの積層膜の他に、Ａ
ｌＣｕ単層膜、ＴｉＮ単層膜またはＷＳｉ2単層膜等を
用いてもよい。誘電体膜は誘電性材料、金属層は導電性
材料をなすものであれば膜種およびその膜厚を変えても
何ら問題ない。In the present embodiment, the dielectric film and the upper electrode metal layer are examples, and the dielectric film may be formed by the plasma TEOS film or the plasma silicon oxide film in addition to the p-SiN film. In addition to the TiN / AlCu / TiN laminated film, A may be used for forming the upper electrode metal layer.
A 1Cu single layer film, a TiN single layer film, a WSi 2 single layer film, or the like may be used. As long as the dielectric film is a dielectric material and the metal layer is a conductive material, there is no problem even if the film type and the film thickness are changed.
【００２３】次に、図１（ｂ）に示すように、上部電極
用金属層５上にレジスト膜（図示せず）のパターニング
を行い、Ｃｌ2、ＢＣｌ3およびＣＨＦ3等の混合ガスを
用いたＲＩＥにより、上部電極用金属層５をエッチング
して容量領域（誘電体膜の形成領域）に上部電極６を形
成する。この時、下地にある第１のｐ−ＳｉＮ膜４の表
面は露出する。その後、レジスト膜を除去する。Next, as shown in FIG. 1B, a resist film (not shown) is patterned on the upper electrode metal layer 5, and a mixed gas of Cl 2 , BCl 3 and CHF 3 is used. The upper electrode metal layer 5 is etched by the above RIE to form the upper electrode 6 in the capacitor region (dielectric film formation region). At this time, the surface of the underlying first p-SiN film 4 is exposed. Then, the resist film is removed.
【００２４】次に、図１（ｃ）に示すように、上部電極
６と第１のｐ−ＳｉＮ膜４の表面を被覆するように、膜
厚が１００ｎｍ程度の第２のｐ−ＳｉＮ膜（第１の絶縁
膜）７を堆積する。なお、第１の絶縁膜も膜種およびそ
の膜厚は特に問わない。Next, as shown in FIG. 1C, a second p-SiN film (about 100 nm thick) is formed so as to cover the surfaces of the upper electrode 6 and the first p-SiN film 4. First insulating film 7 is deposited. The film type and the film thickness of the first insulating film are also not particularly limited.
【００２５】次に、図１（ｄ）に示すように、レジスト
マスクを用いず、ＣＦ4、ＣＨＦ3およびＡｒ等の混合ガ
スを用いたＲＩＥにより、第２のｐ−ＳｉＮ膜７を全面
エッチングして上部電極６の側壁にサイドウォール８を
形成する。この時、上部電極６と第１のｐ−ＳｉＮ膜４
とが再び露出することになる。続いて、この上部電極６
とサイドウォール８をマスクにして、上記のＲＩＥによ
り容量領域以外の第１のｐ−ＳｉＮ膜４を自己整合的に
エッチングして容量領域に誘電体膜９を形成する。この
ようにして、上部電極６のエッジからサイドウォール８
の幅だけ広がるようにして誘電体膜９が形成される。こ
の場合、サイドウォール８の幅は第１の絶縁膜７の膜厚
とほぼ等しく、０．１μｍ程度になる。また、上記の第
１の絶縁膜７と誘電体膜４のエッチングは一貫工程で行
うことができる。すなわち、誘電体膜４と第１の絶縁膜
７とが同一の絶縁膜であれば、エッチングの条件設定が
容易にできるために好ましい。Next, as shown in FIG. 1D, the second p-SiN film 7 is entirely etched by RIE using a mixed gas of CF 4 , CHF 3 and Ar without using a resist mask. Then, the sidewall 8 is formed on the sidewall of the upper electrode 6. At this time, the upper electrode 6 and the first p-SiN film 4 are formed.
And will be exposed again. Then, this upper electrode 6
Using the sidewall 8 as a mask, the first p-SiN film 4 other than the capacitor region is etched in a self-aligned manner by the above RIE to form the dielectric film 9 in the capacitor region. Thus, from the edge of the upper electrode 6 to the sidewall 8
The dielectric film 9 is formed so as to widen by the width. In this case, the width of the sidewall 8 is approximately equal to the film thickness of the first insulating film 7 and is about 0.1 μm. In addition, the etching of the first insulating film 7 and the dielectric film 4 can be performed in an integrated process. That is, it is preferable that the dielectric film 4 and the first insulating film 7 are the same insulating film because the etching conditions can be easily set.
【００２６】次に、図２（ａ）に示すように、容量領域
を含む下部電極用金属層３上にレジスト膜（図示せず）
のパターニングを行い、Ｃｌ2、ＢＣｌ3およびＣＨＦ3
等の混合ガスを用いたＲＩＥにより下部電極１０を形成
する。この時、図示していないが、集積回路中の素子電
極と下部配線が同時に形成される。その後、レジスト膜
を除去する。Next, as shown in FIG. 2A, a resist film (not shown) is formed on the lower electrode metal layer 3 including the capacitance region.
Patterning of Cl 2 , BCl 3 and CHF 3
The lower electrode 10 is formed by RIE using a mixed gas such as. At this time, although not shown, the device electrode and the lower wiring in the integrated circuit are simultaneously formed. Then, the resist film is removed.
【００２７】次に、図２（ｂ）に示すように、上部電極
６、サイドウォール８、誘電体膜９および下部電極１０
を含む半導体基板１上に層間絶縁膜１１を堆積した後、
レジストエッチバック法やＣＭＰ法を用いて層間絶縁膜
１１を平坦化する。その後、上部電極６と下部電極１０
を上部配線に接続するため、層間絶縁膜１１上にレジス
ト膜（図示せず）のパターニングを行い、ＣＦ4、ＣＨ
Ｆ3およびＡｒ等の混合ガスを用いたＲＩＥによりヴィ
アホール１２ａ、１２ｂを形成する。この時、図示して
いないが、集積回路中の素子電極と下部配線に接続する
ヴィアホールが同時に形成される。その後、レジスト膜
を除去する。Next, as shown in FIG. 2B, the upper electrode 6, sidewalls 8, dielectric film 9 and lower electrode 10 are formed.
After depositing the interlayer insulating film 11 on the semiconductor substrate 1 containing
The interlayer insulating film 11 is flattened by using a resist etch back method or a CMP method. Then, the upper electrode 6 and the lower electrode 10
Patterning of a resist film (not shown) on the interlayer insulating film 11 in order to connect the CF 4 and CH
Via holes 12a and 12b are formed by RIE using a mixed gas of F 3 and Ar. At this time, though not shown, via holes connecting to the device electrodes in the integrated circuit and the lower wirings are simultaneously formed. Then, the resist film is removed.
【００２８】次に、図２（ｃ）に示すように、ヴィアホ
ール１２ａ、１２ｂと層間絶縁膜１１上に、スパッタ法
によりバリアメタルになるＴｉＮ（１００ｎｍ）／Ｔｉ
（３０ｎｍ）層と、続けてＣＶＤ法によりプラグになる
タングステン（７００ｎｍ）層とを堆積する。その後、
これらをヴィアホール１２ａ、１２ｂ内に埋め込むよう
にエッチバックして、上部電極６と下部電極１０に接続
する金属プラグ１３ａ、１３ｂ（第３の金属層）を形成
する。最後に、金属プラグ１３ａ、１３ｂと層間絶縁膜
１１上に上部配線用金属層（第４の金属層）を堆積した
後、レジスト膜（図示せず）のパターニングを行い、Ｃ
ｌ2、ＢＣｌ3およびＣＨＦ3等の混合ガスを用いたＲＩ
Ｅにより、上部電極引き出し配線１４ａと下部電極引き
出し配線１４ｂを形成する。この時、図示していない
が、集積回路中の上部配線が同時に形成される。その
後、レジスト膜を除去すると、本実施形態のＭＩＭ型容
量が形成される。Next, as shown in FIG. 2 (c), TiN (100 nm) / Ti which becomes a barrier metal on the via holes 12a and 12b and the interlayer insulating film 11 by the sputtering method.
A (30 nm) layer and a tungsten (700 nm) layer to be a plug are subsequently deposited by the CVD method. afterwards,
These are etched back so as to be embedded in the via holes 12a and 12b to form metal plugs 13a and 13b (third metal layer) connecting to the upper electrode 6 and the lower electrode 10. Finally, after depositing an upper wiring metal layer (fourth metal layer) on the metal plugs 13a and 13b and the interlayer insulating film 11, a resist film (not shown) is patterned, and C
RI using a mixed gas such as l 2 , BCl 3 and CHF 3
By E, the upper electrode lead wire 14a and the lower electrode lead wire 14b are formed. At this time, although not shown, the upper wiring in the integrated circuit is simultaneously formed. After that, when the resist film is removed, the MIM type capacitor of this embodiment is formed.
【００２９】以上のように、本実施形態によれば、上部
電極６の側壁にサイドウォール８を形成し、それらをマ
スクに誘電体膜４をエッチングして容量領域のみに誘電
体膜９を形成しているので、従来例とは異なり、上部電
極６のエッジ直下の誘電体膜９にはサイドエッチもエッ
チングダメージも入らない。すなわち、サイドウォール
８が上部電極６のエッジ直下の誘電体膜９を保護するの
で、エッチングダメージによるリーク電流は増加せず誘
電体膜９の耐圧不良は発生しない。また、サイドエッチ
による寸法ばらつきはなくなり、容量領域の面積は上部
電極６の寸法だけで決定されるので、容量値のばらつき
は低減される。したがって、信頼性に優れ、高精度なＭ
ＩＭ型容量を形成することができる。As described above, according to this embodiment, the sidewall 8 is formed on the side wall of the upper electrode 6, and the dielectric film 4 is etched using these as a mask to form the dielectric film 9 only in the capacitor region. Therefore, unlike the conventional example, neither side etching nor etching damage is introduced into the dielectric film 9 immediately below the edge of the upper electrode 6. That is, since the side wall 8 protects the dielectric film 9 immediately below the edge of the upper electrode 6, the leak current due to etching damage does not increase and the dielectric breakdown voltage of the dielectric film 9 does not occur. Further, the dimensional variation due to side etching is eliminated, and the area of the capacitance region is determined only by the dimension of the upper electrode 6, so the variation in the capacitance value is reduced. Therefore, M is highly reliable and highly accurate.
An IM type capacitor can be formed.
【００３０】また、本実施形態では、新たなマスクを使
用することなく、上部電極の側壁に形成されたサイドウ
ォールを利用して自己整合的に容量領域に誘電体膜を形
成するので、通常のプロセスで用いられる誘電体膜加工
用のリソグラフィー工程は不要であり、工程削減のメリ
ットがある。Further, in this embodiment, the dielectric film is formed in the capacitance region in a self-aligned manner by utilizing the side wall formed on the side wall of the upper electrode without using a new mask. There is no need for the lithography process for processing the dielectric film used in the process, and there is a merit of reducing the process.
【００３１】なお、本実施形態において、誘電体膜と第
１の絶縁膜とは同一の絶縁膜を用いて説明したが、異な
る絶縁膜を用いても本発明の効果が得られるのは言うま
でもない。また、本発明はＭＩＭ型容量に限定されるも
のではなく、他の構造のＭＯＳ型やＭＮＳ型の容量に適
用しても本発明の効果は得られる。In the present embodiment, the same dielectric film was used for the dielectric film and the first insulation film, but it goes without saying that the effects of the present invention can be obtained even if different dielectric films are used. . Further, the present invention is not limited to the MIM type capacitor, and the effects of the present invention can be obtained even when applied to a MOS type or MNS type capacitor having another structure.
【００３２】[0032]
【発明の効果】以上説明したように、本発明の半導体装
置およびその製造方法によれば、上部電極の側壁にサイ
ドウォールを形成後、自己整合的に誘電体膜を加工して
いるので、上部電極のエッジ直下の誘電体膜にサイドエ
ッチやエッチングダメージが入ることを防止できるの
で、信頼性に優れ、高精度なＭＩＭ型容量を実現するこ
とができる。As described above, according to the semiconductor device and the method of manufacturing the same of the present invention, since the sidewall is formed on the sidewall of the upper electrode, the dielectric film is processed in a self-aligning manner. Since it is possible to prevent side etching and etching damage from entering the dielectric film immediately below the edge of the electrode, it is possible to realize a highly reliable and highly accurate MIM type capacitor.
【図１】（ａ）〜（ｄ）は本発明の実施形態におけるＭ
ＩＭ型容量の製造工程を示す断面図FIG. 1A to FIG. 1D show M in an embodiment of the present invention.
Sectional drawing which shows the manufacturing process of IM type capacitance
【図２】（ａ）〜（ｃ）は本発明の実施形態におけるＭ
ＩＭ型容量の製造工程を示す断面図FIG. 2A to FIG. 2C show M in the embodiment of the present invention.
Sectional drawing which shows the manufacturing process of IM type capacitance
【図３】（ａ）〜（ｃ）は従来のＭＩＭ型容量の製造工
程を示す断面図3A to 3C are cross-sectional views showing a manufacturing process of a conventional MIM type capacitor.
【図４】（ａ）、（ｂ）は従来のＭＩＭ型容量における
誘電体膜のエッジの拡大図4A and 4B are enlarged views of an edge of a dielectric film in a conventional MIM type capacitor.
１ 半導体基板 ２ 第２の絶縁膜 ３ 第２の導体層（下部電極用金属層） ４ 誘電体膜（第１のｐ−ＳｉＮ膜） ５ 第１の導体層（上部電極用金属層） ６ 上部電極 ７ 第１の絶縁膜（第２のｐ−ＳｉＮ膜） ８ サイドウォール ９ 誘電体膜（容量領域） １０ 下部電極 １１ 層間絶縁膜 １２ａ、１２ｂ ヴィアホール １３ａ、１３ｂ 金属プラグ １４ａ 上部電極引き出し配線 １４ｂ 下部電極引き出し配線 ２１ 半導体基板 ２２ 絶縁膜 ２３ 下部電極用金属層 ２４ 誘電体膜 ２６ 上部電極 ２９ 誘電体膜（容量領域） ３０ 下部電極 ３１ 層間絶縁膜 ３２ａ、３２ｂ ヴィアホール ３３ａ、３３ｂ 金属プラグ ３４ａ 上部電極引き出し配線 ３４ｂ 下部電極引き出し配線 ３５ 誘電体膜のエッジ ３６ エッチングダメージ ３７ サイドエッチ 1 Semiconductor substrate 2 Second insulating film 3 Second conductor layer (lower electrode metal layer) 4 Dielectric film (first p-SiN film) 5 First conductor layer (metal layer for upper electrode) 6 Upper electrode 7 First insulating film (second p-SiN film) 8 sidewalls 9 Dielectric film (capacitance region) 10 Lower electrode 11 Interlayer insulation film 12a, 12b via holes 13a, 13b Metal plug 14a Upper electrode lead wiring 14b Lower electrode lead wire 21 Semiconductor substrate 22 Insulating film 23 Metal layer for lower electrode 24 Dielectric film 26 Upper electrode 29 Dielectric film (capacitance region) 30 Lower electrode 31 Interlayer insulation film 32a, 32b via holes 33a, 33b Metal plug 34a Upper electrode lead wiring 34b Lower electrode lead wire 35 Edge of Dielectric Film 36 Etching damage 37 Side Etch
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH07 HH09 HH18 HH28 HH33 JJ18 JJ19 JJ33 KK09 KK18 KK19 KK33 MM08 PP06 PP15 QQ08 QQ09 QQ13 QQ31 QQ37 QQ48 RR04 RR06 SS04 SS15 TT06 VV10 5F038 AC05 AC17 EZ14 EZ15 EZ20 ─────────────────────────────────────────────────── ─── Continued front page F term (reference) 5F033 HH07 HH09 HH18 HH28 HH33 JJ18 JJ19 JJ33 KK09 KK18 KK19 KK33 MM08 PP06 PP15 QQ08 QQ09 QQ13 QQ31 QQ37 QQ48 RR04 RR06 SS04 SS15 TT06 VV10 5F038 AC05 AC17 EZ14 EZ15 EZ20
Claims (8)
て、 半導体基板上に形成された下部電極と、前記下部電極上
に形成された誘電体膜と、前記誘電体膜上に形成された
第１の導体層からなる上部電極と、前記上部電極の側壁
に形成された第１の絶縁膜からなるサイドウォールとを
備えたことを特徴とする半導体装置。1. In a semiconductor device having a capacitance element, a lower electrode formed on a semiconductor substrate, a dielectric film formed on the lower electrode, and a first film formed on the dielectric film. 2. A semiconductor device comprising: an upper electrode made of the conductor layer of 1) and a sidewall made of a first insulating film formed on a sidewall of the upper electrode.
記上部電極に前記サイドウォールを加えた領域であるこ
とを特徴とする請求項１に記載の半導体装置。2. The semiconductor device according to claim 1, wherein the capacitance region (dielectric film formation region) is a region in which the sidewall is added to the upper electrode.
一の絶縁膜であることを特徴とする請求項１または２に
記載の半導体装置。3. The semiconductor device according to claim 1, wherein the dielectric film and the first insulating film are the same insulating film.
２の絶縁膜を介して形成された第２の導体層からなるこ
とを特徴とする請求項１〜３の何れか１項に記載の半導
体装置。4. The lower electrode is formed of a second conductor layer formed on the semiconductor substrate via a second insulating film, and the lower electrode is formed of a second conductor layer. Semiconductor device.
方法において、 半導体基板上に誘電体膜と第１の導体層とを順次堆積す
る工程（ａ）と、 前記第１の導体層を選択的にエッチングして上部電極を
形成する工程（ｂ）と、 前記誘電体膜と前記上部電極との表面に第１の絶縁膜を
堆積する工程（ｃ）と、 前記第１の絶縁膜を異方性エッチングして前記上部電極
の側壁にサイドウォールを形成する工程（ｄ）と、 前記上部電極と前記サイドウォールとをマスクにして前
記誘電体膜をエッチングする工程（ｅ）とを備えたこと
を特徴とする半導体装置の製造方法。5. A method of manufacturing a semiconductor device having a capacitance element, the step (a) of sequentially depositing a dielectric film and a first conductor layer on a semiconductor substrate, and selecting the first conductor layer. Of forming a first insulating film on the surfaces of the dielectric film and the upper electrode by different etching to form an upper electrode (b); A step (d) of forming a side wall on the side wall of the upper electrode by isotropic etching, and a step (e) of etching the dielectric film using the upper electrode and the side wall as a mask. A method for manufacturing a semiconductor device, comprising:
膜の形成領域）のみに前記誘電体膜を自己整合的に形成
することを特徴とする請求項５に記載の半導体装置の製
造方法。6. The manufacturing of a semiconductor device according to claim 5, wherein in the step (e), the dielectric film is formed only in a capacitance region (dielectric film formation region) in a self-aligned manner. Method.
一の絶縁膜であり、 前記工程（ｄ）と前記工程（ｅ）とを同一のエッチング
条件で一貫して処理することを特徴とする請求項５また
は６に記載の半導体装置の製造方法。7. The dielectric film and the first insulating film are the same insulating film, and the step (d) and the step (e) are consistently processed under the same etching condition. The method of manufacturing a semiconductor device according to claim 5, wherein
上に第２の絶縁膜を形成する工程（ｆ）と、前記第２の
絶縁膜上に第２の導体層を堆積する工程（ｇ）とを備
え、 さらに、前記工程（ｅ）の後に、前記第２の導体層を選
択的にエッチングして下部電極を形成する工程（ｈ）と
を備えたことを特徴とする請求項５〜７の何れか１項に
記載の半導体装置の製造方法。8. A step (f) of forming a second insulating film on the semiconductor substrate before the step (a), and a step of depositing a second conductor layer on the second insulating film. (G), and further comprising a step (h) of selectively etching the second conductor layer to form a lower electrode after the step (e). 8. The method for manufacturing a semiconductor device according to any one of 5 to 7.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008140850A (en) * | 2006-11-30 | 2008-06-19 | Rohm Co Ltd | Semiconductor device |
| US7821101B2 (en) | 2007-05-09 | 2010-10-26 | Nec Electronics Corporation | Semiconductor device including capacitor including upper electrode covered with high density insulation film and production method thereof |
-
2002
- 2002-03-05 JP JP2002058231A patent/JP2003258108A/en active Pending
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| US7821101B2 (en) | 2007-05-09 | 2010-10-26 | Nec Electronics Corporation | Semiconductor device including capacitor including upper electrode covered with high density insulation film and production method thereof |
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