JP2003209259A - 半導体装置の製造方法及び半導体チップ - Google Patents
半導体装置の製造方法及び半導体チップInfo
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Abstract
(57)【要約】
【課題】 キャリアの移動方向や配線の延在する方向
を、劈開容易な結晶軸方向からずらしても、容易にチッ
プに分離することが可能な半導体装置の製造方法を提供
する。 【解決手段】 単結晶の半導体からなる支持基板の上
に、絶縁層を介して、単結晶の半導体からなる素子形成
層を、素子形成層の結晶軸方向が、支持基板の対応する
結晶軸方向からずれるように貼り合せて、貼り合わせ基
板を作製する。支持基板の劈開しやすい結晶軸方向と平
行な方向に延在するスクライブラインで区分された複数
のチップ領域内の前記素子形成層に半導体素子を形成す
る。スクライブラインに沿って支持基板を劈開すること
により、貼り合わせ基板を複数のチップに分離する。
を、劈開容易な結晶軸方向からずらしても、容易にチッ
プに分離することが可能な半導体装置の製造方法を提供
する。 【解決手段】 単結晶の半導体からなる支持基板の上
に、絶縁層を介して、単結晶の半導体からなる素子形成
層を、素子形成層の結晶軸方向が、支持基板の対応する
結晶軸方向からずれるように貼り合せて、貼り合わせ基
板を作製する。支持基板の劈開しやすい結晶軸方向と平
行な方向に延在するスクライブラインで区分された複数
のチップ領域内の前記素子形成層に半導体素子を形成す
る。スクライブラインに沿って支持基板を劈開すること
により、貼り合わせ基板を複数のチップに分離する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法及び半導体チップに関し、特にＳＯＩ（semiconduc
tor on insulator）基板を用い、素子特性を向上させる
ことが可能な半導体装置の製造方法及び半導体チップに
関する。
方法及び半導体チップに関し、特にＳＯＩ（semiconduc
tor on insulator）基板を用い、素子特性を向上させる
ことが可能な半導体装置の製造方法及び半導体チップに
関する。
【０００２】
【従来の技術】ｐチャネルＭＯＳＦＥＴのキャリアの移
動方向を単結晶シリコンの〈１００〉方向と平行にする
ことによって、キャリア移動度の改善及び短チャネル効
果の抑制を図る技術が報告されている（IEDM1999, 27-
5, Effect of <100> Channel Direction for High Perf
ormance SCE Immune pMOSFET with Less Than 0.15mm G
ate Length）。
動方向を単結晶シリコンの〈１００〉方向と平行にする
ことによって、キャリア移動度の改善及び短チャネル効
果の抑制を図る技術が報告されている（IEDM1999, 27-
5, Effect of <100> Channel Direction for High Perf
ormance SCE Immune pMOSFET with Less Than 0.15mm G
ate Length）。
【０００３】また、半導体集積回路装置へＳＯＩ基板を
適用する技術の研究開発が、２０年以上続けられてい
る。従来、ＳＯＩ基板の使用は、高耐圧等の特殊用途を
持つ半導体装置に限定されていた。１９９８年にＩＢＭ
社がＳＯＩ基板をマイクロプロセッサユニット（ＭＰ
Ｕ）に採用してから、半導体集積回路へのＳＯＩ基板の
適用事例が増加してきている。ＳＯＩ基板を使用する
と、通常の半導体基板を用いた場合に比べて、半導体素
子の動作速度を速め、消費電力を低減することができ
る。
適用する技術の研究開発が、２０年以上続けられてい
る。従来、ＳＯＩ基板の使用は、高耐圧等の特殊用途を
持つ半導体装置に限定されていた。１９９８年にＩＢＭ
社がＳＯＩ基板をマイクロプロセッサユニット（ＭＰ
Ｕ）に採用してから、半導体集積回路へのＳＯＩ基板の
適用事例が増加してきている。ＳＯＩ基板を使用する
と、通常の半導体基板を用いた場合に比べて、半導体素
子の動作速度を速め、消費電力を低減することができ
る。
【０００４】
【発明が解決しようとする課題】従来、シリコン基板を
用いた半導体集積回路装置においては、ＭＯＳＦＥＴの
ゲート電極や配線が、シリコン基板の〈１１０〉方向と
平行に配置されていた。スクライブラインも〈１１０〉
方向と平行に配置され、基板を劈開することによって容
易にチップに分離することができた。また、劈開方向が
ゲート電極や配線の延在する方向と直交するため、劈開
によってゲート電極や配線の断面を観察し、不良解析等
を行うことができた。
用いた半導体集積回路装置においては、ＭＯＳＦＥＴの
ゲート電極や配線が、シリコン基板の〈１１０〉方向と
平行に配置されていた。スクライブラインも〈１１０〉
方向と平行に配置され、基板を劈開することによって容
易にチップに分離することができた。また、劈開方向が
ゲート電極や配線の延在する方向と直交するため、劈開
によってゲート電極や配線の断面を観察し、不良解析等
を行うことができた。
【０００５】ところが、キャリアの移動度を高めるため
にキャリアの移動方向が〈１００〉方向と平行になるよ
うにＭＯＳＦＥＴを配置すると、ゲート電極が〈１１
０〉方向と４５°を成す向きに延在する。ゲート電極の
向きに整合するように配線を形成すると、多くの配線や
チップの端面が〈１１０〉方向と４５°を成すことにな
る。このため、劈開によってチップに分離することが困
難である。さらに、劈開によってゲート電極や配線の断
面を観察することが困難になる。
にキャリアの移動方向が〈１００〉方向と平行になるよ
うにＭＯＳＦＥＴを配置すると、ゲート電極が〈１１
０〉方向と４５°を成す向きに延在する。ゲート電極の
向きに整合するように配線を形成すると、多くの配線や
チップの端面が〈１１０〉方向と４５°を成すことにな
る。このため、劈開によってチップに分離することが困
難である。さらに、劈開によってゲート電極や配線の断
面を観察することが困難になる。
【０００６】本発明の目的は、キャリアの移動方向や配
線の延在する方向を、劈開容易な結晶軸方向からずらし
ても、容易にチップに分離することが可能な半導体装置
の製造方法を提供することである。
線の延在する方向を、劈開容易な結晶軸方向からずらし
ても、容易にチップに分離することが可能な半導体装置
の製造方法を提供することである。
【０００７】本発明の他の目的は、上述の製造方法を適
用するのに適した半導体チップを提供することである。
用するのに適した半導体チップを提供することである。
【０００８】
【課題を解決するための手段】本発明の一観点による
と、（ａ）単結晶の半導体からなる支持基板の上に、絶
縁層を介して、単結晶の半導体からなる素子形成層を、
該素子形成層の結晶軸方向が、該支持基板の対応する結
晶軸方向からずれるように貼り合せて、貼り合わせ基板
を作製する工程と、（ｂ）前記支持基板の劈開しやすい
結晶軸方向と平行な方向に延在するスクライブラインで
区分された複数のチップ領域内の前記素子形成層に半導
体素子を形成する工程と、（ｃ）前記スクライブライン
に沿って前記支持基板を劈開することにより、前記貼り
合わせ基板を複数のチップに分離する工程とを有する半
導体装置の製造方法が提供される。
と、（ａ）単結晶の半導体からなる支持基板の上に、絶
縁層を介して、単結晶の半導体からなる素子形成層を、
該素子形成層の結晶軸方向が、該支持基板の対応する結
晶軸方向からずれるように貼り合せて、貼り合わせ基板
を作製する工程と、（ｂ）前記支持基板の劈開しやすい
結晶軸方向と平行な方向に延在するスクライブラインで
区分された複数のチップ領域内の前記素子形成層に半導
体素子を形成する工程と、（ｃ）前記スクライブライン
に沿って前記支持基板を劈開することにより、前記貼り
合わせ基板を複数のチップに分離する工程とを有する半
導体装置の製造方法が提供される。
【０００９】本発明の他の観点によると、単結晶の半導
体からなる支持基板、絶縁層、及び単結晶の半導体から
なる素子形成層がこの順番に積層され、該素子形成層の
ある結晶軸方向が該支持基板の対応する結晶軸方向から
ずれており、該支持基板の劈開しやすい結晶軸方向と平
行な端面を有するＳＯＩ基板と、前記素子形成層に形成
された半導体素子とを有する半導体チップが提供され
る。
体からなる支持基板、絶縁層、及び単結晶の半導体から
なる素子形成層がこの順番に積層され、該素子形成層の
ある結晶軸方向が該支持基板の対応する結晶軸方向から
ずれており、該支持基板の劈開しやすい結晶軸方向と平
行な端面を有するＳＯＩ基板と、前記素子形成層に形成
された半導体素子とを有する半導体チップが提供され
る。
【００１０】スクライブラインが支持基板の壁開しやす
い結晶軸方向と平行に配置されているため、支持基板を
劈開することによってチップに分離することができる。
素子形成層の結晶時方向は、支持基板の結晶軸方向から
ずれている。例えば、素子形成層に形成される半導体素
子の特性が向上し得るように、素子形成層の結晶軸方向
に調整することが可能である。
い結晶軸方向と平行に配置されているため、支持基板を
劈開することによってチップに分離することができる。
素子形成層の結晶時方向は、支持基板の結晶軸方向から
ずれている。例えば、素子形成層に形成される半導体素
子の特性が向上し得るように、素子形成層の結晶軸方向
に調整することが可能である。
【００１１】本発明のさらに他の観点によると、単結晶
の半導体からなる支持基板、絶縁層、及び単結晶シリコ
ンからなる素子形成層がこの順番に積層され、該素子形
成層の結晶軸方向が該支持基板の対応する結晶軸方向か
らずれているＳＯＩ基板と、前記素子形成層に形成さ
れ、キャリアの移動方向が該素子形成層の〈１００〉方
向と平行である能動素子とを有する半導体チップが提供
される。
の半導体からなる支持基板、絶縁層、及び単結晶シリコ
ンからなる素子形成層がこの順番に積層され、該素子形
成層の結晶軸方向が該支持基板の対応する結晶軸方向か
らずれているＳＯＩ基板と、前記素子形成層に形成さ
れ、キャリアの移動方向が該素子形成層の〈１００〉方
向と平行である能動素子とを有する半導体チップが提供
される。
【００１２】キャリアの移動方向を〈１００〉方向と平
行にすることにより、移動度を高めることができる。
行にすることにより、移動度を高めることができる。
【００１３】本発明のさらに他の観点によると、単結晶
の半導体からなる支持基板、絶縁層、及び単結晶の半導
体からなる素子形成層がこの順番に積層され、該素子形
成層の結晶軸方向が該支持基板の対応する結晶軸方向か
らずれているＳＯＩ基板と、前記素子形成層に形成され
た半導体素子と、前記素子形成層の上に配置され、実質
的に一方向に延在する複数の配線を含み、該配線と、前
記支持基板の壁開しやすい結晶軸方向とが実質的に平行
に配置されている配線層とを有する半導体チップが提供
される。
の半導体からなる支持基板、絶縁層、及び単結晶の半導
体からなる素子形成層がこの順番に積層され、該素子形
成層の結晶軸方向が該支持基板の対応する結晶軸方向か
らずれているＳＯＩ基板と、前記素子形成層に形成され
た半導体素子と、前記素子形成層の上に配置され、実質
的に一方向に延在する複数の配線を含み、該配線と、前
記支持基板の壁開しやすい結晶軸方向とが実質的に平行
に配置されている配線層とを有する半導体チップが提供
される。
【００１４】支持基板を劈開することにより、配線の断
面を観察して不良解析等を行うことができる。
面を観察して不良解析等を行うことができる。
【００１５】
【発明の実施の形態】図１〜図４を参照して、本発明の
実施例による半導体装置の製造方法について説明する。
実施例による半導体装置の製造方法について説明する。
【００１６】図１（Ａ）に、半導体素子を形成するため
の素子形成層となる基板の断面図を示す。単結晶シリコ
ンからなる基板１の表面上に酸化シリコン膜２が形成さ
れている。シリコン基板１の表面のミラー指数（Miller
index）は[１００]である。酸化シリコン膜２は、例え
ば化学気相成長（ＣＶＤ）等により形成され、その厚さ
は約０．２μｍである。なお、酸化シリコン膜２の代わ
りに、酸化シリコン以外の絶縁材料からなる膜を形成し
てもよい。
の素子形成層となる基板の断面図を示す。単結晶シリコ
ンからなる基板１の表面上に酸化シリコン膜２が形成さ
れている。シリコン基板１の表面のミラー指数（Miller
index）は[１００]である。酸化シリコン膜２は、例え
ば化学気相成長（ＣＶＤ）等により形成され、その厚さ
は約０．２μｍである。なお、酸化シリコン膜２の代わ
りに、酸化シリコン以外の絶縁材料からなる膜を形成し
てもよい。
【００１７】酸化シリコン膜２が形成された表面から、
例えば深さ１〜２μｍの位置に、水素ドープ層３が形成
されている。水素ドープ層３は、例えば水素イオンを、
ドーズ量３．５〜１０×１０16ｃｍ-2の条件で、酸化シ
リコン膜２を通して注入することにより形成される。加
速エネルギは、酸化シリコン膜２の厚さや、水素ドープ
層３の深さによって適宜選択される。
例えば深さ１〜２μｍの位置に、水素ドープ層３が形成
されている。水素ドープ層３は、例えば水素イオンを、
ドーズ量３．５〜１０×１０16ｃｍ-2の条件で、酸化シ
リコン膜２を通して注入することにより形成される。加
速エネルギは、酸化シリコン膜２の厚さや、水素ドープ
層３の深さによって適宜選択される。
【００１８】図１（Ｂ）に示すように、単結晶シリコン
からなる支持基板１０に、シリコン基板１を、酸化シリ
コン膜２の表面が支持基板１０に密着するように貼り合
せる。支持基板１０の厚さは、例えば６００μｍであ
り、その表面のミラー指数は[１００]である。
からなる支持基板１０に、シリコン基板１を、酸化シリ
コン膜２の表面が支持基板１０に密着するように貼り合
せる。支持基板１０の厚さは、例えば６００μｍであ
り、その表面のミラー指数は[１００]である。
【００１９】図１（Ｃ）に、張り合わせた基板の平面図
を示す。支持基板１０の縁に、支持基板１０の〈１１
０〉方向１０ａを表すためのノッチ１１が形成されてい
る。なお、ノッチの代わりにオリエンテーションフラッ
トが形成される場合もある。素子形成層となるシリコン
基板１の〈１１０〉方向１ａは、支持基板１０の〈１１
０〉方向１０ａから角度θだけずれている。実施例にお
いては、ずれ角θが４５°になるように、支持基板１０
とシリコン基板１との向きが調整されている。シリコン
基板１の〈１００〉方向１ｂは、〈１１０〉方向１ａと
４５°の角度をなすため、支持基板１０の〈１１０〉方
向１０ａと平行になる。
を示す。支持基板１０の縁に、支持基板１０の〈１１
０〉方向１０ａを表すためのノッチ１１が形成されてい
る。なお、ノッチの代わりにオリエンテーションフラッ
トが形成される場合もある。素子形成層となるシリコン
基板１の〈１１０〉方向１ａは、支持基板１０の〈１１
０〉方向１０ａから角度θだけずれている。実施例にお
いては、ずれ角θが４５°になるように、支持基板１０
とシリコン基板１との向きが調整されている。シリコン
基板１の〈１００〉方向１ｂは、〈１１０〉方向１ａと
４５°の角度をなすため、支持基板１０の〈１１０〉方
向１０ａと平行になる。
【００２０】貼り合せた状態で温度５００℃の熱処理を
行う。
行う。
【００２１】図１（Ｄ）に示すように、熱処理によって
水素ドープ層３の位置で剥離が生じ、支持基板１０の表
面上にシリコン基板１の一部からなる薄い素子形成層１
Ａが残る。素子形成層１Ａと支持基板１０との間には、
酸化シリコン膜２が残されている。素子形成層１Ａの表
面を化学機械研磨し、水素が残っている表層部を除去す
るとともに、表面の平坦化を行う。その後、１１００℃
で２時間の熱処理を行うことにより、貼り合わせ面の結
合度を高める。
水素ドープ層３の位置で剥離が生じ、支持基板１０の表
面上にシリコン基板１の一部からなる薄い素子形成層１
Ａが残る。素子形成層１Ａと支持基板１０との間には、
酸化シリコン膜２が残されている。素子形成層１Ａの表
面を化学機械研磨し、水素が残っている表層部を除去す
るとともに、表面の平坦化を行う。その後、１１００℃
で２時間の熱処理を行うことにより、貼り合わせ面の結
合度を高める。
【００２２】図２に、素子形成層１Ａの平面図を示す。
図２の縦方向が支持基板１０の〈１１０〉方向１０ａと
平行である。格子状のスクライブライン１２により複数
のチップ領域１３が画定されている。スクライブライン
１２の各々は、縦方向または横方向に延在する。チップ
領域１３内に、周知のフォトリソグラフィ、成膜、エッ
チング、イオン注入等の技術を用いて半導体素子や配線
が形成される。
図２の縦方向が支持基板１０の〈１１０〉方向１０ａと
平行である。格子状のスクライブライン１２により複数
のチップ領域１３が画定されている。スクライブライン
１２の各々は、縦方向または横方向に延在する。チップ
領域１３内に、周知のフォトリソグラフィ、成膜、エッ
チング、イオン注入等の技術を用いて半導体素子や配線
が形成される。
【００２３】図２の縦方向に延在するスクライブライン
１２は、支持基板１０の〈１１０〉方向１０ａと平行で
ある。〈１１０〉で表される結晶軸は、[１１０]と等価
な全ての結晶軸を含む。すなわち、図２に示した〈１１
０〉方向１０ａと直交する方向も〈１１０〉で表され
る。このため、図２の横方向に延在するスクライブライ
ン１２も、〈１１０〉方向と平行であるといえる。
１２は、支持基板１０の〈１１０〉方向１０ａと平行で
ある。〈１１０〉で表される結晶軸は、[１１０]と等価
な全ての結晶軸を含む。すなわち、図２に示した〈１１
０〉方向１０ａと直交する方向も〈１１０〉で表され
る。このため、図２の横方向に延在するスクライブライ
ン１２も、〈１１０〉方向と平行であるといえる。
【００２４】図３（Ａ）に示すように、素子形成層１Ａ
の表面から支持基板１０まで達する溝１５を形成する。
溝１５は、図２に示したスクライブライン１２に沿って
形成される。
の表面から支持基板１０まで達する溝１５を形成する。
溝１５は、図２に示したスクライブライン１２に沿って
形成される。
【００２５】図３（Ｂ）に示すように、支持基板１０を
溝１５の位置で劈開する。これにより、複数のチップ２
０に分離することができる。単結晶シリコンの〈１１
０〉方向は、劈開の容易な方向であるため、支持基板１
０を容易に劈開することができる。
溝１５の位置で劈開する。これにより、複数のチップ２
０に分離することができる。単結晶シリコンの〈１１
０〉方向は、劈開の容易な方向であるため、支持基板１
０を容易に劈開することができる。
【００２６】なお、溝１５を、少なくとも素子形成層１
Ａの底面まで達する深さとしてもよい。この場合、支持
基板１０が劈開されるときに、酸化シリコン膜２が劈開
面に沿って切断される。また、素子形成層１Ａが十分薄
い場合には、溝１５を形成することなく、支持基板１０
の〈１１０〉方向に沿って劈開することも可能である。
Ａの底面まで達する深さとしてもよい。この場合、支持
基板１０が劈開されるときに、酸化シリコン膜２が劈開
面に沿って切断される。また、素子形成層１Ａが十分薄
い場合には、溝１５を形成することなく、支持基板１０
の〈１１０〉方向に沿って劈開することも可能である。
【００２７】図４に、１つのチップの概略平面図を示
す。図４に示したチップ２０の右下の領域２１が、ゲー
ト電極層の概略パターンの一例を示し、左上の領域２２
が、上層の１つの配線層の概略パターンの一例を示す。
なお、図４に示したパターンの大きさとチップサイズと
の比は実際のものとは異なり、パターンが実際の大きさ
よりも大きく表されている。チップの端面は、支持基板
１０（図３（Ｂ）参照）の〈１１０〉方向、すなわち壁
開しやすい方向と平行である。
す。図４に示したチップ２０の右下の領域２１が、ゲー
ト電極層の概略パターンの一例を示し、左上の領域２２
が、上層の１つの配線層の概略パターンの一例を示す。
なお、図４に示したパターンの大きさとチップサイズと
の比は実際のものとは異なり、パターンが実際の大きさ
よりも大きく表されている。チップの端面は、支持基板
１０（図３（Ｂ）参照）の〈１１０〉方向、すなわち壁
開しやすい方向と平行である。
【００２８】素子形成層１Ａ（図３（Ｂ）参照）の表面
上に、ＭＯＳＦＥＴ３２が形成されている。ＭＯＳＦＥ
Ｔ３２は、活性領域３１を横切るゲート電極３２Ｇ、ゲ
ート電極３２Ｇの両側に配置されたソース領域３２Ｓと
ドレイン領域３２Ｄを含んで構成される。ゲート電極３
２Ｇは、素子形成層１Ａの〈１００〉方向１ｂと平行な
方向に延在する。ソース領域３２Ｓとドレイン領域３２
Ｄとの間のチャネル領域を移動するキャリアの移動方向
は、図４に示した〈１００〉方向１ｂと直交する。〈１
００〉で表される結晶軸は、[１００]と等価な全て結晶
軸を含むため、〈１００〉方向１ｂと直交する方向も
〈１００〉と表される。すなわち、キャリアの移動方向
は、〈１００〉方向と平行である。
上に、ＭＯＳＦＥＴ３２が形成されている。ＭＯＳＦＥ
Ｔ３２は、活性領域３１を横切るゲート電極３２Ｇ、ゲ
ート電極３２Ｇの両側に配置されたソース領域３２Ｓと
ドレイン領域３２Ｄを含んで構成される。ゲート電極３
２Ｇは、素子形成層１Ａの〈１００〉方向１ｂと平行な
方向に延在する。ソース領域３２Ｓとドレイン領域３２
Ｄとの間のチャネル領域を移動するキャリアの移動方向
は、図４に示した〈１００〉方向１ｂと直交する。〈１
００〉で表される結晶軸は、[１００]と等価な全て結晶
軸を含むため、〈１００〉方向１ｂと直交する方向も
〈１００〉と表される。すなわち、キャリアの移動方向
は、〈１００〉方向と平行である。
【００２９】キャリアの移動方向を〈１００〉方向とす
ることにより、キャリア移動度を高めることができる。
これにより、ＭＯＳＦＥＴの電気的特性を向上させるこ
とができる。
ることにより、キャリア移動度を高めることができる。
これにより、ＭＯＳＦＥＴの電気的特性を向上させるこ
とができる。
【００３０】図４の領域２２に示すように、複数の配線
４１が形成されている。配線４１の大部分は、支持基板
１０の〈１１０〉方向と平行である。このため、支持基
板１０を劈開することにより、容易に配線４１の断面を
露出させ検査を行うことができる。また、ゲート電極３
２Ｇも、支持基板１０の〈１１０〉方向と平行であるた
め、容易にゲート電極３２Ｇの断面を観察し、不良解析
を行うことができる。
４１が形成されている。配線４１の大部分は、支持基板
１０の〈１１０〉方向と平行である。このため、支持基
板１０を劈開することにより、容易に配線４１の断面を
露出させ検査を行うことができる。また、ゲート電極３
２Ｇも、支持基板１０の〈１１０〉方向と平行であるた
め、容易にゲート電極３２Ｇの断面を観察し、不良解析
を行うことができる。
【００３１】図４に示したように、配線４１の大部分
は、支持基板１０の〈１１０〉方向と平行に配置される
が、一部の配線は支持基板１０の〈１１０〉方向に対し
て斜めに配置される場合もある。一般的に、斜め方向に
延在する配線は、当該配線層内の配線の全長の１０％未
満である。斜め方向の配線が配線の全長の３０％未満で
ある場合、すなわち支持基板１０の〈１１０〉方向と平
行に配置された配線の全長が、当該配線層内の全ての配
線の全長の７０％以上である場合に、有為な効果が得ら
れるであろう。
は、支持基板１０の〈１１０〉方向と平行に配置される
が、一部の配線は支持基板１０の〈１１０〉方向に対し
て斜めに配置される場合もある。一般的に、斜め方向に
延在する配線は、当該配線層内の配線の全長の１０％未
満である。斜め方向の配線が配線の全長の３０％未満で
ある場合、すなわち支持基板１０の〈１１０〉方向と平
行に配置された配線の全長が、当該配線層内の全ての配
線の全長の７０％以上である場合に、有為な効果が得ら
れるであろう。
【００３２】上記実施例で説明したように、素子形成層
１Ａの〈１１０〉方向を、支持基板１０の〈１１０〉方
向から４５°だけずらすことにより、ＭＯＳＦＥＴの特
性を高め、かつ劈開によって容易にチップに分離するこ
とができる。なお、素子形成層１Ａの〈１１０〉方向
と、支持基板１０の〈１１０〉方向とのなす角度を４２
〜４８°としても、同等の効果が得られるであろう。
１Ａの〈１１０〉方向を、支持基板１０の〈１１０〉方
向から４５°だけずらすことにより、ＭＯＳＦＥＴの特
性を高め、かつ劈開によって容易にチップに分離するこ
とができる。なお、素子形成層１Ａの〈１１０〉方向
と、支持基板１０の〈１１０〉方向とのなす角度を４２
〜４８°としても、同等の効果が得られるであろう。
【００３３】上記実施例では、支持基板１０及び素子形
成層１Ａを単結晶シリコンで形成したが、シリコン以外
の単結晶半導体で形成してもよい。このとき、スクライ
ブラインを支持基板の劈開容易方向と平行になるように
配置する。また、素子形成層の結晶軸の向きは、スクラ
イブラインと平行な方向にキャリアが移動するときの移
動度が高くなるように調整される。また、ゲート電極や
配線の大部分は、スクライブラインと平行になるように
配置される。このような構成とすることにより、上記実
施例と同様の効果を得ることができる。
成層１Ａを単結晶シリコンで形成したが、シリコン以外
の単結晶半導体で形成してもよい。このとき、スクライ
ブラインを支持基板の劈開容易方向と平行になるように
配置する。また、素子形成層の結晶軸の向きは、スクラ
イブラインと平行な方向にキャリアが移動するときの移
動度が高くなるように調整される。また、ゲート電極や
配線の大部分は、スクライブラインと平行になるように
配置される。このような構成とすることにより、上記実
施例と同様の効果を得ることができる。
【００３４】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００３５】上記実施例から、以下の付記に示された発
明が導き出される。
明が導き出される。
【００３６】（付記１） （ａ）単結晶の半導体からな
る支持基板の上に、絶縁層を介して、単結晶の半導体か
らなる素子形成層を、該素子形成層の結晶軸方向が、該
支持基板の対応する結晶軸方向からずれるように貼り合
せて、貼り合わせ基板を作製する工程と、（ｂ）前記支
持基板の劈開しやすい結晶軸方向と平行な方向に延在す
るスクライブラインで区分された複数のチップ領域内の
前記素子形成層に半導体素子を形成する工程と、（ｃ）
前記スクライブラインに沿って前記支持基板を劈開する
ことにより、前記貼り合わせ基板を複数のチップに分離
する工程とを有する半導体装置の製造方法。
る支持基板の上に、絶縁層を介して、単結晶の半導体か
らなる素子形成層を、該素子形成層の結晶軸方向が、該
支持基板の対応する結晶軸方向からずれるように貼り合
せて、貼り合わせ基板を作製する工程と、（ｂ）前記支
持基板の劈開しやすい結晶軸方向と平行な方向に延在す
るスクライブラインで区分された複数のチップ領域内の
前記素子形成層に半導体素子を形成する工程と、（ｃ）
前記スクライブラインに沿って前記支持基板を劈開する
ことにより、前記貼り合わせ基板を複数のチップに分離
する工程とを有する半導体装置の製造方法。
【００３７】（付記２） 前記工程（ｂ）と工程（ｃ）
との間に、前記素子形成層の表面から少なくとも該素子
形成層の底面まで達する溝を、前記スクライブラインに
沿って形成する工程を含む付記１に記載の半導体装置の
製造方法。
との間に、前記素子形成層の表面から少なくとも該素子
形成層の底面まで達する溝を、前記スクライブラインに
沿って形成する工程を含む付記１に記載の半導体装置の
製造方法。
【００３８】（付記３） 前記支持基板及び前記素子形
成層が単結晶シリコンで形成され、両者の貼り合わせ面
の結晶面方位が共に[１００]面であり、該素子形成層の
〈１１０〉方向が該支持基板の〈１１０〉方向から角度
４２°〜４８°だけずれている付記１または２に記載の
半導体装置の製造方法。
成層が単結晶シリコンで形成され、両者の貼り合わせ面
の結晶面方位が共に[１００]面であり、該素子形成層の
〈１１０〉方向が該支持基板の〈１１０〉方向から角度
４２°〜４８°だけずれている付記１または２に記載の
半導体装置の製造方法。
【００３９】（付記４）前記スクライブラインが、前記
支持基板の〈１１０〉方向と平行である付記３に記載の
半導体装置の製造方法。
支持基板の〈１１０〉方向と平行である付記３に記載の
半導体装置の製造方法。
【００４０】（付記５） 前記工程（ｂ）が、さらに、
前記素子形成層の〈１００〉方向をキャリアの移動方向
とする能動素子を、前記素子形成層に形成する工程を含
む付記３または４に記載の半導体装置の製造方法。
前記素子形成層の〈１００〉方向をキャリアの移動方向
とする能動素子を、前記素子形成層に形成する工程を含
む付記３または４に記載の半導体装置の製造方法。
【００４１】（付記６） 前記工程（ｂ）が、さら
に、前記素子形成層の上に、実質的に一方向に延在する
複数の配線を含む配線層を形成する工程であって、該配
線層内の複数の配線と、前記支持基板の壁開しやすい結
晶軸方向とが実質的に平行に配置される該配線層を形成
する工程を含む付記１〜５のいずれかに記載の半導体装
置の製造方法。
に、前記素子形成層の上に、実質的に一方向に延在する
複数の配線を含む配線層を形成する工程であって、該配
線層内の複数の配線と、前記支持基板の壁開しやすい結
晶軸方向とが実質的に平行に配置される該配線層を形成
する工程を含む付記１〜５のいずれかに記載の半導体装
置の製造方法。
【００４２】（付記７） 単結晶の半導体からなる支持
基板、絶縁層、及び単結晶の半導体からなる素子形成層
がこの順番に積層され、該素子形成層のある結晶軸方向
が該支持基板の対応する結晶軸方向からずれており、該
支持基板の劈開しやすい結晶軸方向と平行な端面を有す
るＳＯＩ基板と、前記素子形成層に形成された半導体素
子とを有する半導体チップ。
基板、絶縁層、及び単結晶の半導体からなる素子形成層
がこの順番に積層され、該素子形成層のある結晶軸方向
が該支持基板の対応する結晶軸方向からずれており、該
支持基板の劈開しやすい結晶軸方向と平行な端面を有す
るＳＯＩ基板と、前記素子形成層に形成された半導体素
子とを有する半導体チップ。
【００４３】（付記８） 前記支持基板及び前記素子形
成層が単結晶シリコンで形成され、両者の[１００]面が
ともに前記素子形成層の上面と平行である付記７に記載
の半導体チップ。
成層が単結晶シリコンで形成され、両者の[１００]面が
ともに前記素子形成層の上面と平行である付記７に記載
の半導体チップ。
【００４４】（付記９） 前記素子形成層の〈１１０〉
方向が、前記支持基板の〈１１０〉方向から角度４２°
〜４８°だけずれている付記７または８に記載の半導体
チップ。
方向が、前記支持基板の〈１１０〉方向から角度４２°
〜４８°だけずれている付記７または８に記載の半導体
チップ。
【００４５】（付記１０） 単結晶の半導体からなる支
持基板、絶縁層、及び単結晶シリコンからなる素子形成
層がこの順番に積層され、該素子形成層の結晶軸方向が
該支持基板の対応する結晶軸方向からずれているＳＯＩ
基板と、前記素子形成層に形成され、キャリアの移動方
向が該素子形成層の〈１００〉方向と平行である能動素
子とを有する半導体チップ。
持基板、絶縁層、及び単結晶シリコンからなる素子形成
層がこの順番に積層され、該素子形成層の結晶軸方向が
該支持基板の対応する結晶軸方向からずれているＳＯＩ
基板と、前記素子形成層に形成され、キャリアの移動方
向が該素子形成層の〈１００〉方向と平行である能動素
子とを有する半導体チップ。
【００４６】（付記１１） 前記支持基板が単結晶シリ
コンで形成され、前記支持基板及び素子形成層の[１０
０]面がともに前記素子形成層の上面と平行である付記
１０に記載の半導体チップ。
コンで形成され、前記支持基板及び素子形成層の[１０
０]面がともに前記素子形成層の上面と平行である付記
１０に記載の半導体チップ。
【００４７】（付記１２） 前記素子形成層の〈１１
０〉方向が、前記支持基板の〈１１０〉方向から角度４
２°〜４８°だけずれている付記１０または１１に記載
の半導体チップ。
０〉方向が、前記支持基板の〈１１０〉方向から角度４
２°〜４８°だけずれている付記１０または１１に記載
の半導体チップ。
【００４８】（付記１３） さらに、前記素子形成層の
上に配置され、実質的に一方向に延在する複数の配線を
含み、該配線と、前記支持基板の壁開しやすい結晶軸方
向とが実質的に平行に配置されている配線層を有する付
記１０〜１２のいずれかに記載の半導体チップ。
上に配置され、実質的に一方向に延在する複数の配線を
含み、該配線と、前記支持基板の壁開しやすい結晶軸方
向とが実質的に平行に配置されている配線層を有する付
記１０〜１２のいずれかに記載の半導体チップ。
【００４９】（付記１４） 単結晶の半導体からなる支
持基板、絶縁層、及び単結晶の半導体からなる素子形成
層がこの順番に積層され、該素子形成層の結晶軸方向が
該支持基板の対応する結晶軸方向からずれているＳＯＩ
基板と、前記素子形成層に形成された半導体素子と、前
記素子形成層の上に配置され、実質的に一方向に延在す
る複数の配線を含み、該配線と、前記支持基板の壁開し
やすい結晶軸方向とが実質的に平行に配置されている配
線層とを有する半導体チップ。
持基板、絶縁層、及び単結晶の半導体からなる素子形成
層がこの順番に積層され、該素子形成層の結晶軸方向が
該支持基板の対応する結晶軸方向からずれているＳＯＩ
基板と、前記素子形成層に形成された半導体素子と、前
記素子形成層の上に配置され、実質的に一方向に延在す
る複数の配線を含み、該配線と、前記支持基板の壁開し
やすい結晶軸方向とが実質的に平行に配置されている配
線層とを有する半導体チップ。
【００５０】（付記１５） 前記支持基板が単結晶シリ
コンで形成され、前記壁開しやすい結晶軸方向が〈１１
０〉方向である付記１４に記載の半導体チップ。
コンで形成され、前記壁開しやすい結晶軸方向が〈１１
０〉方向である付記１４に記載の半導体チップ。
【００５１】
【発明の効果】以上説明したように、本発明によれば、
支持基板と素子形成層との結晶軸方向が相互にずれてい
る。素子形成層の結晶軸方向を、半導体素子の特性が向
上するように最適化し、かつ支持基板の結晶軸方向を、
劈開によって容易にチップに分離することができるよう
に最適化することができる。
支持基板と素子形成層との結晶軸方向が相互にずれてい
る。素子形成層の結晶軸方向を、半導体素子の特性が向
上するように最適化し、かつ支持基板の結晶軸方向を、
劈開によって容易にチップに分離することができるよう
に最適化することができる。
【図１】 （Ａ）、（Ｂ）及び（Ｄ）は、本発明の実施
例による半導体装置に用いられる貼り合わせ基板の製造
方法を説明するための基板の断面図であり、（Ｃ）は、
貼り合わせ基板の結晶軸方向を示す平面図である。
例による半導体装置に用いられる貼り合わせ基板の製造
方法を説明するための基板の断面図であり、（Ｃ）は、
貼り合わせ基板の結晶軸方向を示す平面図である。
【図２】 実施例による半導体装置に用いられる貼り合
わせ基板の平面図である。
わせ基板の平面図である。
【図３】 実施例による半導体装置に用いられる貼り合
わせ基板の断面図である。
わせ基板の断面図である。
【図４】 実施例による半導体チップの概略平面図であ
る。
る。
【符号の説明】
１ シリコン基板
１Ａ 素子形成層
２ 酸化シリコン膜
３ 水素ドープ層
１０ 支持基板
１２ スクライブライン
１３ チップ領域
１５ 溝
２０ チップ
３１ 活性領域
３２ ＭＯＳＦＥＴ
４１ 配線
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/78 Ｖ
Ｆターム(参考） 5F032 AA06 AA91 CA17 DA02 DA60
DA71 DA74
5F110 AA01 AA16 AA24 DD05 DD13
DD30 GG02 GG12 GG17 QQ17
Claims (10)
- 【請求項１】 （ａ）単結晶の半導体からなる支持基板
の上に、絶縁層を介して、単結晶の半導体からなる素子
形成層を、該素子形成層の結晶軸方向が、該支持基板の
対応する結晶軸方向からずれるように貼り合せて、貼り
合わせ基板を作製する工程と、 （ｂ）前記支持基板の劈開しやすい結晶軸方向と平行な
方向に延在するスクライブラインで区分された複数のチ
ップ領域内の前記素子形成層に半導体素子を形成する工
程と、 （ｃ）前記スクライブラインに沿って前記支持基板を劈
開することにより、前記貼り合わせ基板を複数のチップ
に分離する工程とを有する半導体装置の製造方法。 - 【請求項２】 前記工程（ｂ）と工程（ｃ）との間に、
前記素子形成層の表面から少なくとも該素子形成層の底
面まで達する溝を、前記スクライブラインに沿って形成
する工程を含む請求項１に記載の半導体装置の製造方
法。 - 【請求項３】 前記支持基板及び前記素子形成層が単結
晶シリコンで形成され、両者の貼り合わせ面の結晶面方
位が共に[１００]面であり、該素子形成層の〈１１０〉
方向が該支持基板の〈１１０〉方向から角度４２°〜４
８°だけずれている請求項１または２に記載の半導体装
置の製造方法。 - 【請求項４】前記スクライブラインが、前記支持基板の
〈１１０〉方向と平行である請求項３に記載の半導体装
置の製造方法。 - 【請求項５】 前記工程（ｂ）が、さらに、前記素子形
成層の〈１００〉方向をキャリアの移動方向とする能動
素子を、前記素子形成層に形成する工程を含む請求項３
または４に記載の半導体装置の製造方法。 - 【請求項６】 前記工程（ｂ）が、さらに、前記素子形
成層の上に、実質的に一方向に延在する複数の配線を含
む配線層を形成する工程であって、該配線層内の複数の
配線と、前記支持基板の壁開しやすい結晶軸方向とが実
質的に平行に配置される該配線層を形成する工程を含む
請求項１〜５のいずれかに記載の半導体装置の製造方
法。 - 【請求項７】 単結晶の半導体からなる支持基板、絶縁
層、及び単結晶の半導体からなる素子形成層がこの順番
に積層され、該素子形成層のある結晶軸方向が該支持基
板の対応する結晶軸方向からずれており、該支持基板の
劈開しやすい結晶軸方向と平行な端面を有するＳＯＩ基
板と、 前記素子形成層に形成された半導体素子とを有する半導
体チップ。 - 【請求項８】 前記支持基板及び前記素子形成層が単結
晶シリコンで形成され、両者の[１００]面がともに前記
素子形成層の上面と平行である請求項７に記載の半導体
チップ。 - 【請求項９】 単結晶の半導体からなる支持基板、絶縁
層、及び単結晶シリコンからなる素子形成層がこの順番
に積層され、該素子形成層の結晶軸方向が該支持基板の
対応する結晶軸方向からずれているＳＯＩ基板と、 前記素子形成層に形成され、キャリアの移動方向が該素
子形成層の〈１００〉方向と平行である能動素子とを有
する半導体チップ。 - 【請求項１０】 単結晶の半導体からなる支持基板、絶
縁層、及び単結晶の半導体からなる素子形成層がこの順
番に積層され、該素子形成層の結晶軸方向が該支持基板
の対応する結晶軸方向からずれているＳＯＩ基板と、 前記素子形成層に形成された半導体素子と、 前記素子形成層の上に配置され、実質的に一方向に延在
する複数の配線を含み、該配線と、前記支持基板の壁開
しやすい結晶軸方向とが実質的に平行に配置されている
配線層とを有する半導体チップ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002008742A JP2003209259A (ja) | 2002-01-17 | 2002-01-17 | 半導体装置の製造方法及び半導体チップ |
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|---|---|---|---|
| JP2002008742A JP2003209259A (ja) | 2002-01-17 | 2002-01-17 | 半導体装置の製造方法及び半導体チップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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| JP3827497B2 (ja) * | 1999-11-29 | 2006-09-27 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
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2003
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