JP2003197645A

JP2003197645A - ヘテロ接合電界効果トランジスタ及びその製造方法

Info

Publication number: JP2003197645A
Application number: JP2001394971A
Authority: JP
Inventors: Tomoyuki Yamada; 朋幸山田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2001-12-26
Filing date: 2001-12-26
Publication date: 2003-07-11

Abstract

(57)【要約】【課題】リセス構造を有する III族窒化物系ヘテロ接
合電界効果トランジスタ（ＨＦＥＴ）を形成する。【解決手段】基板上に、ＧａＮ層及びアンドープＧａ
Ｎ層からなるバッファ層と、アンドープＡｌ_xＩｎ_yＧａ
_1-(x+y)Ｎ（０＜ｘ＜１，０＜ｙ＜１，ｘ＋ｙ≦１）か
らなる高抵抗層と、ｎ型不純物を含有するＡｌ_xＩｎ_yＧ
ａ_1-(x+y)Ｎ（０＜ｘ＜１，０＜ｙ＜１，ｘ＋ｙ≦１）
からなるキャリア供給層１８と、キャリア供給層よりも
小さな禁制帯幅を有しかつアンドープ又はｎ型不純物を
含有するＧａＮからなるチャネル層２２と、キャリア供
給層よりも高濃度のｎ型不純物を含有するＡｌ_iＩｎ_jＧ
ａ_1-(i+j)Ｎ（０＜ｉ＜１，０＜ｊ＜１，ｉ＋ｊ≦１）
からなる前駆コンタクト層２４'とを順次設けて得られ
る第１積層体３０の、チャネル層と前駆コンタクト層と
のエッチング選択比を利用してリセス構造を有するコン
タクト層２４を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ヘテロ接合電界効果
トランジスタ、特に III族窒化物（ III-Nitride)系電
界効果トランジスタ及びその製造方法に関する。

【０００２】

【従来の技術】異種半導体からなるヘテロ接合を用い
た、ヘテロ接合電界効果トランジスタ（HFET:Heterojun
ction Feild Effect Transistor 以下、HFETと称するこ
ともある。）は、マイクロ波等の高出力デバイスとして
その重要性が年々増加している。

【０００３】現在、ＧａＡｓ系ＨＦＥＴ等が実用化に至
っている一方で、青・緑色ＬＥＤ等の作製に伴う III族
窒化物の材料開発により、 III族窒化物系ＨＦＥＴの研
究が盛んに行われている。

【０００４】例えば、河合らによる文献（日本学術振興
会極限構造電子物性第１５１委員会第４９回研究会資
料）では、 III族窒化物材料の、ＧａＡｓ（ガリウム砒
素）に比して６〜８倍の破壊電界や２〜３倍の飽和速度
等の優れた特性を挙げ、高速電力素子としての III族窒
化物系ＨＦＥＴの有意性が報告されている。

【０００５】

【発明が解決しようとする課題】III族窒化物系ＨＦＥ
Ｔとして、例えば、文献にも示すような、禁制帯幅の小
さなＧａＮチャネル層内でキャリアを走行させ、チャネ
ル層よりも禁制帯幅の大きなＡｌＧａＮ電子供給層を介
してゲート電極を設けたＧａＮ系ＨＦＥＴ（順型）があ
る。

【０００６】このＧａＮ系ＨＦＥＴでは、ゲート電極が
形成されるゲートコンタクト層（或いは、ショットキー
層とも称する。）である電子供給層上に、ソース及びド
レイン電極を形成しなくてはならない。

【０００７】この（順型）ＧａＮ系ＨＦＥＴ（より詳し
くは、ＧａＮ／ＡｌＧａＮ系ＨＦＥＴ）では、塩素ガス
を用いた反応性イオンエッチング（RIE:Reactive Ion E
tching 以下、RIEと称する。）法だけが信頼性あるエッ
チング手段であるにも拘わらず、ＡｌＧａＮとＧａＮと
のエッチング選択比が殆どないため、リセス構造を再現
性良く形成することが困難である。

【０００８】一方、例えば、ＧａＡｓ層をチャネル層と
し、ＡｌＧａＡｓ層を電子供給層とするＧａＡｓ系ＨＦ
ＥＴでは、ＡｌＧａＡｓとＧａＡｓとの間のエッチング
選択比を利用して、ＡｌＧａＡｓ電子供給層上部にＧａ
Ａｓコンタクト層によるリセス構造を形成している。そ
の結果、ソース及びドレイン電極が形成されるコンタク
ト層とゲート電極が形成される層とを別個にでき、ソー
ス及びドレイン電極の接触（コンタクト）抵抗の低減を
図ることができる。

【０００９】しかしながら、従来の III族窒化物系ＨＦ
ＥＴ、例えば、ＧａＮ系ＨＦＥＴでは、このようなリセ
ス構造によるデバイスの特性向上を図ることは困難であ
った。

【００１０】また、ＧａＮ系ＨＦＥＴでは、ＡｌＧａＮ
層を形成するに当たり、Ａｌの組成比が大きい場合には
良質な結晶とならないことが知られている。よって、Ａ
ｌ組成比が０．２程度であるＡｌ０．２Ｇａ０．８Ｎを
用いているが、ＡｌＧａＮ層上のソース及びドレイン電
極の接触抵抗が１０^-5Ωｃｍ程度と高くなってしまう。
また、これら接触抵抗の上昇に伴いソース抵抗が上昇す
るため、デバイス特性の低下を招く。

【００１１】また、リセス構造が形成されていないＧａ
Ｎ系ＨＦＥＴでは、広大な表面空乏層が形成されてしま
う。その結果、不所望なこの表面空乏層によっても、ソ
ース抵抗が上昇してしまう場合がある。

【００１２】ところで、 III族窒化物系ＨＦＥＴとし
て、そのほかに、チャネル層の下にキャリア供給層を設
けるとともに当該チャネル層を介してゲート電極を設け
たＨＦＥＴ（逆型）がある。このＨＦＥＴは、ヘテロ接
合面に形成される２次元電子ガス（２ＤＥＧ）層がゲー
ト電極により近づく構造であるため、デバイス特性のよ
り一層の向上を図ることができる。

【００１３】しかしながら、このＨＦＥＴ（逆型）にお
いても、例えば、ウェットエッチングを行う際には、そ
のエッチング選択比の組合せの困難性からリセス構造を
再現性良く形成することが難しい。従って、ソース及び
ドレイン電極の接触抵抗の低減等を図ることが困難であ
った。

【００１４】そこで、上述の種々の問題点を技術的に解
決する手法の出現が望まれていた。

【００１５】

【課題を解決するための手段】そこで、この発明のヘテ
ロ接合電界効果トランジスタは、下記のような構成上の
特徴を有する。

【００１６】すなわち、基板上に、ＧａＮ層及びアンド
ープＧａＮ層からなるバッファ層と、アンドープＡｌ_x
Ｉｎ_yＧａ_1-(x+y)Ｎ（０＜ｘ＜１，０＜ｙ＜１，ｘ＋ｙ
≦１）からなる高抵抗層と、ｎ型不純物を含有するＡｌ
_xＩｎ_yＧａ_1-(x+y)Ｎ（０＜ｘ＜１，０＜ｙ＜１，ｘ＋
ｙ≦１）からなるキャリア供給層と、このキャリア供給
層よりも小さな禁制帯幅を有しかつアンドープ又はｎ型
不純物を含有するＧａＮからなるチャネル層と、このキ
ャリア供給層よりも高濃度のｎ型不純物を含有するＡｌ
_iＩｎ_jＧａ_1-(i+j)Ｎ（０＜ｉ＜１，０＜ｊ＜１，ｉ＋
ｊ≦１）からなり、互いに離間された２つの領域として
形成されたコンタクト層とを順次具え、チャネル層上で
あって２つの領域間に、当該２つの領域とは離間されて
ゲート電極が設けられており、２つの領域のうち一方の
領域上にはソース電極が設けられており、他方の領域上
にはドレイン電極が設けられている。

【００１７】このようにして製造されたヘテロ接合電界
効果トランジスタ（ＨＦＥＴ）は、例えば、ＧａＮ系Ｈ
ＦＥＴに適用して好適である。この発明のＨＦＥＴの構
造によれば、コンタクト層によってリセス構造が形成さ
れている。よって、例えば、従来のＧａＮ系ＨＦＥＴに
比べて、上述したような表面空乏層によるソース抵抗の
増大を低減させることができる。

【００１８】また、上述したこの発明のＨＦＥＴの構造
によれば、例えば、従来のＧａＮ系ＨＦＥＴに比べ、ソ
ース電極及びドレイン電極が形成されるコンタクト層中
の不純物濃度を高くすることができる。よって、電子に
対する障壁（ポテンシャル障壁）を低下させることがで
き、ソース電極及びドレイン電極のコンタクト（接触）
抵抗を低減させることができる。

【００１９】

【発明の実施の形態】以下、図１〜図７を参照して、こ
の発明の実施の形態につき説明する。尚、図１〜図６
は、この発明に係るヘテロ接合電界効果トランジスタの
製造方法の一構成例を断面の切り口で示す工程図であ
る。尚、各図は、この発明が理解できる程度に各構成成
分の形状、大きさ及び配置関係を概略的に示してあるに
過ぎず、この発明を図示例に限定するものではない。ま
た、図を分かり易くするために、断面を示すハッチング
（斜線）は一部分を除き省略してある。また、以下の説
明において、特定の材料及び条件等を用いることがある
が、これら材料及び条件は好適例の一つに過ぎず、従っ
て、何らこれらに限定されない。また、各図において同
様の構成成分については同一の番号を付して示し、その
重複する説明を省略することもある。

【００２０】＜第１の実施の形態＞図１及び図２を参照
して、この発明の第１の実施の形態に係るヘテロ接合電
界効果トランジスタ（以下、ＨＦＥＴと称することもあ
る。）の製造方法につき説明する。ここでは、ＨＦＥＴ
の一例として、ヘテロ接合面で量子化された２次元電子
ガス（２ＤＥＧ）を利用した高電子移動度トランジスタ
（HEMT:High Electron Mobility Transistor 以下、HEM
Tと称する。）である逆型ＨＥＭＴの製造方法につき説
明する。

【００２１】第１の実施の形態によれば、先ず、第一工
程として、基板上に、ＧａＮ及びアンドープＧａＮから
なるバッファ層と、アンドープＡｌ_xＩｎ_yＧａ_1-(x+y)
Ｎ（０＜ｘ＜１，０＜ｙ＜１，ｘ＋ｙ≦１）からなる高
抵抗層と、ｎ型不純物を含有するＡｌ_xＩｎ_yＧａ
_1-(x+y)Ｎ（０＜ｘ＜１，０＜ｙ＜１，ｘ＋ｙ≦１）か
らなるキャリア供給層と、アンドープＡｌ_xＩｎ_yＧａ
_1-(x+y)Ｎ（０＜ｘ＜１，０＜ｙ＜１，ｘ＋ｙ≦１）か
らなるスペーサ層と、キャリア供給層よりも小さな禁制
帯幅を有しかつアンドープ又はｎ型不純物を含有するＧ
ａＮからなるチャネル層と、キャリア供給層よりも高濃
度のｎ型不純物を含有するＡｌ_iＩｎ_jＧａ_1-(i+j ₎Ｎ
（０＜ｉ＜１，０＜ｊ＜１，ｉ＋ｊ≦１）からなるコン
タクト層とを順次設けて、第１積層体を形成する。そこ
で、第一工程につき、以下説明する。

【００２２】この実施の形態では、第１積層体の各層の
形成を、アンモニア（ＮＨ₃）を窒素（Ｎ₂）源とする
有機金属気相成長法（ＭＯＣＶＤ）を用いて行う。

【００２３】先ず、基板としてサファイア（Ａｌ
₂Ｏ₃）（０００１）基板１２を結晶成長装置に設置す
る。然る後、当該基板温度を６００℃に加熱した条件下
で、ＧａＮ低温バッファ層１４を膜厚５０ｎｍで形成す
る。続いて、基板温度を１０５０℃に加熱させた条件下
で、このＧａＮ低温バッファ層１４上にアンドープＧａ
Ｎ高温バッファ層１６を膜厚１５００ｎｍで形成する。
この実施の形態では、低温バッファ層１４及び高温バッ
ファ層１６を総じて、バッファ層１５と称する。続い
て、同条件下で、この高温バッファ層１６上に、アンド
ープＡｌ_0.33Ｉｎ_0.07Ｇａ_0.6Ｎ高抵抗層１７を膜厚１
００ｎｍで形成する。続いて、この高抵抗層１７上に、
ケイ素（Ｓｉ）を２×１０¹⁸ｃｍ^-3添加した、ｎ型Ａｌ
_0.33Ｉｎ_0.07Ｇａ_0.6Ｎキャリア供給層（バリア層とも
称する。）１８を２０ｎｍの膜厚で形成する。続いて、
このｎ型Ａｌ_0.33Ｉｎ_0.07Ｇａ_0.6Ｎキャリア供給層
１８上に、この実施の形態では第１半導体層としてアン
ドープＡｌ_0.33Ｉｎ_0.07Ｇａ₀ _.6Ｎスペーサ層２０
を、５ｎｍの膜厚で形成する。続いて、このアンドープ
Ａｌ_0.33Ｉｎ_0.07Ｇａ_0.6Ｎスペーサ層２０上に、こ
の実施の形態では第２半導体層としてアンドープＧａＮ
チャネル層２２を５０ｎｍの膜厚で形成する。続いて、
基板温度を７００℃以下に昇温させた条件下で、このア
ンドープＧａＮチャネル層２２に、Ｓｉを１×１０¹⁹ｃ
ｍ^-3添加した、ｎ⁺（第１半導体層２０に比して高不純
物濃度のため、ｎ⁺と記す。）型Ａｌ_0.2Ｉｎ_0.05Ｇａ
_0.75Ｎ前駆コンタクト層（後工程にてエッチングされコ
ンタクト層２４となる。）２４'を５０ｎｍの膜厚で形
成する。

【００２４】こうして得られた第１積層体３０を、図１
（Ａ）に示す。尚、この実施の形態では、第１積層体３
０を形成するに当たり、低温バッファ層１４、高温バッ
ファ層１６、高抵抗層１７、キャリア供給層１８、スペ
ーサ層２０、チャネル層２２及び前駆コンタクト層２
４'となる結晶層同士を格子整合、すなわち、基板１２
上に成長させるこれら結晶層（１４，１６，１７，１
８，２０，２２，２４'）の格子定数が一致（整合）す
るように形成する。格子整合させることにより、格子定
数の不整合によって各層に発生する内部応力を低減する
ことができる。また、高抵抗層１７は、高温バッファ層
１６とキャリア供給層１８とのヘテロ接合面付近に、不
所望な２ＤＥＧ層が形成されるのを回避するか、また
は、わずかに形成された不所望な２ＤＥＧ層を機能させ
ないように、働く。

【００２５】尚、Ａｌ_xＩｎ_yＧａ_1-(x+y)Ｎ層及びＡｌ_i
Ｉｎ_jＧａ_1-(i+j)Ｎの組成比は、上述したそれぞれＡｌ
_0.33Ｉｎ_0.07Ｇａ_0.6Ｎ及びＡｌ_0.2Ｉｎ_0.05Ｇａ
_0.75Ｎのみに限定されず、図７に示すバンドギャップ
（＝禁制帯幅）とボンド長との関係図（（社）応用物理
学会編「これから始めるナイトライド半導体」p.5）
の、ＡｌＮ−ＩｎＮ−ＧａＮを頂点とする三角形内の組
成を有するものとする。また、より好ましくは、当該三
角形内の太実線上の点の組成、すなわち、ＧａＮと等し
いボンド長であり、かつ、ＧａＮよりも禁制帯幅の大き
な組成を有するＡｌ_xＩｎ_yＧａ_1-(x+y)Ｎ（０＜ｘ＜
１，０＜ｙ＜１，ｘ＋ｙ≦１）及びＡｌ_iＩｎ_jＧａ
_1-(i+j)Ｎ（０＜ｉ＜１，０＜ｊ＜１，ｉ＋ｊ≦１）を
それぞれ任意好適に用ることにより、この発明をより好
適に実施することができる。

【００２６】また、この実施の形態では、チャネル層２
２をアンドープＧａＮ層としたが、ｎ型不純物を含有す
るｎ型ＧａＮ層であってもこの発明を適宜適用できる。

【００２７】次に、第二工程として、前駆コンタクト層
２４’上に、当該前駆コンタクト層２４’を基板面に対
して平行に離間された２つの領域として、例えば、島状
領域（或いは帯状領域）に形成（加工）するための第１
マスクを形成する。

【００２８】具体的には、後工程にて、前駆コンタクト
層２４'によるリセス構造を形成するが、そのために、
図１（Ａ）に示す前駆コンタクト層２４'上に、当該前
駆コンタクト層２４'を間隔（幅）ａだけ、例えば、ス
トライプ状に露出させるような、レジストパターン４２
を任意好適なフォトリソグラフィによって形成する。こ
のレジストパターン４２を第１マスクとする。そして、
このレジストパターン４２をエッチングマスクとする
（図１（Ｂ）参照）。

【００２９】次に、第三工程として、第１マスク４２の
上方から等方性エッチングを行い、第１マスク４２から
露出している前駆コンタクト層２４'を選択的に除去し
てチャネル層２２を露出させる。このエッチングによ
り、前駆コンタクト層２４’の残存領域は２つの島状領
域２４ａ及び２４ｂとなる。

【００３０】具体的には、この実施の形態では、第三工
程のエッチング方法として、ウェットエッチング法を用
いる。第１マスク４２が形成された第１積層体３０を、
エッチャント液として、例えば、希塩酸に数分間浸させ
てウェットエッチングを行う。

【００３１】ウェットエッチング（等方性エッチング）
は、周知の通り深さ方向と横方向とが同一比でエッチン
グされる。また、チャネル層２２のエッチング速度は、
前駆コンタクト層２４’のエッチング速度に比べて充分
遅い。

【００３２】その結果、図１（Ｃ）に示すように、実質
的に、第１マスク４２の下側の一部の領域を含む前駆コ
ンタクト層２４'の一部を容易にかつ再現性良く、テー
パ状にエッチングすることができる。そして、残存する
前駆コンタクト層２４'の領域は、実質間隔ａだけ離間
された島状領域２４ａ及び２４ｂを形成する。これら島
状領域２４ａ及び２４ｂはそれぞれコンタクト層２４と
なる。また、この２つのコンタクト層２４（２４ａ及び
２４ｂ）に挟まれる部分、すなわち、ストライプ状の開
口２８には、チャネル層２２が露出している。

【００３３】次に、第四工程として、第１マスク４２の
上方から第１金属を蒸着して、チャネル層２２上に第１
金属からなるゲート電極を形成した後、この第１金属が
堆積している第１マスク４２を除去する。

【００３４】具体的には、レジストパターン４２の上方
から第１金属としてレニウム（Ｒｅ）を、１００ｎｍの
膜厚となるように蒸着させる（図示せず）。その後、リ
フトオフ法によって第１金属層が形成されているレジス
トパターン４２を除去する。

【００３５】そして、チャネル層２２上に、実質幅ａを
有する第１金属層からなる、ストライプ状のゲート電極
４６が形成された、第２積層体７５を得る（図２（Ａ）
参照）。

【００３６】次に、第五工程として、第四工程によって
露出している２つ島状領域２４ａ，２４ｂの各々の少な
くとも一部をそれぞれ露出させるように、第四工程で得
られた第２積層体７５上に、第２マスクを形成する。

【００３７】具体的には、図２（Ａ）に示した島状領域
２４ａ，２４ｂに形成された各々のコンタクト層２４上
に、当該コンタクト層を間隔ｂだけ、例えば、ストライ
プ状に露出させるような、レジストパターン４８を任意
好適なフォトリソグラフィによって形成する（図２
（Ｂ）参照）。このレジストパターン４８を第２マスク
とする。

【００３８】次に、第六工程として、第２マスク４８の
上方から第２金属を蒸着して、２つの領域のうちの一方
の領域上に第２電極からなるソース電極を形成し、他方
の領域上に第２電極からなるドレイン電極を形成した
後、この第２金属が堆積している第２マスク４８を除去
する。

【００３９】具体的には、レジストパターン４８の上方
から、第２金属としてチタン（Ｔｉ）、アルミニウム
（Ａｌ）、ニッケル（Ｎｉ）及び金（Ａｕ）を順次蒸着
して積層金属を形成する。より詳しくは、チタンの膜厚
を１５ｎｍ、アルミニウムの膜厚を２２０ｎｍ、ニッケ
ルの膜厚を４０ｎｍ及び金の膜厚を５０ｎｍとなるよう
に蒸着させる（図示せず）。その後、リフトオフ法によ
ってこの積層金属が形成されているレジストパターン４
８を除去する。そして、残存する積層金属の部分（領
域）５０及び５２を備える第２積層体７５を、窒素（Ｎ
₂）雰囲気中で４５０℃以上の温度で数分間アニール処
理する。

【００４０】こうして、２つの島状領域２４ａ，２４ｂ
に形成されたコンタクト層２４上に、実質幅ｂを有する
ストライプ状の積層金属５０及び５２がそれぞれ形成さ
れ、それらのうちの一方をソース電極５０とし他方をド
レイン電極５２とすることにより、ヘテロ接合電界効果
トランジスタ１０を得る（図２（Ｃ）参照）。

【００４１】上述した説明から明らかなように、この実
施の形態で製造されたヘテロ接合電界効果トランジスタ
には、チャネル層２２上のコンタクト層２４である島状
領域２４ａ及び２４ｂによってリセス構造が形成されて
いるので、表面空乏層によるソース抵抗の上昇を、従来
のＧａＮ系ＨＦＥＴに比べて低減できる。

【００４２】また、その表面上にソース電極５０及びド
レイン電極５２が形成されるコンタクト層２４には、ｎ
型不純物が高濃度含有されているため、電子に対する障
壁（ポテンシャル障壁）を低下させることができる。そ
の結果、ソース電極５０及びドレイン電極５２とコンタ
クト層２４（２４ａ，２４ｂ）との間の接触抵抗を低減
させることができる。

【００４３】また、アンドープであるチャネル層２２上
にゲート電極４６を形成することができる。よって、シ
ョットキー障壁を高く維持することができるので、ゲー
ト漏れ電流をより低減させることができる。

【００４４】従って、ゲート電極の降伏電圧を低下させ
ることなく接触抵抗を低減させることができ、良好なデ
バイス特性を有するＨＦＥＴが得られる。

【００４５】＜第２の実施の形態＞図３及び図４を参照
して、この発明の第２の実施の形態に係るヘテロ接合電
界効果トランジスタの製造方法につき説明する。

【００４６】第２の実施の形態では、第１の実施の形態
において、先ず、ゲート電極４６を形成し、続いてソー
ス電極５０及びドレイン電極５２を形成していた形成順
序を、逆にして製造している点が主に相違している。

【００４７】先ず、第１の実施の形態の第一工程と同様
にして、第一工程を行う。そして、第一工程を行うこと
により、第１積層体３０を得る（図１（Ａ）参照）。

【００４８】次に、第二工程として、前駆コンタクト層
２４’上に、当該前駆コンタクト層２４’のうちソース
電極及びドレイン電極が形成される領域を露出させるよ
うに、第１マスクを形成する。

【００４９】具体的には、後工程にてソース電極及びド
レイン電極を形成するために、図１（Ａ）に示す前駆コ
ンタクト層２４’上に、当該前駆コンタクト層２４’を
間隔（幅）ｂだけ、例えば、ストライプ状に露出させる
ような、レジストパターン５４を任意好適なフォトリソ
グラフィによって形成する。このレジストパターン５４
を第１マスクとする（図３（Ａ）参照）。

【００５０】次に、第三工程として、第１マスク５４の
上方から第２金属を蒸着して、前駆コンタクト層２４’
上に第２金属からなるソース電極及びドレイン電極を形
成した後、第２金属が堆積している第１マスク５４を除
去する。

【００５１】具体的には、レジストパターン５４の上方
から、第１の実施の形態で説明した第２金属である積層
金属を蒸着させる（図示せず）。そして、リフトオフ法
によってレジストパターン５４を除去した後、残存する
積層金属の部分（領域）５０及び５２を具える第１積層
体３０を、窒素（Ｎ₂）雰囲気中で４５０℃以上の温度
で数分間アニール処理する。

【００５２】こうして、前駆コンタクト層２４’上に、
実質幅ｂを有するストライプ状のソース電極５０及びド
レイン電極５２が形成された、第２積層体３５を得る
（図３（Ｂ）参照）。

【００５３】次に、第四工程として、第三工程によって
露出している前駆コンタクト層２４’上に、当該前駆コ
ンタクト層２４’を互いに離間された２つの領域に形成
するための第２マスクを形成する。

【００５４】具体的には、前駆コンタクト層２４’によ
るリセス構造を形成するが、そのために、図３（Ｂ）に
示す前駆コンタクト層２４’上に間隔ａだけ露出させる
ようなレジストパターン５６を任意好適なフォトリソグ
ラフィによって形成する。このレジストパターン５６
を、エッチングマスクとして機能する第２マスクとする
（図３（Ｃ）参照）。

【００５５】次に、第五工程として、第２マスク５６の
上方からエッチングを行い、第２マスク５６から露出し
ている前駆コンタクト層２４’を選択的に除去して、前
記チャネル層２２を露出させる。このエッチングによ
り、前駆コンタクト層２４’の残存領域は２つの島状領
域２４ａ，２４ｂとなる。

【００５６】具体的には、第１の実施の形態で説明した
ウェットエッチング法により、コンタクト層である島状
領域２４ａ及び２４を形成する。また、これら島状領域
２４ａ，２４ｂ挟まれる部分、すなわち、ストライプ状
の開口２８には、チャネル層２２が露出している（図４
（Ａ）参照）。

【００５７】次に、第六工程として、第２マスク５６の
上方から第１金属を蒸着して、チャネル層２２上に第１
金属からなるゲート電極４６を形成した後、第１金属が
堆積している第２マスクを５６を除去する。

【００５８】具体的には、レジストパターン５６の上方
から、第１金属として、第１の実施の形態で説明したレ
ニウムを蒸着させた後、レジストパターン５６を除去す
る。

【００５９】こうして、チャネル層２２上に、第１金属
からなるゲート電極４６が形成されたヘテロ接合電界効
果トランジスタ１０を得る（図４（Ｂ）参照）。

【００６０】上述した説明から明らかなように、この実
施の形態で製造されたヘテロ接合電界効果トランジスタ
は、第１の実施の形態と同様の効果を得ることができ
る。

【００６１】更に、この実施の形態では、ゲート電極４
６を形成する前に、ソース電極５０及びドレイン電極５
２を形成している。よって、ゲート電極（ショットキー
接触部）４６がアニール処理雰囲気下に晒されないた
め、第１の実施の形態に比べて良質なショットキー接触
を形成できる。

【００６２】＜第３の実施の形態＞図５及び図６を参照
して、この発明の第３の実施の形態に係るヘテロ接合電
界効果トランジスタの製造方法につき説明する。

【００６３】第３の実施の形態では、第２の実施の形態
と同様に、第１の実施の形態において、先ず、ゲート電
極４６を形成し、続いてソース電極５０及びドレイン電
極５２を形成していた形成順序を、逆にして製造してい
る点が主に相違している。

【００６４】更に、第２の実施の形態では、リセス構造
及びゲート電極４６の形成に当たり、同一のマスク（第
２マスク５６）を用いていたが、第３の実施の形態で
は、それぞれの形成を異なるマスクを用いて別個に形成
している点が相違している。

【００６５】先ず、第１の実施の形態の第一工程及び第
二工程と同様にして、第一工程及び第二工程を行う。そ
して、第二工程まで行うことにより得られた第１積層体
３０を図５（Ａ）に示す。尚、この実施の形態では、図
１（Ａ）に示す前駆コンタクト層２４'上に、当該前駆
コンタクト層２４'を間隔ｃだけ露出させるようにレジ
ストパターン４２を形成する。

【００６６】次に、第三工程として、第１マスク４２の
上方から等方性エッチングを行い、第１マスク４２から
露出している前駆コンタクト層２４’を選択的に除去し
てチャネル層２２を露出させ、前駆コンタクト層２４’
の残存領域によって２つの島状領域２４ａ及び２４ｂを
形成する。然る後、第１マスク４２を除去する。

【００６７】具体的には、第１の実施の形態で説明した
ウェットエッチング法によって、島状領域２４ａ，２４
ｂに形成されたコンタクト層２４はリセス構造となる。
その後、レジストパターン４２を任意好適な方法により
除去し、第２積層体６５を得る（図５（Ｂ）参照）。

【００６８】次に、第四工程として、第三工程によって
露出している２つ島状領域２４ａ，２４ｂの各々の少な
くとも一部をそれぞれ露出させるように、第三工程で得
られた第２積層体６５上に、第２マスクを形成する。

【００６９】具体的には、図５（Ｂ）に示した島状領域
２４ａ，２４ｂに形成された各々のコンタクト層２４上
に、当該コンタクト層２４を間隔ｂだけ露出させるよう
な、第２マスクとしてのレジストパターン５５を形成す
る（図５（Ｃ）参照）。

【００７０】次に、第五工程として、第２マスク５５の
上方から第２金属を蒸着して、２つの領域のうちの一方
の領域上に第２金属からなるソース電極５０を形成し、
他方の領域に第２金属からなるドレイン電極５２を形成
した後、この第２金属が堆積している第２マスク５５を
除去する。

【００７１】具体的には、レジストパターン５５の上方
から、第１の実施の形態で説明した第２金属である積層
金属を蒸着させる（図示せず）。その後、リフトオフ法
によってレジストパターン５５を除去し、積層金属の部
分（領域）５０及び５２を具える第２積層体６５を、窒
素（Ｎ₂）雰囲気中で４５０℃以上の温度で数分間アニ
ール処理する。

【００７２】こうして、コンタクト層２４（２４ａ，２
４ｂ）上に、実質幅ｂを有するストライプ状のソース電
極５０及びドレイン電極５２が形成された、第３積層体
８０を得る（図６（Ａ）参照）。

【００７３】次に、第六工程として、２つの島状領域に
挟まれる部分、ここではストライプ状の開口２８に露出
している第２半導体層（チャネル層）２２の少なくとも
一部を露出させるように、第五工程で得られた第３積層
体８０上に、第３マスクを形成する。

【００７４】具体的には、図６（Ａ）に示した第３積層
体８０の露出するチャネル層２２上に、当該チャネル層
２２を間隔ａだけストライプ状に露出させるような、第
３マスクとしてのレジストパターン５７を形成する。

【００７５】この実施の形態では、レジストパターン５
７によって形成される間隔ａの開口部分を、ドレイン電
極（ここでは５２）側よりもソース電極（ここでは５
０）側に近くなるように形成している（図６（Ｂ）参
照）。後述する工程により、このような位置の開口部分
にゲート電極を形成することで、ソース抵抗の低減を図
ることができ好適である（図６（Ｃ）参照）。尚、間隔
ａの開口部分の位置はこれに限られるものではなく、設
計及び目的に応じて任意に決定するものとする。

【００７６】次に、第七工程として、第３マスク５７の
上方から第１金属を蒸着して、チャネル層２２上に第１
金属からなるゲート電極を形成した後、第１金属が堆積
している第３マスク５７を除去する。

【００７７】具体的には、レジストパターン５７の上方
から、第１金属として、第１の実施の形態で説明したレ
ニウムを蒸着させた後、レジストパターン５７を除去す
る。

【００７８】こうして、チャネル層２２上に、第１金属
からなるゲート電極４６が形成され、ヘテロ接合電界効
果トランジスタ１０を得る（図６（Ｃ）参照）。

【００７９】上述した説明から明らかなように、この実
施の形態で製造されたヘテロ接合電界効果トランジスタ
は、第１及び第２の実施の形態と同様の効果を得ること
ができる。

【００８０】更に、この実施の形態では、第２の実施の
形態に比べて処理工程数は多くなるが、リセス構造を形
成する島状領域２４ａ及び２４ｂに挟まれるチャネル層
２２上の任意の位置に、ゲート電極４６を形成すること
ができる。

【００８１】よって、ゲート電極の形成位置を適正に制
御できるため、良好なデバイス特性を有するＨＦＥＴを
得ることができる。

【００８２】以上、この発明は、上述した実施の形態の
組合せのみに限定されない。よって、任意好適な段階に
おいて好適な条件を組み合わせ、この発明を適用するこ
とができる。

【００８３】例えば、上述した各実施の形態では、チャ
ネル層とキャリア供給層との界面であるヘテロ界面に、
キャリア供給層と電子親和力が等しく、かつ不純物を含
有しないスペーサ層を設けることにより、チャネル層で
の電子移動度を増大させる構成としている。

【００８４】しかしながら、スペーサ層を設けることに
より電子移動度は増大するものの、２次元電子濃度は減
少する。したがって、スペーサ層を必ずしも設ける必要
はなく、設計及び目的に応じてスペーサ層を設けない構
成とすることもできる。

【００８５】また、Ａｌ_xＩｎ_yＧａ_1-(x+y)Ｎ層及びＡ
ｌ_iＩｎ_jＧａ_1-(i+j)Ｎ層の組成比は、既に説明したよ
うにそれぞれ任意好適な組成比とすることができる。例
えば、Ａｌ_xＩｎ_yＧａ_1-(x+y)Ｎ層及びＡｌ_iＩｎ_jＧａ
_1-(i+j)Ｎ層の組成比をそれぞれＡｌ_0.33Ｉｎ_0.07Ｇａ
_0.6Ｎ及びＡｌ_0.33Ｉｎ_0.07Ｇａ_0.6Ｎとした場合に
は、前駆コンタクト層（Ａｌ_0.33Ｉｎ_0.07Ｇａ
_0.6Ｎ）とチャネル層（アンドープＧａＮ）とのエッチ
ング選択比が上述した各実施の形態に比べて大きくな
る。よって、この前駆コンタクト層によって、更に再現
性及び制御性良くリセス構造を形成できる。

【００８６】また、ＨＦＥＴ以外の半導体デバイス（ダ
ブルリセス構造を有する半導体デバイスを含む。）に対
しても、この発明を適宜適用することができる。

【００８７】また、各実施の形態では、サファイア（Ａ
ｌ₂Ｏ₃）基板を用いたが、炭化ケイ素（ＳｉＣ）基板、
窒化ガリウム（ＧａＮ）基板等を用いても良い。尚、炭
化ケイ素を基板として用いる場合は、バッファ層を窒化
アルミニウム（ＡｌＮ）とするのが好適である。

【００８８】また、結晶成長を行う際の窒素源としてア
ンモニア（ＮＨ₃）を用いたが、第３ブチルヒドラジン
（（ＣＨ₃）₃ＣＨＮＮＨ₂）を用いることができる。そ
の場合は、低温バッファ層より上部の積層膜の形成を、
基板温度を６７０℃として行うことができる。第３ブチ
ルヒドラジン以外にも、ジメチルヒドラジン（（Ｃ
Ｈ ₃）₂ＮＮＨ₂）等が利用可能である。

【００８９】また、ｎ型不純物の濃度分布は必ずしも均
一でなくとも良く、目的や設計に応じて局所的に変化す
るような分布であっても良い。

【００９０】また、ｎ型不純物（ドーパント）として
は、ケイ素の他に、スズ（Ｓｎ）やテルル（Ｔｅ）等を
用いることができる。

【００９１】

【発明の効果】上述した説明から明らかなように、この
発明によれば、コンタクト層によってリセス構造が形成
されている。よって、リセス構造を有しない従来のＧａ
Ｎ系ＨＦＥＴに比べ、ソース抵抗を小さくすることがで
きる。

【００９２】また、従来のＧａＮ系ＨＦＥＴに比べ、そ
の表面上にソース電極及びドレイン電極が形成される島
状領域のコンタクト層中の不純物濃度を高くすることが
できる。

【００９３】よって、電子に対する障壁（ポテンシャル
障壁）を低下させることができ、ソース電極及びドレイ
ン電極のコンタクト（接触）抵抗を低減させることがで
きる。

【００９４】また、アンドープであるチャネル層上にゲ
ート電極を形成することができるので、ショットキー障
壁を高く維持することができる。その結果、ゲート漏れ
電流を更に低減させることができる。

【００９５】従って、ゲート電極の降伏電圧を低下させ
ることなく接触抵抗を低減させることができる、従来よ
りも優れたデバイス特性を有する III族窒化物系ＨＦＥ
Ｔが得られる。

【図面の簡単な説明】

【図１】（Ａ）〜（Ｃ）は、この発明の第１の実施の形
態のヘテロ接合電界効果トランジスタの製造工程の説明
に供する断面図である。

【図２】（Ａ）〜（Ｃ）は、この発明の第１の実施の形
態のヘテロ接合電界効果トランジスタの製造工程の説明
に供する断面図である。

【図３】（Ａ）〜（Ｃ）は、この発明の第２の実施の形
態のヘテロ接合電界効果トランジスタの製造工程の説明
に供する断面図である。

【図４】（Ａ）〜（Ｂ）は、この発明の第２の実施の形
態のヘテロ接合電界効果トランジスタの製造工程の説明
に供する断面図である。

【図５】（Ａ）〜（Ｃ）は、この発明の第３の実施の形
態のヘテロ接合電界効果トランジスタの製造工程の説明
に供する断面図である。

【図６】（Ａ）〜（Ｃ）は、この発明の第３の実施の形
態のヘテロ接合電界効果トランジスタの製造工程の説明
に供する断面図である。

【図７】この発明に係るＡｌ_xＩｎ_yＧａ_1-(x+y)Ｎ（０
＜ｘ＜１，０＜ｙ＜１，ｘ＋ｙ≦１）層及びＡｌ_iＩｎ_j
Ｇａ_1-(i+j)Ｎ（０＜ｉ＜１，０＜ｊ＜１，ｉ＋ｊ≦
１）層の組成比の説明に供する図である。

【符号の説明】

１０：ヘテロ接合電界効果トランジスタ１２：サファイア基板１４：低温バッファ層１５：バッファ層１６：高温バッファ層１７：高抵抗層１８：キャリア供給層２０：スペーサ層２２：チャネル層２４ａ，２４ｂ，２４：コンタクト層２４'：前駆コンタクト層２８：開口３０：第１積層体３５，６５，７５：第２積層体４２，４８，５４，５５，５６，５７：レジストパター
ン４６：ゲート電極５０：ソース電極５２：ドレイン電極８０：第３積層体

Claims

【特許請求の範囲】

【請求項１】基板上に、ＧａＮ層及びアンドープＧａ
Ｎ層からなるバッファ層と、アンドープＡｌ_xＩｎ_yＧａ
_1-(x+y)Ｎ（０＜ｘ＜１，０＜ｙ＜１，ｘ＋ｙ≦１）か
らなる高抵抗層と、ｎ型不純物を含有するＡｌ_xＩｎ_yＧ
ａ_1-(x+y)Ｎ（０＜ｘ＜１，０＜ｙ＜１，ｘ＋ｙ≦１）
からなるキャリア供給層と、該キャリア供給層よりも小
さな禁制帯幅を有しかつアンドープ又はｎ型不純物を含
有するＧａＮからなるチャネル層と、前記キャリア供給
層よりも高濃度のｎ型不純物を含有するＡｌ_iＩｎ_jＧａ
_1-(i+j)Ｎ（０＜ｉ＜１，０＜ｊ＜１，ｉ＋ｊ≦１）か
らなり、互いに離間された２つの領域として形成された
コンタクト層とを順次具え、前記チャネル層上であって
前記２つの領域間に、該２つの領域とは離間されてゲー
ト電極が設けられており、前記２つの領域のうち一方の
領域上にはソース電極が設けられており、他方の領域上
にはドレイン電極が設けられていることを特徴とするヘ
テロ接合電界効果トランジスタ。
【請求項２】請求項１に記載のヘテロ接合電界効果ト
ランジスタにおいて、前記バッファ層、前記高抵抗層、
前記キャリア供給層、前記チャネル層及び前記コンタク
ト層の格子定数は整合していることを特徴とするヘテロ
接合電界効果トランジスタ。
【請求項３】請求項１または２に記載のヘテロ接合電
界効果トランジスタにおいて、前記キャリア供給層と前
記チャネル層との間には、アンドープＡｌ_xＩｎ_yＧａ
_1-(x+y)Ｎ（０＜ｘ＜１，０＜ｙ＜１，ｘ＋ｙ≦１）か
らなるスペーサ層が設けられていることを特徴とするヘ
テロ接合電界効果トランジスタ。
【請求項４】請求項３に記載のヘテロ接合電界効果ト
ランジスタにおいて、前記バッファ層、前記高抵抗層、
前記キャリア供給層、前記スペーサ層、前記チャネル層
及び前記コンタクト層の格子定数は整合していることを
特徴とするヘテロ接合電界効果トランジスタ。
【請求項５】基板上に、ＧａＮ層及びアンドープＧａ
Ｎ層からなるバッファ層と、アンドープＡｌ_xＩｎ_yＧａ
_1-(x+y)Ｎ（０＜ｘ＜１，０＜ｙ＜１，ｘ＋ｙ≦１）か
らなる高抵抗層と、ｎ型不純物を含有するＡｌ_xＩｎ_yＧ
ａ_1-(x+y)Ｎ（０＜ｘ＜１，０＜ｙ＜１，ｘ＋ｙ≦１）
からなるキャリア供給層と、該キャリア供給層よりも小
さな禁制帯幅を有しかつアンドープ又はｎ型不純物を含
有するＧａＮからなるチャネル層と、前記キャリア供給
層よりも高濃度のｎ型不純物を含有するＡｌ_iＩｎ_jＧａ
_1-(i+j)Ｎ（０＜ｉ＜１，０＜ｊ＜１，ｉ＋ｊ≦１）か
らなるコンタクト層とを順次設けて、第１積層体を形成
する第一工程と、前記コンタクト層上に、該コンタクト層を互いに離間さ
れた２つの領域に形成するための第１マスクを形成する
第二工程と、前記第１マスクの上方からエッチングを行い、前記第１
マスクから露出している前記コンタクト層を選択的に除
去して、前記チャネル層を露出させて前記コンタクト層
を前記２つの領域とする第三工程と、前記第１マスクの上方から第１金属を蒸着して、前記チ
ャネル層上に前記第１金属からなるゲート電極を形成し
た後、前記第１金属が堆積している前記第１マスクを除
去する第四工程と、前記第四工程によって露出された前記２つの領域の各々
の少なくとも一部を露出させるように、前記第四工程で
得られた第２積層体上に第２マスクを形成する第五工程
と、前記第２マスクの上方から第２金属を蒸着して、前記２
つの領域のうち一方の領域上に第２金属からなるソース
電極を形成し、他方の領域上に前記第２金属からなるド
レイン電極を形成した後、前記第２金属が堆積している
前記第２マスクを除去する第六工程とを含むことを特徴
とするヘテロ接合電界効果トランジスタの製造方法。
【請求項６】基板上に、ＧａＮ層及びアンドープＧａ
Ｎ層からなるバッファ層と、アンドープＡｌ_xＩｎ_yＧａ
_1-(x+y)Ｎ（０＜ｘ＜１，０＜ｙ＜１，ｘ＋ｙ≦１）か
らなる高抵抗層と、ｎ型不純物を含有するＡｌ_xＩｎ_yＧ
ａ_1-(x+y)Ｎ（０＜ｘ＜１，０＜ｙ＜１，ｘ＋ｙ≦１）
からなるキャリア供給層と、該キャリア供給層よりも小
さな禁制帯幅を有しかつアンドープ又はｎ型不純物を含
有するＧａＮからなるチャネル層と、前記キャリア供給
層よりも高濃度のｎ型不純物を含有するＡｌ_iＩｎ_jＧａ
_1-(i+j)Ｎ（０＜ｉ＜１，０＜ｊ＜１，ｉ＋ｊ≦１）か
らなるコンタクト層とを順次設けて、第１積層体を形成
する第一工程と、前記コンタクト層上に、該コンタクト層のうちソース電
極及びドレイン電極が形成される領域を露出させるよう
に、第１マスクを形成する第二工程と、前記第１マスクの上方から第２金属を蒸着して、前記コ
ンタクト層上に前記第２金属からなる前記ソース電極及
びドレイン電極を形成した後、前記第２金属が堆積して
いる第１マスクを除去する第三工程と、前記第三工程によって露出している前記コンタクト層上
に、該コンタクト層を互いに離間された２つの領域に形
成するための第２マスクを形成する第四工程と、前記第２マスクの上方からエッチングを行い、前記第２
マスクから露出している前記コンタクト層を選択的に除
去して、前記チャネル層を露出させて前記コンタクト層
を前記２つの領域とする第五工程と、前記第２マスクの上方から第１金属を蒸着して、前記チ
ャネル層上に第１金属からなるゲート電極を形成した
後、前記第１金属が堆積している前記第２マスクを除去
する第六工程とを含むことを特徴とするヘテロ接合電界
効果トランジスタの製造方法。
【請求項７】基板上に、ＧａＮ層及びアンドープＧａ
Ｎ層からなるバッファ層と、アンドープＡｌ_xＩｎ_yＧａ
_1-(x+y)Ｎ（０＜ｘ＜１，０＜ｙ＜１，ｘ＋ｙ≦１）か
らなる高抵抗層と、ｎ型不純物を含有するＡｌ_xＩｎ_yＧ
ａ_1-(x+y)Ｎ（０＜ｘ＜１，０＜ｙ＜１，ｘ＋ｙ≦１）
からなるキャリア供給層と、該キャリア供給層よりも小
さな禁制帯幅を有しかつアンドープ又はｎ型不純物を含
有するＧａＮからなるチャネル層と、前記キャリア供給
層よりも高濃度のｎ型不純物を含有するＡｌ_iＩｎ_jＧａ
_1-(i+j)Ｎ（０＜ｉ＜１，０＜ｊ＜１，ｉ＋ｊ≦１）か
らなるコンタクト層とを順次設けて、第１積層体を形成
する第一工程と、前記コンタクト層上に、該コンタクト層を互いに離間さ
れた２つの領域に形成するための第１マスクを形成する
第二工程と、前記第１マスクの上方からエッチングを行い、前記第１
マスクから露出している前記コンタクト層を選択的に除
去して、前記チャネル層を露出させて前記コンタクト層
を前記２つの領域とした後、前記第１マスクを除去する
第三工程と、前記第三工程によって露出している前記２つの領域の各
々の少なくとも一部を露出させるように、前記第三工程
で得られた第２積層体上に第２マスクを形成する第四工
程と、前記第２マスクの上方から第２金属を蒸着して、前記２
つの領域のうち一方の領域上に第２金属からなるソース
電極を形成し、他方の領域に前記第２金属からなるドレ
イン電極を形成した後、前記第２金属が堆積している前
記第２マスクを除去する第五工程と、前記２つの領域間に露出している前記チャネル層の少な
くとも一部を露出させるように、前記第五工程で得られ
た第３積層体上に第３マスクを形成する第六工程と、前記第３マスクの上方から第１金属を蒸着して、前記チ
ャネル層上に第１金属からなるゲート電極を形成した
後、前記第１金属が堆積している前記第３マスクを除去
する第七工程とを含むことを特徴とするヘテロ接合電界
効果トランジスタの製造方法。
【請求項８】請求項５ないし７のいずれか一項に記載
のヘテロ接合電界効果トランジスタの製造方法におい
て、前記第１積層体を、前記バッファ層、前記高抵抗
層、前記キャリア供給層、前記チャネル層及び前記コン
タクト層の格子定数が整合するように形成することを特
徴とするヘテロ接合電界効果トランジスタの製造方法。
【請求項９】請求項５ないし８のいずれか一項に記載
のヘテロ接合電界効果トランジスタの製造方法におい
て、前記キャリア供給層と前記チャネル層との間に、ア
ンドープＡｌ_xＩｎ_yＧａ_1-(x+y)Ｎ（０＜ｘ＜１，０＜
ｙ＜１，ｘ＋ｙ≦１）からなるスペーサ層を設けること
を特徴とするヘテロ接合電界効果トランジスタの製造方
法。
【請求項１０】請求項９に記載のヘテロ接合電界効果
トランジスタの製造方法において、前記第１積層体を、
前記バッファ層、前記高抵抗層、前記キャリア供給層、
前記スペーサ層、前記チャネル層及び前記コンタクト層
の格子定数が整合するように形成することを特徴とする
ヘテロ接合電界効果トランジスタの製造方法。
【請求項１１】請求項５ないし１０のいずれか一項に
記載のヘテロ接合電界効果トランジスタの製造方法にお
いて、前記エッチングは、ウェットエッチングであるこ
とを特徴とするヘテロ接合電界効果トランジスタの製造
方法。