[go: up one dir, main page]

JP2003174131A - 樹脂封止型半導体装置及びその製造方法 - Google Patents

樹脂封止型半導体装置及びその製造方法

Info

Publication number
JP2003174131A
JP2003174131A JP2001371243A JP2001371243A JP2003174131A JP 2003174131 A JP2003174131 A JP 2003174131A JP 2001371243 A JP2001371243 A JP 2001371243A JP 2001371243 A JP2001371243 A JP 2001371243A JP 2003174131 A JP2003174131 A JP 2003174131A
Authority
JP
Japan
Prior art keywords
lead
resin
die pad
semiconductor device
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001371243A
Other languages
English (en)
Other versions
JP3540793B2 (ja
Inventor
Masanori Nano
匡紀 南尾
Toru Nomura
徹 野村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2001371243A priority Critical patent/JP3540793B2/ja
Priority to US10/230,297 priority patent/US6692991B2/en
Publication of JP2003174131A publication Critical patent/JP2003174131A/ja
Priority to US10/748,274 priority patent/US20040155361A1/en
Priority to US10/774,414 priority patent/US20040155363A1/en
Application granted granted Critical
Publication of JP3540793B2 publication Critical patent/JP3540793B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 さらなる薄型化を実現し、封止樹脂内でのリ
ード部材に加わる応力を低減した信頼性の高い樹脂封止
型半導体装置及びその製造方法を提供する。 【解決手段】 樹脂封止型半導体装置は、リードフレー
ムの下部を薄厚化したダイパッド２と、ダイパッド２上
に搭載された半導体チップ１と、リードフレームの上部
を薄厚化した複数のリード３と、半導体チップとリード
３とを接続する接続部材４と、ダイパッド２に接続する
複数の吊りリード８と、リードフレームの上部を封止す
る封止樹脂５とを備えている。これにより、ダイパッド
２をアップセットしつつ、樹脂封止型半導体装置として
さらなる薄型化を実現することができる。さらに、樹脂
封止による応力が、薄厚化されたダイパッド２及びリー
ド３の自己曲げ変形により吸収され、接続の信頼性を向
上できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＱＦＮ（Quad Fla
t Non-leaded Package) と称される樹脂封止型半導体装
置及びその製造方法に関し、特に、リードフレームを加
工することで薄型化と信頼性の向上を実現する樹脂封止
型半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、携帯電子機器の小型化に対応する
ために、樹脂封止型半導体装置をはじめとした半導体部
品の高密度実装が要求され、それに伴って半導体パッケ
ージの小型化、薄型化が進んでいる。このような要求に
応える樹脂封止型半導体装置の１つとして、パッケージ
の側方に突出していたアウターリードをなくし、下面側
に母基板との電気的接続を行なうための外部電極を設け
たいわゆるＱＦＮタイプのパッケージが知られている。
【０００３】以下、従来のＱＦＮタイプの樹脂封止型半
導体装置及びその製造方法について説明する。
【０００４】図６（ａ），（ｂ）は、それぞれ従来の樹
脂封止型半導体装置の構成を示す断面図、及び従来の樹
脂封止型半導体装置の底面図である。なお、図６（ａ）
は、図６（ｂ）に示すVIa−VI'a−VIa線における断面図
である。
【０００５】図６（ａ），（ｂ）に示すように、従来の
樹脂封止型半導体装置は、ダイパッド１０２と、ダイパ
ッド１０２に搭載され、上面に電極パッドを有した半導
体チップ１０１と、電気信号を半導体チップに伝えるた
めの複数のリード１０３と、半導体チップ１０１とリー
ド１０３とを接続し、例えばＡｕ（金）からなる金属細
線１０４と、ダイパッドに接続された吊りリード１０８
と、半導体チップ１０１，金属細線１０４及びダイパッ
ド１０２を封止する封止樹脂１０５とを備えている。な
お、ここで示す従来の樹脂封止型半導体装置の底面は矩
形または方形であり、底面の四辺に沿って配置された複
数のリード１０３は、本半導体装置の底面及び側面に露
出している。また、底面の四隅には吊りリード１０８が
露出している。ここで、ダイパッド１０２，リード１０
３及び吊りリード１０８は共にＣｕ（銅）を含む金属か
らなっており、その厚みはほぼ２００μｍ以上３００μ
ｍ以下の範囲にある。また、封止樹脂を含めた半導体装
置の厚みは半導体チップ１０１の厚みが２００μｍのと
きに、約８００μｍ（０．８ｍｍ）となる。
【０００６】以上のように、従来の樹脂封止型半導体装
置は、リードレスタイプの樹脂封止型半導体装置であっ
て、その底面に露出したリード１０３が外部端子となっ
ている。
【０００７】また、図６（ａ）に示すように、ダイパッ
ド１０２の上面はリード１０３の上面よりも高い位置に
あるため、半導体チップ１０１がリード１０３と平面的
にオーバーラップすることが可能になっており、樹脂封
止型半導体装置内のチップ占有率が高くなっている。こ
のため、従来の樹脂封止型半導体装置は、リードが外部
に突出したＱＦＰ（Quad Flat Package)に比べ、小型化
及び薄型化されている。
【０００８】次に、従来の樹脂封止型半導体装置の製造
方法について説明する。
【０００９】図７（ａ）−（ｄ）は、従来の樹脂封止型
半導体装置の製造工程を示す断面図である。なお、同図
は、図６（ｂ）のVIa−VII線における断面を示してい
る。
【００１０】まず、図７（ａ）に示す工程で、銅（Ｃ
ｕ）材をベースとした厚さ２００−３００μｍのリード
フレーム形成用の金属板を準備し、該金属板をスタンピ
ングまたはエッチングすることにより、ダイパッド１０
２と、半加工リード１０３ａと、ダイパッド１０２をそ
の先端で支持する吊りリード１０８と、半加工リード１
０３ａ及び吊りリードの各末端部が接続されたフレーム
枠（図示せず）とを備えるリードフレームを形成する。
【００１１】次いで、プレス加工を行って吊りリードを
上方に向かって曲げることにより、ダイパッド１０２の
上面を半加工リード１０３ａの上面よりも高い位置にア
ップセットする。この際には、プレスするための「噛み
しろ」が必要になるため、吊りリードの立ち上げ部は、
必然的にフレーム枠の内側に設けられる。
【００１２】次に、図７（ｂ）に示す工程で、銀ペース
ト等の接着剤を用いてダイパッド１０２の上面に半導体
チップ１０１を載せ、接着する。
【００１３】続いて、図７（ｃ）に示す工程で、ダイパ
ッド１０２上に搭載した半導体チップ１０１の電極パッ
ドと半加工リード１０３ａの上面とを金線などの金属細
線４で電気的に接続する。
【００１４】そして、図７（ｄ）に示す工程で、搭載し
た半導体チップ１０１、ダイパッド１０２、金属細線１
０４を封止樹脂１０５で封止する。このとき、半加工リ
ード１０３ａの下面（上面に対向する面）は露出させた
ままにしておく。
【００１５】次に、リードフレームのフレーム枠に接続
する半加工リード１０３ａのうち、封止樹脂１０５の外
側に突出した部分を切断してリード１０３を形成する。
これにより、リード１０３の切断面が封止樹脂５の側面
と同一面に露出したＱＦＮタイプの樹脂封止型半導体装
置が得られる。
【００１６】なお、封止樹脂１０５によりリードフレー
ムの上面領域を封止する際には、封止シートをリードフ
レームの下面に密着させた状態で封止するシート封止工
法により、リードフレーム裏面への封止樹脂の回り込み
を防止する。この方法により、確実にリードの下面を露
出させて片面封止構造を実現できる。
【００１７】なお、実際に製造する際には、１つのリー
ドフレームの同一面上に複数個の樹脂封止型半導体装置
が形成される。
【００１８】以上のようにして、小型で且つ薄型の従来
の樹脂封止半導体装置が製造される。
【００１９】
【発明が解決しようとする課題】しかしながら、従来の
樹脂封止型半導体装置においては、ダイパッド１０２の
上面をリード１０３の上面よりも高い位置にセットして
いるため、アップセット分の厚みが増し、さらなる薄型
化を図ることが困難であった。
【００２０】また、従来の樹脂封止型半導体装置におい
ては、吊りリード１０８にベンディング加工を施してダ
イパッド１０２をリード１０３よりも上方に配置してい
る構造であるため、封止樹脂１０５に内包される吊りリ
ード１０８及びダイパッド１０２にはベンディングの際
に曲げ応力が印加される。さらに、封止樹脂１０５の注
入及び固化により生じる応力も加わる。このため、吊り
リード１０８及びダイパッド１０２に加わる応力は樹脂
による封止後も残存するので、従来の樹脂封止型半導体
装置においては、動作環境により製品寿命が短縮化する
おそれがあった。
【００２１】本発明の目的は、さらなる薄型化を実現
し、封止樹脂内でのリード部材に加わる応力を低減した
信頼性の高い樹脂封止型半導体装置及びその製造方法を
提供することにある。
【００２２】
【課題を解決するための手段】本発明の樹脂封止型半導
体装置は、リードフレームの下部を薄厚化することによ
り設けられたダイパッドと、上記ダイパッド上に搭載さ
れた半導体チップと、上記リードフレームの上部を薄厚
化することにより設けられた複数のリードと、上記半導
体チップと上記リードとを接続する接続部材と、上記ダ
イパッドに接続する複数の吊りリードと、上記ダイパッ
ド、半導体チップ、リード、接続部材及び吊りリードを
封止し、上記リードの下端面及び外方側の側端面を外部
端子として露出させる封止樹脂とを備えた樹脂封止型半
導体装置であって、上記ダイパッドの上面は上記リード
の上面よりも上方に配置され、上記ダイパッドの下面は
上記リードの下面よりも上方に配置されている。
【００２３】この構成によれば、ダイパッド及びリード
が薄厚化されるとともにダイパッドの上面がリードの上
面より上方に配置されるので、従来の樹脂封止型半導体
装置に比べて、半導体チップの占有率を高く維持したま
ま、厚みを薄くすることができる。また、適当な厚みに
までダイパッド及びリードを薄厚化する場合、樹脂封止
に伴って加わる応力をダイパッド及びリードの自己曲げ
変形により吸収することができるため、装置の信頼性を
向上させることができる。
【００２４】また、上記半導体チップは主面側を上に向
けて搭載され、上記接続部材は金属細線であってもよ
い。この場合には、樹脂封止型半導体装置はＱＦＮタイ
プとなる。
【００２５】なお、上記半導体チップは主面側を下に向
けて搭載され、上記接続部材は金属からなるバンプであ
ってもよい。この場合には、接続部材が金属細線のとき
に比べて搭載するチップを大きくすることができる。
【００２６】また、上記半導体チップの少なくとも一部
が上記リードと平面的に見てオーバーラップしているこ
とにより、搭載される半導体チップのサイズをより大き
くできる。つまり、パッケージ内の半導体チップの占有
率が大きくなるので、より樹脂封止型半導体装置を小型
化することができる。
【００２７】上記ダイパッド及びリードの少なくとも一
部の厚みはそれぞれ１００μｍ以上１５０μｍ以下であ
ることにより、樹脂封止に伴って加わる応力をダイパッ
ド及びリードの自己曲げ変形によって効果的に吸収する
ことができる。このため、装置の信頼性を向上させるこ
とができ、製品寿命の延長を図ることができる。また、
従来に比べダイパッド及びリードの厚みが薄くなってい
るため、樹脂封止型半導体装置全体を薄型化することが
できる。具体的には、ダイパッド及びリードの厚みが２
００−３００μｍであった従来の樹脂封止型半導体装置
に比べ、０．１ｍｍ以上薄くすることができる。
【００２８】本発明の樹脂封止型半導体装置の製造方法
は、ダイパッドと、上記ダイパッド上に搭載された半導
体チップと、接続部材により上記半導体チップに接続さ
れたリードと、吊りリードとを備えた樹脂封止型半導体
装置の製造方法であって、ダイパッドと、リードと、上
記ダイパッドを支持するための吊りリードとを有するリ
ードフレームを準備する工程（ａ）と、上記ダイパッド
の下部と、上記リードの上部とを、上記ダイパッドの上
面が上記リードの上面よりも上方に位置し、上記ダイパ
ッドの下面が上記リードの下面よりも上方に位置するよ
うに薄厚化する工程（ｂ）とを含んでいる。
【００２９】この方法によれば、工程（ｂ）において、
ダイパッド及びリードの薄厚化によってダイパッドの上
面をリードの上面より上方に位置させることができるの
で、吊りリードの曲げ加工によってアップセットする場
合に比べ、アップセット分薄くすることができる。
【００３０】上記工程（ｂ）は、上記吊りリードのうち
少なくとも上記ダイパッドに近い部分を薄厚化する工程
（ｂ２）をさらに含んでいてもよい。
【００３１】上記工程（ｂ）では、ハーフエッチングに
よって薄厚化することにより、上述のダイパッド及びリ
ードの構造を容易に製造することができる。また、プレ
ス加工のように、加工の際にリードフレームに応力がか
かることがないので、製造される樹脂封止型半導体装置
の信頼度を向上させることができる。また、工程（ａ）
で用いるリードフレームの形成をエッチングで行なう場
合には、工程（ｂ）を連続して行なうこともできるの
で、工程数を減らすことができる。
【００３２】上記工程（ｂ）では、厚さが共に２００μ
ｍ以上３００μｍ以下のダイパッド及びリードの少なく
とも一部を薄厚化して厚さが共に１００μｍ以上１５０
μｍ以下になるように薄厚化することにより、リードフ
レームの強度を保ちつつ、樹脂封止によって加わる応力
を吸収することができる。また、従来の樹脂封止型半導
体装置に比べ、薄型化を図ることができる。
【００３３】
【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態である、ＱＦＮと称される片面封止タイプの
樹脂封止型半導体装置について、図面を参照しながら説
明する。
【００３４】図１（ａ），（ｂ）は、それぞれ本実施形
態の樹脂封止型半導体装置を示す断面図、及び底面図で
ある。ここで、図１（ａ）は、図１（ｂ）に示すIa−I'
a−Ia線での断面を示している。
【００３５】図１（ａ）から分かるように、本実施形態
の樹脂封止型半導体装置の大きな特徴は、従来の樹脂封
止型半導体装置に比べてダイパッド２，リード３及び吊
りリード８が薄厚化されていることである。なお、以下
の説明で「薄厚化」とは、リードフレームを加工して厚
みを薄くすることを意味するものとする。
【００３６】本実施形態の樹脂封止型半導体装置は、図
１（ａ），（ｂ）に示すように、薄厚化されたダイパッ
ド２と、主面を上にしてダイパッド２に搭載され、上面
に電極パッドを有する半導体チップ１と、外部端子とし
て機能する複数の薄厚化されたリード３と、半導体チッ
プ１とリード３とを接続し、例えばＡｕからなる金属細
線４と、ダイパッドに接続され、薄厚化された吊りリー
ド８と、半導体チップ１，金属細線４及びダイパッド２
を封止する封止樹脂５とを備えている。
【００３７】なお、ここで示す本実施形態の樹脂封止型
半導体装置の底面は矩形または方形であり、底面の四辺
に沿って設けられた複数のリード３は、本半導体装置の
底面及び側面に露出している。このリード３の露出した
底面は、封止樹脂５の底面と略同一面上にあってもよい
し、母基板への電気的接続が容易になるように封止樹脂
５の底面から突出していてもよい。
【００３８】なお、本実施形態の樹脂封止型半導体装置
においては、従来の樹脂封止型半導体装置とは異なり、
底面の四隅に吊りリード線８が露出していない。
【００３９】また、本実施形態の樹脂封止型半導体装置
においては、ダイパッド２，リード３及び吊りリード８
は、共に銅を主成分とする金属からなり、その厚みは１
００μｍ以上１５０μｍ以下と、従来の装置に比べて著
しく薄くなっている。このため、本実施形態の樹脂封止
型半導体装置の厚みは、半導体チップ１の厚みを２００
μｍとするとき、従来の装置に比べて０．１ｍｍ以上も
薄い約０．６ｍｍとなる。
【００４０】また、ダイパッド２の上面がリード３の上
面より高い位置に設けられるとともに、ダイパッド２の
下面もリード３の上面より高い位置に設けられている。
そのため、ダイパッド２に搭載する半導体チップは、平
面的に見てリード３とオーバーラップさせることが可能
になるので、ＱＦＰタイプに比べ、パッケージ内のチッ
プ占有率を大きくすることができる。
【００４１】後で説明するように、上述のダイパッド２
のアップセット構造は、ダイパッド２ではリードフレー
ムの上側をエッチングし、リード３ではリードフレーム
の下側をエッチングすることにより作製される。
【００４２】このように、本実施形態の樹脂封止型半導
体装置によれば、チップ占有率を高く維持したまま、装
置全体の厚みを薄くすることができる。
【００４３】加えて、本実施形態の樹脂封止型半導体装
置では、ダイパッド２及びリード３の厚みが薄くなって
いるため、片面封止構造に起因するリード３への応力
は、リード３の自己曲げ変形により吸収される。このた
め、リード３に接続された金属細線４の破断が防止さ
れ、従来の装置に比べて動作の信頼性が高くなってい
る。また、吊りリード８も薄厚化されていることによっ
て自己曲げ変形量が大きくなるので、封止工程などにお
いて封止樹脂５内部で発生する応力を吸収することがで
きる。
【００４４】次に、本実施形態の樹脂封止型半導体装置
の製造方法について説明する。
【００４５】図３（ａ）−（ｄ）及び図４（ａ），
（ｂ）は、本実施形態の樹脂封止型半導体装置の製造工
程を示す断面図である。なお、図３及び図４は、図１
（ｂ）のIa−III線における断面を示す。
【００４６】まず、図３（ａ）に示す工程で、例えば銅
材をベースとした厚さ２００−３００μｍのリードフレ
ーム形成用の金属板を準備し、例えば該金属板をエッチ
ングすることにより、半加工ダイパッド２ａと、半加工
リード３ａと、ダイパッド２をその先端で支持する未加
工吊りリード（図示せず）と、半加工リード３ａ及び未
加工吊りリードの各末端部が接続されたフレーム枠（図
示せず）とを有するリードフレームを形成する。なお、
ここでは半加工ダイパッド２ａは方形または矩形であ
り、複数の半加工リード３ａも方形または矩形の四辺に
沿って互いに対向するように設ける例を示している。
【００４７】次に、図３（ｂ）に示すように、上記リー
ドフレームのうち半加工ダイパッド２ａの下面領域を薄
厚化するとともに、半加工リード３ａの上面領域を薄厚
化し、ダイパッド２及び切断前リード３ｂを形成する。
この薄厚化された部分は、図中の点線で示す。
【００４８】これにより、ダイパッド２の下面が切断前
リード３ｂの下面よりも上方に配置され、切断前リード
３ｂの上面がダイパッド２の上面よりも下方に配置され
たリードフレームを形成する。
【００４９】なお、図示しないが、半加工ダイパッド２
ａ及び半加工リード３ａと同時に、未加工吊りリードを
薄厚化し、吊りリードを形成する。本実施形態では、未
加工吊りリードのうち図１（ｂ）に示す枠の外側に切り
返し部を設け、切り返し部より内側では下部を薄厚化す
る。
【００５０】ここで、リードフレームのダイパッド２，
切断前リード３ｂ及び吊りリードの各厚みは概ね１００
μｍ以上１５０μｍ以下まで薄厚化する。
【００５１】なお、本工程の薄厚化の手段としては、エ
ッチング工法によるハーフエッチングが好ましいが、研
削、研磨などを用いてもよい。
【００５２】次に、リードフレーム各部の薄厚化に続い
て、リードフレームの表面に外装メッキとして金属膜を
積層する。
【００５３】次いで、図３（ｃ）に示す工程で、ダイパ
ッド２の上面に銀ペースト等の接着剤を塗布し、電極パ
ッドを有した半導体チップ１の下面と接着させる。ここ
で、ダイパッド２の上面は切断前リード３ｂの上面より
も高くなっているので、半導体チップ１をリード３とオ
ーバーラップさせて搭載することが可能となり、パッケ
ージ内のチップ占有率を高めることができる。また、半
導体チップ１の底面をダイパッド２の中央部でのみ接着
することにより、いわゆるベタ付けの状態に比べて耐湿
性を向上させることができる。
【００５４】続いて、図３（ｄ）に示す工程で、半導体
チップ１の電極パッドと切断前リード３ｂの上面とを金
属細線４で電気的に接続する。この際、金属細線４の材
料としては、Ａｕ、Ａｌなどを適宜選択して用いる。
【００５５】次に、図４（ａ）に示す工程で、半導体チ
ップ１、ダイパッド２及び金属細線４を封止樹脂５で封
止する。このとき、少なくとも切断前リード３ｂの下面
は露出させておく。
【００５６】なお、封止樹脂５によりリードフレームの
上面領域を封止する際には、封止シートをリードフレー
ムの下面に密着させた状態で封止樹脂５を注入し、固化
させる。このシート封止工法により、リードフレーム裏
面への封止樹脂５の回り込みを防止し、確実に切断前リ
ード３ｂの下面を露出させて片面封止構造を実現するこ
とができる。なお、本工程において、切断前リード３ｂ
が露出した底面は、封止樹脂５の底面と略同一面上なる
ように作製してもよいし、母基板への電気的接続が容易
になるように封止樹脂５の底面から突出させてもよい。
【００５７】次に、図４（ｂ）に示す工程で、切断面が
封止樹脂５の側面と略同一面に露出するように切断前リ
ード３ｂをフレーム枠から切断し、リード３を形成す
る。以上のようにして、薄型の片面封止構造の樹脂封止
型半導体装置を得ることができる。
【００５８】本実施形態の樹脂封止型半導体装置の製造
方法によれば、リードフレームのダイパッド２，リード
３及び吊りリードに対して薄厚化を行なうことにより、
吊りリードのベンディングによるダイパッドのアップセ
ットをせずにダイパッド２の上面をリード３の上面より
も高くすることができる。そのため、従来の構造に比べ
アップセット分薄くすることができ、パッケージ内のチ
ップ占有率を高く維持したまま、パッケージ全体の厚み
をさらに薄くすることができる。本実施形態の方法によ
れば、半導体チップ１の厚さが２００μｍでリードフレ
ームのダイパッド２，リード３及び吊りリードの厚みを
それぞれ１００μｍとすると、パッケージ全体の厚みを
従来よりも０．１ｍｍ以上薄い０．６ｍｍにすることが
できる。
【００５９】特に、図３（ｂ）に示すリードフレームの
薄厚化をハーフエッチングで行なう場合には、図３
（ａ）に示すリードフレームのエッチング加工と同一工
程で行なうことができる。これにより、ダイパッド２を
支持している吊りリードにプレスによるベンディング、
段差加工を別工程として施す必要がなくなるので、製造
工程が簡便になり、製造コストを低減することができ
る。また、吊りリード及びリード３にベンディング等に
よる曲げ応力がかからないため、信頼性を向上させるこ
とができる。
【００６０】ただし、エッチングに代えて研磨などを行
っても実使用に耐える樹脂封止型半導体装置を問題なく
製造することができる。
【００６１】また、本実施形態の方法では、図３（ｂ）
の工程で、ダイパッド２，リード３及び吊りリードの各
厚みを約１００μｍ以上１５０μｍ以下としている。こ
のため、片面封止構造に起因する封止樹脂５による応力
は、リード３及びダイパッド２の自己曲げ変形により吸
収され、リード３上に接続された金属細線４の破断を防
止して信頼性を高めることができる。
【００６２】ただし、本実施形態で用いた、銅を主成分
とするリードフレームの場合、吊りリード８の厚みが５
０μｍを下回ると強度が弱くなり、ダイパッド２の重さ
や加工中に加わる応力に耐えられない可能性がある。逆
に、ダイパッド２及びリード３の厚みが１５０μｍを越
えると、応力を吸収するという利点を得ることが難しく
なる。そのため、ダイパッド２及びリード３及び吊りリ
ード８の各厚みは概ね５０μｍ以上１５０μｍ以下が良
く、特に１００μｍ以上１５０μｍ以下であることが好
ましい。なお、この厚みの範囲は、リードフレームの材
料がＣｕをベースとするもの以外であってもほぼ同じで
ある。
【００６３】なお、吊りリードのうちダイパッド２との
接続部分の厚みは１００μｍ−１５０μｍが好ましい
が、その他の部分については、必ずしも薄厚化されてい
なくてもよい。また、ダイパッド２またはリード３のす
べての部分の厚みが１００μｍ−１５０μｍの範囲にあ
る必要はなく、部分的に厚みが１５０μｍを越えていて
もよい。この場合でも、製造工程中に加わる応力を吸収
することができる。
【００６４】なお、図３（ｂ）に示す工程で、半加工リ
ード３ａの上面領域を薄厚化するとともに、半加工リー
ド３ａの先端部下面を薄厚化して凸状の段差を形成して
もよい。これにより、封止樹脂５内に水分が入りにくく
ななるので、耐湿性が向上し、装置の信頼性がより高ま
る。
【００６５】また、本実施形態の樹脂封止型半導体装置
において、半導体チップ１の端部がリード３の上面に一
部オーバーラップして配置されている例を説明したが、
必ずしもオーバーラップさせなくともよい。
【００６６】なお、本実施形態の樹脂封止型半導体装置
においては、リード３と半導体チップ１の電極パッドと
の間の接続に金属細線４を用いたが、これに代えて導電
体からなるバンプを用いてもよい。これにより、従来よ
りも薄型のフリップチップを作製することができる上、
搭載する半導体チップのサイズをより大きくすることが
できる。この場合は、半導体チップの主面側を下にして
ダイパッド上に搭載し、リードに設けたバンプと接続さ
せる。
【００６７】なお、本実施形態では、パッケージ内に１
層のみ半導体チップを含む例を示したが、１つのパッケ
ージ内に、積層した半導体チップを封入することもでき
る。その場合、例えば上層の半導体チップは金属細線な
どで最下層のリードまたは１つ下の層の半導体チップと
接続させる。本実施形態の方法を応用すれば、従来より
も薄型の、いわゆるワイヤー・スタック型の樹脂封止型
半導体装置を製造することができる。
【００６８】また、１つの半導体チップを含むパッケー
ジを複数個重ねる構造をとることもできる。
【００６９】また、図２（ａ），（ｂ）は、それぞれ本
実施形態の半導体装置の変形例を示す断面図及び底面図
である。なお、図２（ａ）は、図２（ｂ）のIIa−II'a
−IIa線における断面を示している。
【００７０】同図に示すように、この変形例では、底面
の四隅に吊りリード８の切り返し部が露出している。こ
のように、本実施形態の方法では、切り返し部の位置は
ダイパッド２より外側であればいずれの位置にあっても
よい。ただし、プレス加工を行なうときは、「噛みし
ろ」が必要になるので、吊りリード８の切り返し部は、
必ず露出する。
【００７１】（第２の実施形態）本実施形態の第２の実
施形態に係る樹脂封止型半導体装置の製造方法について
説明する。なお、本実施形態は、第１の実施形態に係る
樹脂封止型半導体装置を一括成形工法によって製造する
方法である。
【００７２】図５（ａ）−（ｃ）は、本実施形態の樹脂
封止型半導体装置の製造工程のうち、樹脂封止段階から
樹脂の切断段階までを示す断面図である。
【００７３】まず、図５（ａ）に示す工程で、第１の実
施形態と同様に、例えばハーフエッチングにより薄厚化
を行ない、ダイパッド１６、切断前リード１３ａ及び吊
りリードを有するリードフレームを形成する。ここで、
切断前リード１３ａの上面よりもダイパッド１６の上面
の方が上方に位置するように形成する。なお、ダイパッ
ド１６、切断前リード１３ａ及び吊りリードの厚みは共
に１００μｍ以上１５０μｍ以下である。
【００７４】なお、第１の実施形態と異なるのは、１つ
のリードフレームに多数のフレーム枠が設けられている
ことである。
【００７５】次いで、電極パッドを有する半導体チップ
１１を各ダイパッド１６の上に搭載した後、電極パッド
と切断前リード１３ａとを金属細線１４により接続す
る。この際、１つの切断前リード１３ａには、互いに隣
接する２つの半導体チップに接続する金属細線１４が１
本ずつ接続されている。なお、図示しないが、この２本
の金属細線１４の間にはダムバーが設けられている。
【００７６】次に、封止樹脂１５により、半導体チップ
１１，ダイパッド１６及び金属細線１４を封止する。こ
こで、本実施形態においては、各切断前リード１３ａ
が、隣接部分で連続した一括成形用のリードフレームを
用いている。また、このため、封止樹脂１５の注入も一
括して行なわれる。
【００７７】次に、図５（ｂ）に示す工程で、各切断前
リード１３ａの境界部分をダイシングブレードなどの回
転ブレード１２を用いて切断する。
【００７８】そして、図５（ｃ）に示す工程で、切断が
完了すると、個々の樹脂封止型半導体装置が得られる。
【００７９】本実施形態の樹脂封止型半導体装置の製造
方法によれば、個々の樹脂封止型半導体装置ごとに成形
する方法と比べ、多数の装置を同時に製造することがで
きるので、生産効率を飛躍的に高めることができる。ま
た、半導体チップ１１のサイズに応じて適当な切りしろ
を設け、一括成形後に回転ブレード１２により切断する
ので、半導体チップごとに金型を変える必要がない。
【００８０】このように、本実施形態の方法を用いるこ
とにより、第１の実施形態の樹脂封止型半導体装置を、
非常に効率良く製造することができる。
【００８１】特に、本実施形態の製造方法においては、
ブレード切断されるリード３の厚みがハーフエッチング
により薄厚化されているので、回転ブレード１２への負
担を減らすとともに、リード１３における金属材のカエ
リの発生を防止することができる。このため、より効果
的に切断することができ、生産効率を向上させることが
できる。
【００８２】なお、本実施形態の製造方法では、図５
（ｂ）に示す切断工程において、封止樹脂５側の面から
回転ブレード１２を当接させているが、リード１３の下
面側から回転ブレード１２を当接させて切断してもよ
い。
【００８３】また、本実施形態の製造方法によれば、第
１の実施形態と同様に、リードの先端部下面を薄厚化し
て凸状の段差を有する封止樹脂型半導体装置を製造する
こともできる。
【００８４】また、本実施形態の製造方法においては、
金属細線１４の代わりに金属バンプを用いてもよいし、
半導体チップを積層してもよい。
【００８５】
【発明の効果】本発明の樹脂封止型半導体装置によれ
ば、ダイパッド及びリードの薄厚化を行なって、吊りリ
ードを曲げ加工することなくダイパッドをアップセット
できるため、従来の装置に比べ、アップセット分の厚み
の上昇を抑えることができる。加えて、片面封止構造に
起因するリードへの封止樹脂による応力が、薄厚のリー
ドの自己曲げ変形により吸収されるため、リードに接続
された金属細線の破断を防止して、樹脂封止型半導体装
置としての信頼性を高めることができる。
【００８６】また、本発明の樹脂封止型半導体装置の製
造方法によれば、プレスによる曲げ加工及び段差加工を
吊りリードに施さずに、ダイパッドの上面をリードの上
面よりも上方に配置することができる。そのため、従来
の吊りリードアップセット構造に比べて、厚みの上昇を
抑え、さらに薄型化した樹脂封止型半導体装置を提供す
ることができる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）は、それぞれ本発明の第１の実
施形態に係る樹脂封止型半導体装置を示す断面図、及び
底面図である。
【図２】（ａ），（ｂ）は、それぞれ第１の実施形態の
半導体装置の変形例を示す断面図及び底面図である。
【図３】（ａ）−（ｄ）は、第１の実施形態に係る樹脂
封止型半導体装置の製造工程のうち、金属細線を設ける
までの工程を示す断面図である。
【図４】（ａ），（ｂ）は、第１の実施形態に係る樹脂
封止型半導体装置の製造工程のうち、リードを形成する
工程までを示す断面図である。
【図５】（ａ）−（ｃ）は、本実施形態の樹脂封止型半
導体装置の製造工程のうち、樹脂の切断段階までを示す
断面図である。
【図６】（ａ），（ｂ）は、それぞれ従来の樹脂封止型
半導体装置を示す断面図、及び底面図である。
【図７】（ａ）−（ｄ）は、従来の樹脂封止型半導体装
置の製造工程を示す断面図である。
【符号の説明】
１，１１ 半導体チップ ２，１６ ダイパッド ２ａ 半加工ダイパッド ３，１３ リード ３ａ 半加工リード ３ｂ，１３ａ 切断前リード ４，１４ 金属細線 ５，１５ 封止樹脂 ８ 吊りリード １２ 回転ブレード

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 リードフレームの下部を薄厚化すること
    により設けられたダイパッドと、 上記ダイパッド上に搭載された半導体チップと、 上記リードフレームの上部を薄厚化することにより設け
    られた複数のリードと、 上記半導体チップと上記リードとを接続する接続部材
    と、 上記ダイパッドに接続する複数の吊りリードと、 上記ダイパッド、半導体チップ、リード、接続部材及び
    吊りリードを封止し、上記リードの下端面及び外方側の
    側端面を外部端子として露出させる封止樹脂とを備えた
    樹脂封止型半導体装置であって、 上記ダイパッドの上面は上記リードの上面よりも上方に
    配置され、 上記ダイパッドの下面は上記リードの下面よりも上方に
    配置されていることを特徴とする樹脂封止型半導体装
    置。
  2. 【請求項２】 請求項１に記載の樹脂封止型半導体装置
    であって、 上記半導体チップは主面側を上に向けて搭載され、 上記接続部材は金属細線であることを特徴とする樹脂封
    止型半導体装置。
  3. 【請求項３】 請求項１に記載の樹脂封止型半導体装置
    であって、 上記半導体チップは主面側を下に向けて搭載され、 上記接続部材は金属からなるバンプであることを特徴と
    する樹脂封止型半導体装置。
  4. 【請求項４】 請求項１〜３のうちいずれか１つに記載
    の樹脂封止型半導体装置において、 上記半導体チップの少なくとも一部が上記リードと平面
    的に見てオーバーラップしていることを特徴とする樹脂
    封止型半導体装置。
  5. 【請求項５】 請求項１〜４のうちいずれか１つに記載
    の樹脂封止型半導体装置において、 上記ダイパッド及びリードの少なくとも一部の厚みはそ
    れぞれ１００μｍ以上１５０μｍ以下であることを特徴
    とする半導体装置。
  6. 【請求項６】 ダイパッドと、上記ダイパッド上に搭載
    された半導体チップと、接続部材により上記半導体チッ
    プに接続されたリードと、吊りリードとを備えた樹脂封
    止型半導体装置の製造方法であって、 ダイパッドと、リードと、上記ダイパッドを支持するた
    めの吊りリードとを有するリードフレームを準備する工
    程（ａ）と、 上記ダイパッドの下部と、上記リードの上部とを、上記
    ダイパッドの上面が上記リードの上面よりも上方に位置
    し、上記ダイパッドの下面が上記リードの下面よりも上
    方に位置するように薄厚化する工程（ｂ）とを含む樹脂
    封止型半導体装置の製造方法。
  7. 【請求項７】 請求項６に記載の樹脂封止型半導体装置
    の製造方法において、 上記工程（ｂ）は、上記吊りリードのうち少なくとも上
    記ダイパッドに近い部分を薄厚化する工程（ｂ２）をさ
    らに含むことを特徴とする樹脂封止型半導体装置の製造
    方法。
  8. 【請求項８】 請求項６または７に記載の樹脂封止型半
    導体装置の製造方法において、 上記工程（ｂ）では、ハーフエッチングによって薄厚化
    することを特徴とする樹脂封止型半導体装置の製造方
    法。
  9. 【請求項９】 請求項６〜８のうちいずれか１つに記載
    の樹脂封止型半導体装置の製造方法において、 上記工程（ｂ）では、厚さが共に２００μｍ以上３００
    μｍ以下のダイパッド及びリードの少なくとも一部を薄
    厚化して厚さが共に１００μｍ以上１５０μｍ以下にな
    るように薄厚化することを特徴とする樹脂封止型半導体
    装置の製造方法。
JP2001371243A 2001-12-05 2001-12-05 樹脂封止型半導体装置及びその製造方法 Expired - Fee Related JP3540793B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2001371243A JP3540793B2 (ja) 2001-12-05 2001-12-05 樹脂封止型半導体装置及びその製造方法
US10/230,297 US6692991B2 (en) 2001-12-05 2002-08-29 Resin-encapsulated semiconductor device and method for manufacturing the same
US10/748,274 US20040155361A1 (en) 2001-12-05 2003-12-31 Resin-encapsulated semiconductor device and method for manufacturing the same
US10/774,414 US20040155363A1 (en) 2001-12-05 2004-02-10 Resin-encapsulated semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001371243A JP3540793B2 (ja) 2001-12-05 2001-12-05 樹脂封止型半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2003174131A true JP2003174131A (ja) 2003-06-20
JP3540793B2 JP3540793B2 (ja) 2004-07-07

Family

ID=19180317

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001371243A Expired - Fee Related JP3540793B2 (ja) 2001-12-05 2001-12-05 樹脂封止型半導体装置及びその製造方法

Country Status (2)

Country Link
US (3) US6692991B2 (ja)
JP (1) JP3540793B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7791180B2 (en) 2004-10-01 2010-09-07 Yamaha Corporation Physical quantity sensor and lead frame used for same

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3540793B2 (ja) * 2001-12-05 2004-07-07 松下電器産業株式会社 樹脂封止型半導体装置及びその製造方法
JP2003338587A (ja) * 2002-05-21 2003-11-28 Hitachi Ltd 半導体装置及びその製造方法
JP2004214233A (ja) * 2002-12-26 2004-07-29 Renesas Technology Corp 半導体装置およびその製造方法
US7368320B2 (en) * 2003-08-29 2008-05-06 Micron Technology, Inc. Method of fabricating a two die semiconductor assembly
JP2005191342A (ja) * 2003-12-26 2005-07-14 Renesas Technology Corp 半導体装置およびその製造方法
US8799324B2 (en) * 2004-01-16 2014-08-05 Verizon Patent And Licensing Inc. Method and system for mobile telemetry device prioritized messaging
JP2006032471A (ja) * 2004-07-13 2006-02-02 Disco Abrasive Syst Ltd Ｃｓｐ基板の製造方法
US8629537B2 (en) * 2006-01-23 2014-01-14 Stats Chippac Ltd. Padless die support integrated circuit package system
US7449369B2 (en) * 2006-01-23 2008-11-11 Stats Chippac Ltd. Integrated circuit package system with multiple molding
US20070176271A1 (en) * 2006-02-01 2007-08-02 Stats Chippac Ltd. Integrated circuit package system having die-attach pad with elevated bondline thickness
US8106489B1 (en) * 2007-05-25 2012-01-31 Cypress Semiconductor Corporation Integrated circuit package and packaging method
US8525321B2 (en) * 2011-07-06 2013-09-03 Fairchild Semiconductor Corporation Conductive chip disposed on lead semiconductor package
CN105977168B (zh) * 2016-07-18 2018-09-28 华进半导体封装先导技术研发中心有限公司 基板塑封体减薄方法
US11565934B2 (en) * 2020-01-03 2023-01-31 Advanced Semiconductor Engineering, Inc. Semiconductor package structures and methods of manufacturing the same

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6008068A (en) * 1994-06-14 1999-12-28 Dai Nippon Printing Co., Ltd. Process for etching a semiconductor lead frame
US5454905A (en) * 1994-08-09 1995-10-03 National Semiconductor Corporation Method for manufacturing fine pitch lead frame
US5977613A (en) * 1996-03-07 1999-11-02 Matsushita Electronics Corporation Electronic component, method for making the same, and lead frame and mold assembly for use therein
JP3012816B2 (ja) * 1996-10-22 2000-02-28 松下電子工業株式会社 樹脂封止型半導体装置およびその製造方法
WO1998035382A1 (en) * 1997-02-10 1998-08-13 Matsushita Electronics Corporation Resin sealed semiconductor device and method for manufacturing the same
US6201292B1 (en) * 1997-04-02 2001-03-13 Dai Nippon Insatsu Kabushiki Kaisha Resin-sealed semiconductor device, circuit member used therefor
JPH1117034A (ja) * 1997-06-24 1999-01-22 Matsushita Electron Corp 半導体記憶装置およびその製造方法
JP3562311B2 (ja) * 1998-05-27 2004-09-08 松下電器産業株式会社 リードフレームおよび樹脂封止型半導体装置の製造方法
SG91808A1 (en) * 1999-02-09 2002-10-15 Inst Of Microelectronics Lead frame for an integrated circuit chip (small window)
JP3007632B1 (ja) 1999-04-01 2000-02-07 松下電子工業株式会社 樹脂封止型半導体装置およびその製造方法
MY133357A (en) * 1999-06-30 2007-11-30 Hitachi Ltd A semiconductor device and a method of manufacturing the same
US6198171B1 (en) * 1999-12-30 2001-03-06 Siliconware Precision Industries Co., Ltd. Thermally enhanced quad flat non-lead package of semiconductor
US6452255B1 (en) * 2000-03-20 2002-09-17 National Semiconductor, Corp. Low inductance leadless package
US6425255B1 (en) * 2000-12-26 2002-07-30 Karl Hoffman Suitcase cooling apparatus
US6882048B2 (en) * 2001-03-30 2005-04-19 Dainippon Printing Co., Ltd. Lead frame and semiconductor package having a groove formed in the respective terminals for limiting a plating area
US6597059B1 (en) * 2001-04-04 2003-07-22 Amkor Technology, Inc. Thermally enhanced chip scale lead on chip semiconductor package
US6661087B2 (en) * 2001-10-09 2003-12-09 Siliconware Precision Industries Co., Ltd. Lead frame and flip chip semiconductor package with the same
US6611047B2 (en) * 2001-10-12 2003-08-26 Amkor Technology, Inc. Semiconductor package with singulation crease
JP3540793B2 (ja) * 2001-12-05 2004-07-07 松下電器産業株式会社 樹脂封止型半導体装置及びその製造方法
JP3866127B2 (ja) * 2002-03-20 2007-01-10 株式会社ルネサステクノロジ 半導体装置
JP2004214233A (ja) * 2002-12-26 2004-07-29 Renesas Technology Corp 半導体装置およびその製造方法
TWI233674B (en) * 2003-07-29 2005-06-01 Advanced Semiconductor Eng Multi-chip semiconductor package and manufacturing method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7791180B2 (en) 2004-10-01 2010-09-07 Yamaha Corporation Physical quantity sensor and lead frame used for same

Also Published As

Publication number Publication date
US6692991B2 (en) 2004-02-17
US20030102575A1 (en) 2003-06-05
JP3540793B2 (ja) 2004-07-07
US20040155363A1 (en) 2004-08-12
US20040155361A1 (en) 2004-08-12

Similar Documents

Publication Publication Date Title
US7799611B2 (en) Partially patterned lead frames and methods of making and using the same in semiconductor packaging
JP3879452B2 (ja) 樹脂封止型半導体装置およびその製造方法
JP5959386B2 (ja) 樹脂封止型半導体装置およびその製造方法
US9362210B2 (en) Leadframe and semiconductor package made using the leadframe
US8184453B1 (en) Increased capacity semiconductor package
US20030038348A1 (en) Dual die package
JP2004153220A (ja) リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法
JP2008160148A (ja) 電子パッケージの形成方法
JP3540793B2 (ja) 樹脂封止型半導体装置及びその製造方法
TW533566B (en) Short-prevented lead frame and method for fabricating semiconductor package with the same
JP2003017524A (ja) 樹脂封止型半導体装置の製造方法
US10290593B2 (en) Method of assembling QFP type semiconductor device
JP2005223331A (ja) リードフレーム、これを利用した半導体チップパッケージ及びその製造方法
JP2001077268A (ja) 樹脂封止型半導体装置およびその製造方法
JP2956659B2 (ja) 半導体装置およびそのリードフレーム
JP2002134439A (ja) 半導体チップの製造方法と樹脂封止型半導体装置およびその製造方法
JP4172111B2 (ja) 樹脂封止型半導体装置の製造方法
TWI761105B (zh) 半導體封裝結構及導線架
JP4400492B2 (ja) 電子装置
EP4475182A1 (en) Packaged semiconductor devices and methods of making the same
JP2001077279A (ja) リードフレームとそれを用いた樹脂封止型半導体装置の製造方法
JP4651218B2 (ja) 半導体装置の製造方法
JP2002164496A (ja) 半導体装置およびその製造方法
JP3823651B2 (ja) 樹脂封止型半導体装置の製造方法
JP2001077275A (ja) リードフレームとそれを用いた樹脂封止型半導体装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20031224

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040113

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040219

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040323

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040325

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080402

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090402

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100402

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110402

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120402

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130402

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130402

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140402

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees