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JP2003168740A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法

Info

Publication number
JP2003168740A
JP2003168740A JP2002225635A JP2002225635A JP2003168740A JP 2003168740 A JP2003168740 A JP 2003168740A JP 2002225635 A JP2002225635 A JP 2002225635A JP 2002225635 A JP2002225635 A JP 2002225635A JP 2003168740 A JP2003168740 A JP 2003168740A
Authority
JP
Japan
Prior art keywords
silicide film
film
silicon region
forming
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002225635A
Other languages
English (en)
Inventor
Yoshikazu Ihara
良和 井原
Atsuhiro Nishida
篤弘 西田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2002225635A priority Critical patent/JP2003168740A/ja
Priority to US10/243,744 priority patent/US6803636B2/en
Priority to CNB02143204XA priority patent/CN1307726C/zh
Publication of JP2003168740A publication Critical patent/JP2003168740A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/40—Resistors
    • H10D1/47—Resistors having no potential barriers
    • H10D1/474—Resistors having no potential barriers comprising refractory metals, transition metals, noble metals, metal compounds or metal alloys, e.g. silicides

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

(57)【要約】 【課題】トランジスタ形成時の不純物注入条件などを制
御することなく、抵抗素子などのシート抵抗値を容易に
任意の値に設定することが可能な半導体装置を提供す
る。 【解決手段】この半導体装置は、ロジック部に形成され
たＣｏＳｉ2膜４０ａと、入出力部および抵抗部に形成
され、ボロンが導入されることによりロジック部のＣｏ
Ｓｉ2膜４０ａよりもシート抵抗値が上昇されたＣｏＳ
ｉ2膜１４０ｂおよび１４０ｃとを備えている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
び半導体装置の製造方法に関し、特に、シリサイド膜を
有する半導体装置および半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】近年、半導体装置の微細化および高速化
の要求に伴い、トランジスタのゲート電極およびソース
／ドレイン電極を低抵抗化する技術が種々開発されてい
る。その一つとして、トランジスタのゲート電極上およ
びソース／ドレイン電極上を自己整合的にシリサイド化
するサリサイド（ｓｅｌｆ−ａｌｉｇｎｅｄ ｓｉｌｉ
ｃｉｄｅ）技術が実用化されている。
【０００３】その一方、容量素子や抵抗素子を有するア
ナログデバイスにサリサイド技術を応用する場合、抵抗
素子用の多結晶シリコン上もシリサイド化されるため、
２〜５Ω／□程度に低抵抗化されてしまうという不都合
が生じる。また、アナログデバイスに限らず、たとえば
半導体装置の入出力回路部などでは、静電気によるゲー
ト酸化膜の破壊を防止する必要がある。このため、従来
では、ソース／ドレイン領域の高濃度不純物拡散層の抵
抗を比較的高抵抗にしている。しかしながら、このよう
な入出力回路部を有する半導体装置にサリサイド技術を
適用すると、ソース／ドレイン領域の高濃度不純物拡散
層上もシリサイド化されるため、低抵抗化されてしまう
という不都合があった。
【０００４】そこで、従来、たとえば、特開２０００−
２２１５０号公報などにおいて、入出力部や抵抗部など
の高抵抗を必要とする領域にはサリサイドプロセス時に
シリサイド化が起こらないようにする技術が提案されて
いる。
【０００５】通常、シリサイド化されなかったシリコン
領域のシート抵抗値は、トランジスタ形成時の不純物注
入条件および熱処理条件によって決定される。つまり、
シリサイド化されなかったシリコン領域が有することが
可能なシート抵抗値は、最も不純物濃度が高く形成され
ている拡散層と同じ値から、最も不純物濃度が低く形成
されているウェル領域と同じ値までの範囲である。さら
に、シリサイド化されなかったシリコン領域のシート抵
抗値は、上記の範囲内で不純物注入を組み合わせること
によって決定された不純物濃度によって決まることにな
る。つまり、従来では、シリサイド化されなかったシリ
コン領域のシート抵抗値を、トランジスタ形成時の不純
物注入条件などを制御することにより不純物濃度を制御
することによって決定する必要があった。
【０００６】
【発明が解決しようとする課題】しかしながら、近年の
ように多様なアナログデバイスを半導体装置に搭載する
ことが求められるようになると、シリサイド化されない
シリコンのシート抵抗値をトランジスタ形成のために使
用された不純物注入条件などによって決定することは、
設計の自由度を拡大する上で支障になるという問題点が
あった。特に、予め設計段階で抵抗率および抵抗値など
が決定された後、それに対応したデバイスを製造段階で
調整しながら形成する場合には、トランジスタ形成後
に、シリサイド化されないシリコンの抵抗値を通常の低
抵抗シリサイドの４Ω／□程度から高抵抗の１０００Ω
／□程度まで任意に決定することができることが要求さ
れている。
【０００７】この発明は上記のような課題を解決するた
めになされたものであり、この発明の１つの目的は、ト
ランジスタ形成時の不純物注入条件などを制御すること
なく、抵抗素子などの抵抗値を容易に任意の値に設定す
ることが可能な半導体装置を提供することである。
【０００８】この発明のもう１つの目的は、トランジス
タ形成時の不純物注入条件などを制御することなく、抵
抗素子などのシート抵抗値を容易に任意の値に設定する
ことが可能な半導体装置の製造方法を提供することであ
る。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１による半導体装置は、第１シリコ
ン領域上に形成された第１シリサイド膜と、第２シリコ
ン領域上に形成され、第１シリサイド膜と同じシリサイ
ド材料からなるとともに、第１シリサイド膜と膜質を異
ならせることによって、第１シリサイド膜とは異なるシ
ート抵抗値を有する第２シリサイド膜とを備えている。
【００１０】請求項１では、上記のように、第１シリサ
イド膜と同じシリサイド材料からなるとともに、第１シ
リサイド膜と膜質を異ならせることにより第１シリサイ
ド膜とは異なるシート抵抗値を有する第２シリサイド膜
を設けることによって、容易に、低いシート抵抗値を有
するシリサイド膜と、高いシート抵抗値を有するシリサ
イド膜とを得ることができる。この場合、たとえば、第
２シリサイド膜自体に不純物を導入することにより、第
１シリサイド膜とは膜質を異ならせるようにすれば、不
純物の種類および導入条件を制御することによって、任
意の高いシート抵抗値を有する第２シリサイド膜を得る
ことができる。これにより、トランジスタ形成時の不純
物注入条件などを制御することなく、抵抗素子などのシ
ート抵抗値を容易に任意の値に設定することができる。
その結果、設計の自由度を拡大することができる。
【００１１】請求項２における半導体装置は、請求項１
の構成において、第２シリサイド膜は、不純物が導入さ
れることにより、第１シリサイド膜とは膜質を異ならせ
ることによって、第１シリサイド膜よりも高いシート抵
抗値を有するように形成されている。このように構成す
れば、容易に、不純物の種類および導入条件を制御する
ことによって、任意の高いシート抵抗値を有する第２シ
リサイド膜を得ることができる。
【００１２】請求項３における半導体装置は、第１シリ
コン領域および第２シリコン領域と、第１シリコン領域
上に形成された第１シリサイド膜と、第２シリコン領域
上に形成され、第１シリサイド膜とシート抵抗値の異な
る金属層とを備えている。
【００１３】請求項３では、上記のように、第１シリコ
ン領域上に形成された第１シリサイド膜と、第２シリコ
ン領域上に形成され、第１シリサイド膜とシート抵抗値
の異なる金属層とを設けることによって、容易に、低い
シート抵抗値を有するシリサイド膜または金属層と、高
いシート抵抗値を有する金属層またはシリサイド膜とを
得ることができる。この場合、たとえば、第１シリサイ
ド膜および金属層の材料および膜厚を制御することによ
って、容易に、第１シリサイド膜および金属層のシート
抵抗値をそれぞれ所定の値に制御することができる。こ
れにより、トランジスタ形成時の不純物注入条件などを
制御することなく、抵抗素子などのシート抵抗値を容易
に任意の値に設定することができる。その結果、設計の
自由度を拡大することができる。
【００１４】請求項４における半導体装置は、請求項３
の構成において、第１シリコン領域および第２シリコン
領域は、同一のシリコン層からなる。
【００１５】請求項５における半導体装置は、シリコン
領域と、シリコン領域上に形成され、結晶性が劣化され
ることによりシート抵抗値が上昇されたシリサイド膜と
を備えている。
【００１６】請求項５では、上記のように、結晶性が劣
化されることによりシート抵抗値が上昇されたシリサイ
ド膜を設けることによって、容易に、高いシート抵抗値
を有するシリサイド膜を得ることができる。これによ
り、高いシート抵抗値が必要な抵抗素子などをシリサイ
ド膜により容易に形成することができる。
【００１７】請求項６における半導体装置は、請求項５
の構成において、シリサイド膜は、不純物が導入される
ことにより、結晶性が劣化されている。このように構成
すれば、不純物の種類および導入条件を制御することに
よって、任意の高いシート抵抗値を有するシリサイド膜
を得ることができる。これにより、抵抗素子などのシー
ト抵抗値を容易に任意の値に設定することができる。そ
の結果、設計の自由度を拡大することができる。
【００１８】請求項７における半導体装置の製造方法
は、第１シリコン領域および第２シリコン領域を形成す
る工程と、第１サリサイドプロセスを用いて、第１シリ
コン領域上に、第１シリサイド膜を形成するとともに、
第２シリコン領域上に、第１シリサイド膜と同じシリサ
イド材料からなる第２シリサイド膜を形成する工程と、
第２シリサイド膜を覆うように反応抑制膜を形成する工
程と、第２サリサイドプロセスを用いて、第１シリコン
領域上の第１シリサイド膜上に、第１シリサイド膜と同
じシリサイド材料からなる第３シリサイド膜を形成する
工程とを備えている。
【００１９】請求項７では、上記のように、第２シリサ
イド膜を覆うように反応抑制膜を形成した後、第２サリ
サイドプロセスを用いて、第１シリコン領域上の第１シ
リサイド膜上に、第１シリサイド膜と同じシリサイド材
料からなる第３シリサイド膜を形成することによって、
第１シリコン領域上に、第１シリサイド膜と第３シリサ
イド膜とが積層された厚みの大きいシリサイド膜を形成
することができる。この場合、第１シリサイド膜、第２
シリサイド膜および第３シリサイド膜の膜厚を制御する
ことによって、容易に、第１シリサイド膜および第３シ
リサイド膜の積層膜のシート抵抗値と、第２シリサイド
膜のシート抵抗値とをそれぞれ所定の値に制御すること
ができる。これにより、トランジスタ形成時の不純物注
入条件などを制御することなく、抵抗素子などの高いシ
ート抵抗値が必要な部分（第２シリサイド膜が形成され
る領域）の抵抗値を容易に任意の値に設定することがで
きる。その結果、設計の自由度を拡大することができ
る。
【００２０】請求項８における半導体装置の製造方法
は、第１シリコン領域および第２シリコン領域を形成す
る工程と、第１サリサイドプロセスを用いて、第１シリ
コン領域上に、第１シリサイド膜を形成するとともに、
第２シリコン領域上に、第２シリサイド膜を形成する工
程と、第２シリサイド膜を覆うように、反応抑制膜およ
びエッチングマスクを形成する工程と、エッチングマス
クをマスクとして、第１シリサイド膜をエッチングによ
り除去する工程と、第２サリサイドプロセスを用いて、
第１シリコン領域上に、第３シリサイド膜を形成する工
程とを備えている。
【００２１】請求項８では、上記のように、第２シリサ
イド膜を覆うように、反応抑制膜およびエッチングマス
クを形成した後、そのエッチングマスクをマスクとし
て、第１シリサイド膜をエッチングにより除去し、さら
に、第２サリサイドプロセスを用いて、第１シリコン領
域上に第３シリサイド膜を形成することによって、第１
シリコン領域上に、第２シリサイド膜よりも厚みの大き
い第３シリサイド膜またはシート抵抗値の小さい第３シ
リサイド膜を形成することができる。この場合、たとえ
ば、第２シリサイド膜および第３シリサイド膜の膜厚を
制御することによって、容易に、第２シリサイド膜およ
び第３シリサイド膜のシート抵抗値をそれぞれ所定の値
に制御することができる。これにより、トランジスタ形
成時の不純物注入条件などを制御することなく、抵抗素
子などの高いシート抵抗値が必要な部分（第２シリサイ
ド膜が形成される領域）の抵抗値を容易に任意の値に設
定することができる。その結果、設計の自由度を拡大す
ることができる。
【００２２】請求項９における半導体装置の製造方法
は、請求項８の構成において、第３シリサイド膜を形成
する工程は、第１シリコン領域上に、第２シリサイド膜
と同じシリサイド材料からなるとともに、第２シリサイ
ド膜よりも大きい膜厚を有する第３シリサイド膜を形成
する工程を含む。このように構成すれば、容易に、任意
の低いシート抵抗値を有する第３シリサイド膜と、任意
の高いシート抵抗値を有する第２シリサイド膜とを形成
することができる。
【００２３】請求項１０における半導体装置の製造方法
は、第１シリコン領域および第２シリコン領域を形成す
る工程と、第１サリサイドプロセスを用いて、第１シリ
コン領域上に、第１シリサイド膜を形成するとともに、
第２シリコン領域上に、第２シリサイド膜を形成する工
程と、第１シリサイド膜を覆うようにエッチングマスク
を形成する工程と、エッチングマスクをマスクとして、
第２シリサイド膜を所定の厚み分エッチングする工程と
を備えている。
【００２４】請求項１０では、上記のように、第１シリ
サイド膜を覆うようにエッチングマスクを形成した後、
そのエッチングマスクをマスクとして、第２シリサイド
膜を所定の厚み分エッチングすることによって、第２シ
リサイド膜のシート抵抗値を容易に第１シリサイド膜の
シート抵抗値よりも高くすることができる。この場合、
第２シリサイド膜のエッチング量を制御することによっ
て、第２シリサイド膜のシート抵抗値を所定の値に制御
することができる。これにより、トランジスタ形成時の
不純物注入条件などを制御することなく、抵抗素子など
の高いシート抵抗値が必要な部分（第２シリサイド膜が
形成される領域）の抵抗値を容易に任意の値に設定する
ことができる。その結果、設計の自由度を拡大すること
ができる。
【００２５】請求項１１における半導体装置の製造方法
は、第１シリコン領域および第２シリコン領域を形成す
る工程と、第１サリサイドプロセスを用いて、第１シリ
コン領域上に、第１シリサイド膜を形成するとともに、
第２シリコン領域上に、第２シリサイド膜を形成する工
程と、第１シリサイド膜を覆うようにマスク層を形成す
る工程と、マスク層をマスクとして、第２シリサイド膜
に不純物を注入することによって、第２シリサイド膜の
シート抵抗値を上昇させる工程とを備えている。
【００２６】請求項１１では、上記のように、第１シリ
サイド膜を覆うようにマスク層を形成する工程と、マス
ク層をマスクとして、第２シリサイド膜に不純物を注入
することにより第２シリサイド層のシート抵抗値を上昇
させることによって、容易に、シート抵抗値の低い第１
シリサイド膜と、シート抵抗値の高い第２シリサイド膜
とを形成することができる。この場合、不純物の種類お
よび導入条件を制御することによって、任意の高いシー
ト抵抗値を有する第２シリサイド膜を形成することがで
きる。
【００２７】請求項１２における半導体装置の製造方法
は、同一のシリコン層からなる第１シリコン領域および
第２シリコン領域を形成する工程と、第１シリコン領域
上および第２シリコン領域上に、導電層を形成する工程
と、第２シリコン領域と、第２シリコン領域上に形成さ
れた導電層とを覆うように、反応抑制膜およびエッチン
グマスクを形成する工程と、エッチングマスクをマスク
として、第１シリコン領域上に形成された導電層をエッ
チングにより除去する工程と、その後、サリサイドプロ
セスを用いて、第１シリコン領域上に第１シリサイド膜
を形成する工程とを備えている。
【００２８】請求項１２では、上記のように、第２シリ
コン領域と第２シリコン領域上に形成された導電層とを
覆うように、反応抑制膜およびエッチングマスクを形成
した後、そのエッチングマスクをマスクとして、第１シ
リコン領域上に形成された導電層をエッチングにより除
去し、その後、サリサイドプロセスを用いて、第１シリ
コン領域上に第１シリサイド膜を形成することによっ
て、容易に、低いシート抵抗値を有するシリサイド膜ま
たは導電層と、高いシート抵抗値を有する導電層または
シリサイド膜とを得ることができる。この場合、たとえ
ば、第１シリサイド膜および導電層の材料および膜厚を
制御することによって、容易に、第１シリサイド膜およ
び導電層のシート抵抗値をそれぞれ所定の値に制御する
ことができる。これにより、トランジスタ形成時の不純
物注入条件などを制御することなく、抵抗素子などのシ
ート抵抗値を容易に任意の値に設定することができる。
その結果、設計の自由度を拡大することができる。
【００２９】請求項１３における半導体装置の製造方法
は、シリコン領域を形成する工程と、シリコン領域上に
シリサイド膜を形成する工程と、シリサイド膜の結晶性
を劣化させることによりシリサイド膜のシート抵抗値を
上昇させる工程とを備えている。
【００３０】請求項１３では、上記のように、シリサイ
ド膜の結晶性を劣化させることによりシリサイド膜のシ
ート抵抗値を上昇させることによって、容易に、高いシ
ート抵抗値を有するシリサイド膜を得ることができる。
これにより、高いシート抵抗値が必要な抵抗素子などを
シリサイド膜により容易に形成することができる。
【００３１】請求項１４における半導体装置の製造方法
は、請求項１３の構成において、シリサイド膜の結晶性
を劣化させることによりシリサイド膜のシート抵抗値を
上昇させる工程は、シリサイド膜に不純物をイオン注入
することによって、シリサイド膜の結晶性を劣化させる
工程を含む。このように構成すれば、不純物の種類およ
び導入条件を制御することによって、任意の高いシート
抵抗値を有するシリサイド膜を得ることができる。これ
により、抵抗素子などのシート抵抗値を容易に任意の値
に設定することができる。その結果、設計の自由度を拡
大することができる。
【００３２】
【発明の実施の形態】以下、本発明を具体化した実施形
態を図面に基づいて説明する。
【００３３】（第１実施形態）図１〜図４は、本発明の
第１実施形態による半導体装置の製造プロセスを説明す
るための断面図である。図１〜図４を参照して、以下
に、第１実施形態の半導体装置の製造方法について説明
する。
【００３４】まず、図１に示すように、半導体基板１の
表面上の所定領域に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅ
ｎｃｈ Ｉｓｏｌａｔｉｏｎ）法を用いたＳｉＯ2膜か
らなる素子分離領域２を形成する。そして、半導体基板
１の表面上のロジック部に対応する領域に、ゲート酸化
膜６ａを介して多結晶シリコンからなるゲート電極７ａ
を形成する。また、半導体基板１の表面上の入出力部に
対応する領域に、ゲート酸化膜６ｂを介して多結晶シリ
コンからなるゲート電極７ｂを形成する。また、抵抗部
における素子形成領域２上には、多結晶シリコンからな
る抵抗配線７ｃを形成する。なお、ゲート電極７ａ、７
ｂおよび抵抗配線７ｃは、同一の多結晶シリコン層をパ
ターンニングすることによって形成される。ゲート電極
７ａおよび７ｂをマスクとして、半導体基板１に不純物
を注入することによって、低濃度不純物拡散層４を形成
する。
【００３５】この後、ゲート電極７ａ、７ｂおよび抵抗
配線７ｃの側面に、側壁絶縁膜８を形成する。そして、
側壁絶縁膜８をマスクとして半導体基板１に不純物を注
入することによって、高濃度不純物拡散層３を形成す
る。この高濃度不純物拡散層３と低濃度不純物拡散層４
とによって、ソース／ドレイン領域が構成される。ま
た、抵抗部の半導体基板１に不純物を注入することによ
って、不純物拡散層からなる抵抗層５を形成する。
【００３６】なお、ロジック部のゲート電極７ａおよび
高濃度不純物拡散層４は、本発明の「第１シリコン領
域」の一例であり、入出力部のゲート電極７ｂおよび高
濃度不純物拡散層４と、抵抗部の抵抗層５および抵抗配
線７ｃとは、本発明の「第２シリコン領域」の一例であ
る。
【００３７】次に、図２に示すように、第１サリサイド
処理を施す。まず、スパッタ法を用いて約４ｎｍの厚み
を有するＣｏ膜（図示せず）を形成した後、そのＣｏ膜
上に、スパッタ法を用いてキャップメタルとなるＴｉＮ
膜（図示せず）を約１０ｎｍの厚みで形成する。その
後、約５００℃で約１０秒間のＲＴＡ（Ｒａｐｉｄ Ｔ
ｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）処理を窒素雰囲気
中で行う。これにより、露出したＳｉ領域とＣｏとの間
でシリサイド化反応が起こるので、ロジック部のゲート
電極７ａおよび高濃度不純物拡散層３上と、入出力部の
ゲート電極７ｂおよび高濃度不純物拡散層３上と、抵抗
層５上および抵抗配線７ｃ上とに、それぞれ、ＣｏＳｉ
膜９ａ、９ｂおよび９ｃが形成される。
【００３８】この場合、ＣｏＳｉ膜９ａ、９ｂおよび９
ｃは、入出力部および抵抗部に必要な高いシート抵抗値
を有するように比較的薄い厚みで形成する。なお、Ｃｏ
Ｓｉ膜９ａは、本発明の「第１シリサイド膜」の一例で
あり、ＣｏＳｉ膜９ｂおよび９ｃは、本発明の「第２シ
リサイド膜」の一例である。この後、約１４０℃の硫酸
と過酸化水素水との混合液中で、キャップメタルである
ＴｉＮ膜（図示せず）および未反応のＣｏ膜（図示せ
ず）をエッチングすることにより除去する。
【００３９】次に、半導体基板１上の全面に反応抑制膜
となるＳｉＮ膜（図示せず）を約１０ｎｍの厚みで形成
した後、入出力部および抵抗部を覆うように、図３に示
すようなレジスト１１を形成する。レジスト１１をエッ
チングマスクとして、ロジック部のＳｉＮ膜を約１６０
℃で燐酸を用いて７分間エッチングすることによって除
去する。これにより、入出力部および抵抗部を覆うＳｉ
Ｎからなる反応抑制膜１０が形成される。この後、レジ
スト１１を除去する。
【００４０】次に、図４に示すように、第２サリサイド
処理を行う。まず、スパッタ法を用いてＣｏ膜（図示せ
ず）を約７ｎｍの厚みで形成した後、そのＣｏ膜上にス
パッタ法を用いて約１０ｎｍの厚みを有するＴｉＮ膜
（図示せず）を形成する。そして、約５００℃で約３０
秒間のＲＴＡ処理を窒素雰囲気中で行う。これにより、
ロジック部のＣｏＳｉ膜９ａ上に、ＣｏＳｉ膜１２が形
成される。なお、ＣｏＳｉ膜１２は、本発明の「第１シ
リサイド膜」および「第３シリサイド膜」の一例であ
る。この後、約１４０℃の硫酸と過酸化水素水との混合
液中でキャップメタルであるＴｉＮ膜（図示せず）と、
未反応のＣｏ膜（図示せず）とをエッチングすることよ
って除去する。最後に、ＣｏＳｉ膜９ａ、９ｂ、９ｃお
よび１２を相変化させるために、約８５０℃で約３０秒
間のＲＴＡ処理を行うことによって、ロジック部に、約
４Ω／□の低いシート抵抗値を有する相変化されたＣｏ
Ｓｉ2膜９ａおよび１２の積層膜を形成するとともに、
入出力部および抵抗部に、約２０Ω／□の高いシート抵
抗値を有する相変化されたＣｏＳｉ2膜９ｂおよび９ｃ
を形成する。このようにして、第１実施形態の半導体装
置が完成される。
【００４１】第１実施形態では、上記のように、ロジッ
ク部、入出力部および抵抗部に第１サリサイドプロセス
を用いて、ＣｏＳｉ膜９ａ、９ｂおよび９ｃを形成した
後、入出力部および抵抗部のＣｏＳｉ膜９ｂおよび９ｃ
を覆うように反応抑制膜１０を形成し、さらに、第２サ
リサイドプロセスを用いて、ロジック部のＣｏＳｉ膜９
ａ上にＣｏＳｉ膜１２を形成することによって、ロジッ
ク部に入出力部および抵抗部よりも厚みの大きいＣｏＳ
ｉ膜９ａおよび１２の積層膜を形成することができる。
この場合、第１サリサイドプロセスにより形成するＣｏ
Ｓｉ膜９ａ、９ｂおよび９ｃの膜厚を制御することによ
って、入出力部および抵抗部のシート抵抗値を任意の値
に容易に設定することができる。そして、ロジック部で
は、ＣｏＳｉ膜９ａおよび１２の積層膜からなる厚みの
大きいシリサイド膜を形成することによって、ロジック
部を入出力部および抵抗部に比べて低抵抗化することが
できる。
【００４２】また、第１実施形態では、従来のように入
出力部および抵抗部のシート抵抗値を制御するためにト
ランジスタ形成時の不純物注入条件などを制御する必要
がなく、ＣｏＳｉ膜９ｂおよび９ｃの厚みのみを制御す
ることによってシート抵抗値を制御することができる。
その結果、設計の自由度を拡大することができる。
【００４３】なお、この第１実施形態では、後述する第
２〜第４実施形態と異なり、ＣｏＳｉ膜をエッチングす
る工程がないので、エッチングによるダメージが発生し
ないという利点もある。
【００４４】（第２実施形態）図５〜図９は、本発明の
第２実施形態による半導体装置の製造プロセスを説明す
るための断面図である。図５〜図９を参照して、以下に
第２実施形態の半導体装置の製造方法について説明す
る。
【００４５】まず、この第２実施形態における図５〜図
７に示したプロセスは、上記した第１実施形態の図１〜
図３に示したプロセスと基本的に同様である。ただし、
この第２実施形態では、後のＣｏＳｉ膜のエッチング工
程において、エッチング液として酸溶液を用いるので、
そのエッチングの際に素子分離領域２２がエッチングさ
れないように、素子分離領域２２を構成する絶縁物とし
て耐酸性のあるＳｉＮ膜を用いている。
【００４６】概略的には、図５に示す形状を形成した
後、図６に示すように、第１サリサイドプロセスを用い
て、ロジック部、入出力部および抵抗部に、それぞれ、
ＣｏＳｉ膜９ａ、９ｂおよび９ｃを形成する。このＣｏ
Ｓｉ膜９ａ、９ｂおよび９ｃは、入出力部および抵抗部
に必要な高いシート抵抗値になるように、薄い厚みで形
成する。その後、図７に示すように、レジスト１１をエ
ッチングマスクとして、反応抑制膜１０を形成する。
【００４７】そして、図８に示すように、さらに、レジ
スト１１をエッチングマスクとして、２％ＨＦ水溶液を
用いて、ロジック部の高濃度不純物拡散層３上とゲート
電極７ａ上とに形成されたＣｏＳｉ膜９ａをエッチング
により除去する。なお、この場合のレジスト１１は、本
発明の「エッチングマスク」の一例である。この後、レ
ジスト１１を除去する。
【００４８】次に、図９に示すように、第２サリサイド
処理を行う。まず、スパッタ法を用いてＣｏ膜（図示せ
ず）を約１０ｎｍの厚みで形成した後、そのＣｏ膜上
に、スパッタ法を用いてキャップメタルとしてのＴｉＮ
膜（図示せず）を約１０ｎｍの厚みで形成する。その
後、約５００℃で約３０秒間のＲＴＡ処理を窒素雰囲気
中で行う。これにより、ロジック部の高濃度拡散層３上
およびゲート電極７ａ上に、入出力部および抵抗部のＣ
ｏＳｉ膜９ｂおよび９ｃよりも厚みの大きいＣｏＳｉ膜
２０を形成する。なお、ＣｏＳｉ膜２０は、本発明の
「第１シリサイド膜」および「第３シリサイド膜」の一
例である。最後に、ＣｏＳｉ膜９ｂ、９ｃおよび２０を
相変化させるためのＲＴＡ処理を約８５０℃で約３０秒
間行う。これにより、ロジック部に、約４Ω／□の低い
シート抵抗値を有する厚みの大きい相変化されたＣｏＳ
ｉ2膜２０を形成するとともに、入出力部および抵抗部
に、約２０Ω／□の高いシート抵抗値を有する厚みの小
さい相変化されたＣｏＳｉ2膜９ｂおよび９ｃを形成す
る。このようにして、第２実施形態の半導体装置が完成
される。
【００４９】第２実施形態では、上記のように、ロジッ
ク部、入出力部および抵抗部に、第１サリサイドプロセ
スを用いて、ＣｏＳｉ膜９ａ、９ｂおよび９ｃを形成し
た後、レジスト１１をマスクとしてロジック部のＣｏＳ
ｉ膜９ａをエッチングにより除去し、その後、第２サリ
サイドプロセスを用いて、ロジック部に厚みの大きいＣ
ｏＳｉ膜２０を形成することによって、容易に、入出力
部および抵抗部に所定の高いシート抵抗値を有するＣｏ
Ｓｉ膜９ｂおよび９ｃを形成することができるととも
に、ロジック部に、シート抵抗値の低いＣｏＳｉ膜２０
を形成することができる。
【００５０】また、第２実施形態では、従来のように入
出力部および抵抗部のシート抵抗値を制御するためにト
ランジスタ形成時の不純物注入条件などを制御する必要
がなく、ＣｏＳｉ膜９ｂおよび９ｃの厚みのみを制御す
ることによって、入出力部および抵抗部のシート抵抗値
を容易に任意の値に制御することができる。その結果、
設計の自由度を拡大することができる。
【００５１】また、第２実施形態では、上記のように、
ロジック部のＣｏＳｉ膜９ａを除去した後、新たにＣｏ
Ｓｉ膜２０を形成するので、図４に示した第１実施形態
のＣｏＳｉ膜９ａおよび１２の積層膜からなるシリサイ
ド膜に比べて、膜の特性を均一にすることができるとい
う利点がある。
【００５２】（第３実施形態）図１０〜図１３は、本発
明の第３実施形態による半導体装置の製造プロセスを説
明するための断面図である。図１０〜図１３を参照し
て、以下に第３実施形態の半導体装置の製造方法につい
て説明する。
【００５３】まず、図１に示した第１実施形態と同様の
製造プロセスを用いて、図１０に示すような形状を形成
する。なお、この第３実施形態においても、第２実施形
態と同様、素子分離領域２２は、耐酸性を有するＳｉＮ
膜によって構成する。
【００５４】次に、図１１に示すように、第１サリサイ
ド処理を行う。まず、スパッタ法を用いてＣｏ膜（図示
せず）を約１０ｎｍの厚みで形成した後、そのＣｏ膜上
に、スパッタ法を用いてキャップメタルとなるＴｉＮ膜
（図示せず）を約１０ｎｍの厚みで形成する。そして、
約５００℃で約１０秒間のＲＴＡ処理を窒素雰囲気中で
行う。これにより、露出したＳｉ領域とＣｏとの間でシ
リサイド化反応が起こるので、ロジック部、入出力部お
よび抵抗部に、それぞれ、厚みの大きいＣｏＳｉ膜３０
ａ、３０ｂおよび３０ｃが形成される。このＣｏＳｉ膜
３０ａ、３０ｂおよび３０ｃは、ロジック部に必要な低
いシート抵抗値になるように大きい厚みで形成する。こ
の後、約１４０℃の硫酸と過酸化水素水との混合液中
で、キャップメタルであるＴｉＮ膜（図示せず）と、未
反応のＣｏ膜（図示せず）とをエッチングすることによ
り除去する。
【００５５】次に、図１２に示すように、ロジック部を
覆うように、レジスト３１を形成する。このレジスト３
１は、本発明の「エッチングマスク」の一例である。こ
のレジスト３１をマスクとして、２％ＨＦ水溶液を用い
て、入出力部および抵抗部のＣｏＳｉ膜３０ｂおよび３
０ｃ（図１１参照）を所定の厚み分だけエッチングする
ことによって、図１２に示されるような、ロジック部よ
りも厚みの小さいＣｏＳｉ膜１３０ｂおよび１３０ｃが
形成される。このＣｏＳｉ膜３０ｂおよび３０ｃのエッ
チング量は、エッチング後のＣｏＳｉ膜１３０ｂおよび
１３０ｃが、入出力部および抵抗部に必要な任意の高い
シート抵抗値になるように制御する。そして、レジスト
３１を除去することによって、図１３に示されるような
形状が得られる。
【００５６】最後に、ＣｏＳｉ膜３０ａ、１３０ｂおよ
び１３０ｃを相変化させるために、約８５０℃で約３０
秒間のＲＴＡ処理を行う。これにより、約４Ω／□の低
いシート抵抗値を有するロジック部の相変化されたＣｏ
Ｓｉ2膜３０ａと、約２０Ω／□の高いシート抵抗値を
有する入出力部および抵抗部の相変化されたＣｏＳｉ 2
膜１３０ｂおよび１３０ｃを形成する。
【００５７】この第３実施形態では、第１サリサイドプ
ロセスによって、ロジック部、入出力部および抵抗部に
厚みの大きいＣｏＳｉ膜３０ａ、３０ｂおよび３０ｃを
形成した後、ロジック部のＣｏＳｉ膜３０ａを覆うよう
に形成したレジスト３１をエッチングマスクとして入出
力部および抵抗部のＣｏＳｉ膜３０ｂおよび３０ｃを所
定の厚み分だけエッチングすることによって、容易に、
ロジック部に低シート抵抗のシリサイド膜（ＣｏＳｉ膜
３０ａ）を形成することができるとともに、入出力部お
よび抵抗部に高シート抵抗のシリサイド膜（ＣｏＳｉ膜
１３０ｂおよび１３０ｃ）を形成することができる。こ
の場合、入出力部および抵抗部のＣｏＳｉ膜３０ｂおよ
び３０ｃのエッチングする量を制御することによって、
トランジスタ形成時の不純物注入条件などを制御するこ
となく、入出力部および抵抗部のシート抵抗値を容易に
任意のシート抵抗値に制御することができる。これによ
り、設計の自由度を拡大することができる。
【００５８】また、この第３実施形態では、上記第１お
よび第２実施形態と異なり、反応抑制膜を形成する必要
がないので、その分製造プロセスを簡略化することがで
きるという利点がある。
【００５９】（第４実施形態）図１４〜図１９は、本発
明の第４実施形態による半導体装置の製造プロセスを説
明するための断面図である。この第４実施形態では、上
記した第３実施形態と基本的には同様のプロセスを用い
て、３種類のシート抵抗値を有する半導体装置を形成す
る例を示している。以下、詳細に説明する。
【００６０】まず、図１４および図１５に示す工程は、
図１０および図１１に示した第３実施形態と同様であ
る。すなわち、図１４に示すような形状を形成した後、
図１５に示すように、第１サリサイドプロセスを用い
て、ロジック部、入出力部および抵抗部に、それぞれ、
厚みの大きいＣｏＳｉ膜３０ａ、３０ｂおよび３０ｃを
形成した後、図１６に示すように、ロジック部および入
出力部を覆うように、エッチングマスクとしてのレジス
ト３２を形成する。そのレジスト３２をマスクとして、
２％ＨＦ水溶液を用いて抵抗層５上および抵抗配線７ｃ
上のＣｏＳｉ膜３０ｃ（図１５参照）を約３０秒間エッ
チングすることによって、抵抗部５および７ｃ上のＣｏ
Ｓｉ膜３０ｃを所定の厚み分だけエッチングする。これ
により、抵抗層５上および抵抗配線７ｃ上に、図１６に
示されるような厚みの薄いＣｏＳｉ膜１３０ｃが形成さ
れる。この厚みの薄いＣｏＳｉ膜１３０ｃは、抵抗部に
必要な高いシート抵抗値を有するように形成される。こ
の後、レジスト３２を除去することによって、図１７に
示されるような形状が得られる。
【００６１】次に、図１８に示すように、ロジック部お
よび抵抗部を覆うようにレジスト３３を形成する。な
お、このレジスト３３は、本発明の「エッチングマス
ク」の一例である。そして、レジスト３３をマスクとし
て、２％ＨＦ水溶液を用いて、入出力部のＣｏＳｉ膜３
０ｂ（図１７参照）を２０秒間エッチングすることによ
って、ロジック部のＣｏＳｉ膜３０ａよりも厚みが小さ
く、かつ、抵抗部のＣｏＳｉ膜１３０ｃよりも厚みの大
きいＣｏＳｉ膜２３０ｂを形成する。この後、レジスト
３３を除去する。
【００６２】これにより、図１９に示されるような形状
が得られる。最後に、ＣｏＳｉ膜３０ａ、２３０ｂおよ
び１３０ｃを相変化させるために、約８５０℃で約３０
秒間のＲＴＡ処理を行う。これにより、ロジック部に約
４Ω／□の低いシート抵抗値を有する相変化されたＣｏ
Ｓｉ2膜３０ａが形成されるとともに、入出力部に、約
１５Ω／□の中間のシート抵抗値を有する相変化された
ＣｏＳｉ2膜２３０ｂが形成され、かつ、抵抗部に、約
２０Ω／□の高い抵抗値を有する相変化されたＣｏＳｉ
2膜１３０ｃが形成される。
【００６３】第４実施形態では、上記のようなプロセス
を用いて、トランジスタ形成時の不純物注入条件などを
制御することなく、シリサイド膜をエッチングする量
（時間）のみを制御することによって、容易に、３種類
のシート抵抗値を有するシリサイド膜（相変化されたＣ
ｏＳｉ2膜３０ａ、２３０ｂおよび１３０ｃ）を形成す
ることができる。これにより、設計の自由度を拡大する
ことができる。
【００６４】（第５実施形態）図２０〜図２４は、本発
明の第５実施形態による半導体装置の製造プロセスを説
明するための断面図である。図２５は、本発明の第５実
施形態による不純物のイオン注入前後のシリサイド膜の
結晶性をＸＲＤ法で評価した結果を示した特性図であ
る。また、図２６は、本発明の第５実施形態のイオン注
入によるシリサイド膜のシート抵抗値の変化を説明をす
るための特性図であり、図２７は、図２６に示した特性
図を得るための実験条件を説明するための図である。図
２０〜図２７を参照して、以下に第５実施形態の半導体
装置の製造方法について説明する。
【００６５】まず、図１に示した第１実施形態の製造プ
ロセスと同様のプロセスを用いて、図２０に示すような
形状を形成する。この後、図２１に示すように、第１サ
リサイド処理を行う。まず、スパッタ法を用いてＣｏ膜
（図示せず）を約１０ｎｍの厚みで形成した後、そのＣ
ｏ膜上に、スパッタ法を用いてキャップメタルとなるＴ
ｉＮ膜（図示せず）を約１０ｎｍの厚みで形成する。そ
して、約５００℃で約１０秒間のＲＴＡ処理を窒素雰囲
気中で行う。これにより、露出したＳｉ領域とＣｏとの
間でシリサイド化反応が起こるので、ロジック部、入出
力部および抵抗部に、それぞれ、厚みの大きいＣｏＳｉ
膜４０ａ、４０ｂおよび４０ｃが形成される。このＣｏ
Ｓｉ膜４０ａ、４０ｂおよび４０ｃは、ロジック部に必
要な低いシート抵抗値になるように形成されている。
【００６６】この後、約１４０℃の硫酸と過酸化水素水
との混合液中でキャップメタルであるＴｉＮ膜（図示せ
ず）と、未反応のＣｏ膜（図示せず）とをエッチングに
より除去する。そして、ＣｏＳｉ膜４０ａ、４０ｂおよ
び４０ｃを相変化させるために、約８５０℃で約３０秒
間のＲＴＡ処理を行う。これにより、相変化されたＣｏ
Ｓｉ2膜４０ａ、４０ｂおよび４０ｃが形成される。
【００６７】次に、図２２に示すように、ロジック部を
覆うように、レジスト４１を形成する。なお、このレジ
スト４１は、本発明の「マスク層」の一例である。レジ
スト４１を注入マスクとして、入出力部および抵抗部の
ＣｏＳｉ2膜４０ｂおよび４０ｃに、ボロンイオン
（Ｂ+）を１０ｋｅＶ、２×１０15ｃｍ-2の条件下で注
入することによって、図２３に示されるようなボロンイ
オンが注入されたＣｏＳｉ 2膜１４０ｂおよび１４０ｃ
が形成される。この後、レジスト４１を除去することに
よって、図２４に示されるような形状が得られる。
【００６８】ここで、図２５には、イオン注入前後のＣ
ｏＳｉ2膜１４０ｂおよび１４０ｃの結晶性をＸＲＤ法
で評価した結果が示されている。図２５に示すように、
イオン注入処理によって、ＣｏＳｉ2の（２２０）ピー
クが消失しており、下層のＳｉ層を構成するＳｉ（２２
０）のピークのみ存在している。このことから、イオン
注入によって、ＣｏＳｉ2膜１４０ｂおよび１４０ｃの
結晶性が劣化して非晶質化していることがわかる。
【００６９】また、ボロンイオンが注入されたＣｏＳｉ
2膜１４０ｂおよび１４０ｃは、図２６に示すように、
シート抵抗値が約６０Ω／□になる。ここで、図２６に
示した特性図は、シリコン基板上に形成したＣｏＳｉ2
膜の注入前の抵抗値を４．１Ω／□とした場合のイオン
注入後のシート抵抗値ＲSを表している。また、図２７
は、実験を行ったイオンの種類とそれに対応する加速エ
ネルギおよびドーズ量（注入条件）を表している。な
お、図２７に示した実験条件では、Ｓｉ基板表面から３
０ｎｍの深さの位置に注入ピークが来るように、Ｒｐ＝
３０ｎｍとしている。
【００７０】図２６から明らかなように、ボロンイオン
をＣｏＳｉ2膜に注入することによって、シート抵抗値
が４．１Ω／□から約６０Ω／□に上昇することがわか
る。また、ボロンイオン以外の燐イオン（Ｐ+）、砒素
イオン（Ａｓ+）およびＢＦ2 +についても、ＣｏＳｉ2膜
にイオン注入することによってＣｏＳｉ2膜のシート抵
抗値を上昇させることができることがわかる。
【００７１】このように、イオン注入によってＣｏＳｉ
2膜のシート抵抗値が上昇するのは、以下の理由による
と考えられる。すなわち、イオン注入の際にＣｏＳｉ2
膜が衝撃を受けることによって、ＣｏＳｉ2膜の結晶性
が劣化して非晶質化するので、結晶粒界での電気伝導特
性が大きく劣化すると考えられる。その結果、電流が流
れにくくなるので、抵抗値が上昇すると考えられる。こ
の場合、図２６に示したように、イオンの質量が重い方
が、イオン注入の際にＣｏＳｉ2膜が受ける衝撃が大き
いために、ＣｏＳｉ2膜の結晶性が大きく劣化するの
で、電気伝導がより低下する傾向がある。つまり、Ａｓ
+（７５）＞ＢＦ2 +（４９）＞Ｐ+（３１）＞Ｂ+（１
１）（括弧内はイオン種の質量）の順で、抵抗変動を大
きくすることができる。
【００７２】上記のようにして、図２４に示されるよう
な、ロジック部の約４Ω／□の低い抵抗値を有するＣｏ
Ｓｉ2膜４０ａと、入出力部および抵抗部のボロンイオ
ンの注入された約６０Ω／□の高いシート抵抗値を有す
るＣｏＳｉ2膜１４０ｂおよび１４０ｃを形成すること
ができる。
【００７３】第５実施形態では、上記のように、サリサ
イドプロセスを用いて、ロジック部、入出力部および抵
抗部に厚みの大きい相変化されたＣｏＳｉ2膜４０ａ、
４０ｂおよび４０ｃを形成した後、ロジック部を覆うよ
うに形成されたレジスト４１を注入マスクとして、入出
力部および抵抗部のＣｏＳｉ2膜４０ｂおよび４０ｃに
ボロンイオンを注入することによって、入出力部および
抵抗部のシート抵抗値を高くすることができる。この場
合、入出力部および抵抗部のＣｏＳｉ2膜１４０ｂおよ
び１４０ｃのシート抵抗値は、不純物（ボロンイオン）
の注入条件を制御することによって、任意のシート抵抗
値に設定することができる。
【００７４】また、この第５実施形態では、反応抑制膜
を用いないので、製造プロセスを簡略化することができ
る。また、ＣｏＳｉ2膜のエッチングを行わないので、
エッチングによるダメージがないという利点もある。
【００７５】（第６実施形態）図２８〜図３２は、本発
明の第６実施形態による半導体装置の製造プロセスを説
明するための断面図である。図２８〜図３２を参照し
て、この第６実施形態では、上記した第１〜第５実施形
態と異なり、入出力部および抵抗部には、サリサイドプ
ロセスによるシリサイド膜は形成せず、ロジック部のみ
にサリサイドプロセスによるシリサイド膜を形成する。
以下、詳細に説明する。
【００７６】まず、図２８に示すように、半導体基板１
の表面上の所定領域に、ＳＴＩ法によるＳｉＮ膜を絶縁
物として用いた素子分離領域２２を形成する。また、半
導体基板１の表面上のロジック部に、ゲート酸化膜６ａ
を介して、多結晶シリコン層５０ａとタングステンシリ
サイド層（ＷＳｉ層）５１ａとからなるポリサイド構造
のゲート電極を形成する。同様に、入出力部にも、ゲー
ト酸化膜６ｂを介して、多結晶シリコン層５０ｂとＷＳ
ｉ層５１ｂとのポリサイド構造のゲート電極を形成す
る。また、抵抗部の素子分離領域２２上に、多結晶シリ
コン層５０ｃとＷＳｉ層５１ｃとからなるポリサイド構
造の抵抗配線を形成する。
【００７７】なお、多結晶シリコン層５０ａは、本発明
の「第１シリコン領域」の一例であり、多結晶シリコン
層５０ｂおよび５０ｃは、本発明の「第２シリコン領
域」の一例である。また、ＷＳｉ層５１ａ、５１ｂおよ
び５１ｃは、本発明の「導電層」および「シリサイド
膜」の一例である。
【００７８】そして、ロジック部および入出力部のゲー
ト電極をマスクとして、半導体基板１に不純物を注入す
ることによって、低濃度不純物拡散層４を形成する。ゲ
ート電極の側面および素子分離領域２２上の抵抗配線の
側面に側壁絶縁膜８を形成する。ロジック部および入出
力部の側壁絶縁膜８をマスクとして、半導体基板１に不
純物を注入することによって、高濃度不純物拡散層３を
形成する。高濃度不純物拡散層３と低濃度不純物拡散層
４とによって、ソース／ドレイン領域が構成される。ま
た、抵抗部の半導体基板１の表面に不純物を注入するこ
とによって、抵抗層５を形成する。
【００７９】この後、全面を覆うように反応抑制膜とな
るＳｉＮ膜（図示せず）を約１０ｎｍの厚みで形成した
後、図２９に示すように、入出力部および抵抗部を覆う
ようにレジスト５３を形成する。レジスト５３をマスク
として、ＳｉＮ膜をエッチングすることによって、パタ
ーンニングされたＳｉＮ膜からなる反応抑制膜５２が形
成される。なお、このレジスト５３は、本発明の「エッ
チングマスク」の一例である。この後、レジスト５３を
マスクとして、ロジック部のＷＳｉ2膜５１ａをエッチ
ングにより除去することによって、図３０に示されるよ
うな形状が得られる。この後、レジスト５３を除去す
る。
【００８０】次に、図３１に示すように、全面を覆うよ
うにスパッタ法を用いて、Ｃｏ膜５４を約１０ｎｍの厚
みで形成した後、そのＣｏ膜上に、スパッタ法を用いて
キャップメタルとしてのＴｉＮ膜５５を約１０ｎｍの厚
みで形成する。そして、約５００℃で約３０秒間のＲＴ
Ａ処理を窒素雰囲気中で行うことによって、ロジック部
に、図３２に示されるような厚みの大きいＣｏＳｉ膜５
６が形成される。この後、約１４０℃の硫酸と過酸化水
素水との混合液中でキャップメタルであるＴｉＮ膜５５
と、未反応のＣｏ膜５４とをエッチングにより除去する
ことによって、図３２に示されるような形状が得られ
る。最後に、ＣｏＳｉ膜５６を相変化させるために、約
８５０℃で約３０秒間のＲＴＡ処理を行う。これによ
り、ロジック部に約４Ω／□の低いシート抵抗値を有す
る相変化されたＣｏＳｉ2膜５６が形成される。なお、
入出力部および抵抗部には、多結晶シリコン層５０ｂお
よびＷＳｉ2層５１ｂと、多結晶シリコン層５０ｃおよ
びＷＳｉ2層５１ｃとからなる約５０Ω／□を有する高
抵抗のポリサイド構造のゲート電極および抵抗配線が形
成される。
【００８１】第６実施形態では、上記のように、予め、
ロジック部、入出力部および抵抗部に、入出力部および
抵抗部に必要な高い抵抗値を有するポリサイド構造のゲ
ート電極または抵抗配線を形成した後、ロジック部のＷ
Ｓｉ2層５１ａを除去し、さらにサリサイドプロセスを
用いてロジック部に低抵抗の相変化されたＣｏＳｉ2膜
５６を形成することによって、容易に、ロジック部での
低い抵抗値を得ながら、入出力部および抵抗部のシート
抵抗値をトランジスタ形成時の不純物条件などを制御す
ることなく、任意の値に設定することができる。これに
より、設計の自由度を拡大することができる。
【００８２】（第７実施形態）図３３〜図３７は、本発
明の第７実施形態による半導体装置の製造プロセスを説
明するための断面図である。図３３〜図３７を参照し
て、この第７実施形態では、基本的に上記した第６実施
形態と同様のプロセスを採用している。ただし、この第
７実施形態では、図３３に示すように、ロジック部、入
出力部および抵抗部に予め形成するゲート電極または抵
抗配線として、ポリサイド構造ではなく、多結晶シリコ
ン層と金属層とからなる積層構造を採用している。
【００８３】具体的には、図３３に示すように、ロジッ
ク部のゲート電極を、多結晶シリコン層５０ａと、Ｔｉ
（上層）／ＴｉＮ（下層）構造を有するＴｉ／ＴｉＮ層
５７ａとの積層構造によって形成する。また、入出力部
のゲート電極を、多結晶シリコン層５０ｂと、Ｔｉ（上
層）／ＴｉＮ（下層）構造を有するＴｉ／ＴｉＮ層５７
ｂとの積層構造によって形成する。さらに、抵抗部の素
子分離領域２２上の抵抗配線を、多結晶シリコン層５０
ｃと、Ｔｉ（上層）／ＴｉＮ（下層）構造を有するＴｉ
／ＴｉＮ層５７ｃとの積層構造によって形成する。な
お、Ｔｉ／ＴｉＮ層５７ａ、５７ｂおよび５７ｃは、本
発明の「導電層」および「金属層」の一例である。
【００８４】この後、全面を覆うように反応抑制膜とな
るＳｉＮ膜（図示せず）を約１０ｎｍの厚みで形成した
後、入出力部および抵抗部を覆うように、図３４に示さ
れるようなレジスト５３を形成する。レジスト５３をマ
スクとして、ＳｉＮ膜を燐酸（１６０℃）で７分間エッ
チングすることによって、入出力部および抵抗部を覆う
反応抑制膜５２を形成する。さらに、レジスト５３をマ
スクとして、ロジック部のゲート電極の上層を構成する
Ｔｉ／ＴｉＮ層５７ａをエッチングにより除去すること
によって、図３５に示されるような形状が得られる。こ
の後、レジスト５３を除去する。
【００８５】次に、図３６に示すように、サリサイド処
理を行う。まず、スパッタ法を用いてＣｏ膜５４を約１
０ｎｍの厚みで形成した後、そのＣｏ膜５４上に、スパ
ッタ法を用いて、キャップメタルとなるＴｉＮ膜５５を
約１０ｎｍの厚みで形成する。そして、約５００℃で約
３０秒間のＲＴＡ処理を窒素雰囲気中で行う。これによ
り、ロジック部の高濃度不純物拡散層３および多結晶シ
リコン層５０ａを構成するＳｉ領域と、Ｃｏとがシリサ
イド化反応を起こすので、ロジック部に厚みの大きいＣ
ｏＳｉ膜５６が形成される。最後に、ＣｏＳｉ膜５６を
相変化させるために、約８５０℃で約３０秒間のＲＴＡ
処理を行う。これにより、相変化されたＣｏＳｉ2膜５
６が形成される。
【００８６】この場合、ロジック部に形成される相変化
されたＣｏＳｉ2膜５６は、約４Ω／□のシート抵抗値
を有し、入出力部および抵抗部に形成される多結晶シリ
コン層とＴｉ／ＴｉＮ層との組み合わせによるシート抵
抗値は、約１０Ω／□になる。
【００８７】この第７実施形態では、上記のように、ロ
ジック部、入出力部および抵抗部に、入出力部および抵
抗部に必要な抵抗値を得るために、多結晶シリコン層５
０ａ、５０ｂおよび５０ｃと、Ｔｉ／ＴｉＮ層５７ａ、
５７ｂおよび５７ｃとの積層構造を形成した後、レジス
ト５３を用いてロジック部のＴｉ／ＴｉＮ層５７ａを除
去し、さらにサリサイドプロセスを用いて、ロジック部
に相変化されたＣｏＳｉ2膜５６を形成することによっ
て、ロジック部を低いシート抵抗に設定しながら、入出
力部および抵抗部を任意のシート抵抗値に制御すること
ができる。
【００８８】なお、今回開示された実施形態は、すべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。
【００８９】たとえば、上記実施形態では、低抵抗側
（ロジック部）および高抵抗側（入出力部、抵抗部）の
シリサイド膜を構成する金属材料として、Ｃｏを用いた
が、本発明はこれに限らず、Ｓｉと反応してシリサイド
を形成可能な金属であれば、他の金属を用いても同様の
効果を得ることができる。たとえば、Ｔｉ、Ｖ、Ｃｒ、
Ｎｉ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｈ、Ｐｄ、Ｈｆ、Ｔａ、
Ｗ、Ｐｔなどが考えられる。この場合、低抵抗側と高抵
抗側とで別々の金属シリサイド膜を形成することも可能
である。低抵抗のシリサイド膜を形成するには、Ｔｉ、
Ｃｏ、Ｐｄなどが適しており、高抵抗のシリサイド膜を
形成するには、Ｖ、Ｃｒ、Ｍｏなどが適している。
【００９０】また、上記第７実施形態では、多結晶シリ
コン層上の金属層として、Ｔｉ／ＴｉＮ層を用いたが、
本発明はこれに限らず、たとえば、ＷやＡｌなどの他の
金属層を用いてもよい。この場合、用いる金属層の材質
および厚みを制御することによって、容易に、入出力部
および抵抗部のシート抵抗値を制御することができる。
【００９１】また、上記実施形態では、低いシート抵抗
値が必要な領域としてロジック部を示すとともに、高い
シート抵抗値が必要な領域として入出力部および抵抗部
を示したが、本発明はこれに限らず、低いシート抵抗値
が必要な領域と、高いシート抵抗値が必要な領域とが混
在する半導体装置全般に適用可能である。
【００９２】また、上記第５実施形態では、シリサイド
膜にイオン注入する不純物として、Ｂ+、Ａｓ+、Ｂ
Ｆ2 +、Ｐ+ を用いる場合について説明したが、本発明は
これに限らず、イオン注入によりシリサイド膜の結晶性
を劣化させてシリサイド膜のシート抵抗値を上昇させる
ことが可能な不純物であれば、他の不純物であってもよ
い。たとえば、ＧｅやＳｉなどを用いることも可能であ
る。
【００９３】また、上記第５実施形態では、シリサイド
膜にイオン注入することによりシリサイド膜の結晶性を
劣化させてシリサイド膜のシート抵抗値を上昇させる例
を示したが、本発明はこれに限らず、シリサイド膜の結
晶性を劣化させてシリサイド膜のシート抵抗値を上昇さ
せることが可能な方法であれば、イオン注入以外の他の
方法を用いてよい。
【発明の効果】以上のように、本発明によれば、トラン
ジスタ形成時の不純物注入条件などを制御することな
く、抵抗素子などのシート抵抗値を容易に任意の値に設
定することができる。その結果、設計の自由度を拡大す
ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の製造
プロセスを説明するための断面図である。
【図２】本発明の第１実施形態による半導体装置の製造
プロセスを説明するための断面図である。
【図３】本発明の第１実施形態による半導体装置の製造
プロセスを説明するための断面図である。
【図４】本発明の第１実施形態による半導体装置の製造
プロセスを説明するための断面図である。
【図５】本発明の第２実施形態による半導体装置の製造
プロセスを説明するための断面図である。
【図６】本発明の第２実施形態による半導体装置の製造
プロセスを説明するための断面図である。
【図７】本発明の第２実施形態による半導体装置の製造
プロセスを説明するための断面図である。
【図８】本発明の第２実施形態による半導体装置の製造
プロセスを説明するための断面図である。
【図９】本発明の第２実施形態による半導体装置の製造
プロセスを説明するための断面図である。
【図１０】本発明の第３実施形態による半導体装置の製
造プロセスを説明するための断面図である。
【図１１】本発明の第３実施形態による半導体装置の製
造プロセスを説明するための断面図である。
【図１２】本発明の第３実施形態による半導体装置の製
造プロセスを説明するための断面図である。
【図１３】本発明の第３実施形態による半導体装置の製
造プロセスを説明するための断面図である。
【図１４】本発明の第４実施形態による半導体装置の製
造プロセスを説明するための断面図である。
【図１５】本発明の第４実施形態による半導体装置の製
造プロセスを説明するための断面図である。
【図１６】本発明の第４実施形態による半導体装置の製
造プロセスを説明するための断面図である。
【図１７】本発明の第４実施形態による半導体装置の製
造プロセスを説明するための断面図である。
【図１８】本発明の第４実施形態による半導体装置の製
造プロセスを説明するための断面図である。
【図１９】本発明の第４実施形態による半導体装置の製
造プロセスを説明するための断面図である。
【図２０】本発明の第５実施形態による半導体装置の製
造プロセスを説明するための断面図である。
【図２１】本発明の第５実施形態による半導体装置の製
造プロセスを説明するための断面図である。
【図２２】本発明の第５実施形態による半導体装置の製
造プロセスを説明するための断面図である。
【図２３】本発明の第５実施形態による半導体装置の製
造プロセスを説明するための断面図である。
【図２４】本発明の第５実施形態による半導体装置の製
造プロセスを説明するための断面図である。
【図２５】本発明の第５実施形態による不純物のイオン
注入前後のシリサイド膜の結晶性をＸＲＤ法で評価した
結果を示した特性図である。
【図２６】本発明の第５実施形態の不純物のイオン注入
によるシリサイド膜のシート抵抗値の上昇を説明するた
めの特性図である。
【図２７】図２６に示した特性図を得るための実験条件
を説明するための図である。
【図２８】本発明の第６実施形態による半導体装置の製
造プロセスを説明するための断面図である。
【図２９】本発明の第６実施形態による半導体装置の製
造プロセスを説明するための断面図である。
【図３０】本発明の第６実施形態による半導体装置の製
造プロセスを説明するための断面図である。
【図３１】本発明の第６実施形態による半導体装置の製
造プロセスを説明するための断面図である。
【図３２】本発明の第６実施形態による半導体装置の製
造プロセスを説明するための断面図である。
【図３３】本発明の第７実施形態による半導体装置の製
造プロセスを説明するための断面図である。
【図３４】本発明の第７実施形態による半導体装置の製
造プロセスを説明するための断面図である。
【図３５】本発明の第７実施形態による半導体装置の製
造プロセスを説明するための断面図である。
【図３６】本発明の第７実施形態による半導体装置の製
造プロセスを説明するための断面図である。
【図３７】本発明の第７実施形態による半導体装置の製
造プロセスを説明するための断面図である。
【符号の説明】
１ 半導体基板 ３ 高濃度不純物層 ４ 低濃度不純物層 ５ 抵抗層（第２シリコン領域） ７ａ ゲート電極（第１シリコン領域） ７ｂ ゲート電極（第２シリコン領域） ７ｃ 抵抗配線（第２シリコン領域） ９ａ、３０ａ、４０ａ、５６ ＣｏＳｉ膜（ＣｏＳｉ2
膜）（第１シリサイド膜） １２、２０ ＣｏＳｉ膜（ＣｏＳｉ2膜）（第１シリサ
イド膜；第３シリサイド膜） ９ｂ、９ｃ ＣｏＳｉ膜（ＣｏＳｉ2膜）（第２シリサ
イド膜） １０ 反応抑制膜 １１、３１、３２、３３、５３ レジスト（エッチング
マスク） ５１ｂ、５１ｃ ＷＳｉ2膜（導電層；シリサイド膜） ５７ｂ、５７ｃ Ｔｉ層（導電層；金属層） １３０ｂ、１３０ｃ ＣｏＳｉ膜（ＣｏＳｉ2膜）（第
２シリサイド膜） １４０ｂ、１４０ｃ ＣｏＳｉ2膜（第２シリサイド
膜）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/088 Ｆターム(参考） 4M104 BB01 BB20 BB39 DD37 DD82 DD84 HH16 5F038 AR01 AR08 AR10 AR23 AR26 CA05 CD12 CD19 EZ13 EZ15 EZ20 5F048 AB06 AB07 AC01 AC10 BB05 BB08 BC06 BF03 BF06 BF16 BG13 BG14 DA25

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 第１シリコン領域上に形成された第１シ
    リサイド膜と、 第２シリコン領域上に形成され、前記第１シリサイド膜
    と同じシリサイド材料からなるとともに、前記第１シリ
    サイド膜と膜質を異ならせることによって、前記第１シ
    リサイド膜とは異なるシート抵抗値を有する第２シリサ
    イド膜とを備えた、半導体装置。
  2. 【請求項２】 前記第２シリサイド膜は、不純物が導入
    されることにより、前記第１シリサイド膜とは膜質を異
    ならせることによって、前記第１シリサイド膜よりも高
    いシート抵抗値を有するように形成されている、請求項
    １に記載の半導体装置。
  3. 【請求項３】 第１シリコン領域および第２シリコン領
    域と、 前記第１シリコン領域上に形成された第１シリサイド膜
    と、 前記第２シリコン領域上に形成され、前記第１シリサイ
    ド膜とシート抵抗値の異なる金属層とを備えた、半導体
    装置。
  4. 【請求項４】 前記第１シリコン領域および前記第２シ
    リコン領域は、同一のシリコン層からなる、請求項３に
    記載の半導体装置。
  5. 【請求項５】 シリコン領域と、 シリコン領域上に形成され、結晶性が劣化されることに
    よりシート抵抗値が上昇されたシリサイド膜とを備え
    た、半導体装置。
  6. 【請求項６】 前記シリサイド膜は、不純物が導入され
    ることにより、結晶性が劣化されている、請求項５に記
    載の半導体装置。
  7. 【請求項７】 第１シリコン領域および第２シリコン領
    域を形成する工程と、 第１サリサイドプロセスを用いて、前記第１シリコン領
    域上に、第１シリサイド膜を形成するとともに、前記第
    ２シリコン領域上に、前記第１シリサイド膜と同じシリ
    サイド材料からなる第２シリサイド膜を形成する工程
    と、 前記第２シリサイド膜を覆うように反応抑制膜を形成す
    る工程と、 第２サリサイドプロセスを用いて、前記第１シリコン領
    域上の第１シリサイド膜上に、前記第１シリサイド膜と
    同じシリサイド材料からなる第３シリサイド膜を形成す
    る工程とを備えた、半導体装置の製造方法。
  8. 【請求項８】 第１シリコン領域および第２シリコン領
    域を形成する工程と、 第１サリサイドプロセスを用いて、前記第１シリコン領
    域上に、第１シリサイド膜を形成するとともに、前記第
    ２シリコン領域上に、第２シリサイド膜を形成する工程
    と、 前記第２シリサイド膜を覆うように、反応抑制膜および
    エッチングマスクを形成する工程と、 前記エッチングマスクをマスクとして、前記第１シリサ
    イド膜をエッチングにより除去する工程と、 第２サリサイドプロセスを用いて、前記第１シリコン領
    域上に、第３シリサイド膜を形成する工程とを備えた、
    半導体装置の製造方法。
  9. 【請求項９】 前記第３シリサイド膜を形成する工程
    は、 前記第１シリコン領域上に、前記第２シリサイド膜と同
    じシリサイド材料からなるとともに、前記第２シリサイ
    ド膜よりも大きい膜厚を有する前記第３シリサイド膜を
    形成する工程を含む、請求項８に記載の半導体装置の製
    造方法。
  10. 【請求項１０】 第１シリコン領域および第２シリコン
    領域を形成する工程と、 第１サリサイドプロセスを用いて、前記第１シリコン領
    域上に、第１シリサイド膜を形成するとともに、前記第
    ２シリコン領域上に、第２シリサイド膜を形成する工程
    と、 前記第１シリサイド膜を覆うようにエッチングマスクを
    形成する工程と、 前記エッチングマスクをマスクとして、前記第２シリサ
    イド膜を所定の厚み分エッチングする工程とを備えた、
    半導体装置の製造方法。
  11. 【請求項１１】 第１シリコン領域および第２シリコン
    領域を形成する工程と、 第１サリサイドプロセスを用いて、前記第１シリコン領
    域上に、第１シリサイド膜を形成するとともに、前記第
    ２シリコン領域上に、第２シリサイド膜を形成する工程
    と、 前記第１シリサイド膜を覆うようにマスク層を形成する
    工程と、 前記マスク層をマスクとして、前記第２シリサイド膜に
    不純物を注入することによって、前記第２シリサイド膜
    のシート抵抗値を上昇させる工程とを備えた、半導体装
    置の製造方法。
  12. 【請求項１２】 同一のシリコン層からなる第１シリコ
    ン領域および第２シリコン領域を形成する工程と、 前記第１シリコン領域上および前記第２シリコン領域上
    に、導電層を形成する工程と、 前記第２シリコン領域と、前記第２シリコン領域上に形
    成された前記導電層とを覆うように、反応抑制膜および
    エッチングマスクを形成する工程と、 前記エッチングマスクをマスクとして、前記第１シリコ
    ン領域上に形成された前記導電層をエッチングにより除
    去する工程と、 その後、サリサイドプロセスを用いて、前記第１シリコ
    ン領域上に第１シリサイド膜を形成する工程とを備え
    た、半導体装置の製造方法。
  13. 【請求項１３】シリコン領域を形成する工程と、 前記シリコン領域上にシリサイド膜を形成する工程と、 前記シリサイド膜の結晶性を劣化させることにより前記
    シリサイド膜のシート抵抗値を上昇させる工程とを備え
    た、半導体装置の製造方法。
  14. 【請求項１４】前記シリサイド膜の結晶性を劣化させる
    ことにより前記シリサイド膜のシート抵抗値を上昇させ
    る工程は、 前記シリサイド膜に不純物をイオン注入することによっ
    て、前記シリサイド膜の結晶性を劣化させる工程を含
    む、請求項１３に記載の半導体装置の製造方法。
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