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JP2003168288A - 半導体昇圧回路、昇圧電源装置 - Google Patents

半導体昇圧回路、昇圧電源装置

Info

Publication number
JP2003168288A
JP2003168288A JP2001364546A JP2001364546A JP2003168288A JP 2003168288 A JP2003168288 A JP 2003168288A JP 2001364546 A JP2001364546 A JP 2001364546A JP 2001364546 A JP2001364546 A JP 2001364546A JP 2003168288 A JP2003168288 A JP 2003168288A
Authority
JP
Japan
Prior art keywords
power supply
input terminal
transistor element
capacitor element
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001364546A
Other languages
English (en)
Inventor
Akesue Hamasako
朱季 浜迫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Micro Systems Co Ltd
Original Assignee
Renesas Micro Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Micro Systems Co Ltd filed Critical Renesas Micro Systems Co Ltd
Priority to JP2001364546A priority Critical patent/JP2003168288A/ja
Priority to EP02026533A priority patent/EP1318591A3/en
Priority to US10/305,689 priority patent/US6897708B2/en
Priority to CN02152974.4A priority patent/CN1421997A/zh
Publication of JP2003168288A publication Critical patent/JP2003168288A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of DC power input into DC power output
    • H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
    • H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
    • H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/073—Charge pumps of the Schenkel-type

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 電源電圧の略倍の耐圧のトランジスタ素子を
使用しない半導体昇圧回路で電源電圧を略倍に昇圧す
る。 【解決手段】 電源電圧による第一コンデンサ素子１０
７の蓄積電圧に基準クロック信号の電源電圧を加算して
外部出力することと、電源電圧による第二コンデンサ素
子１０８の蓄積電圧に反転クロック信号の電源電圧を加
算して外部出力することとを、交互に実行するので、電
源電圧の略倍の電圧を連続的に出力することができ、そ
れでいて電源電圧の略倍の耐圧のトランジスタ素子は必
要ない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電源電圧を略倍に
昇圧して出力する半導体昇圧回路、この半導体昇圧回路
を具備した昇圧電源装置、に関する。
【０００２】
【従来の技術】現在、ＥＥＰＲＯＭやフラッシュメモリ
などのデータ記憶装置が各種のデータ処理装置に利用さ
れており、このようなデータ記憶装置としてＦｅＲＡＭ
(Ferroelectric Random Access Memory)の利用も検討さ
れている。しかし、一般的なデータ処理装置の電源電圧
は3.0(Ｖ)であるが、ＦｅＲＡＭはデータ書込とデータ
消去とに略倍の電圧が必要である。このように電圧を倍
増させるためには通常は昇圧回路が利用されており、こ
のような昇圧回路には半導体素子で形成した半導体昇圧
回路もある。
【０００３】
【発明が解決しようとする課題】しかし、従来の半導体
昇圧回路では、例えば、電源電圧を略倍に昇圧する場
合、その二倍電圧を耐圧とするトランジスタが必要であ
るため、生産性が低下している。
【０００４】本発明は上述のような課題に鑑みてなされ
たものであり、電源電圧の略倍の耐圧の半導体素子を使
用することなく電源電圧を略倍に昇圧できる半導体昇圧
回路、この半導体昇圧回路を具備した昇圧電源装置、を
提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の第一／第二の半
導体昇圧回路は、電源入力端子、クロック入力端子、ク
ロック反転回路、第一コンデンサ素子、第二コンデンサ
素子、第一トランジスタ素子、第二トランジスタ素子、
第三トランジスタ素子、第四トランジスタ素子、外部出
力端子、を具備しており、電源入力端子に印加される電
源電圧を略倍に昇圧して外部出力端子から出力する。
【０００６】より具体的には、クロック入力端子には一
定タイミングで電源電圧と接地電圧とに交互に変化する
基準クロック信号が外部入力されるので、この外部入力
される基準クロック信号を反対の一定タイミングで接地
電圧と電源電圧とに交互に変化する反転クロック信号に
クロック反転回路が変換する。
【０００７】基準クロック信号が接地電圧のときは反転
クロック信号が電源電圧となり、第二導電型の第三トラ
ンジスタ素子がオン状態になるとともに第二導電型の第
四トランジスタ素子がオフ状態になるので、第一導電型
の第二トランジスタ素子がオン状態になるとともに第一
導電型の第一トランジスタ素子がオフ状態になる。この
ため、電源入力端子から第三トランジスタ素子を介して
第一コンデンサ素子に電源電圧が蓄積され、第二コンデ
ンサ素子の蓄積電圧が第二トランジスタ素子を介して外
部出力端子に出力される。
【０００８】また、基準クロック信号が電源電圧のとき
は反転クロック信号が接地電圧となり、第三トランジス
タ素子がオフ状態になるとともに第四トランジスタ素子
がオン状態になるので、第二トランジスタ素子がオフ状
態になるとともに第一トランジスタ素子がオン状態にな
る。このため、電源入力端子から第四トランジスタ素子
を介して第二コンデンサ素子に電源電圧が蓄積され、第
一コンデンサ素子の蓄積電圧が第一トランジスタ素子を
介して外部出力端子に出力される。
【０００９】上述のように電源電圧による第二コンデン
サ素子の蓄積電圧に反転クロック信号の電源電圧が加算
されて外部出力されることと、電源電圧による第一コン
デンサ素子の蓄積電圧に基準クロック信号の電源電圧が
加算されて外部出力されることとが、交互に実行される
ので、電源電圧の略倍の電圧が連続的に出力される。
【００１０】本発明の第三の半導体昇圧回路では、基準
クロック信号が接地電圧のときは反転クロック信号が電
源電圧となり、第二トランジスタ素子がオン状態になる
とともに第一トランジスタ素子がオフ状態になる。この
ため、電源入力端子から第一ダイオード素子を介して第
一コンデンサ素子に電源電圧が蓄積され、第二コンデン
サ素子の蓄積電圧が第二トランジスタ素子を介して外部
出力端子に出力される。
【００１１】また、基準クロック信号が電源電圧のとき
は反転クロック信号が接地電圧となり、第二トランジス
タ素子がオフ状態になるとともに第一トランジスタ素子
がオン状態になる。このため、電源入力端子から第二ダ
イオード素子を介して第二コンデンサ素子に電源電圧が
蓄積され、第一コンデンサ素子の蓄積電圧が第一トラン
ジスタ素子を介して外部出力端子に出力される。
【００１２】上述のように電源電圧による第二コンデン
サ素子の蓄積電圧に反転クロック信号の電源電圧が加算
されて外部出力されることと、電源電圧による第一コン
デンサ素子の蓄積電圧に基準クロック信号の電源電圧が
加算されて外部出力されることとが、交互に実行される
ので、電源電圧の略倍の電圧が連続的に出力される。
【００１３】本発明の昇圧電源装置は、本発明の半導体
昇圧回路、本体電源、クロック発生回路、を具備してお
り、本体電源は電源電圧を発生し、クロック発生回路は
電源電圧から基準クロック信号を生成する。その電源電
圧と基準クロック信号とが半導体昇圧回路に供給される
ことにより、この半導体昇圧回路から電源電圧の略倍の
電圧が外部出力される。
【００１４】
【発明の実施の形態】本発明の実施の一形態を図面を参
照して以下に説明する。本形態の半導体昇圧回路１００
は、図１に示すように、電源入力端子１０１、接地電位
端子１０２、クロック入力端子１０３、クロック反転回
路であるインバータ素子１０４、第三トランジスタ素子
１０５、第四トランジスタ素子１０６、第一コンデンサ
素子１０７、第二コンデンサ素子１０８、第一トランジ
スタ素子１０９、第二トランジスタ素子１１０、第三コ
ンデンサ素子１１１、外部出力端子１１２、を具備して
いる。
【００１５】本形態の半導体昇圧回路１００は、図２に
示すように、昇圧電源装置１２０に内蔵されており、こ
の昇圧電源装置１２０は、データ記憶装置１３０に内蔵
されいてる。本形態の昇圧電源装置１２０は、半導体昇
圧回路１００の他に、本体電源１２１、クロック発生回
路１２２、を具備しており、本形態のデータ記憶装置１
３０は、昇圧電源装置１２０の他に、ＦｅＲＡＭ１３
１、書込消去回路１３２、を具備している。
【００１６】本体電源１２１は、二次電池などのＤＣ(D
irect Current)電源からなり、図３(ａ)に示すように、
一般的な3.0(Ｖ)の電源電圧を連続的に発生する。クロ
ック発生回路１２２は、本体電源１２１から電源電圧が
供給され、同図(ｂ)に示すように、一定タイミングで電
源電圧と接地電圧とに交互に変化する基準クロック信号
を発生する。
【００１７】半導体昇圧回路１００は、本体電源１２１
から電源電圧が外部入力されるとともにクロック発生回
路１２２から基準クロック信号が外部入力され、電源電
圧を略倍に昇圧した二倍電圧を外部出力する。ＦｅＲＡ
Ｍ１３１は、一般的な電源電圧の略倍の電圧でデータ書
込とデータ消去とが実行され、書込消去回路１３２は、
半導体昇圧回路１００から供給される二倍電圧でＦｅＲ
ＡＭ１３１にデータ書込とデータ消去とを実行する。
【００１８】本形態の半導体昇圧回路１００では、図１
に示すように、電源入力端子１０１は本体電源１２１か
ら電源電圧が印加され、接地電位端子１０２は接地電圧
が印加される。クロック入力端子１０３は、クロック発
生回路１２２から基準クロック信号が外部入力され、イ
ンバータ素子１０４は、図３(ｃ)に示すように、クロッ
ク入力端子１０３に外部入力される基準クロック信号
を、反対の一定タイミングで接地電圧と電源電圧とに交
互に変化する反転クロック信号に変換する。
【００１９】第三／第四トランジスタ素子１０５，１０
６は、ノンドープのｎチャネルトランジスタからなり、
バックゲートに接地電位端子１０２から接地電圧が常時
印加されているとともに、ソース電極に電源入力端子１
０１から電源電圧が常時印加されている。
【００２０】第三トランジスタ素子１０５は、ゲート電
極にインバータ素子１０４から反転クロック信号が印加
されるので、この反転クロック信号が電源電圧のとき
に、ソース電極に電源入力端子１０１から印加されてい
る電源電圧をドレイン電極に導通し、反転クロック信号
が接地電圧のときには導通しない。
【００２１】第四トランジスタ素子１０６は、ゲート電
極にクロック入力端子１０３から基準クロック信号が印
加されるので、この基準クロック信号が接地電圧のとき
に、ソース電極に印加されている電源電圧をドレイン電
極に導通せず、電源電圧のときには導通する。
【００２２】第一コンデンサ素子１０７は、一端に第三
トランジスタ素子１０５のドレイン電極が接続されてお
り、他端にクロック入力端子１０３が接続されている。
このため、基準クロック信号が接地電圧となって反転ク
ロック信号が電源電圧となるとき、電源入力端子１０１
から第三トランジスタ素子１０５を介して一端に供給さ
れる電源電圧を蓄積し、基準クロック信号が電源電圧と
なるとき、この基準クロック信号の電源電圧とともに蓄
積した電源電圧を第一トランジスタ素子１０９に出力す
る。
【００２３】第二コンデンサ素子１０８は、一端に第四
トランジスタ素子１０６のドレイン電極が接続されてお
り、他端にインバータ素子１０４が接続されている。こ
のため、基準クロック信号が電源電圧となって反転クロ
ック信号が接地電圧となるとき、電源入力端子１０１か
ら第四トランジスタ素子１０６を介して一端に供給され
る電源電圧を蓄積し、反転クロック信号が電源電圧とな
るとき、この電源電圧を第二トランジスタ素子１１０に
出力する。
【００２４】上述のように第一／第二コンデンサ素子１
０７，１０８は、電源入力端子１０１から供給される電
源電圧を蓄積して基準／反転クロック信号の電源電圧と
ともに出力するので、その出力電圧は電源電圧の略倍の
6.0(Ｖ)となる。なお、本発明が実際に半導体昇圧回路
１００の動作をコンピュータシミュレーションで確認し
たところ、図４および図５に例示するように、その出力
電圧は約5.9(Ｖ)となった。
【００２５】第一／第二トランジスタ素子１０９，１１
０は、ｐチャネルトランジスタからなり、ソース電極と
バックゲートとが接続されている。第一トランジスタ素
子１０９は、ドレイン電極に第一コンデンサ素子１０７
が接続されており、ゲート電極には第二コンデンサ素子
１０８が接続されている。第二トランジスタ素子１１０
は、ドレイン電極に第二コンデンサ素子１０８が接続さ
れており、ゲート電極には第一コンデンサ素子１０７が
接続されている。
【００２６】第一トランジスタ素子１０９は、ゲート電
極に第二コンデンサ素子１０８の蓄積電圧が印加される
ので、このゲート電圧に閾値電圧を加算した電圧より、
ドレイン電極に印加される第一コンデンサ素子１０７の
蓄積電圧が高圧のとき、このドレイン電圧をソース電極
に導通し、低圧のときには導通しない。
【００２７】第二トランジスタ素子１１０は、ゲート電
極に印加される第一コンデンサ素子１０７の蓄積電圧に
閾値電圧を加算した電圧より、ドレイン電極に印加され
る第二コンデンサ素子１０８の蓄積電圧が高圧のとき、
このドレイン電圧をソース電極に導通し、低圧のときに
は導通しない。
【００２８】このため、第一／第二トランジスタ素子１
０９，１１０は第一／第二コンデンサ素子１０７，１０
８の出力電圧を交互に通電するので、図４(ａ)(ｂ)およ
び図５(ａ)(ｂ)に示すように、第一／第二コンデンサ素
子１０７，１０８の出力電圧は基準／反転クロック信号
に同期して電源電圧と二倍電圧とに交互に変化すること
になる。
【００２９】第三コンデンサ素子１１１は、第一コンデ
ンサ素子１０７と第二コンデンサ素子１０８との蓄積電
圧である二倍電圧を交互に蓄積し、外部出力端子１１２
は、同図(ｃ)に示すように、第三コンデンサ素子１１１
の蓄積電圧である二倍電圧を連続的に外部出力する。
【００３０】上述のような構成において、本形態の昇圧
電源装置１２０は、本体電源１２１が電源電圧を発生
し、クロック発生回路１２２が電源電圧から基準クロッ
ク信号を生成する。その電源電圧と基準クロック信号と
を半導体昇圧回路１００に供給するので、半導体昇圧回
路１００が電源電圧を略倍に昇圧した二倍電圧を外部出
力する。
【００３１】より詳細には、本形態の半導体昇圧回路１
００は、図３(ａ)に示すように、電源入力端子１０１に
は電源電圧が常時印加されており、同図(ｂ)(ｃ)に示す
ように、クロック入力端子１０３に外部入力される基準
クロック信号がインバータ素子１０４で反転クロック信
号に変換される。
【００３２】その基準クロック信号が接地電圧で反転ク
ロック信号が電源電圧のときは、第三トランジスタ素子
１０５に電源入力端子１０１から印加されている電源電
圧が第一コンデンサ素子１０７に蓄積され、第二コンデ
ンサ素子１０８の蓄積電圧が反転クロック信号の電源電
圧とともに第二トランジスタ素子１１０から外部出力端
子１１２に出力される。
【００３３】また、基準クロック信号が電源電圧で反転
クロック信号が接地電圧のときは、第四トランジスタ素
子１０６に電源入力端子１０１から印加されている電源
電圧が第二コンデンサ素子１０８に蓄積され、第一コン
デンサ素子１０７の蓄積電圧が基準クロック信号の電源
電圧とともに第一トランジスタ素子１０９から外部出力
端子１１２に出力される。
【００３４】このように第一／第二コンデンサ素子１０
７，１０８が電源入力端子１０１の電源電圧を交互に蓄
積して基準／反転クロック信号の電源電圧とともに交互
に出力するので、図４(ａ)(ｂ)および図５(ａ)(ｂ)に示
すように、これで電源電圧の略倍の二倍電圧が外部出力
端子１１２から連続的に外部出力される。
【００３５】本形態の半導体昇圧回路１００は、上述の
ように電源電圧を略倍に昇圧することができるが、それ
でいて、電源電圧の略倍の耐圧のトランジスタ素子を必
要としないので、その構造が簡単で生産性が良好であ
る。しかも、第一第二コンデンサ素子１０７，１０８か
ら交互に二倍電圧が出力される外部出力端子１１２に第
三コンデンサ素子１１１が接続されているので、外部出
力端子１１２から平滑性が良好な二倍電圧を外部出力す
ることができる。
【００３６】本形態のデータ記憶装置１３０は、上述の
昇圧電源装置１２０が外部出力する二倍電圧で書込消去
回路１３２がＦｅＲＡＭ１３１にデータ書込とデータ消
去とを実行するので、一般的な電源電圧の略倍の電圧が
必要なＦｅＲＡＭ１３１のデータ書込／消去を実行する
ことができる。
【００３７】なお、本発明は上記形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態の半導体昇圧回路１００で
は、第三トランジスタ素子１０５のゲート電極にインバ
ータ素子１０４から反転クロック信号が印加され、第四
トランジスタ素子１０６のゲート電極にクロック入力端
子１０３から基準クロック信号が印加されることを例示
した。
【００３８】しかし、図６に例示する半導体昇圧回路１
４０のように、第三／第四トランジスタ素子１０５，１
０６のゲート電極にソース電極とともに電源入力端子１
０１から電源電圧を印加することも可能である。この場
合、第三／第四トランジスタ素子１０５，１０６は、ド
レイン電極に第一／第二コンデンサ素子１０７，１０８
の蓄積電圧が印加されるので、このドレイン電圧から閾
値電圧を減算した電圧より、ゲート電極とソース電極と
に印加される電源電圧が低圧のとき、このソース電極の
電源電圧がドレイン電極に導通される。
【００３９】このため、上述した半導体昇圧回路１４０
は、前述した半導体昇圧回路１００と同様に機能する
が、第三／第四トランジスタ素子１０５，１０６のゲー
ト電極にはソース電極とともに電源入力端子１０１のみ
接続すれば良いので、さらに構造が簡単で生産性が良好
である。
【００４０】また、図７に例示する半導体昇圧回路１５
０のように、電源入力端子１０１にアノードが接続され
ていて第一第二コンデンサ素子１０７，１０８にカソー
ドが接続されている第一／第二ダイオード素子１５１，
１５２を第三／第四トランジスタ素子１０５，１０６に
換装することも可能である。この場合も半導体昇圧回路
１５０は前述した半導体昇圧回路１００，１４０と同様
に機能するが、さらに回路構造を簡略化できるので生産
性が向上する。
【００４１】
【発明の効果】本発明の半導体昇圧回路では、電源電圧
による第二コンデンサ素子の蓄積電圧に反転クロック信
号の電源電圧を加算して外部出力することと、電源電圧
による第一コンデンサ素子の蓄積電圧に基準クロック信
号の電源電圧を加算して外部出力することとを、交互に
実行することにより、電源電圧の略倍の電圧を連続的に
出力することができ、それでいて、電源電圧の略倍の耐
圧のトランジスタ素子を必要としない。
【００４２】特に、本発明の第二の半導体昇圧回路で
は、第三／第四トランジスタ素子のゲート電極とソース
電極とに電源入力端子から電源電圧が印加されることに
より、第一の半導体昇圧回路より配線構造を簡略化する
ことができ、基準クロック信号の負荷も削減することが
できる。
【００４３】さらに、本発明の第三の半導体昇圧回路で
は、電源電圧が第一／第二ダイオード素子から第一／第
二コンデンサ素子に印加されることにより、第一／第二
の半導体昇圧回路より配線構造を簡略化することができ
る。
【００４４】本発明の昇圧電源装置は、本体電源が発生
する電源電圧とクロック発生回路が生成する基準クロッ
ク信号とが本発明の半導体昇圧回路の電源入力端子に供
給されることにより、内蔵された本体電源の電源電圧を
略倍に昇圧してから外部出力することができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態の半導体昇圧回路を示す
回路図である。
【図２】本形態のデータ記憶装置の内部構造を示すブロ
ック図である。
【図３】電源電圧と基準クロック信号と反転クロック信
号との関係を示すタイムチャートである。
【図４】第一／第二コンデンサ素子の出力電圧と外部出
力される二倍電圧との関係を示すタイムチャートであ
る。
【図５】第一／第二コンデンサ素子の出力電圧と外部出
力される二倍電圧との起動直後の推移を示すタイムチャ
ートである。
【図６】第一の変形例の半導体昇圧回路を示す回路図で
ある。
【図７】第二の変形例の半導体昇圧回路を示す回路図で
ある。
【符号の説明】
１００，１４０，１５０ 半導体昇圧回路 １０１ 電源入力端子 １０２ 接地電位端子 １０３ クロック入力端子 １０４ クロック反転回路であるインバータ素子 １０５ 第三トランジスタ素子 １０６ 第四トランジスタ素子 １０７ 第一コンデンサ素子 １０８ 第二コンデンサ素子 １０９ 第一トランジスタ素子 １１０ 第二トランジスタ素子 １１１ 第三コンデンサ素子 １１２ 外部出力端子 １２０ 昇圧電源装置 １２１ 本体電源 １２２ クロック発生回路 １５１ 第一ダイオード素子 １５２ 第二ダイオード素子
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B025 AD04 AD08 AD10 AD15 AE00 AE08 5H730 AA14 AA15 AS00 AS04 BB02 BB57 BB86 DD04 DD26 EE07 FG01

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 電源電圧が印加される電源入力端子と、 一定タイミングで前記電源電圧と接地電圧とに交互に変
    化する基準クロック信号が入力されるクロック入力端子
    と、 このクロック入力端子に接続されていて前記基準クロッ
    ク信号を反転させた反転クロック信号を出力するクロッ
    ク反転回路と、 前記クロック入力端子に一端が接続されている第一コン
    デンサ素子と、 前記クロック反転回路に一端が接続されている第二コン
    デンサ素子と、 前記第一コンデンサ素子の他端にドレイン電極が接続さ
    れていて前記第二コンデンサ素子の他端にゲート電極が
    接続されている第一導電型の第一トランジスタ素子と、 前記第二コンデンサ素子の他端にドレイン電極が接続さ
    れていて前記第一コンデンサ素子の他端にゲート電極が
    接続されている第一導電型の第二トランジスタ素子と、 前記電源入力端子にソース電極が接続されていて前記ク
    ロック反転回路にゲート電極が接続されているとともに
    前記第一コンデンサ素子の他端と前記第一トランジスタ
    素子のドレイン電極と前記第二トランジスタ素子のゲー
    ト電極とにドレイン電極が接続されている第二導電型の
    第三トランジスタ素子と、 前記電源入力端子にソース電極が接続されていて前記ク
    ロック入力端子にゲート電極が接続されているとともに
    前記第二コンデンサ素子の他端と前記第二トランジスタ
    素子のドレイン電極と前記第一トランジスタ素子のゲー
    ト電極とにドレイン電極が接続されている第二導電型の
    第四トランジスタ素子と、 前記第一トランジスタ素子と前記第二トランジスタ素子
    とのソース電極に接続されている外部出力端子と、を具
    備している半導体昇圧回路。
  2. 【請求項２】 前記第三トランジスタ素子と前記第四ト
    ランジスタ素子とは前記ゲート電極に電源電圧が印加さ
    れるとオン状態となる請求項１に記載の半導体昇圧回
    路。
  3. 【請求項３】 電源電圧が印加される電源入力端子と、 一定タイミングで前記電源電圧と接地電圧とに交互に変
    化する基準クロック信号が外部入力されるクロック入力
    端子と、 このクロック入力端子に接続されていて前記基準クロッ
    ク信号を反転させた反転クロック信号を出力するクロッ
    ク反転回路と、 前記クロック入力端子に一端が接続されている第一コン
    デンサ素子と、 前記クロック反転回路に一端が接続されている第二コン
    デンサ素子と、 前記第一コンデンサ素子にドレイン電極が接続されてい
    て前記第二コンデンサ素子にゲート電極が接続されてい
    る第一導電型の第一トランジスタ素子と、 前記第二コンデンサ素子にドレイン電極が接続されてい
    て前記第一コンデンサ素子にゲート電極が接続されてい
    る第一導電型の第二トランジスタ素子と、 前記電源入力端子にゲート電極とソース電極とが接続さ
    れていて前記第一コンデンサ素子の他端と前記第一トラ
    ンジスタ素子のドレイン電極と前記第二トランジスタ素
    子のゲート電極とにドレイン電極が接続されている第二
    導電型の第三トランジスタ素子と、 前記電源入力端子にゲート電極とソース電極とが接続さ
    れていて前記第二コンデンサ素子の他端と前記第二トラ
    ンジスタ素子のドレイン電極と前記第一トランジスタ素
    子のゲート電極とにドレイン電極が接続されている第二
    導電型の第四トランジスタ素子と、 前記第一トランジスタ素子と前記第二トランジスタ素子
    とのソース電極に接続されている外部出力端子と、を具
    備している半導体昇圧回路。
  4. 【請求項４】 前記第三トランジスタ素子と前記第四ト
    ランジスタ素子との閾値電圧が“０．５(Ｖ)”以下であ
    る請求項３に記載の半導体昇圧回路。
  5. 【請求項５】 電源電圧が印加される電源入力端子と、 一定タイミングで前記電源電圧と接地電圧とに交互に変
    化する基準クロック信号が外部入力されるクロック入力
    端子と、 このクロック入力端子に接続されていて前記基準クロッ
    ク信号を反転させた反転クロック信号を出力するクロッ
    ク反転回路と、 前記クロック入力端子に一端が接続されている第一コン
    デンサ素子と、 前記クロック反転回路に一端が接続されている第二コン
    デンサ素子と、 前記第一コンデンサ素子にドレイン電極が接続されてい
    て前記第二コンデンサ素子にゲート電極が接続されてい
    る第一導電型の第一トランジスタ素子と、 前記第二コンデンサ素子にドレイン電極が接続されてい
    て前記第一コンデンサ素子にゲート電極が接続されてい
    る第一導電型の第二トランジスタ素子と、 前記電源入力端子にアノードが接続されていて前記第一
    コンデンサ素子の他端と前記第一トランジスタ素子のド
    レイン電極と前記第二トランジスタ素子のゲート電極と
    にカソードが接続されている第一ダイオードと、 前記電源入力端子にアノードが接続されていて前記第二
    コンデンサ素子の他端と前記第二トランジスタ素子のド
    レイン電極と前記第一トランジスタ素子のゲート電極と
    にカソードが接続されている第二ダイオードと、 前記第一トランジスタ素子と前記第二トランジスタ素子
    とのドレイン電極に接続されている外部出力端子と、を
    具備している半導体昇圧回路。
  6. 【請求項６】 前記外部出力端子に第三コンデンサ素子
    が接続されている請求項１ないし５の何れか一項に記載
    の半導体昇圧回路。
  7. 【請求項７】 請求項１ないし６の何れか一項に記載の
    半導体昇圧回路と、 前記電源電圧を発生して前記半導体昇圧回路の電源入力
    端子に印加する本体電源と、 この本体電源が発生する前記電源電圧から前記基準クロ
    ック信号を生成して前記半導体昇圧回路のクロック入力
    端子に供給するクロック発生回路と、を具備している昇
    圧電源装置。
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