JP2003152528A - Ｃｍｏｓバッファ回路 - Google Patents
Ｃｍｏｓバッファ回路Info
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Abstract
(57)【要約】
【課題】 ＣＭＯＳバッファ回路が低い電源電圧で使用
されたときの遅延データの精度を向上する。 【解決手段】 インバータ回路３０の反転信号Ａ３が
“Ｌ”から“Ｈ”へ遷移したとき、ｎＭＯＳ４２がオン
状態となるが、このとき、既にノードＮ４が“Ｈ”なの
で、ｎＭＯＳ４４がオン状態であり、ノードＮ１とグラ
ンドとの間に電流パスができる。このため、ｎＭＯＳ４
２及びｎＭＯＳ４４がノードＮ１のレベルの上昇を妨げ
る。この場合、遅延回路４０を構成するｐＭＯＳ４１、
ｎＭＯＳ４２、ｐＭＯＳ４３及びｎＭＯＳ４４の閾値が
低くなる高温時の方が同遅延回路４０の動作の開始が早
くなり、動作した時点でノードＮ１が“Ｈ”又は“Ｌ”
へ遷移する動作が抑制されるので、伝送遅延時間が大き
くなる。つまり、低温時よりも高温時の方が伝送遅延時
間が小さくなるという逆転現象が抑制される。
されたときの遅延データの精度を向上する。 【解決手段】 インバータ回路３０の反転信号Ａ３が
“Ｌ”から“Ｈ”へ遷移したとき、ｎＭＯＳ４２がオン
状態となるが、このとき、既にノードＮ４が“Ｈ”なの
で、ｎＭＯＳ４４がオン状態であり、ノードＮ１とグラ
ンドとの間に電流パスができる。このため、ｎＭＯＳ４
２及びｎＭＯＳ４４がノードＮ１のレベルの上昇を妨げ
る。この場合、遅延回路４０を構成するｐＭＯＳ４１、
ｎＭＯＳ４２、ｐＭＯＳ４３及びｎＭＯＳ４４の閾値が
低くなる高温時の方が同遅延回路４０の動作の開始が早
くなり、動作した時点でノードＮ１が“Ｈ”又は“Ｌ”
へ遷移する動作が抑制されるので、伝送遅延時間が大き
くなる。つまり、低温時よりも高温時の方が伝送遅延時
間が小さくなるという逆転現象が抑制される。
Description
【０００１】
【発明の属する技術分野】この発明は、ＣＭＯＳバッフ
ァ回路に係り、例えば、電池を電源とする携帯用電子機
器の内部回路など、周囲の温度の変化が大きい環境で比
較的低い電圧を供給して動作させる場合に用いて好適な
ＣＭＯＳバッファ回路に関する。
ァ回路に係り、例えば、電池を電源とする携帯用電子機
器の内部回路など、周囲の温度の変化が大きい環境で比
較的低い電圧を供給して動作させる場合に用いて好適な
ＣＭＯＳバッファ回路に関する。
【０００２】
【従来の技術】ＣＭＯＳバッファ回路は、互いに同一構
成の２つのＣＭＯＳインバータ回路が縦続接続されて構
成されている。各ＣＭＯＳインバータ回路を構成するＭ
ＯＳＦＥＴのゲート電圧とドレーン電流との関係を表す
伝送特性は、ドレーン電流の温度係数が“０”になるＱ
ポイントを境界として、同Ｑポイントよりもドレーン電
流が大きい領域で一定のゲート電圧に対するドレーン電
流が温度上昇に伴って減少する負の温度特性と、同Ｑポ
イントよりもドレーン電流が小さい領域で一定のゲート
電圧に対するドレーン電流が温度上昇に伴って増加する
正の温度特性とを有している。従来のＣＭＯＳバッファ
回路に供給される電源電圧及びディジタル信号の電圧
は、各ＭＯＳＦＥＴが負の温度特性の領域で動作するよ
うに設定されている。
成の２つのＣＭＯＳインバータ回路が縦続接続されて構
成されている。各ＣＭＯＳインバータ回路を構成するＭ
ＯＳＦＥＴのゲート電圧とドレーン電流との関係を表す
伝送特性は、ドレーン電流の温度係数が“０”になるＱ
ポイントを境界として、同Ｑポイントよりもドレーン電
流が大きい領域で一定のゲート電圧に対するドレーン電
流が温度上昇に伴って減少する負の温度特性と、同Ｑポ
イントよりもドレーン電流が小さい領域で一定のゲート
電圧に対するドレーン電流が温度上昇に伴って増加する
正の温度特性とを有している。従来のＣＭＯＳバッファ
回路に供給される電源電圧及びディジタル信号の電圧
は、各ＭＯＳＦＥＴが負の温度特性の領域で動作するよ
うに設定されている。
【０００３】この種のＣＭＯＳバッファ回路は、従来で
は例えば図７に示すように、インバータ１０，２０から
構成されている。インバータ１０は、ｐチャネル型ＭＯ
ＳＦＥＴ（以下、「ｐＭＯＳ」という）１１とｎチャネ
ル型ＭＯＳＦＥＴ（以下、「ｎＭＯＳ」という）１２と
から構成されている。同様に、インバータ２０も、ｐＭ
ＯＳ２１とｎＭＯＳ２２とから構成されている。電源電
圧Ｖｄｄ及びディジタル信号ｉｎの電圧は、各ＭＯＳＦ
ＥＴが負の温度特性の領域で動作するように設定されて
いる。例えば、電源電圧Ｖｄｄを５Ｖとしたとき、高レ
ベル（以下、“Ｈ”という）のディジタル信号ｉｎの電
圧は３．６Ｖ以上、低レベル（以下、“Ｌ”という）の
ディジタル信号ｉｎの電圧が０．８Ｖ以下となってい
る。
は例えば図７に示すように、インバータ１０，２０から
構成されている。インバータ１０は、ｐチャネル型ＭＯ
ＳＦＥＴ（以下、「ｐＭＯＳ」という）１１とｎチャネ
ル型ＭＯＳＦＥＴ（以下、「ｎＭＯＳ」という）１２と
から構成されている。同様に、インバータ２０も、ｐＭ
ＯＳ２１とｎＭＯＳ２２とから構成されている。電源電
圧Ｖｄｄ及びディジタル信号ｉｎの電圧は、各ＭＯＳＦ
ＥＴが負の温度特性の領域で動作するように設定されて
いる。例えば、電源電圧Ｖｄｄを５Ｖとしたとき、高レ
ベル（以下、“Ｈ”という）のディジタル信号ｉｎの電
圧は３．６Ｖ以上、低レベル（以下、“Ｌ”という）の
ディジタル信号ｉｎの電圧が０．８Ｖ以下となってい
る。
【０００４】このＣＭＯＳバッファ回路では、ディジタ
ル信号ｉｎに基づいてｐＭＯＳ１１及びｎＭＯＳ１２が
相補的にオン／オフ制御され、インバータ回路１０から
反転信号Ａ１が出力される。さらに、反転信号Ａ１に基
づいてｐＭＯＳ２１及びｎＭＯＳ２２が相補的にオン／
オフ制御され、インバータ回路２０から反転信号Ｂ２が
出力される。
ル信号ｉｎに基づいてｐＭＯＳ１１及びｎＭＯＳ１２が
相補的にオン／オフ制御され、インバータ回路１０から
反転信号Ａ１が出力される。さらに、反転信号Ａ１に基
づいてｐＭＯＳ２１及びｎＭＯＳ２２が相補的にオン／
オフ制御され、インバータ回路２０から反転信号Ｂ２が
出力される。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来のＣＭＯＳバッファ回路では、次のような問題点があ
った。すなわち、図８に示すように、ＭＯＳＦＥＴの閾
値電圧Ｖｔは、高温時には低く、低温時には高くなる
が、ドレーン電流Ｉｄｓは、高温時には小さく、低温時
には大きくなる傾向があるので、ゲート・ソース間電圧
とドレーン電流との関係を表す伝送特性には、Ｑポイン
トが存在する。これを、「温度特性逆転現象」という。
従来では、電源電圧Ｖｄｄが比較的高く、図９中の特性
直線Ａのように、高温時の遅延時間ｔｐｄ（すなわち、
ゲートに電圧を加えた時刻からドレーン電流が最大値の
１０％になるまでの時間）は、低温時の遅延時間ｔｐｄ
よりも大きい。
来のＣＭＯＳバッファ回路では、次のような問題点があ
った。すなわち、図８に示すように、ＭＯＳＦＥＴの閾
値電圧Ｖｔは、高温時には低く、低温時には高くなる
が、ドレーン電流Ｉｄｓは、高温時には小さく、低温時
には大きくなる傾向があるので、ゲート・ソース間電圧
とドレーン電流との関係を表す伝送特性には、Ｑポイン
トが存在する。これを、「温度特性逆転現象」という。
従来では、電源電圧Ｖｄｄが比較的高く、図９中の特性
直線Ａのように、高温時の遅延時間ｔｐｄ（すなわち、
ゲートに電圧を加えた時刻からドレーン電流が最大値の
１０％になるまでの時間）は、低温時の遅延時間ｔｐｄ
よりも大きい。
【０００６】ところが、近年では、ＣＭＯＳバッファ回
路は、電池を電源とする携帯用電子機器の内部回路など
に用いられることが多く、電源電圧Ｖｄｄが従来よりも
低く設定される傾向にある。このため、論理スレッショ
ルドとして用いられる電圧値がＱポイントのゲート電圧
Ｖgsに近づいてきたので、温度特性逆転現象の影響が顕
著になり、図９中の特性直線Ｂのように、高温時の遅延
時間ｔｐｄが低温時の遅延時間ｔｐｄよりも小さくなる
遅延時間ｔｐｄの逆転現象が生じることがある。この場
合、ライブラリ（ＣＭＯＳバッファ回路に関する各種パ
ラメータをまとめたものであり、半導体製造企業から提
供される）を用いた伝送遅延時間の計算結果と実際の伝
送遅延時間の値との誤差が大きく、例えば、伝送遅延時
間の最大値が最小値よりも小さくなることがあり、遅延
データの精度が低下するという問題があった。
路は、電池を電源とする携帯用電子機器の内部回路など
に用いられることが多く、電源電圧Ｖｄｄが従来よりも
低く設定される傾向にある。このため、論理スレッショ
ルドとして用いられる電圧値がＱポイントのゲート電圧
Ｖgsに近づいてきたので、温度特性逆転現象の影響が顕
著になり、図９中の特性直線Ｂのように、高温時の遅延
時間ｔｐｄが低温時の遅延時間ｔｐｄよりも小さくなる
遅延時間ｔｐｄの逆転現象が生じることがある。この場
合、ライブラリ（ＣＭＯＳバッファ回路に関する各種パ
ラメータをまとめたものであり、半導体製造企業から提
供される）を用いた伝送遅延時間の計算結果と実際の伝
送遅延時間の値との誤差が大きく、例えば、伝送遅延時
間の最大値が最小値よりも小さくなることがあり、遅延
データの精度が低下するという問題があった。
【０００７】この発明は、上述の事情に鑑みてなされた
もので、比較的低い電源電圧が供給される場合の遅延デ
ータの精度を向上したＣＭＯＳバッファ回路を提供する
ことを目的としている。
もので、比較的低い電源電圧が供給される場合の遅延デ
ータの精度を向上したＣＭＯＳバッファ回路を提供する
ことを目的としている。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、入力されたディジタル信号
を反転させて第１の反転信号として出力する第１のＣＭ
ＯＳインバータ回路と、前記第１の反転信号を反転させ
て第２の反転信号として出力する第２のＣＭＯＳインバ
ータ回路とを備え、前記第１のＣＭＯＳインバータ回路
は、温度の上昇につれて小さくなる第１の閾値を有し、
前記ディジタル信号が該第１の閾値を越えたときにオン
状態になる第１のｐＭＯＳと、温度の上昇につれて小さ
くなる第２の閾値を有し、前記ディジタル信号が該第２
の閾値を越えたときに前記第１のｐＭＯＳに対して相補
的にオン状態になる第１のｎＭＯＳとから構成され、前
記第２のＣＭＯＳインバータ回路は、温度の上昇につれ
て小さくなる第３の閾値を有し、前記第１の反転信号が
該第３の閾値を越えたときにオン状態になる第２のｐＭ
ＯＳと、温度の上昇につれて小さくなる第４の閾値を有
し、前記第１の反転信号が該第４の閾値を越えたときに
前記第２のｐＭＯＳに対して相補的にオン状態になる第
２のｎＭＯＳとから構成されるＣＭＯＳバッファ回路に
係り、温度の上昇につれて長くなる伝送遅延時間を有
し、前記第１のインバータ回路から出力された前記第１
の反転信号を前記伝送遅延時間だけ遅延させて前記第２
のインバータ回路へ入力させる遅延回路が設けられてい
ることを特徴としている。
に、請求項１記載の発明は、入力されたディジタル信号
を反転させて第１の反転信号として出力する第１のＣＭ
ＯＳインバータ回路と、前記第１の反転信号を反転させ
て第２の反転信号として出力する第２のＣＭＯＳインバ
ータ回路とを備え、前記第１のＣＭＯＳインバータ回路
は、温度の上昇につれて小さくなる第１の閾値を有し、
前記ディジタル信号が該第１の閾値を越えたときにオン
状態になる第１のｐＭＯＳと、温度の上昇につれて小さ
くなる第２の閾値を有し、前記ディジタル信号が該第２
の閾値を越えたときに前記第１のｐＭＯＳに対して相補
的にオン状態になる第１のｎＭＯＳとから構成され、前
記第２のＣＭＯＳインバータ回路は、温度の上昇につれ
て小さくなる第３の閾値を有し、前記第１の反転信号が
該第３の閾値を越えたときにオン状態になる第２のｐＭ
ＯＳと、温度の上昇につれて小さくなる第４の閾値を有
し、前記第１の反転信号が該第４の閾値を越えたときに
前記第２のｐＭＯＳに対して相補的にオン状態になる第
２のｎＭＯＳとから構成されるＣＭＯＳバッファ回路に
係り、温度の上昇につれて長くなる伝送遅延時間を有
し、前記第１のインバータ回路から出力された前記第１
の反転信号を前記伝送遅延時間だけ遅延させて前記第２
のインバータ回路へ入力させる遅延回路が設けられてい
ることを特徴としている。
【０００９】請求項２記載の発明は、請求項１記載のＣ
ＭＯＳバッファ回路に係り、前記遅延回路は、温度の上
昇につれて小さくなる第５の閾値を有し、前記第１の反
転信号が該閾値を越えたときにオン状態になる第３のｐ
ＭＯＳと、温度の上昇につれて小さくなる第６の閾値を
有し、前記第１の反転信号が該閾値を越えたときに前記
第３のｐＭＯＳに対して相補的にオン状態になる第３の
ｎＭＯＳと、温度の上昇につれて小さくなる第７の閾値
を有し、前記第２の反転信号が該閾値を越えたときにオ
ン状態になり、前記第３のｐＭＯＳがオン状態になった
ときに前記第２のインバータ回路の入力側と第１の電源
電圧との間をオン状態とする第４のｐＭＯＳと、温度の
上昇につれて小さくなる第８の閾値を有し、前記第２の
反転信号が該閾値を越えたときに前記第４のｐＭＯＳに
対して相補的にオン状態になり、前記第３のｎＭＯＳが
オン状態になったときに前記第２のインバータ回路の入
力側と第２の電源電圧との間をオン状態とする第４のｎ
ＭＯＳとで構成されていることを特徴としている。
ＭＯＳバッファ回路に係り、前記遅延回路は、温度の上
昇につれて小さくなる第５の閾値を有し、前記第１の反
転信号が該閾値を越えたときにオン状態になる第３のｐ
ＭＯＳと、温度の上昇につれて小さくなる第６の閾値を
有し、前記第１の反転信号が該閾値を越えたときに前記
第３のｐＭＯＳに対して相補的にオン状態になる第３の
ｎＭＯＳと、温度の上昇につれて小さくなる第７の閾値
を有し、前記第２の反転信号が該閾値を越えたときにオ
ン状態になり、前記第３のｐＭＯＳがオン状態になった
ときに前記第２のインバータ回路の入力側と第１の電源
電圧との間をオン状態とする第４のｐＭＯＳと、温度の
上昇につれて小さくなる第８の閾値を有し、前記第２の
反転信号が該閾値を越えたときに前記第４のｐＭＯＳに
対して相補的にオン状態になり、前記第３のｎＭＯＳが
オン状態になったときに前記第２のインバータ回路の入
力側と第２の電源電圧との間をオン状態とする第４のｎ
ＭＯＳとで構成されていることを特徴としている。
【００１０】請求項３記載の発明は、請求項１記載のＣ
ＭＯＳバッファ回路に係り、前記遅延回路は、温度の上
昇につれて小さくなる第５の閾値を有し、ゲート電極及
びドレーン電極が第１のノードに接続されると共に、ソ
ース電極が第２のノードに接続され、前記第１のノード
に入力される前記第１の反転信号に基づいてオン／オフ
制御される第３のｐＭＯＳと、温度の上昇につれて小さ
くなる第６の閾値を有し、ゲート電極及びドレーン電極
が前記第１のノードに接続されると共に、ソース電極が
第３のノードに接続され、前記第１のノードに入力され
る前記第１の反転信号に基づいて前記第３のｐＭＯＳに
対して相補的にオン／オフ制御される第３のｎＭＯＳ
と、温度の上昇につれて小さくなる第７の閾値を有し、
ゲート電極が前記第２のインバータ回路の出力側に接続
され、ドレーン電極が前記第２のノードに接続され、か
つソース電極が第１の電源電圧に接続され、前記第２の
反転信号に基づいてオン／オフ制御される第４のｐＭＯ
Ｓと、温度の上昇につれて小さくなる第８の閾値を有
し、ゲート電極が前記第２のインバータ回路の出力側に
接続され、ドレーン電極が前記第３のノードに接続さ
れ、かつソース電極が第２の電源電圧に接続され、前記
第２の反転信号に基づいて前記第４のｐＭＯＳに対して
相補的にオン／オフ制御される第４のｎＭＯＳとで構成
されていることを特徴としている。
ＭＯＳバッファ回路に係り、前記遅延回路は、温度の上
昇につれて小さくなる第５の閾値を有し、ゲート電極及
びドレーン電極が第１のノードに接続されると共に、ソ
ース電極が第２のノードに接続され、前記第１のノード
に入力される前記第１の反転信号に基づいてオン／オフ
制御される第３のｐＭＯＳと、温度の上昇につれて小さ
くなる第６の閾値を有し、ゲート電極及びドレーン電極
が前記第１のノードに接続されると共に、ソース電極が
第３のノードに接続され、前記第１のノードに入力され
る前記第１の反転信号に基づいて前記第３のｐＭＯＳに
対して相補的にオン／オフ制御される第３のｎＭＯＳ
と、温度の上昇につれて小さくなる第７の閾値を有し、
ゲート電極が前記第２のインバータ回路の出力側に接続
され、ドレーン電極が前記第２のノードに接続され、か
つソース電極が第１の電源電圧に接続され、前記第２の
反転信号に基づいてオン／オフ制御される第４のｐＭＯ
Ｓと、温度の上昇につれて小さくなる第８の閾値を有
し、ゲート電極が前記第２のインバータ回路の出力側に
接続され、ドレーン電極が前記第３のノードに接続さ
れ、かつソース電極が第２の電源電圧に接続され、前記
第２の反転信号に基づいて前記第４のｐＭＯＳに対して
相補的にオン／オフ制御される第４のｎＭＯＳとで構成
されていることを特徴としている。
【００１１】請求項４記載の発明は、請求項１記載のＣ
ＭＯＳバッファ回路に係り、前記遅延回路は、温度の上
昇につれて小さくなる第５の閾値を有し、ゲート電極及
びドレーン電極が第１のノードに接続されると共に、ソ
ース電極が第２のノードに接続され、前記第１のノード
に入力される前記第１の反転信号に基づいてオン／オフ
制御される第３のｐＭＯＳと、温度の上昇につれて小さ
くなる第６の閾値を有し、ゲート電極が前記第１のノー
ドに接続され、ドレーン電極が第３のノードに接続さ
れ、かつソース電極が第２の電源電圧に接続され、前記
第２の反転信号に基づいてオン／オフ制御される第３の
ｎＭＯＳと、温度の上昇につれて小さくなる第７の閾値
を有し、ゲート電極が前記第２のインバータ回路の出力
側に接続され、ドレーン電極が前記第２のノードに接続
され、かつソース電極が第１の電源電圧に接続され、前
記第２の反転信号に基づいてオン／オフ制御される第４
のｐＭＯＳと、温度の上昇につれて小さくなる第８の閾
値を有し、ゲート電極が前記第２のインバータ回路の出
力側に接続され、ドレーン電極が前記第１のノードに接
続され、かつソース電極が第３のノードに接続され、前
記第２の反転信号に基づいて前記第４のｐＭＯＳに対し
て相補的にオン／オフ制御される第４のｎＭＯＳとで構
成されていることを特徴としている。
ＭＯＳバッファ回路に係り、前記遅延回路は、温度の上
昇につれて小さくなる第５の閾値を有し、ゲート電極及
びドレーン電極が第１のノードに接続されると共に、ソ
ース電極が第２のノードに接続され、前記第１のノード
に入力される前記第１の反転信号に基づいてオン／オフ
制御される第３のｐＭＯＳと、温度の上昇につれて小さ
くなる第６の閾値を有し、ゲート電極が前記第１のノー
ドに接続され、ドレーン電極が第３のノードに接続さ
れ、かつソース電極が第２の電源電圧に接続され、前記
第２の反転信号に基づいてオン／オフ制御される第３の
ｎＭＯＳと、温度の上昇につれて小さくなる第７の閾値
を有し、ゲート電極が前記第２のインバータ回路の出力
側に接続され、ドレーン電極が前記第２のノードに接続
され、かつソース電極が第１の電源電圧に接続され、前
記第２の反転信号に基づいてオン／オフ制御される第４
のｐＭＯＳと、温度の上昇につれて小さくなる第８の閾
値を有し、ゲート電極が前記第２のインバータ回路の出
力側に接続され、ドレーン電極が前記第１のノードに接
続され、かつソース電極が第３のノードに接続され、前
記第２の反転信号に基づいて前記第４のｐＭＯＳに対し
て相補的にオン／オフ制御される第４のｎＭＯＳとで構
成されていることを特徴としている。
【００１２】請求項５記載の発明は、請求項１記載のＣ
ＭＯＳバッファ回路に係り、前記遅延回路は、温度の上
昇につれて小さくなる第５の閾値を有し、ゲート電極が
第１のノードに接続され、ドレーン電極が第２のノード
に接続され、かつソース電極が第１の電源電圧に接続さ
れ、前記第１の反転信号に基づいてオン／オフ制御され
る第３のｐＭＯＳと、温度の上昇につれて小さくなる第
６の閾値を有し、ゲート電極が前記第１のノードに接続
され、ドレーン電極が第３のノードに接続され、かつソ
ース電極が第２の電源電圧に接続され、前記第１の反転
信号に基づいて前記第３のｐＭＯＳに対して相補的にオ
ン／オフ制御される第３のｎＭＯＳと、温度の上昇につ
れて小さくなる第７の閾値を有し、ゲート電極が前記第
２のインバータ回路の出力側に接続され、ドレーン電極
が前記第１のノードに接続され、かつソース電極が前記
第２のノードに接続され、前記第２の反転信号に基づい
てオン／オフ制御される第４のｐＭＯＳと、温度の上昇
につれて小さくなる第８の閾値を有し、ゲート電極が前
記第２のインバータ回路の出力側に接続され、ドレーン
電極が前記第１のノードに接続され、かつソース電極が
前記第３のノードに接続され、前記第２の反転信号に基
づいて前記第４のｐＭＯＳに対して相補的にオン／オフ
制御される第４のｎＭＯＳとで構成されていることを特
徴としている。
ＭＯＳバッファ回路に係り、前記遅延回路は、温度の上
昇につれて小さくなる第５の閾値を有し、ゲート電極が
第１のノードに接続され、ドレーン電極が第２のノード
に接続され、かつソース電極が第１の電源電圧に接続さ
れ、前記第１の反転信号に基づいてオン／オフ制御され
る第３のｐＭＯＳと、温度の上昇につれて小さくなる第
６の閾値を有し、ゲート電極が前記第１のノードに接続
され、ドレーン電極が第３のノードに接続され、かつソ
ース電極が第２の電源電圧に接続され、前記第１の反転
信号に基づいて前記第３のｐＭＯＳに対して相補的にオ
ン／オフ制御される第３のｎＭＯＳと、温度の上昇につ
れて小さくなる第７の閾値を有し、ゲート電極が前記第
２のインバータ回路の出力側に接続され、ドレーン電極
が前記第１のノードに接続され、かつソース電極が前記
第２のノードに接続され、前記第２の反転信号に基づい
てオン／オフ制御される第４のｐＭＯＳと、温度の上昇
につれて小さくなる第８の閾値を有し、ゲート電極が前
記第２のインバータ回路の出力側に接続され、ドレーン
電極が前記第１のノードに接続され、かつソース電極が
前記第３のノードに接続され、前記第２の反転信号に基
づいて前記第４のｐＭＯＳに対して相補的にオン／オフ
制御される第４のｎＭＯＳとで構成されていることを特
徴としている。
【００１３】請求項６記載の発明は、請求項１記載のＣ
ＭＯＳバッファ回路に係り、前記遅延回路は、温度の上
昇につれて小さくなる第５の閾値を有し、ゲート電極が
第１のノードに接続され、ドレーン電極が第２のノード
に接続され、かつソース電極が第１の電源電圧に接続さ
れ、前記第１の反転信号に基づいてオン／オフ制御され
る第３のｐＭＯＳと、温度の上昇につれて小さくなる第
６の閾値を有し、ゲート電極及びドレーン電極が前記第
１のノードに接続されると共に、ソース電極が第３のノ
ードに接続され、前記第１のノードに入力される前記第
１の反転信号に基づいて前記第３のｐＭＯＳに対して相
補的にオン／オフ制御される第３のｎＭＯＳと、温度の
上昇につれて小さくなる第７の閾値を有し、ゲート電極
が前記第２のインバータ回路の出力側に接続され、ドレ
ーン電極が前記第１のノードに接続され、かつソース電
極が前記第２のノードに接続され、前記第２の反転信号
に基づいてオン／オフ制御される第４のｐＭＯＳと、温
度の上昇につれて小さくなる第８の閾値を有し、ゲート
電極が前記第２のインバータ回路の出力側に接続され、
ドレーン電極が前記第３のノードに接続され、かつソー
ス電極が第２の電源電圧に接続され、前記第２の反転信
号に基づいて前記第４のｐＭＯＳに対して相補的にオン
／オフ制御される第４のｎＭＯＳとで構成されているこ
とを特徴としている。
ＭＯＳバッファ回路に係り、前記遅延回路は、温度の上
昇につれて小さくなる第５の閾値を有し、ゲート電極が
第１のノードに接続され、ドレーン電極が第２のノード
に接続され、かつソース電極が第１の電源電圧に接続さ
れ、前記第１の反転信号に基づいてオン／オフ制御され
る第３のｐＭＯＳと、温度の上昇につれて小さくなる第
６の閾値を有し、ゲート電極及びドレーン電極が前記第
１のノードに接続されると共に、ソース電極が第３のノ
ードに接続され、前記第１のノードに入力される前記第
１の反転信号に基づいて前記第３のｐＭＯＳに対して相
補的にオン／オフ制御される第３のｎＭＯＳと、温度の
上昇につれて小さくなる第７の閾値を有し、ゲート電極
が前記第２のインバータ回路の出力側に接続され、ドレ
ーン電極が前記第１のノードに接続され、かつソース電
極が前記第２のノードに接続され、前記第２の反転信号
に基づいてオン／オフ制御される第４のｐＭＯＳと、温
度の上昇につれて小さくなる第８の閾値を有し、ゲート
電極が前記第２のインバータ回路の出力側に接続され、
ドレーン電極が前記第３のノードに接続され、かつソー
ス電極が第２の電源電圧に接続され、前記第２の反転信
号に基づいて前記第４のｐＭＯＳに対して相補的にオン
／オフ制御される第４のｎＭＯＳとで構成されているこ
とを特徴としている。
【００１４】請求項７記載の発明は、請求項１乃至６の
うち、いずれか一に記載のＣＭＯＳバッファ回路に係
り、前記第１のｐＭＯＳの第１の閾値、第３のｎＭＯＳ
の第６の閾値及び第４のｎＭＯＳの第８の閾値は、高温
時に前記遅延回路が動作を開始する時刻ｔ１における前
記第１の反転信号のレベルが低温時のレベルよりも高
く、かつ、低温時に前記遅延回路が動作を開始する時刻
ｔ２における前記第１の反転信号のレベルが高温時のレ
ベルよりも高くなるように設定され、かつ、前記第１の
ｎＭＯＳの第２の閾値、第３のｐＭＯＳの第５の閾値及
び第４のｐＭＯＳの第７の閾値は、前記時刻ｔ１におけ
る前記第１の反転信号のレベルが低温時のレベルよりも
低く、かつ、前記時刻ｔ２における前記第１の反転信号
のレベルが高温時のレベルよりも低くなるように設定さ
れていることを特徴としている。
うち、いずれか一に記載のＣＭＯＳバッファ回路に係
り、前記第１のｐＭＯＳの第１の閾値、第３のｎＭＯＳ
の第６の閾値及び第４のｎＭＯＳの第８の閾値は、高温
時に前記遅延回路が動作を開始する時刻ｔ１における前
記第１の反転信号のレベルが低温時のレベルよりも高
く、かつ、低温時に前記遅延回路が動作を開始する時刻
ｔ２における前記第１の反転信号のレベルが高温時のレ
ベルよりも高くなるように設定され、かつ、前記第１の
ｎＭＯＳの第２の閾値、第３のｐＭＯＳの第５の閾値及
び第４のｐＭＯＳの第７の閾値は、前記時刻ｔ１におけ
る前記第１の反転信号のレベルが低温時のレベルよりも
低く、かつ、前記時刻ｔ２における前記第１の反転信号
のレベルが高温時のレベルよりも低くなるように設定さ
れていることを特徴としている。
【００１５】請求項８記載の発明は、請求項１乃至７の
うち、いずれか一に記載のＣＭＯＳバッファ回路に係
り、前記第２のｐＭＯＳの第３の閾値及び第２のｎＭＯ
Ｓの第４の閾値は、前記第１の反転信号の低温時のレベ
ルが高温時のレベルよりも高い期間に前記第２のｐＭＯ
Ｓ及び第２のｎＭＯＳがオン状態なるように設定されて
いることを特徴としている。
うち、いずれか一に記載のＣＭＯＳバッファ回路に係
り、前記第２のｐＭＯＳの第３の閾値及び第２のｎＭＯ
Ｓの第４の閾値は、前記第１の反転信号の低温時のレベ
ルが高温時のレベルよりも高い期間に前記第２のｐＭＯ
Ｓ及び第２のｎＭＯＳがオン状態なるように設定されて
いることを特徴としている。
【００１６】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。第１の実施形態 図１は、この発明の第１の実施形態であるＣＭＯＳバッ
ファ回路の電気的構成を示す回路図である。この形態の
ＣＭＯＳバッファ回路は、同図に示すように、インバー
タ３０と、遅延回路４０と、インバータ５０とから構成
されている。インバータ３０は、ｐＭＯＳ３１とｎＭＯ
Ｓ３２とから構成され、ディジタル信号ｉｎを反転させ
て反転信号Ａ３を出力する。ｐＭＯＳ３１は、温度の上
昇につれて小さくなる第１の閾値を有し、ディジタル信
号ｉｎが同第１の閾値を越えたときにオン状態になる。
ｎＭＯＳ３２は、温度の上昇につれて小さくなる第２の
閾値を有し、ディジタル信号ｉｎが同第２の閾値を越え
たときにｐＭＯＳ３１に対して相補的にオン状態にな
る。
の実施の形態について説明する。第１の実施形態 図１は、この発明の第１の実施形態であるＣＭＯＳバッ
ファ回路の電気的構成を示す回路図である。この形態の
ＣＭＯＳバッファ回路は、同図に示すように、インバー
タ３０と、遅延回路４０と、インバータ５０とから構成
されている。インバータ３０は、ｐＭＯＳ３１とｎＭＯ
Ｓ３２とから構成され、ディジタル信号ｉｎを反転させ
て反転信号Ａ３を出力する。ｐＭＯＳ３１は、温度の上
昇につれて小さくなる第１の閾値を有し、ディジタル信
号ｉｎが同第１の閾値を越えたときにオン状態になる。
ｎＭＯＳ３２は、温度の上昇につれて小さくなる第２の
閾値を有し、ディジタル信号ｉｎが同第２の閾値を越え
たときにｐＭＯＳ３１に対して相補的にオン状態にな
る。
【００１７】遅延回路４０は、ｐＭＯＳ４１と、ｎＭＯ
Ｓ４２と、ｐＭＯＳ４３と、ｎＭＯＳ４４とから構成さ
れている。ｐＭＯＳ４１は、ゲート電極及びドレーン電
極がノードＮ１に接続されると共に、ソース電極がノー
ドＮ２に接続され、同ノードＮ１に入力される反転信号
Ａ３に基づいてオン／オフ制御される。ｎＭＯＳ４２
は、ゲート電極及びドレーン電極がノードＮ１に接続さ
れると共に、ソース電極がノードＮ３に接続され、ノー
ドＮ１に入力される反転信号Ａ３に基づいてｐＭＯＳ４
１に対して相補的にオン／オフ制御される。ｐＭＯＳ４
３は、ゲート電極がインバータ回路５０の出力側（ノー
ドＮ４）に接続され、ドレーン電極がノードＮ２に接続
され、かつソース電極が電源電圧Ｖｄｄに接続され、反
転信号Ｂ５に基づいてオン／オフ制御される。ｎＭＯＳ
４４は、ゲート電極がインバータ回路５０の出力側（ノ
ードＮ４）に接続され、ドレーン電極がノードＮ３に接
続され、かつソース電極が第２の電源電圧（グランド）
に接続され、反転信号Ｂ５に基づいてｐＭＯＳ４３に対
して相補的にオン／オフ制御される。この遅延回路４０
は、反転信号Ａ３を入力し、設定された伝送遅延時間の
後に反転信号Ｃ４として出力する。
Ｓ４２と、ｐＭＯＳ４３と、ｎＭＯＳ４４とから構成さ
れている。ｐＭＯＳ４１は、ゲート電極及びドレーン電
極がノードＮ１に接続されると共に、ソース電極がノー
ドＮ２に接続され、同ノードＮ１に入力される反転信号
Ａ３に基づいてオン／オフ制御される。ｎＭＯＳ４２
は、ゲート電極及びドレーン電極がノードＮ１に接続さ
れると共に、ソース電極がノードＮ３に接続され、ノー
ドＮ１に入力される反転信号Ａ３に基づいてｐＭＯＳ４
１に対して相補的にオン／オフ制御される。ｐＭＯＳ４
３は、ゲート電極がインバータ回路５０の出力側（ノー
ドＮ４）に接続され、ドレーン電極がノードＮ２に接続
され、かつソース電極が電源電圧Ｖｄｄに接続され、反
転信号Ｂ５に基づいてオン／オフ制御される。ｎＭＯＳ
４４は、ゲート電極がインバータ回路５０の出力側（ノ
ードＮ４）に接続され、ドレーン電極がノードＮ３に接
続され、かつソース電極が第２の電源電圧（グランド）
に接続され、反転信号Ｂ５に基づいてｐＭＯＳ４３に対
して相補的にオン／オフ制御される。この遅延回路４０
は、反転信号Ａ３を入力し、設定された伝送遅延時間の
後に反転信号Ｃ４として出力する。
【００１８】インバータ５０は、ｐＭＯＳ５１とｎＭＯ
Ｓ５２とから構成され、反転信号Ｃ４を入力して反転信
号Ｂ５を出力する。ｐＭＯＳ５１は、温度の上昇につれ
て小さくなる第３の閾値を有し、反転信号Ｃ４が同第３
の閾値を越えたときにオン状態になる。ｎＭＯＳ５２
は、温度の上昇につれて小さくなる第４の閾値を有し、
反転信号Ｃ４が同第４の閾値を越えたときにｐＭＯＳ５
１に対して相補的にオン状態になる。
Ｓ５２とから構成され、反転信号Ｃ４を入力して反転信
号Ｂ５を出力する。ｐＭＯＳ５１は、温度の上昇につれ
て小さくなる第３の閾値を有し、反転信号Ｃ４が同第３
の閾値を越えたときにオン状態になる。ｎＭＯＳ５２
は、温度の上昇につれて小さくなる第４の閾値を有し、
反転信号Ｃ４が同第４の閾値を越えたときにｐＭＯＳ５
１に対して相補的にオン状態になる。
【００１９】ｐＭＯＳ３１、ｎＭＯＳ４２及びｎＭＯＳ
４４の各閾値は、高温時に遅延回路４０が動作を開始す
る時刻ｔ１における反転信号Ａ３のレベルが低温時のレ
ベルよりも高く、かつ、低温時に同遅延回路４０が動作
を開始する時刻ｔ２における同反転信号Ａ３のレベルが
高温時のレベルよりも高くなるように設定されている。
また、ｎＭＯＳ３２、ｐＭＯＳ４１及びｐＭＯＳ４３の
各閾値は、前記時刻ｔ１における反転信号Ａ３のレベル
が低温時のレベルよりも低く、かつ、前記時刻ｔ２にお
ける同反転信号Ａ３のレベルが高温時のレベルよりも低
くなるように設定されている。
４４の各閾値は、高温時に遅延回路４０が動作を開始す
る時刻ｔ１における反転信号Ａ３のレベルが低温時のレ
ベルよりも高く、かつ、低温時に同遅延回路４０が動作
を開始する時刻ｔ２における同反転信号Ａ３のレベルが
高温時のレベルよりも高くなるように設定されている。
また、ｎＭＯＳ３２、ｐＭＯＳ４１及びｐＭＯＳ４３の
各閾値は、前記時刻ｔ１における反転信号Ａ３のレベル
が低温時のレベルよりも低く、かつ、前記時刻ｔ２にお
ける同反転信号Ａ３のレベルが高温時のレベルよりも低
くなるように設定されている。
【００２０】この場合、低温時の遅延回路４０の動作が
開始する時刻ｔ２の時点で、高温時のノードＮ１の電圧
が低温時の電圧よりも高ければ、ｐＭＯＳ４１，４３及
びｎＭＯＳ４２，４４の各ゲート幅Ｗ及びゲート長Ｌ
を、電流を流す能力が大きくなるように設定するか、又
は、インバータ回路３０のｐＭＯＳ３１及びｎＭＯＳ３
２の各ゲート幅Ｗ及びゲート長Ｌを、電流を流す能力が
小さくなるように設定する。
開始する時刻ｔ２の時点で、高温時のノードＮ１の電圧
が低温時の電圧よりも高ければ、ｐＭＯＳ４１，４３及
びｎＭＯＳ４２，４４の各ゲート幅Ｗ及びゲート長Ｌ
を、電流を流す能力が大きくなるように設定するか、又
は、インバータ回路３０のｐＭＯＳ３１及びｎＭＯＳ３
２の各ゲート幅Ｗ及びゲート長Ｌを、電流を流す能力が
小さくなるように設定する。
【００２１】ｐＭＯＳ５１及びｎＭＯＳ５２の各閾値
は、反転信号Ｃ４の低温時のレベルが高温時のレベルよ
りも高い期間に同ｐＭＯＳ５１及びｎＭＯＳ５２がオン
状態なるように設定されている。
は、反転信号Ｃ４の低温時のレベルが高温時のレベルよ
りも高い期間に同ｐＭＯＳ５１及びｎＭＯＳ５２がオン
状態なるように設定されている。
【００２２】ｐＭＯＳ３１、ｎＭＯＳ３２、ｐＭＯＳ４
１、ｎＭＯＳ４２、ｐＭＯＳ４３、ｎＭＯＳ４４、ｐＭ
ＯＳ５１、及びｎＭＯＳ５２の各閾値を設定するための
ディメンジョン（すなわち、ゲート幅Ｗ及びゲート長
Ｌ）は、例えば、次のような値になる。 ｐＭＯＳ３１；Ｌ／Ｗ＝０．２μｍ／３．２８μｍ ｎＭＯＳ３２；Ｌ／Ｗ＝０．２μｍ／１．２６μｍ ｐＭＯＳ４１；Ｌ／Ｗ＝１．０μｍ／４μｍ ｎＭＯＳ４２；Ｌ／Ｗ＝１．０μｍ／１２．４８μｍ ｐＭＯＳ４３；Ｌ／Ｗ＝０．２μｍ／４μｍ ｎＭＯＳ４４；Ｌ／Ｗ＝０．２μｍ／１２．４８μｍ ｐＭＯＳ５１；Ｌ／Ｗ＝０．２μｍ／３．１２μｍ ｎＭＯＳ５２；Ｌ／Ｗ＝０．２μｍ／２．３４μｍ
１、ｎＭＯＳ４２、ｐＭＯＳ４３、ｎＭＯＳ４４、ｐＭ
ＯＳ５１、及びｎＭＯＳ５２の各閾値を設定するための
ディメンジョン（すなわち、ゲート幅Ｗ及びゲート長
Ｌ）は、例えば、次のような値になる。 ｐＭＯＳ３１；Ｌ／Ｗ＝０．２μｍ／３．２８μｍ ｎＭＯＳ３２；Ｌ／Ｗ＝０．２μｍ／１．２６μｍ ｐＭＯＳ４１；Ｌ／Ｗ＝１．０μｍ／４μｍ ｎＭＯＳ４２；Ｌ／Ｗ＝１．０μｍ／１２．４８μｍ ｐＭＯＳ４３；Ｌ／Ｗ＝０．２μｍ／４μｍ ｎＭＯＳ４４；Ｌ／Ｗ＝０．２μｍ／１２．４８μｍ ｐＭＯＳ５１；Ｌ／Ｗ＝０．２μｍ／３．１２μｍ ｎＭＯＳ５２；Ｌ／Ｗ＝０．２μｍ／２．３４μｍ
【００２３】図２及び図３は、図１中の遅延回路４０及
びインバータ回路５０が動作を開始する時刻の温度特性
を示す図であり、縦軸にノードＮ１の論理レベル、及び
横軸に時間がとられている。これらの図を参照して、こ
の形態のＣＭＯＳバッファ回路の動作（１），（２）に
ついて説明する。 （１）基本動作 ディジタル信号ｉｎに基づいてｐＭＯＳ３１及びｎＭＯ
Ｓ３２が相補的にオン／オフ制御され、インバータ回路
３０から反転信号Ａ３が出力される。反転信号Ａ３が
“Ｌ”から“Ｈ”へ遷移したとき、ｎＭＯＳ４２は同反
転信号Ａ３のレベルが同ｎＭＯＳ４２の閾値を超えない
限りオン状態にならない。反転信号Ａ３のレベルが上昇
するとｎＭＯＳ４２がオン状態となるが、このとき、既
にノードＮ４が“Ｈ”になっているので、ｎＭＯＳ４４
がオン状態であり、ノードＮ１とグランドとの間に電流
パスができる。このため、ｎＭＯＳ４２及びｎＭＯＳ４
４がノードＮ１のレベルの上昇を妨げる働きをする。し
かし、最終的には、反転信号Ａ３のレベルの上昇によ
り、ノードＮ１は“Ｈ”に遷移し、伝送遅延時間の後に
反転信号Ｃ４が出力される。それに伴い、ノードＮ４が
“Ｌ”となり、ｎＭＯＳ４４はオフ状態となるので、ノ
ードＮ１とグランドとの間の電流パスはなくなり、定常
電流は流れない。さらに、反転信号Ｃ４に基づいてｐＭ
ＯＳ５１及びｎＭＯＳ５２が相補的にオン／オフ制御さ
れ、インバータ回路５０から反転信号Ｂ５が出力され
る。
びインバータ回路５０が動作を開始する時刻の温度特性
を示す図であり、縦軸にノードＮ１の論理レベル、及び
横軸に時間がとられている。これらの図を参照して、こ
の形態のＣＭＯＳバッファ回路の動作（１），（２）に
ついて説明する。 （１）基本動作 ディジタル信号ｉｎに基づいてｐＭＯＳ３１及びｎＭＯ
Ｓ３２が相補的にオン／オフ制御され、インバータ回路
３０から反転信号Ａ３が出力される。反転信号Ａ３が
“Ｌ”から“Ｈ”へ遷移したとき、ｎＭＯＳ４２は同反
転信号Ａ３のレベルが同ｎＭＯＳ４２の閾値を超えない
限りオン状態にならない。反転信号Ａ３のレベルが上昇
するとｎＭＯＳ４２がオン状態となるが、このとき、既
にノードＮ４が“Ｈ”になっているので、ｎＭＯＳ４４
がオン状態であり、ノードＮ１とグランドとの間に電流
パスができる。このため、ｎＭＯＳ４２及びｎＭＯＳ４
４がノードＮ１のレベルの上昇を妨げる働きをする。し
かし、最終的には、反転信号Ａ３のレベルの上昇によ
り、ノードＮ１は“Ｈ”に遷移し、伝送遅延時間の後に
反転信号Ｃ４が出力される。それに伴い、ノードＮ４が
“Ｌ”となり、ｎＭＯＳ４４はオフ状態となるので、ノ
ードＮ１とグランドとの間の電流パスはなくなり、定常
電流は流れない。さらに、反転信号Ｃ４に基づいてｐＭ
ＯＳ５１及びｎＭＯＳ５２が相補的にオン／オフ制御さ
れ、インバータ回路５０から反転信号Ｂ５が出力され
る。
【００２４】反転信号Ａ３が“Ｈ”から“Ｌ”へ遷移し
たとき、ｐＭＯＳ４１は同反転信号Ａ３のレベルが同ｐ
ＭＯＳ４１の閾値を超えない限りオン状態にならない。
反転信号Ａ３のレベルが低下するとｐＭＯＳ４１がオン
状態となるが、このとき、既にノードＮ４が“Ｌ”にな
っているので、ｐＭＯＳ４３がオン状態であり、ノード
Ｎ１と電源電圧Ｖｄｄとの間に電流パスができる。この
ため、ｐＭＯＳ４１及びｐＭＯＳ４３がノードＮ１のレ
ベルの低下を妨げる働きをする。しかし、最終的には、
反転信号Ａ３により、ノードＮ１は“Ｌ”に遷移し、伝
送遅延時間の後に反転信号Ｃ４が出力される。それに伴
い、ノードＮ４が“Ｈ”となり、ｐＭＯＳ４３はオフ状
態となるので、ノードＮ１と電源電圧Ｖｄｄとの間の電
流パスはなくなり、定常電流は流れない。さらに、反転
信号Ｃ４に基づいてｐＭＯＳ５１及びｎＭＯＳ５２が相
補的にオン／オフ制御され、インバータ回路５０から反
転信号Ｂ５が出力される。
たとき、ｐＭＯＳ４１は同反転信号Ａ３のレベルが同ｐ
ＭＯＳ４１の閾値を超えない限りオン状態にならない。
反転信号Ａ３のレベルが低下するとｐＭＯＳ４１がオン
状態となるが、このとき、既にノードＮ４が“Ｌ”にな
っているので、ｐＭＯＳ４３がオン状態であり、ノード
Ｎ１と電源電圧Ｖｄｄとの間に電流パスができる。この
ため、ｐＭＯＳ４１及びｐＭＯＳ４３がノードＮ１のレ
ベルの低下を妨げる働きをする。しかし、最終的には、
反転信号Ａ３により、ノードＮ１は“Ｌ”に遷移し、伝
送遅延時間の後に反転信号Ｃ４が出力される。それに伴
い、ノードＮ４が“Ｈ”となり、ｐＭＯＳ４３はオフ状
態となるので、ノードＮ１と電源電圧Ｖｄｄとの間の電
流パスはなくなり、定常電流は流れない。さらに、反転
信号Ｃ４に基づいてｐＭＯＳ５１及びｎＭＯＳ５２が相
補的にオン／オフ制御され、インバータ回路５０から反
転信号Ｂ５が出力される。
【００２５】（２）温度特性逆転抑制動作
図２に示すように、遅延回路４０は、高温時では時刻ｔ
１に動作を開始するが、低温時では時刻ｔ２に動作を開
始する。時刻ｔ１と時刻ｔ２との差の発生原因は、ｎＭ
ＯＳ４２及びｎＭＯＳ４４の閾値が温度変化によって変
動し、高温時に低く、低温時に高くなることによる。つ
まり、反転信号Ａ３のレベルがｎＭＯＳ４２の閾値より
高くなった時点で同ｎＭＯＳ４２がオン状態になるが、
温度変化による閾値の変動によってｎＭＯＳ４２のオン
状態になるタイミングに差が生じる。
１に動作を開始するが、低温時では時刻ｔ２に動作を開
始する。時刻ｔ１と時刻ｔ２との差の発生原因は、ｎＭ
ＯＳ４２及びｎＭＯＳ４４の閾値が温度変化によって変
動し、高温時に低く、低温時に高くなることによる。つ
まり、反転信号Ａ３のレベルがｎＭＯＳ４２の閾値より
高くなった時点で同ｎＭＯＳ４２がオン状態になるが、
温度変化による閾値の変動によってｎＭＯＳ４２のオン
状態になるタイミングに差が生じる。
【００２６】ｎＭＯＳ４２がオン状態になると、ノード
Ｎ１とグランドとの間に電流パスが生じ、同ノードＮ１
の電圧上昇が妨げられるので、図２に示すように、遅延
回路４０の動作の開始が早い高温時の特性曲線Ｕと遅い
低温時の特性曲線Ｖとが交差し、クロスポイントＸが生
じる。ただし、この状態が続くと、ｎＭＯＳ４２及びｎ
ＭＯＳ４４の電流値が高温時よりも低温時のほうが大き
く、ノードＮ１の電圧の上昇が妨げられるため、図３に
示すように、再度、特性曲線Ｕと特性曲線Ｖとが交差
し、クロスポイントＹが生じる。この現象を防止するた
め、図３中のクロスポイントＹよりも手前で次段のイン
バータ回路５０の反転信号Ｂ５の論理が反転するよう
に、同インバータ回路５０を構成するｐＭＯＳ５１及び
ｎＭＯＳ５２の閾値が設定されている。低温時に時刻ｔ
３、及び高温時に時刻ｔ４で反転信号Ｂ５の論理が反転
すると、ｎＭＯＳ４４がオフ状態となり、ノードＮ１と
グランドとの間の電流パスがなくなるので、ノードＮ１
の電圧はｎＭＯＳ４２，４４に妨げられることなく上昇
する。反転信号Ｂ５の論理が反転するタイミングは、低
温時の方が速いため、高温時よりも低温時の方が伝送遅
延時間が小さくなるという結果が得られる。
Ｎ１とグランドとの間に電流パスが生じ、同ノードＮ１
の電圧上昇が妨げられるので、図２に示すように、遅延
回路４０の動作の開始が早い高温時の特性曲線Ｕと遅い
低温時の特性曲線Ｖとが交差し、クロスポイントＸが生
じる。ただし、この状態が続くと、ｎＭＯＳ４２及びｎ
ＭＯＳ４４の電流値が高温時よりも低温時のほうが大き
く、ノードＮ１の電圧の上昇が妨げられるため、図３に
示すように、再度、特性曲線Ｕと特性曲線Ｖとが交差
し、クロスポイントＹが生じる。この現象を防止するた
め、図３中のクロスポイントＹよりも手前で次段のイン
バータ回路５０の反転信号Ｂ５の論理が反転するよう
に、同インバータ回路５０を構成するｐＭＯＳ５１及び
ｎＭＯＳ５２の閾値が設定されている。低温時に時刻ｔ
３、及び高温時に時刻ｔ４で反転信号Ｂ５の論理が反転
すると、ｎＭＯＳ４４がオフ状態となり、ノードＮ１と
グランドとの間の電流パスがなくなるので、ノードＮ１
の電圧はｎＭＯＳ４２，４４に妨げられることなく上昇
する。反転信号Ｂ５の論理が反転するタイミングは、低
温時の方が速いため、高温時よりも低温時の方が伝送遅
延時間が小さくなるという結果が得られる。
【００２７】ｐＭＯＳ４１及びｐＭＯＳ４３について
も、ｎＭＯＳ４２及びｎＭＯＳ４４に対して相補的な動
作が行われ、高温時よりも低温時の方が伝送遅延時間が
小さくなるという結果が得られる。
も、ｎＭＯＳ４２及びｎＭＯＳ４４に対して相補的な動
作が行われ、高温時よりも低温時の方が伝送遅延時間が
小さくなるという結果が得られる。
【００２８】以上のように、この第１の実施形態では、
遅延回路４０を構成するｐＭＯＳ４１、ｎＭＯＳ４２、
ｐＭＯＳ４３及びｎＭＯＳ４４の閾値が低くなる高温時
の方が同遅延回路４０の動作の開始が早くなり、動作し
た時点でノードＮ１が“Ｈ”又は“Ｌ”へ遷移する動作
が抑制されるので、伝送遅延時間が大きくなる。つま
り、低温時よりも高温時の方が伝送遅延時間が小さくな
るという逆転現象を抑制することができる。このため、
ライブラリ化された遅延データの精度が向上する。すな
わち、遅延時間のライブラリは、「ＭＩＮ（遅延時間が
最小になる条件でのデータ）〜ＭＡＸ（遅延時間が最大
になる条件でのデータ）」の範囲で保証されているが、
温度変化による伝送遅延時間の逆転現象が生じると、そ
の範囲を超えてしまうデータが存在することになり、範
囲保証が困難になるが、この実施形態では、この点を回
避することができ、伝送遅延時間が逆転する時間を内部
回路に換算したときの段数を０段にすることができる。
遅延回路４０を構成するｐＭＯＳ４１、ｎＭＯＳ４２、
ｐＭＯＳ４３及びｎＭＯＳ４４の閾値が低くなる高温時
の方が同遅延回路４０の動作の開始が早くなり、動作し
た時点でノードＮ１が“Ｈ”又は“Ｌ”へ遷移する動作
が抑制されるので、伝送遅延時間が大きくなる。つま
り、低温時よりも高温時の方が伝送遅延時間が小さくな
るという逆転現象を抑制することができる。このため、
ライブラリ化された遅延データの精度が向上する。すな
わち、遅延時間のライブラリは、「ＭＩＮ（遅延時間が
最小になる条件でのデータ）〜ＭＡＸ（遅延時間が最大
になる条件でのデータ）」の範囲で保証されているが、
温度変化による伝送遅延時間の逆転現象が生じると、そ
の範囲を超えてしまうデータが存在することになり、範
囲保証が困難になるが、この実施形態では、この点を回
避することができ、伝送遅延時間が逆転する時間を内部
回路に換算したときの段数を０段にすることができる。
【００２９】第２の実施形態
図４は、この発明の第２の実施形態であるＣＭＯＳバッ
ファ回路の電気的構成を示す回路図であり、第１の実施
形態を示す図１中の要素と共通の要素には共通の符号が
付されている。この形態のＣＭＯＳバッファ回路では、
図４中の遅延回路４０に代えて、異なる構成の遅延回路
４０Ａが設けられている。遅延回路４０Ａでは、ｎＭＯ
Ｓ４２のドレーン電極がノードＮ３に接続され、かつソ
ース電極がグランドに接続されている。また、ｎＭＯＳ
４４のドレーン電極がノードＮ１に接続され、かつソー
ス電極がノードＮ３に接続されている。他は、図１と同
様の構成である。
ファ回路の電気的構成を示す回路図であり、第１の実施
形態を示す図１中の要素と共通の要素には共通の符号が
付されている。この形態のＣＭＯＳバッファ回路では、
図４中の遅延回路４０に代えて、異なる構成の遅延回路
４０Ａが設けられている。遅延回路４０Ａでは、ｎＭＯ
Ｓ４２のドレーン電極がノードＮ３に接続され、かつソ
ース電極がグランドに接続されている。また、ｎＭＯＳ
４４のドレーン電極がノードＮ１に接続され、かつソー
ス電極がノードＮ３に接続されている。他は、図１と同
様の構成である。
【００３０】この形態のＣＭＯＳバッファ回路において
も、第１の実施形態と同様の動作が行われ、同様の利点
がある。
も、第１の実施形態と同様の動作が行われ、同様の利点
がある。
【００３１】第３の実施形態
図５は、この発明の第３の実施形態であるＣＭＯＳバッ
ファ回路の電気的構成を示す回路図であり、第２の実施
形態を示す図４中の要素と共通の要素には共通の符号が
付されている。この形態のＣＭＯＳバッファ回路では、
図４中の遅延回路４０Ａに代えて、異なる構成の遅延回
路４０Ｂが設けられている。遅延回路４０Ｂでは、ｐＭ
ＯＳ４１のドレーン電極がノードＮ２に接続され、かつ
ソース電極が電源電圧Ｖｄｄに接続されている。また、
ｐＭＯＳ４３のドレーン電極がノードＮ１に接続され、
かつソース電極がノードＮ２に接続されている。他は、
図４と同様の構成である。
ファ回路の電気的構成を示す回路図であり、第２の実施
形態を示す図４中の要素と共通の要素には共通の符号が
付されている。この形態のＣＭＯＳバッファ回路では、
図４中の遅延回路４０Ａに代えて、異なる構成の遅延回
路４０Ｂが設けられている。遅延回路４０Ｂでは、ｐＭ
ＯＳ４１のドレーン電極がノードＮ２に接続され、かつ
ソース電極が電源電圧Ｖｄｄに接続されている。また、
ｐＭＯＳ４３のドレーン電極がノードＮ１に接続され、
かつソース電極がノードＮ２に接続されている。他は、
図４と同様の構成である。
【００３２】この形態のＣＭＯＳバッファ回路において
も、第１の実施形態と同様の動作が行われ、同様の利点
がある。
も、第１の実施形態と同様の動作が行われ、同様の利点
がある。
【００３３】第４の実施形態
図６は、この発明の第４の実施形態であるＣＭＯＳバッ
ファ回路の電気的構成を示す回路図であり、第３の実施
形態を示す図５中の要素と共通の要素には共通の符号が
付されている。この形態のＣＭＯＳバッファ回路では、
図５中の遅延回路４０Ｂに代えて、異なる構成の遅延回
路４０Ｃが設けられている。遅延回路４０Ｃでは、ｎＭ
ＯＳ４２のドレーン電極がノードＮ１に接続され、かつ
ソース電極がノードＮ３に接続されている。また、ｎＭ
ＯＳ４４のドレーン電極がノードＮ３に接続され、かつ
ソース電極がグランドに接続されている。他は、図５と
同様の構成である。
ファ回路の電気的構成を示す回路図であり、第３の実施
形態を示す図５中の要素と共通の要素には共通の符号が
付されている。この形態のＣＭＯＳバッファ回路では、
図５中の遅延回路４０Ｂに代えて、異なる構成の遅延回
路４０Ｃが設けられている。遅延回路４０Ｃでは、ｎＭ
ＯＳ４２のドレーン電極がノードＮ１に接続され、かつ
ソース電極がノードＮ３に接続されている。また、ｎＭ
ＯＳ４４のドレーン電極がノードＮ３に接続され、かつ
ソース電極がグランドに接続されている。他は、図５と
同様の構成である。
【００３４】この形態のＣＭＯＳバッファ回路において
も、第１の実施形態と同様の動作が行われ、同様の利点
がある。
も、第１の実施形態と同様の動作が行われ、同様の利点
がある。
【００３５】
【発明の効果】以上説明したように、この発明の構成に
よれば、遅延回路を構成する第３のｐＭＯＳ、第３のｎ
ＭＯＳ、第４のｐＭＯＳ及び第４のｎＭＯＳの閾値が低
くなる高温時の方が同遅延回路の動作の開始が早くな
り、動作した時点で第１のノードが“Ｈ”又は“Ｌ”へ
遷移する動作が抑制されるので、伝送遅延時間が大きく
なり、低温時よりも高温時の方が伝送遅延時間が小さく
なるという逆転現象を抑制することができる。このた
め、ライブラリ化された遅延データの精度を向上でき
る。
よれば、遅延回路を構成する第３のｐＭＯＳ、第３のｎ
ＭＯＳ、第４のｐＭＯＳ及び第４のｎＭＯＳの閾値が低
くなる高温時の方が同遅延回路の動作の開始が早くな
り、動作した時点で第１のノードが“Ｈ”又は“Ｌ”へ
遷移する動作が抑制されるので、伝送遅延時間が大きく
なり、低温時よりも高温時の方が伝送遅延時間が小さく
なるという逆転現象を抑制することができる。このた
め、ライブラリ化された遅延データの精度を向上でき
る。
【図１】この発明の第１の実施形態であるＣＭＯＳバッ
ファ回路の電気的構成を示す回路図である。
ファ回路の電気的構成を示す回路図である。
【図２】図１中の遅延回路４０及びインバータ回路５０
が動作を開始する時刻の温度特性を示す図である。
が動作を開始する時刻の温度特性を示す図である。
【図３】図１中の遅延回路４０及びインバータ回路５０
が動作を開始する時刻の温度特性を示す図である。
が動作を開始する時刻の温度特性を示す図である。
【図４】この発明の第２の実施形態であるＣＭＯＳバッ
ファ回路の電気的構成を示す回路図である。
ファ回路の電気的構成を示す回路図である。
【図５】この発明の第３の実施形態であるＣＭＯＳバッ
ファ回路の電気的構成を示す回路図である。
ファ回路の電気的構成を示す回路図である。
【図６】この発明の第４の実施形態であるＣＭＯＳバッ
ファ回路の電気的構成を示す回路図である。
ファ回路の電気的構成を示す回路図である。
【図７】従来のＣＭＯＳバッファ回路の電気的構成を示
す回路図である。
す回路図である。
【図８】ＭＯＳＦＥＴの閾値電圧及びドレーン電流の温
度特性を示す図である。
度特性を示す図である。
【図９】ＭＯＳＦＥＴの遅延時間の温度特性を示す図で
ある。
ある。
３０，５０ インバータ回路
３１，４１，４３，５１ ｐＭＯＳ（ｐチャネル型
ＭＯＳＦＥＴ） ３２，４２，４４，５２ ｎＭＯＳ（ｎチャネル型
ＭＯＳＦＥＴ） ４０，４０Ａ，４０Ｂ，４０Ｃ 遅延回路
ＭＯＳＦＥＴ） ３２，４２，４４，５２ ｎＭＯＳ（ｎチャネル型
ＭＯＳＦＥＴ） ４０，４０Ａ，４０Ｂ，４０Ｃ 遅延回路
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F048 AA07 AB04 AB05 BB14
5J001 AA05 BB12 CC03 DD00
5J056 AA03 AA11 BB00 CC05 DD13
DD29 EE07 FF08 GG09 KK01
Claims (8)
- 【請求項１】 入力されたディジタル信号を反転させて
第１の反転信号として出力する第１のＣＭＯＳインバー
タ回路と、前記第１の反転信号を反転させて第２の反転
信号として出力する第２のＣＭＯＳインバータ回路とを
備え、 前記第１のＣＭＯＳインバータ回路は、 温度の上昇につれて小さくなる第１の閾値を有し、前記
ディジタル信号が該第１の閾値を越えたときにオン状態
になる第１のｐチャネル型ＭＯＳＦＥＴと、 温度の上昇につれて小さくなる第２の閾値を有し、前記
ディジタル信号が該第２の閾値を越えたときに前記第１
のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態
になる第１のｎチャネル型ＭＯＳＦＥＴとから構成さ
れ、 前記第２のＣＭＯＳインバータ回路は、 温度の上昇につれて小さくなる第３の閾値を有し、前記
第１の反転信号が該第３の閾値を越えたときにオン状態
になる第２のｐチャネル型ＭＯＳＦＥＴと、 温度の上昇につれて小さくなる第４の閾値を有し、前記
第１の反転信号が該第４の閾値を越えたときに前記第２
のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態
になる第２のｎチャネル型ＭＯＳＦＥＴとから構成され
るＣＭＯＳバッファ回路であって、 温度の上昇につれて長くなる伝送遅延時間を有し、前記
第１のインバータ回路から出力された前記第１の反転信
号を前記伝送遅延時間だけ遅延させて前記第２のインバ
ータ回路へ入力させる遅延回路が設けられていることを
特徴とするＣＭＯＳバッファ回路。 - 【請求項２】 前記遅延回路は、 温度の上昇につれて小さくなる第５の閾値を有し、前記
第１の反転信号が該閾値を越えたときにオン状態になる
第３のｐチャネル型ＭＯＳＦＥＴと、 温度の上昇につれて小さくなる第６の閾値を有し、前記
第１の反転信号が該閾値を越えたときに前記第３のｐチ
ャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる
第３のｎチャネル型ＭＯＳＦＥＴと、 温度の上昇につれて小さくなる第７の閾値を有し、前記
第２の反転信号が該閾値を越えたときにオン状態にな
り、前記第３のｐチャネル型ＭＯＳＦＥＴがオン状態に
なったときに前記第２のインバータ回路の入力側と第１
の電源電圧との間をオン状態とする第４のｐチャネル型
ＭＯＳＦＥＴと、 温度の上昇につれて小さくなる第８の閾値を有し、前記
第２の反転信号が該閾値を越えたときに前記第４のｐチ
ャネル型ＭＯＳＦＥＴに対して相補的にオン状態にな
り、前記第３のｎチャネル型ＭＯＳＦＥＴがオン状態に
なったときに前記第２のインバータ回路の入力側と第２
の電源電圧との間をオン状態とする第４のｎチャネル型
ＭＯＳＦＥＴとで構成されていることを特徴とする請求
項１記載のＣＭＯＳバッファ回路。 - 【請求項３】 前記遅延回路は、 温度の上昇につれて小さくなる第５の閾値を有し、ゲー
ト電極及びドレーン電極が第１のノードに接続されると
共に、ソース電極が第２のノードに接続され、前記第１
のノードに入力される前記第１の反転信号に基づいてオ
ン／オフ制御される第３のｐチャネル型ＭＯＳＦＥＴ
と、 温度の上昇につれて小さくなる第６の閾値を有し、ゲー
ト電極及びドレーン電極が前記第１のノードに接続され
ると共に、ソース電極が第３のノードに接続され、前記
第１のノードに入力される前記第１の反転信号に基づい
て前記第３のｐチャネル型ＭＯＳＦＥＴに対して相補的
にオン／オフ制御される第３のｎチャネル型ＭＯＳＦＥ
Ｔと、 温度の上昇につれて小さくなる第７の閾値を有し、ゲー
ト電極が前記第２のインバータ回路の出力側に接続さ
れ、ドレーン電極が前記第２のノードに接続され、かつ
ソース電極が第１の電源電圧に接続され、前記第２の反
転信号に基づいてオン／オフ制御される第４のｐチャネ
ル型ＭＯＳＦＥＴと、 温度の上昇につれて小さくなる第８の閾値を有し、ゲー
ト電極が前記第２のインバータ回路の出力側に接続さ
れ、ドレーン電極が前記第３のノードに接続され、かつ
ソース電極が第２の電源電圧に接続され、前記第２の反
転信号に基づいて前記第４のｐチャネル型ＭＯＳＦＥＴ
に対して相補的にオン／オフ制御される第４のｎチャネ
ル型ＭＯＳＦＥＴとで構成されていることを特徴とする
請求項１記載のＣＭＯＳバッファ回路。 - 【請求項４】 前記遅延回路は、 温度の上昇につれて小さくなる第５の閾値を有し、ゲー
ト電極及びドレーン電極が第１のノードに接続されると
共に、ソース電極が第２のノードに接続され、前記第１
のノードに入力される前記第１の反転信号に基づいてオ
ン／オフ制御される第３のｐチャネル型ＭＯＳＦＥＴ
と、 温度の上昇につれて小さくなる第６の閾値を有し、ゲー
ト電極が前記第１のノードに接続され、ドレーン電極が
第３のノードに接続され、かつソース電極が第２の電源
電圧に接続され、前記第２の反転信号に基づいてオン／
オフ制御される第３のｎチャネル型ＭＯＳＦＥＴと、 温度の上昇につれて小さくなる第７の閾値を有し、ゲー
ト電極が前記第２のインバータ回路の出力側に接続さ
れ、ドレーン電極が前記第２のノードに接続され、かつ
ソース電極が第１の電源電圧に接続され、前記第２の反
転信号に基づいてオン／オフ制御される第４のｐチャネ
ル型ＭＯＳＦＥＴと、 温度の上昇につれて小さくなる第８の閾値を有し、ゲー
ト電極が前記第２のインバータ回路の出力側に接続さ
れ、ドレーン電極が前記第１のノードに接続され、かつ
ソース電極が第３のノードに接続され、前記第２の反転
信号に基づいて前記第４のｐチャネル型ＭＯＳＦＥＴに
対して相補的にオン／オフ制御される第４のｎチャネル
型ＭＯＳＦＥＴとで構成されていることを特徴とする請
求項１記載のＣＭＯＳバッファ回路。 - 【請求項５】 前記遅延回路は、 温度の上昇につれて小さくなる第５の閾値を有し、ゲー
ト電極が第１のノードに接続され、ドレーン電極が第２
のノードに接続され、かつソース電極が第１の電源電圧
に接続され、前記第１の反転信号に基づいてオン／オフ
制御される第３のｐチャネル型ＭＯＳＦＥＴと、 温度の上昇につれて小さくなる第６の閾値を有し、ゲー
ト電極が前記第１のノードに接続され、ドレーン電極が
第３のノードに接続され、かつソース電極が第２の電源
電圧に接続され、前記第１の反転信号に基づいて前記第
３のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／
オフ制御される第３のｎチャネル型ＭＯＳＦＥＴと、 温度の上昇につれて小さくなる第７の閾値を有し、ゲー
ト電極が前記第２のインバータ回路の出力側に接続さ
れ、ドレーン電極が前記第１のノードに接続され、かつ
ソース電極が前記第２のノードに接続され、前記第２の
反転信号に基づいてオン／オフ制御される第４のｐチャ
ネル型ＭＯＳＦＥＴと、 温度の上昇につれて小さくなる第８の閾値を有し、ゲー
ト電極が前記第２のインバータ回路の出力側に接続さ
れ、ドレーン電極が前記第１のノードに接続され、かつ
ソース電極が前記第３のノードに接続され、前記第２の
反転信号に基づいて前記第４のｐチャネル型ＭＯＳＦＥ
Ｔに対して相補的にオン／オフ制御される第４のｎチャ
ネル型ＭＯＳＦＥＴとで構成されていることを特徴とす
る請求項１記載のＣＭＯＳバッファ回路。 - 【請求項６】 前記遅延回路は、 温度の上昇につれて小さくなる第５の閾値を有し、ゲー
ト電極が第１のノードに接続され、ドレーン電極が第２
のノードに接続され、かつソース電極が第１の電源電圧
に接続され、前記第１の反転信号に基づいてオン／オフ
制御される第３のｐチャネル型ＭＯＳＦＥＴと、 温度の上昇につれて小さくなる第６の閾値を有し、ゲー
ト電極及びドレーン電極が前記第１のノードに接続され
ると共に、ソース電極が第３のノードに接続され、前記
第１のノードに入力される前記第１の反転信号に基づい
て前記第３のｐチャネル型ＭＯＳＦＥＴに対して相補的
にオン／オフ制御される第３のｎチャネル型ＭＯＳＦＥ
Ｔと、 温度の上昇につれて小さくなる第７の閾値を有し、ゲー
ト電極が前記第２のインバータ回路の出力側に接続さ
れ、ドレーン電極が前記第１のノードに接続され、かつ
ソース電極が前記第２のノードに接続され、前記第２の
反転信号に基づいてオン／オフ制御される第４のｐチャ
ネル型ＭＯＳＦＥＴと、 温度の上昇につれて小さくなる第８の閾値を有し、ゲー
ト電極が前記第２のインバータ回路の出力側に接続さ
れ、ドレーン電極が前記第３のノードに接続され、かつ
ソース電極が第２の電源電圧に接続され、前記第２の反
転信号に基づいて前記第４のｐチャネル型ＭＯＳＦＥＴ
に対して相補的にオン／オフ制御される第４のｎチャネ
ル型ＭＯＳＦＥＴとで構成されていることを特徴とする
請求項１記載のＣＭＯＳバッファ回路。 - 【請求項７】 前記第１のｐチャネル型ＭＯＳＦＥＴの
第１の閾値、第３のｎチャネル型ＭＯＳＦＥＴの第６の
閾値及び第４のｎチャネル型ＭＯＳＦＥＴの第８の閾値
は、 高温時に前記遅延回路が動作を開始する時刻ｔ１におけ
る前記第１の反転信号のレベルが低温時のレベルよりも
高く、かつ、低温時に前記遅延回路が動作を開始する時
刻ｔ２における前記第１の反転信号のレベルが高温時の
レベルよりも高くなるように設定され、かつ、 前記第１のｎチャネル型ＭＯＳＦＥＴの第２の閾値、第
３のｐチャネル型ＭＯＳＦＥＴの第５の閾値及び第４の
ｐチャネル型ＭＯＳＦＥＴの第７の閾値は、 前記時刻ｔ１における前記第１の反転信号のレベルが低
温時のレベルよりも低く、かつ、前記時刻ｔ２における
前記第１の反転信号のレベルが高温時のレベルよりも低
くなるように設定されていることを特徴とする請求項１
乃至６のうち、いずれか一に記載のＣＭＯＳバッファ回
路。 - 【請求項８】 前記第２のｐチャネル型ＭＯＳＦＥＴの
第３の閾値及び第２のｎチャネル型ＭＯＳＦＥＴの第４
の閾値は、 前記第１の反転信号の低温時のレベルが高温時のレベル
よりも高い期間に前記第２のｐチャネル型ＭＯＳＦＥＴ
及び第２のｎチャネル型ＭＯＳＦＥＴがオン状態なるよ
うに設定されていることを特徴とする請求項１乃至７の
うち、いずれか一に記載のＣＭＯＳバッファ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001343840A JP3676724B2 (ja) | 2001-11-08 | 2001-11-08 | Ｃｍｏｓバッファ回路 |
| DE10251700A DE10251700A1 (de) | 2001-11-08 | 2002-11-06 | CMOS-Pufferschaltung |
| US10/288,867 US6784701B2 (en) | 2001-11-08 | 2002-11-06 | CMOS buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001343840A JP3676724B2 (ja) | 2001-11-08 | 2001-11-08 | Ｃｍｏｓバッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003152528A true JP2003152528A (ja) | 2003-05-23 |
| JP3676724B2 JP3676724B2 (ja) | 2005-07-27 |
Family
ID=19157458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001343840A Expired - Fee Related JP3676724B2 (ja) | 2001-11-08 | 2001-11-08 | Ｃｍｏｓバッファ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6784701B2 (ja) |
| JP (1) | JP3676724B2 (ja) |
| DE (1) | DE10251700A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019195252A1 (en) * | 2018-04-02 | 2019-10-10 | Hewlett Packard Enterprise Development Lp | Programmable resistive delay |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8213197B1 (en) * | 2006-09-05 | 2012-07-03 | Marvell International Ltd. | Switching capacitor power supply |
| US8188769B2 (en) * | 2008-05-09 | 2012-05-29 | Analog Devices, Inc. | Method and apparatus for propagation delay and EMI control |
| US8181144B2 (en) * | 2008-10-14 | 2012-05-15 | Lsi Corporation | Circuit timing analysis incorporating the effects of temperature inversion |
| CN103856191A (zh) * | 2012-12-06 | 2014-06-11 | 艾尔瓦特集成电路科技（天津）有限公司 | Cmos延迟电路以及抑制cmos延迟电路温漂的方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6434061B1 (en) * | 2000-08-31 | 2002-08-13 | Micron Technology, Inc. | Circuit configuration for enhancing performance characteristics of fabricated devices |
-
2001
- 2001-11-08 JP JP2001343840A patent/JP3676724B2/ja not_active Expired - Fee Related
-
2002
- 2002-11-06 DE DE10251700A patent/DE10251700A1/de not_active Withdrawn
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019195252A1 (en) * | 2018-04-02 | 2019-10-10 | Hewlett Packard Enterprise Development Lp | Programmable resistive delay |
| US10680591B2 (en) | 2018-04-02 | 2020-06-09 | Hewlett Packard Enterprise Development Lp | Programmable resistive delay |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3676724B2 (ja) | 2005-07-27 |
| US20030102511A1 (en) | 2003-06-05 |
| US6784701B2 (en) | 2004-08-31 |
| DE10251700A1 (de) | 2003-06-12 |
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| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041117 |
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| A131 | Notification of reasons for refusal |
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| R150 | Certificate of patent or registration of utility model |
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| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090513 Year of fee payment: 4 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120513 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S531 | Written request for registration of change of domicile |
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