JP2003133907A - Equivalent inductor circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、等価インダクタ回
路に関するものである。特に、容量と、複数の演算トラ
ンスコンダクタンス増幅器で構成され前記容量を負荷と
するジャイレータと、を備える等価インダクタ回路に関
するものである。
【０００２】
【従来の技術】インダクタを集積化することは困難であ
るため、集積回路装置においては通常、図５（ａ）に示
す片側接地インダクタの代わりに図５（ｂ）に示す等価
インダクタ回路Ｌ１が用いられ、図６（ａ）に示すフロ
ーティングインダクタの代わりに図６（ｂ）に示す等価
インダクタ回路Ｌ２が用いられる。
【０００３】図５（ｂ）の等価インダクタ回路Ｌ１は、
演算トランスコンダクタンス増幅器（以下、ＯＴＡとい
う）１、ＯＴＡ２、及び容量Ｃ１を備えている。ＯＴＡ
１の出力端子とＯＴＡ２の非反転入力端子とが共通接続
され、その接続ノードが等価インダクタ回路Ｌ１の端部
となる。また、ＯＴＡ１の反転入力端子とＯＴＡ２の出
力端子とが共通接続され、その接続ノードに容量Ｃ１の
一端が接続される。そして、容量Ｃ１の他端、ＯＴＡ１
の非反転入力端子、及びＯＴＡ２の反転入力端子は接地
される。等価インダクタ回路Ｌ１の等価インダクタＬ1
は（１）式で表される。ただし、Ｃ1は容量Ｃ１のリア
クタンス、ｇｍはＯＴＡ１及びＯＴＡ２のコンダクタン
ス値である。
Ｌ1＝Ｃ1／（ｇｍ）2…（１）
【０００４】また、図６（ｂ）の等価インダクタ回路Ｌ
２は、ＯＴＡ３、ＯＴＡ４、ＯＴＡ５、及び容量Ｃ２を
備えている。ＯＴＡ３の出力端子とＯＴＡ４の非反転入
力端子とが共通接続され、その接続ノードが等価インダ
クタ回路Ｌ２の一端となる。また、ＯＴＡ４の反転入力
端子とＯＴＡ５の出力端子とが共通接続され、その接続
ノードが等価インダクタ回路Ｌ２の他端となる。また、
ＯＴＡ３の反転入力端子とＯＴＡ４の出力端子とＯＴＡ
５の非反転入力端子とが共通接続され、その接続ノード
が容量Ｃ２の一端に接続される。そして、容量Ｃ２の他
端、ＯＴＡ３の非反転入力端子、ＯＴＡ５の反転入力端
子は接地される。等価インダクタ回路Ｌ２の等価インダ
クタＬ2は（２）式で表される。ただし、Ｃ2は容量Ｃ２
のリアクタンス、ｇｍはＯＴＡ３、ＯＴＡ４、及びＯＴ
Ａ５のコンダクタンス値である。
Ｌ2＝Ｃ2／（ｇｍ）2…（２）
【０００５】等価インダクタ回路は、理想的には抵抗成
分が全くないインダクタと等価になるが、実際には抵抗
成分を含んでいる。一例として、Ｃ1＝３．７[pF]、ｇ
ｍ＝１６５[μS]である等価インダクタ回路Ｌ１のイン
ピーダンス特性を図７のスミスチャートに示す。
【０００６】等価インダクタ回路Ｌ１のインピーダンス
の虚部は、入力信号の周波数が高くなるのに応じて大き
くなる。入力信号の周波数にかかわらず等価インダクタ
回路Ｌ１のインピーダンスの虚部が正の値であるので、
等価インダクタ回路Ｌ１はインダクタとして機能する。
【０００７】
【発明が解決しようとする課題】一方、等価インダクタ
回路Ｌ１のインピーダンスの実部は、入力信号の周波数
が高くなるのに応じて小さくなり、入力信号の周波数が
９００ｋＨｚ以上になると負の値になる。すなわち、等
価インダクタ回路Ｌ１のインピーダンスは、入力信号の
周波数が９００ｋＨｚ以上になると負性抵抗成分を有す
ることになる。
【０００８】このような負性抵抗成分があると発振の原
因となってしまうという問題があった。等価インダクタ
回路Ｌ２のインピーダンス特性も等価インダクタ回路Ｌ
１のインピーダンス特性と同様である。
【０００９】本発明は、上記の問題点に鑑み、入力信号
が高周波領域になってもインピーダンスに負性抵抗成分
を含まない等価インダクタ回路を提供することを目的と
する。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る等価インダクタ回路においては、容量
と、複数の演算トランスコンダクタンス増幅器で構成さ
れ前記容量を負荷とするジャイレータと、前記容量に直
列接続されて、使用する周波数帯域内でインピーダンス
が負性抵抗成分を示さないようにするための抵抗と、を
備えるようにする。
【００１１】また、上記等価インダクタ回路のダイナミ
ックレンジを大きくする観点から、上記等価インダクタ
回路内の演算トランスコンダクタンス増幅器が、第１の
ＭＯＳトランジスタ及び第２のＭＯＳトランジスタで構
成される第１の差動対と、第３のＭＯＳトランジスタ及
び第４のＭＯＳトランジスタで構成されるＭＯＳトラン
ジスタで構成される第２の差動対と、前記第１の差動対
を駆動する第１の電流源と、前記第２の差動対を駆動す
る第２の電流源と、を備え、前記第１の電流源と前記第
２の電流源の電流値を等しくし、第１のＭＯＳトランジ
スタのゲートと第３のＭＯＳトランジスタのゲートを共
通接続し、第２のＭＯＳトランジスタのゲートと第４の
ＭＯＳトランジスタのゲートを共通接続し、第１のＭＯ
Ｓトランジスタのドレインと第３のＭＯＳトランジスタ
のドレインを共通接続し、第２のＭＯＳトランジスタの
ゲートと第４のＭＯＳトランジスタのゲートを共通接続
し、前記第１のＭＯＳトランジスタのゲート幅をゲート
長で除算した値と前記第２のＭＯＳトランジスタのゲー
ト幅をゲート長で除算した値との比を１：１０とし、前
記第３のＭＯＳトランジスタのゲート幅をゲート長で除
算した値と前記第４のＭＯＳトランジスタのゲート幅を
ゲート長で除算した値との比を１０：１としてもよい。
【００１２】
【発明の実施の形態】本発明の一実施形態について図面
を参照して説明する。本発明に係る等価インダクタ回路
について図１及び図２を参照して説明する。
【００１３】片側接地インダクタ（図５（ａ）参照）の
等価インダクタ回路Ｌ１’の構成を図１に示す。なお、
図５と同一の部分には同一の符号を付し説明を省略す
る。等価インダクタ回路Ｌ１’が従来の等価インダクタ
回路Ｌ１と異なる点について説明する。等価インダクタ
回路Ｌ１’は容量Ｃ１に直列接続される抵抗Ｒ１を備え
ている。すなわち、容量Ｃ１のＯＴＡと接続されていな
い側が抵抗Ｒ１を介して接地される。また、ＯＴＡ１の
非反転入力端子が直流電源６を介して接地されているの
で、ＯＴＡ１の非反転入力端子には所定のバイアスがか
かっている。また、ＯＴＡ２の反転入力端子が直流電源
７を介して接地されているので、ＯＴＡ２の反転入力端
子には所定のバイアスがかかっている。さらに、容量Ｃ
１のキャパシタンス値の製造バラツキを小さくするため
に、容量Ｃ１を複数の単位容量の直列回路及び／又は並
列回路（図１においては並列回路のみ）の組み合わせに
よって構成している。なお、単位容量とは静電容量が所
定値（例えば１[pF]）の容量のことである。
【００１４】次に、フローティングインダクタ（図６
（ａ）参照）の等価インダクタ回路Ｌ２’の構成を図２
に示す。なお、図６と同一の部分には同一の符号を付し
説明を省略する。等価インダクタ回路Ｌ２’が従来の等
価インダクタ回路Ｌ２と異なる点について説明する。等
価インダクタ回路Ｌ２’は、容量Ｃ２に直列接続される
抵抗Ｒ２を備えている。すなわち、容量Ｃ２のＯＴＡと
接続されていない側が抵抗Ｒ２を介して接地される。ま
た、ＯＴＡ３の非反転入力端子が直流電源８を介して接
地されているので、ＯＴＡ３の非反転入力端子には所定
のバイアスがかかっている。また、ＯＴＡ５の反転入力
端子が直流電源９を介して接地されているので、ＯＴＡ
５の反転入力端子には所定のバイアスがかかっている。
さらに、容量Ｃ２のキャパシタンス値の製造バラツキを
小さくするために、容量Ｃ２を複数の単位容量の直列回
路及び／又は並列回路（図２においては並列回路のみ）
の組み合わせによって構成している。なお、単位容量と
は静電容量が所定値（例えば１[pF]）の容量のことであ
る。
【００１５】次に、これら本発明に係る等価インダクタ
回路のインピーダンス特性について説明する。一例とし
て、Ｃ1＝３．７[pF]、ｇｍ＝１６５[μS]、抵抗Ｒ１の
抵抗値Ｒ1＝２．６[kΩ]である等価インダクタ回路Ｌ
１’のインピーダンス特性を図３のスミスチャートに示
す。
【００１６】等価インダクタ回路Ｌ１’のインピーダン
スの虚部は、入力信号の周波数が高くなるのに応じて大
きくなる。入力信号の周波数にかかわらず等価インダク
タ回路Ｌ１’のインピーダンスの虚部が正の値であるの
で、等価インダクタ回路Ｌ１’はインダクタとして機能
する。
【００１７】一方、等価インダクタ回路Ｌ１’のインピ
ーダンスの実部は、入力信号の周波数が高くなるのに応
じて小さくなる。しかしながら、従来の等価インダクタ
回路と異なり、等価インダクタ回路Ｌ１’のインピーダ
ンスの実部が負の値になることはない。すなわち、等価
インダクタ回路Ｌ１’のインピーダンスが負性抵抗成分
を有することはない。等価インダクタ回路Ｌ２’のイン
ピーダンス特性も等価インダクタ回路Ｌ１’のインピー
ダンス特性と同様である。
【００１８】したがって、等価インダクタ回路において
容量に直列接続される抵抗を備えることによって、入力
信号の周波数が高くなっても発振が起こらないようにす
ることができる。
【００１９】なお、本実施形態では等価インダクタ回路
において容量のＯＴＡと接続されていない側に抵抗を直
列接続したが、容量のＯＴＡと接続される側に抵抗を直
列接続しても同様の効果を得ることができる。この場
合、容量は直接ＯＴＡに接続されるのではなく、抵抗を
介してＯＴＡに接続されることになる。また、入力信号
の周波数が高くなっても発振が起こらないようにするた
めには、容量と直列接続される抵抗の抵抗値を概ね数百
Ω〜数ｋΩの範囲で設定すればよい。そして、ＯＴＡの
コンダクタンス値が小さいほど、容量と直列接続される
抵抗の抵抗値は小さくてすむ。
【００２０】次に、ＯＴＡの一実施形態について図４を
参照して説明する。定電圧ＶCCが印加される端子にＰＭ
ＯＳトランジスタ（ＭＯＳＦＥＴ；Metal-Oxide-Semico
nductor Field-Effect Transistor）Ｑ１のソースと、
ＰＭＯＳトランジスタＱ２のソースとが接続される。Ｐ
ＭＯＳトランジスタＱ１のゲートとＰＭＯＳトランジス
タＱ２のゲートとは共通接続される。また、ＰＭＯＳト
ランジスタＱ１のゲート−ドレイン間は共通接続され
る。
【００２１】ＰＭＯＳトランジスタＱ１のドレインが、
ＮＭＯＳトランジスタＱ３のドレイン及びＮＭＯＳトラ
ンジスタＱ５のドレインに接続される。また、ＰＭＯＳ
トランジスタＱ２のドレインが、出力電流ＩOUTが送出
される端子、ＮＭＯＳトランジスタＱ４のドレイン及び
ＮＭＯＳトランジスタＱ６のドレインに接続される。
【００２２】入力電圧ＶIN+が入力される端子が、ＮＭ
ＯＳトランジスタＱ３のゲート及びＮＭＯＳトランジス
タＱ５のゲートに接続される。また、入力電圧ＶIN-が
入力される端子が、ＮＭＯＳトランジスタＱ４のゲート
及びＮＭＯＳトランジスタＱ６のゲートに接続される。
【００２３】ＮＭＯＳトランジスタＱ３のソースとＮＭ
ＯＳトランジスタＱ４のソースとが共通接続され、ＮＰ
Ｎ型トランジスタＱ７のコレクタに接続される。また、
ＮＭＯＳトランジスタＱ５のソースとＮＭＯＳトランジ
スタＱ６のソースとが共通接続され、ＮＰＮ型トランジ
スタＱ８のコレクタに接続される。
【００２４】トランジスタＱ７のエミッタが接地され、
トランジスタＱ８のエミッタが接地される。
【００２５】そして、ＮＭＯＳトランジスタＱ３のゲー
ト幅をゲート長で除算した値とＮＭＯＳトランジスタＱ
４のゲート幅をゲート長で除算した値との比が１：Ｋで
あり、ＮＭＯＳトランジスタＱ５のゲート幅をゲート長
で除算した値とＮＭＯＳトランジスタＱ６のゲート幅を
ゲート長で除算した値との比がＫ：１である。
【００２６】このような構成のＯＴＡの入出力特性につ
いて説明する。出力電流ＩOUTは（３）式で表される。
ただし、ＩD3、ＩD4、ＩD5、ＩD6はそれぞれＮＭＯＳト
ランジスタＱ３、Ｑ４、Ｑ５、Ｑ６のドレイン電流であ
る。
ＩOUT＝（ＩD3＋ＩD5）−（ＩD4＋ＩD6）
ＩOUT＝（ＩD3−ＩD4）＋（ＩD5−ＩD6）…（３）
【００２７】（３）式より、ＮＭＯＳトランジスタＱ３
〜Ｑ６が飽和領域で動作しているときＮＭＯＳトランジ
スタＱ３〜Ｑ６のゲート−ソース間電圧に対するドレイ
ン電流の関係が線形であれば、Ｋ＝１にすると入力電圧
（ＶIN+−ＶIN-）にかかわらずＯＴＡのコンダクタンス
値ｇｍが一定になる。
【００２８】しかしながら、ＮＭＯＳトランジスタＱ３
〜Ｑ６が飽和領域で動作しているときＮＭＯＳトランジ
スタＱ３〜Ｑ６のゲート−ソース間電圧に対するドレイ
ン電流の関係は線形ではなく、２次則に従う。
【００２９】このため、入力電圧（ＶIN+−ＶIN-）に対
する出力電流ＩOUTの関係が線形になるようにＫの値を
設定する必要がある。そして、Ｋ＝１０にすると、入力
電圧（ＶIN+−ＶIN-）の広い範囲（例えばピーク・ツー
・ピーク値で１μＶ〜１Ｖ）で、入力電圧（ＶIN+−Ｖ
IN-）に対する出力電流ＩOUTの関係を線形にすることが
できる。すなわち、Ｋ＝１０にすることによって、ＯＴ
Ａのダイナミックレンジを大きくすることができる。
【００３０】
【発明の効果】本発明によると、等価インダクタ回路
が、容量と、複数の演算トランスコンダクタンス増幅器
で構成され前記容量を負荷とするジャイレータと、前記
容量に直列接続されて、使用する周波数帯域内でインピ
ーダンスが負性抵抗成分を示さないようにするための抵
抗と、を備えるので、入力信号が高周波領域になっても
等価インダクタ回路のインピーダンスに負性抵抗成分を
含まないようにすることができる。これにより、等価イ
ンダクタ回路が発振することを防ぐことができる。
【００３１】また、本発明によると、演算トランスコン
ダクタンス増幅器が備える２個の差動対それぞれが、ゲ
ート幅をゲート長で除算した値の比が１：１０である２
個のＭＯＳトランジスタによって構成されるので、演算
トランスコンダクタンス増幅器のダイナミックレンジを
大きくすることができる。したがって、この演算トラン
スコンダクタンス増幅器を有する等価インダクタ回路の
ダイナミックレンジを大きくすることができる。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an equivalent inductor circuit. In particular, the present invention relates to an equivalent inductor circuit including a capacitor and a gyrator including a plurality of operational transconductance amplifiers and using the capacitor as a load. 2. Description of the Related Art Since it is difficult to integrate an inductor, an integrated circuit device usually replaces the single-sided grounded inductor shown in FIG. 5A with an equivalent inductor circuit shown in FIG. L1 is used, and an equivalent inductor circuit L2 shown in FIG. 6B is used instead of the floating inductor shown in FIG. The equivalent inductor circuit L1 shown in FIG.
An operational transconductance amplifier (hereinafter referred to as OTA) 1, an OTA2, and a capacitor C1 are provided. OTA
1 and the non-inverting input terminal of OTA2 are commonly connected, and the connection node becomes an end of the equivalent inductor circuit L1. Further, the inverting input terminal of OTA1 and the output terminal of OTA2 are commonly connected, and one end of the capacitor C1 is connected to the connection node. Then, the other end of the capacitor C1, the OTA1
And the inverting input terminal of OTA2 are grounded. Equivalent inductor L 1 of equivalent inductor circuit L1
Is represented by equation (1). However, C 1 is the reactance of the capacitor C1, gm is the transconductance value of OTA1 and OTA2. L 1 = C 1 / (gm) 2 (1) The equivalent inductor circuit L shown in FIG.
2 includes OTA3, OTA4, OTA5, and a capacitor C2. The output terminal of OTA3 and the non-inverting input terminal of OTA4 are commonly connected, and the connection node becomes one end of the equivalent inductor circuit L2. The inverting input terminal of OTA4 and the output terminal of OTA5 are commonly connected, and the connection node becomes the other end of the equivalent inductor circuit L2. Also,
OTA3 inverting input terminal, OTA4 output terminal and OTA
5 are connected in common with each other, and the connection node is connected to one end of the capacitor C2. The other end of the capacitor C2, the non-inverting input terminal of OTA3, and the inverting input terminal of OTA5 are grounded. Equivalent inductor L 2 of the equivalent inductor circuit L2 is expressed by equation (2). Where C 2 is the capacity C 2
Gm is OTA3, OTA4, and OT
This is the conductance value of A5. L 2 = C 2 / (gm) 2 (2) The equivalent inductor circuit is ideally equivalent to an inductor having no resistance component, but actually includes a resistance component. As an example, C 1 = 3.7 [pF], g
FIG. 7 shows a Smith chart of the impedance characteristic of the equivalent inductor circuit L1 where m = 165 [μS]. The imaginary part of the impedance of the equivalent inductor circuit L1 increases as the frequency of the input signal increases. Since the imaginary part of the impedance of the equivalent inductor circuit L1 is a positive value regardless of the frequency of the input signal,
The equivalent inductor circuit L1 functions as an inductor. On the other hand, the real part of the impedance of the equivalent inductor circuit L1 decreases as the frequency of the input signal increases, and becomes negative when the frequency of the input signal exceeds 900 kHz. Value. That is, the impedance of the equivalent inductor circuit L1 has a negative resistance component when the frequency of the input signal becomes 900 kHz or more. There is a problem that such a negative resistance component causes oscillation. The impedance characteristic of the equivalent inductor circuit L2 is also equivalent to the equivalent inductor circuit L.
This is the same as the impedance characteristic of No. 1. SUMMARY OF THE INVENTION In view of the above problems, an object of the present invention is to provide an equivalent inductor circuit whose impedance does not include a negative resistance component even when an input signal is in a high frequency range. [0010] In order to achieve the above object, an equivalent inductor circuit according to the present invention comprises a capacitor, a gyrator comprising a plurality of operational transconductance amplifiers, and using the capacitor as a load. And a resistor connected in series with the capacitor to prevent the impedance from exhibiting a negative resistance component in a frequency band to be used. Further, from the viewpoint of increasing the dynamic range of the equivalent inductor circuit, the operational transconductance amplifier in the equivalent inductor circuit includes a first differential transistor composed of a first MOS transistor and a second MOS transistor. A pair, a second differential pair composed of a MOS transistor composed of a third MOS transistor and a fourth MOS transistor, a first current source for driving the first differential pair, A second current source for driving a second differential pair, wherein the current values of the first current source and the second current source are made equal, and the gate of the first MOS transistor is connected to the third current source. The gates of the MOS transistors are commonly connected, the gate of the second MOS transistor and the gate of the fourth MOS transistor are commonly connected, and the first MO
The drain of the S transistor and the drain of the third MOS transistor are commonly connected, the gate of the second MOS transistor and the gate of the fourth MOS transistor are commonly connected, and the gate width of the first MOS transistor is determined by the gate length. The ratio of the divided value to the value obtained by dividing the gate width of the second MOS transistor by the gate length is 1:10, and the value obtained by dividing the gate width of the third MOS transistor by the gate length is equal to the fourth value. The ratio to the value obtained by dividing the gate width of the MOS transistor by the gate length may be set to 10: 1. An embodiment of the present invention will be described with reference to the drawings. An equivalent inductor circuit according to the present invention will be described with reference to FIGS. FIG. 1 shows a configuration of an equivalent inductor circuit L1 'of a one-sided grounded inductor (see FIG. 5A). In addition,
The same parts as those in FIG. 5 are denoted by the same reference numerals, and description thereof will be omitted. The difference between the equivalent inductor circuit L1 ′ and the conventional equivalent inductor circuit L1 will be described. The equivalent inductor circuit L1 'includes a resistor R1 connected in series with the capacitor C1. That is, the side of the capacitor C1 that is not connected to the OTA is grounded via the resistor R1. Further, since the non-inverting input terminal of OTA1 is grounded via the DC power supply 6, a predetermined bias is applied to the non-inverting input terminal of OTA1. Since the inverting input terminal of OTA2 is grounded via the DC power supply 7, a predetermined bias is applied to the inverting input terminal of OTA2. Further, the capacity C
In order to reduce the manufacturing variation of the capacitance value of 1, the capacitance C1 is configured by a combination of a series circuit and / or a parallel circuit (only a parallel circuit in FIG. 1) of a plurality of unit capacitors. Note that the unit capacitance is a capacitance having a predetermined value (for example, 1 [pF]). Next, a floating inductor (FIG. 6)
FIG. 2 shows the configuration of the equivalent inductor circuit L2 ′ of FIG.
Shown in The same parts as those in FIG. 6 are denoted by the same reference numerals, and description thereof will be omitted. The difference between the equivalent inductor circuit L2 'and the conventional equivalent inductor circuit L2 will be described. The equivalent inductor circuit L2 'includes a resistor R2 connected in series with the capacitor C2. That is, the side of the capacitor C2 that is not connected to the OTA is grounded via the resistor R2. Since the non-inverting input terminal of OTA3 is grounded via the DC power supply 8, a predetermined bias is applied to the non-inverting input terminal of OTA3. Since the inverting input terminal of the OTA 5 is grounded via the DC power supply 9, the OTA 5
The inversion input terminal 5 has a predetermined bias.
Further, in order to reduce the manufacturing variation of the capacitance value of the capacitor C2, the capacitor C2 is replaced with a series circuit and / or a parallel circuit of a plurality of unit capacitors (only a parallel circuit in FIG. 2).
It consists of the combination of. Note that the unit capacitance is a capacitance having a predetermined value (for example, 1 [pF]). Next, the impedance characteristics of the equivalent inductor circuit according to the present invention will be described. As an example, an equivalent inductor circuit L in which C 1 = 3.7 [pF], gm = 165 [μS], and the resistance value R 1 of the resistor R 1 = 2.6 [kΩ].
The impedance characteristic of 1 ′ is shown in the Smith chart of FIG. The imaginary part of the impedance of the equivalent inductor circuit L1 'increases as the frequency of the input signal increases. Since the imaginary part of the impedance of the equivalent inductor circuit L1 'has a positive value regardless of the frequency of the input signal, the equivalent inductor circuit L1' functions as an inductor. On the other hand, the real part of the impedance of the equivalent inductor circuit L1 'decreases as the frequency of the input signal increases. However, unlike the conventional equivalent inductor circuit, the real part of the impedance of the equivalent inductor circuit L1 'does not become a negative value. That is, the impedance of the equivalent inductor circuit L1 'does not have a negative resistance component. The impedance characteristic of the equivalent inductor circuit L2 'is similar to the impedance characteristic of the equivalent inductor circuit L1'. Therefore, by providing a resistor connected in series with the capacitor in the equivalent inductor circuit, it is possible to prevent oscillation from occurring even if the frequency of the input signal increases. In this embodiment, a resistor is connected in series to the side of the equivalent inductor circuit that is not connected to the OTA, but the same effect can be obtained by connecting a resistor in series to the side connected to the OTA of the capacitor. Obtainable. In this case, the capacitance is not directly connected to the OTA, but is connected to the OTA via a resistor. Further, in order to prevent oscillation from occurring even when the frequency of the input signal increases, the resistance value of the resistor connected in series with the capacitor may be set in a range of approximately several hundred Ω to several kΩ. Then, the smaller the conductance value of the OTA, the smaller the resistance value of the resistor connected in series with the capacitance. Next, an embodiment of the OTA will be described with reference to FIG. PM is applied to the terminal to which the constant voltage V CC is applied.
OS transistor (MOSFET; Metal-Oxide-Semico
nductor Field-Effect Transistor) Q1 source and
The source of the PMOS transistor Q2 is connected. P
The gate of the MOS transistor Q1 and the gate of the PMOS transistor Q2 are commonly connected. The gate and drain of the PMOS transistor Q1 are commonly connected. The drain of the PMOS transistor Q1 is
The drain of the NMOS transistor Q3 and the drain of the NMOS transistor Q5 are connected. Also, PMOS
The drain of the transistor Q2 is connected to the terminal from which the output current I OUT is sent, the drain of the NMOS transistor Q4, and the drain of the NMOS transistor Q6. The terminal to which the input voltage V IN + is input is NM
It is connected to the gate of the OS transistor Q3 and the gate of the NMOS transistor Q5. A terminal to which the input voltage V IN− is input is connected to the gate of the NMOS transistor Q4 and the gate of the NMOS transistor Q6. The source of the NMOS transistor Q3 and NM
The source of the OS transistor Q4 is commonly connected, and NP
Connected to the collector of N-type transistor Q7. Also,
The source of the NMOS transistor Q5 and the source of the NMOS transistor Q6 are commonly connected, and are connected to the collector of the NPN transistor Q8. The emitter of the transistor Q7 is grounded,
The emitter of transistor Q8 is grounded. Then, the value obtained by dividing the gate width of the NMOS transistor Q3 by the gate length and the NMOS transistor Q3
The ratio of the gate width of the NMOS transistor Q5 to the value obtained by dividing the gate width of the NMOS transistor Q5 by the gate length is 1: K. The ratio is K: 1. The input / output characteristics of such an OTA will be described. The output current I OUT is expressed by equation (3).
However, the drain current of I D3, I D4, I D5 , I D6 respectively NMOS transistors Q3, Q4, Q5, Q6. I OUT = (I D3 + I D5 )-(I D4 + I D6 ) I OUT = (I D3 -I D4 ) + (I D5 -I D6 ) (3) From the equation (3), the NMOS transistor Q3
If Q6 is operating in the saturation region and the relationship between the drain current and the gate-source voltage of the NMOS transistors Q3 to Q6 is linear, setting K = 1 will not affect the input voltage (V IN + -V IN- ). First, the conductance value gm of the OTA becomes constant. However, the NMOS transistor Q3
When Q6 operates in the saturation region, the relationship between the drain current and the gate-source voltage of the NMOS transistors Q3 to Q6 is not linear but follows the quadratic rule. Therefore, it is necessary to set the value of K so that the relationship between the output voltage I OUT and the input voltage (V IN + −V IN− ) becomes linear. Then, when the K = 10, the input voltage (V IN + -V IN-) a wide range (e.g. 1μV~1V peak-to-peak value), the input voltage (V IN + -V
The relationship between the output current I OUT can be linear with respect to IN-). That is, by setting K = 10, OT
The dynamic range of A can be increased. According to the present invention, the equivalent inductor circuit is composed of a capacitor, a plurality of operational transconductance amplifiers, a gyrator having the capacitor as a load, and a frequency used in series with the capacitor to be used. A resistor for preventing the impedance from exhibiting a negative resistance component within the band, so that even if the input signal is in a high frequency region, the impedance of the equivalent inductor circuit does not include a negative resistance component. Can be. This can prevent the equivalent inductor circuit from oscillating. According to the present invention, each of the two differential pairs included in the operational transconductance amplifier has a ratio of a value obtained by dividing a gate width by a gate length of 1:10.
Since the MOS transistor is composed of a plurality of MOS transistors, the dynamic range of the operational transconductance amplifier can be increased. Therefore, the dynamic range of the equivalent inductor circuit having the operational transconductance amplifier can be increased.
【図面の簡単な説明】
【図１】 本発明に係る等価インダクタ回路の構成
図である。
【図２】 本発明に係る他の等価インダクタ回路の
構成図である。
【図３】 図１の等価インダクタ回路のインピーダ
ンス特性を示すスミスチャート図である。
【図４】 図１および図２の等価インダクタ回路が
備えるＯＴＡの構成図である。
【図５】 従来の等価インダクタ回路の構成図であ
る。
【図６】 従来の他の等価インダクタ回路の構成図
である。
【図７】 図５の等価インダクタ回路のインピーダ
ンス特性を示すスミスチャート図である。
【符号の説明】
１〜５ ＯＴＡ
Ｃ１、Ｃ２ 容量
Ｑ３〜Ｑ６ ＮＭＯＳトランジスタ（ＭＯＳＦＥＴ）
Ｒ１、Ｒ２ 抵抗BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a configuration diagram of an equivalent inductor circuit according to the present invention. FIG. 2 is a configuration diagram of another equivalent inductor circuit according to the present invention. FIG. 3 is a Smith chart showing impedance characteristics of the equivalent inductor circuit of FIG. 1; FIG. 4 is a configuration diagram of an OTA included in the equivalent inductor circuits of FIGS. 1 and 2; FIG. 5 is a configuration diagram of a conventional equivalent inductor circuit. FIG. 6 is a configuration diagram of another conventional equivalent inductor circuit. FIG. 7 is a Smith chart showing impedance characteristics of the equivalent inductor circuit of FIG. 5; [Description of Signs] 1-5 OTA C1, C2 Capacitance Q3-Q6 NMOS transistor (MOSFET) R1, R2 Resistance
Claims (1)
記容量を負荷とするジャイレータと、 前記容量に直列接続されて、使用する周波数帯域内でイ
ンピーダンスが負性抵抗成分を示さないようにするため
の抵抗と、 を備えることを特徴とする等価インダクタ回路。Claims: 1. A gyrator comprising a capacitor, a plurality of operational transconductance amplifiers, and having the capacitor as a load, connected in series with the capacitor, and having a negative impedance within a frequency band to be used. An equivalent inductor circuit, comprising: a resistor for not indicating a resistance component.
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- 2001-10-24 JP JP2001326431A patent/JP3885875B2/en not_active Expired - Fee Related
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