JP2003133383A - 絶縁膜の評価方法、その評価装置及びその評価装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ドライエッチ工程における絶縁膜の損傷を半
導体基板の全面にわたって簡便に且つ確実に評価できる
ようにする。 【解決手段】 シリコンからなる半導体基板１１の主面
上には、ゲート絶縁膜１４が形成され、その上のｐ⁺ 型
層１３のほぼ中央部分には、ｎ型のポリシリコンからな
るゲート電極１５が形成されている。ｐ⁺ 型層１３にお
けるゲート電極１５の側方の領域には、ｐ⁺ 型層１３よ
りも浅い接合面を持つｎ⁺ 型層１６が形成されている。
ゲート絶縁膜１４の上には、ゲート電極１５及び絶縁膜
１７を覆うように、ｎ型のポリシリコンからなる測定用
電極２０が形成されている。測定用電極２０と半導体基
板１１との間に、ｐ⁺ 型層１３とｎ⁺ 型層１６とからな
るｐｎ接合に対して逆バイアスとなるように測定電圧を
印加して、ｐｎ接合間のリーク電流を測定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、絶縁膜の損傷の有
無を評価するための絶縁膜の評価方法、その評価装置及
び該評価装置の製造方法に関する。

【０００２】

【従来の技術】近年、ＬＳＩは高速化及び高性能化の要
求に伴い、ＭＩＳ型トランジスタのゲート絶縁膜はます
ます薄膜化している。このため、ゲート電極をパターニ
ングするドライエッチング工程において、該ドライエッ
チングによるゲート絶縁膜への損傷をいかにして抑制す
るかが大きな課題となっている。

【０００３】以下、従来の多結晶シリコンからなるゲー
ト電極の形成方法について図１１（ａ）及び図１１
（ｂ）を参照しながらその概略を説明する。

【０００４】図１１（ａ）に示すように、まず、上部に
ｐ型ウエル１０１ａが形成されたシリコンからなる半導
体基板１０１の主面上に、厚さが約２ｎｍのゲート酸化
膜１０２を形成し、続いて、多結晶シリコンからなるゲ
ート形成膜１０３Ａを堆積する。その後、リソグラフィ
法により、ゲート形成膜１０３Ａの上に、ゲートパター
ンを有するレジストパターン１１０を形成する。

【０００５】次に、レジストパターン１１０をマスクと
して、ゲート形成膜１０３Ａに対してドライエッチング
を行なってゲート形成膜１０３Ａから、ゲート長が約
０．１μｍのゲート電極１０３Ｂを形成することによ
り、図１１（ｂ）に示す構成を得る。ここで、ドライエ
ッチングには、例えば誘導結合型（ＩＣＰ：Inductivel
yCoupled Plasma）エッチャを用いる。

【０００６】エッチング条件の一例を下記に示す。 エッチングガスの流量：臭化水素（ＨＢｒ）：塩素
（Ｃｌ₂ ）：酸素（Ｏ₂ ）＝７０：３０：３ 圧力：１Ｐａ ＩＣＰパワー：３００Ｗ Ｂｉａｓパワー：１００Ｗ ゲート形成膜のゲート酸化膜に対するエッチング選択
比： 多結晶シリコン膜のエッチ速度／ゲート酸化膜のエッチ
速度≒５０ ゲートパターンのドライエッチ工程においては、ゲート
形成膜１０３Ａに対して、約３０％のオーバーエッチを
行なっているが、エッチング選択比が十分に高いため、
ゲート酸化膜１０２でエッチングを確実に停止すること
ができる。このため半導体基板１０１はエッチングされ
ることがない。

【０００７】ゲート酸化膜１０２の薄膜化に伴い、ゲー
ト形成膜１０３Ａに必要とされるエッチング選択比も高
くなりつつあるが、エッチング技術の進展により、現在
では１００以上のエッチング選択比も得られるようにな
っている。

【０００８】しかしながら、従来のゲート電極の形成方
法は、ゲート酸化膜１０２が１０ｎｍ以下にまで薄膜化
されると、ゲート酸化膜１０２にパンチスルーが発生す
るという問題がある。パンチスルーとは、エッチング選
択比から理論的にはゲート酸化膜１０２によって十分に
エッチングを停止できるはずであるにもかわらず、ゲー
ト酸化膜１０２におけるゲート電極１０３Ｂの側方領域
に生じる破れ孔１０４をいう。図１２にゲート酸化膜１
０２に生じた破れ孔（パンチスルー）１０４が発生した
様子を示す。

【０００９】以下、パンチスルーの発生原因を図１３を
参照しながら説明する。

【００１０】図１３に示すように、通常、ゲート電極１
０３Ｂに対するドライエッチングは、プラズマから供給
される、ハロゲンイオン及び酸素イオンを含むエッチャ
ント（エッチング種）と、シリコンのハロゲン化物を含
むデポ性ラジカル（堆積性ラジカル）とが競合的に相互
作用を起こすことによりエッチングが進行すると共に、
必要なエッチング選択比が実現される。

【００１１】具体的には、エッチャントのフラックスが
デポ性ラジカルのフラックスよりも大きい状態では、ゲ
ート酸化膜１０２のエッチングが進行し、一方、エッチ
ャントのフラックスがデポ性ラジカルのフラックスより
も小さい状態ではゲート酸化膜１０２のエッチングが抑
制される。その結果、エッチャントのフラックスがデポ
性ラジカルのフラックスよりも小さい状態では、ゲート
形成膜１０３Ａのゲート酸化膜１０２に対するエッチン
グ選択比が大きくなる。

【００１２】このとき、デポ性ラジカルはプラズマから
等方的に供給されるため、ゲート酸化膜１０２における
ゲート電極１０３Ｂの側方、例えばゲート電極１０３Ｂ
の側面から距離ｄをおいた領域には、ある程度の高さを
持つゲート電極１０３Ｂが衝立（ついたて）となる、い
わゆるシャドウイング効果によって、デポ性ラジカルが
十分に供給されない。その上、ゲート電極１０３Ｂの側
面から距離ｄをおいた領域には、ゲート電極１０３Ｂの
側面で反射したエッチャントがゲート酸化膜１０２の上
に集中して入射する。

【００１３】これにより、半導体基板１０１上におい
て、全体ではエッチャントのフラックスがデポ性ラジカ
ルのフラックスよりも小さいためゲート酸化膜１０２に
対するエッチングが進行しない状態であるにもかかわら
ず、ゲート電極１０３Ｂの側方の近傍領域においては局
所的にエッチャントのフラックスがデポ性ラジカルのフ
ラックスよりも大きい状態が出現することになり、図１
２に示したようにゲート酸化膜１０２におけるゲート電
極１０３Ｂの側方の近傍領域にパンチスルー１０４が発
生する。

【００１４】ところで、ゲート酸化膜１０２に生じるパ
ンチスルー１０４の有無を評価するには、一般に、光学
顕微鏡又は電子顕微鏡を用いてゲート酸化膜１０２の表
面状態を観察することによって行なっている。

【００１５】

【発明が解決しようとする課題】しかしながら、前記従
来のゲート酸化膜の評価方法は、半導体基板１０１の全
体にわたって評価及び観察ができないという問題、及び
目視による観察は不安定且つ不確実であるという問題を
有している。

【００１６】本発明は、前記従来の問題に鑑み、ドライ
エッチ工程における絶縁膜の損傷を半導体基板の全面に
わたって簡便に且つ確実に評価できるようにすることを
目的とする。

【００１７】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、ｐｎ接合を有する半導体基板の主面上に
ドライエッチングにより露出した絶縁膜と半導体基板と
の間に逆バイアスとなるように電圧を印加して、ｐｎ接
合におけるリーク電流量を測定することにより、絶縁膜
の損傷を評価する構成とする。

【００１８】一般に、ＭＯＳトランジスタにおけるソー
スやドレインである活性領域上のゲート酸化膜に生じる
パンチスルーの深さは、数十〜数百ｎｍである。

【００１９】そこで、本願発明者らは、種々の検討を重
ねた結果、半導体基板の上部に接合面の位置がパンチス
ルーの深さよりも浅いｐｎ接合を形成し、ｐｎ接合間の
リーク電流を測定すると、パンチスルーが生じていない
場合と比較して、リーク電流の値が１桁以上も大きくな
るという知見を得ている。さらに、ｐｎ接合面がパンチ
スルーよりも深い場合であっても、該ｐｎ接合面に歪み
やリーク電流が生じるという知見をも得ている。

【００２０】本発明は、この知見により得たｐｎ接合の
リーク電流特性を絶縁膜の損傷の評価に適用する。

【００２１】具体的に、本発明に係る絶縁膜の評価方法
は、上部に第１導電型の第１半導体領域を有する半導体
基板の上に絶縁膜を形成する第１の工程と、絶縁膜の上
に電極パターンを選択的に形成する第２の工程と、電極
パターンをマスクとして第２導電型の不純物を半導体基
板に導入して、第１半導体領域の上部に第２導電型の第
２半導体領域を形成することにより、第１半導体領域と
第２半導体領域との界面にｐｎ接合を形成する第３の工
程と、絶縁膜の上に電極パターンと電気的に絶縁された
測定用電極を形成する第４の工程と、測定用電極と半導
体基板との間に絶縁膜を介して測定電圧を印加し、ｐｎ
接合をリークするリーク電流を測定することにより、絶
縁膜又は半導体基板の損傷を評価する第５の工程とを備
えている。

【００２２】本発明の絶縁膜の評価方法によると、絶縁
膜の上に電極パターンと電気的に絶縁された測定用電極
を形成しておき、形成した測定用電極と半導体基板との
間に絶縁膜を介して測定電圧を印加し、ｐｎ接合をリー
クするリーク電流を測定するため、半導体基板上の絶縁
膜の状態を、顕微鏡等を用いた光学的な方法を用いるこ
となく、電気的に観察することができる。その結果、ド
ライエッチ工程により被る絶縁膜の損傷を、半導体基板
の全面にわたって簡便に且つ確実に評価できるようにな
る。

【００２３】本発明の絶縁膜の評価方法は、第５の工程
において、リーク電流の値が所定値よりも大きい場合に
は絶縁膜を不良品と判定し、所定値よりも小さいか等し
い場合には絶縁膜を良品と判定することが好ましい。

【００２４】また、本発明の絶縁膜の評価方法は、第５
の工程において、第１の測定電圧で生じる第１のリーク
電流の値と、第１の測定電圧よりも高い第２の測定電圧
で生じる第２のリーク電流の値とを比較し、第２のリー
ク電流の値が第１のリーク電流の値よりも大きい場合に
は絶縁膜を不良品と判定し、第２のリーク電流の値が第
１のリーク電流の値よりも小さいか等しい場合には絶縁
膜を良品と判定することが好ましい。

【００２５】また、本発明の絶縁膜の評価方法は、第５
の工程において、リーク電流の変化率が測定電圧を高く
するに従って大きくなる場合には絶縁膜を不良品と判定
し、リーク電流の変化率が測定電圧を高くしてもほとん
ど変化しない場合には絶縁膜を良品と判定することが好
ましい。

【００２６】本発明の絶縁膜の評価方法において、電極
パターンが平面櫛形状を有していることが好ましい。

【００２７】このようにすると、絶縁膜における電極パ
ターンの櫛状の歯、すなわち突き出し部に囲まれた領域
にドライエッチングのエッチャントが集中して、絶縁膜
に対する損傷が増大するため、リーク電流の測定感度を
高めることができる。

【００２８】本発明の絶縁膜の評価方法において、第２
の工程は、絶縁膜の上に電極パターンと間隔をおいてダ
ミー電極パターンを形成する工程を含むことが好まし
い。

【００２９】本発明の絶縁膜の評価方法において、第１
の工程は、半導体基板と構成が等しい第１の半導体基板
及び第２の半導体基板とを用意する工程を含み、第４の
工程は、測定用電極を形成するよりも前に、第１の半導
体基板における電極パターンの側面上に第１の側壁絶縁
膜を形成する工程と、第２の半導体基板における電極パ
ターンの側面上に第１の側壁絶縁膜と厚さが異なる第２
の側壁絶縁膜を形成する工程とを含み、第５の工程にお
いて、第１の側壁絶縁膜が形成された第１の半導体基板
と、第２の側壁絶縁膜が形成された第２の半導体基板と
をそれぞれ評価することが好ましい。

【００３０】このようにすると、互いに厚さが異なる側
壁絶縁膜によって、絶縁膜に発生する損傷位置を特定す
ることが可能となる。

【００３１】本発明の絶縁膜の評価方法において、絶縁
膜がゲート絶縁膜であり、電極パターンがゲート電極で
あることが好ましい。

【００３２】このようにすると、ゲート電極の形成後に
活性領域上に残されたゲート絶縁膜に生じた損傷の有無
を評価することができるため、ゲート電極のパターニン
グ工程におけるドライエッチのエッチング条件、及びゲ
ート電極パターンの設計時における設計パターンの最適
化を図ることができる。

【００３３】本発明に係る絶縁膜の評価装置は、ｐｎ接
合を有する半導体基板の上面に形成された第１の絶縁膜
と、第１の絶縁膜の上に選択的に形成された電極パター
ンと、第１の絶縁膜の上で且つ電極パターンとの間に第
２の絶縁膜を介在させて形成された測定用電極とを備え
ている。

【００３４】本発明の絶縁膜の評価装置によると、ｐｎ
接合を有する半導体基板の上面に形成された第１の絶縁
膜と、第１の絶縁膜の上に選択的に形成された電極パタ
ーンと、第１の絶縁膜の上で且つ電極パターンとの間に
第２の絶縁膜を介在させて形成された測定用電極とを備
えているため、本発明の絶縁膜の評価方法を確実に実現
することができる。

【００３５】本発明の絶縁膜の評価装置において、電極
パターンが平面櫛形状を有していることが好ましい。

【００３６】本発明の絶縁膜の評価装置は、第１の絶縁
膜の上に、電極パターンと間隔をおいて形成されたダミ
ー電極パターンをさらに備えていることが好ましい。

【００３７】本発明の絶縁膜の評価装置において、第１
の絶縁膜がゲート絶縁膜であり、電極パターンがゲート
電極であることが好ましい。

【００３８】本発明に係る絶縁膜の評価装置の製造方法
は、上部に第１導電型の第１半導体領域を有する半導体
基板の上面に第１の絶縁膜を形成する第１の工程と、第
１の絶縁膜の上に電極パターンを選択的に形成する第２
の工程と、電極パターンをマスクとして第２導電型の不
純物を半導体基板に導入して、第１半導体領域の上部に
第２導電型の第２半導体領域を形成することにより、第
１半導体領域と第２半導体領域との界面にｐｎ接合を形
成する第３の工程と、第１の絶縁膜の上に、測定用電極
を電極パターンとの間に第２の絶縁膜を介在させて形成
する第４の工程とを備えている。

【００３９】本発明の絶縁膜の評価装置の製造方法によ
ると、上部に第１導電型の第１半導体領域を有する半導
体基板の上面に第１の絶縁膜を形成し、その上に電極パ
ターンを選択的に形成する。続いて、電極パターンをマ
スクとして第２導電型の不純物を半導体基板に導入し
て、第１半導体領域の上部に第２導電型の第２半導体領
域を形成することにより、第１半導体領域と第２半導体
領域との界面にｐｎ接合を形成する。さらに、第１の絶
縁膜の上で且つ電極パターンとの間に第２の絶縁膜を介
在させて測定用電極を形成するため、本発明の絶縁膜の
評価装置を確実に得ることができる。

【００４０】本発明の絶縁膜の評価装置の製造方法は、
第２の工程において、電極パターンを平面櫛形状にパタ
ーニングすることが好ましい。

【００４１】本発明の絶縁膜の評価装置の製造方法にお
いて、第２の工程が、絶縁膜の上に、電極パターンと間
隔をおいてダミー電極パターンを形成する工程を含むこ
とが好ましい。

【００４２】本発明の絶縁膜の評価装置の製造方法にお
いて、第１の絶縁膜がゲート絶縁膜であり、電極パター
ンがゲート電極であることが好ましい。

【００４３】

【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。

【００４４】図１（ａ）及び図１（ｂ）は本発明の第１
の実施形態に係るゲート絶縁膜の評価装置であって、
（ａ）は平面構成を示し、（ｂ）は（ａ）のＩｂ−Ｉｂ
線における断面構成を示している。ここでは、便宜上、
半導体ウエハに形成された複数のトランジスタのうちの
１つの活性領域上のゲート絶縁膜の損傷の有無を評価す
る評価装置を示している。

【００４５】図１（ａ）及び図１（ｂ）に示すように、
例えばシリコン（Ｓｉ）からなる半導体基板（ウエハ）
１１には、その上部に形成された酸化シリコン（ＳｉＯ
₂ ）からなる素子分離領域１２と、該素子分離領域１２
により囲まれてなるｐ⁺ 型層１３とを有している。

【００４６】半導体基板１１の主面上には、例えば熱酸
化法によるゲート絶縁膜１４が形成され、ゲート絶縁膜
１４上におけるｐ⁺ 型層１３のほぼ中央部分には、リン
（Ｐ）又はヒ素（Ａｓ）等のｎ型の不純物がドープされ
たポリシリコンからなるゲート電極１５が形成されてい
る。

【００４７】ｐ⁺ 型層１３におけるゲート電極１５の側
方の領域には、ｐ⁺ 型層１３よりも浅い接合面を持ちソ
ース又はドレインとなるｎ⁺ 型層（活性層）１６が形成
されており、これにより、ｐ⁺ 型層１３とｎ⁺ 型層１６
との界面にｐｎ接合が形成される。

【００４８】ゲート電極１５は、その側面及び上面が酸
化シリコン又は窒化シリコン（Ｓｉ ₃Ｎ₄）等からなる絶
縁膜１７により覆われており、ゲート絶縁膜１４の上に
は、ゲート電極１５及び絶縁膜１７を覆うように、ｎ型
の不純物がドープされたポリシリコンからなる測定用電
極２０が形成されている。

【００４９】このように、本実施形態に係るゲート絶縁
膜の評価装置は、ゲート電極１５を覆う絶縁膜１７によ
り、ゲート電極１５と測定用電極２０とが電気的に絶縁
されている。また、半導体基板１１には、ゲート電極１
５のパターニング工程におけるドライエッチングによ
り、ゲート絶縁膜１４及びその下のｎ⁺ 型層１６に達す
るパンチスルー２１が生じている状態を示している。

【００５０】なお、ｐ⁺ 型層１３はイオン注入法により
形成してもよく、ｐ導電型を示す半導体基板１１を用い
てもよい。

【００５１】また、第１の実施形態においては、測定用
電極２０をゲート電極１５の両側方に設けたが、いずれ
か一方でもよい。

【００５２】−評価方法− 以下、前記のように構成された評価装置を用いたゲート
絶縁膜の評価方法を説明する。

【００５３】図１（ｂ）に示すように測定用電極２０と
半導体基板１１との間に、ｐ⁺ 型層１３とｎ⁺ 型層１６
とからなるｐｎ接合に対して逆バイアスとなるように測
定電圧を印加して、ｐｎ接合間のリーク電流を測定す
る。第１の実施形態においては、測定用電極２０は、ｎ
⁺ 型層１６と接続されているため、測定用電極２０に正
の電圧を印加し、半導体基板１１には負の電圧を印加す
ればよい。

【００５４】図２（ａ）及び図２（ｂ）は、第１の実施
形態に係るゲート絶縁膜の評価装置を用いて測定したｐ
ｎ接合間におけるリーク電流と印加電圧との関係（Ｉ−
Ｖ特性）であって、（ａ）はゲート絶縁膜にパンチスル
ーが生じていない場合を表わし、（ｂ）はゲート絶縁膜
にパンチスルーが生じている場合を表わしている。ここ
で、横軸は印加電圧を表わし、縦軸はリーク電流を表わ
している。

【００５５】図２（ａ）に示すように、ゲート絶縁膜１
４にパンチスルー２１が生じていない場合には、印加電
圧（測定電圧）が所定値を越えると印加電圧に比例し
て、リーク電流が増加する。

【００５６】これに対し、ゲート絶縁膜１４にパンチス
ルー２１が生じている場合には、前述したように、パン
チスルー２１は、ゲート絶縁膜１４だけでなく、半導体
基板１１の上部に対しても数十ｎｍ程度の深さにまで断
面凹状に形成され、その結果、その底部はｐｎ接合面よ
りもさらに下方に位置している。このため、図２（ｂ）
に示すように、パンチスルー２１が生じていると、それ
が生じていない場合と比べて、ｐｎ接合からのリーク電
流は低い印加電圧で発生するようになる。さらに、印加
電圧を印加し始める初期状態においては、パンチスルー
２１が生じていると、それが生じていない場合と比べ
て、リーク電流が１桁から２桁程度大きくなることを確
認している。

【００５７】図３（ａ）及び図３（ｂ）は平面櫛形状を
有するゲート電極と活性領域上のゲート絶縁膜との走査
型電子顕微鏡（ＳＥＭ）写真であって、（ａ）はパンチ
スルーがゲート絶縁膜に生じている状態を示し、（ｂ）
はパンチスルーがゲート絶縁膜に生じていない状態を示
している。

【００５８】また、図３（ｃ）は、図３（ａ）に示すパ
ンチスルーが生じている状態と、図３（ｂ）に示すパン
チスルーが生じていない状態とのそれぞれのｐｎ接合間
のＩ−Ｖ特性を表わしている。

【００５９】このように、半導体装置の一部としてパタ
ーニングされたゲート電極１５とは電気的に絶縁された
測定用電極２０をゲート絶縁膜１４の上に設けることに
より、ゲート電極１５に電圧を印加することなく、ｎ⁺
型層１６と半導体基板１１との間に形成されたｐｎ接合
間のリーク電流、すなわちゲート絶縁膜１４の損傷に起
因するｐｎ接合間のリーク電流を測定することができ
る。これにより、ゲート電極１５をパターニングする際
のドライエッチング工程におけるゲート絶縁膜１４のパ
ンチスルーの有無を電気的に評価することができるよう
になる。その結果、ゲート電極１５の形成後に行なうゲ
ート絶縁膜１４に対する損傷の検査工程を電気的に行な
えるようになるので、目視検査による不安定さ及び不確
実さ、さらには生産性の低さをも解消することができ
る。

【００６０】なお、ゲート電極１５には、不純物がドー
プされた多結晶シリコンを用いたが、これに代えて、不
純物がドープされた非晶質シリコンでもよく、さらに
は、タングステン（Ｗ）又はモリブデン（Ｍｏ）等の金
属や、タングステン、モリブデン又はコバルト（Ｃｏ）
等の金属シリサイドを用いてもよい。

【００６１】また、同様に、測定用電極２０には、不純
物がドープされた多結晶シリコンを用いたが、これに限
られず、アルミニウム（Ａｌ）、アルミニウムを含む合
金又はタングステン等の金属を用いてもよい。

【００６２】以下、ゲート絶縁膜の具体的な評価方法、
すなわち良品と不良品との判定方法について図面を参照
しながら説明する。

【００６３】図４（ａ）〜図４（ｃ）は本発明の第１の
実施形態に係るゲート絶縁膜の評価方法を用いたゲート
絶縁膜の品質の判定方法であって、（ａ）はリーク電流
に基準値を設ける第１の判定方法を示し、（ｂ）は異な
る印加電圧（測定電圧）によるリーク電流の差分値を用
いる第２の判定方法を示し、（ｃ）はリーク電流の増分
の印加電圧の増分に対する比の値（変化率）を用いる第
３の判定方法を示している。

【００６４】−第１の判定方法− まず、第１の判定方法は、図４（ａ）に示すように、リ
ーク電流の値が、例えば、５．０×１０^-4Ａ／ｃｍ² 以
上の場合には不良品と判定し、５．０×１０^-4Ａ／ｃｍ
² よりも小さい場合には良品と判定する。

【００６５】従って、第１の方法の判定式は下記の式
（１）で表わすことができる。

【００６６】Ｉ_leak − α ≧ ０ … （１） 但し、Ｉ_leakは、評価対象である試料のリーク電流の値
であり、αは基準値である。

【００６７】−第２の判定方法− 次に、第２の判定方法は、図４（ｂ）に示すように、例
えば、第１の印加電圧Ｖ₁ （＝１．５Ｖ）における第１
の試料のリーク電流及び第２の試料のリーク電流の差分
である第１の差分値ΔＩ₁ を算出し、同様に、第２の印
加電圧Ｖ₂ （＝２Ｖ）における第１の試料のリーク電流
及び第２の試料のリーク電流の差分である第２の差分値
ΔＩ₂ を算出する。ここで、第２の差分値ΔＩ₂ が第１
の差分値ΔＩ₁ よりも大きいか等しくなる試料をパンチ
スルーが生じているとして、該試料を不良品と判定す
る。また、第２の印加電圧Ｖ₂ は第１の印加電圧Ｖ₁ よ
りも大きい。

【００６８】すなわち、判定式は、下記の式（２）で表
わすことができる。

【００６９】ΔＩ₂ − ΔＩ₁ ≧０ …（２） 判定式（２）による判定結果が真である場合に、第１の
試料を不良品と判定し、逆に、判定結果が偽である場合
に、第１の試料を良品と判定する。

【００７０】−第３の判定方法− 次に、第３の判定方法は、図４（ｃ）に示すように、例
えば、第１の印加電圧Ｖ₁ （＝１Ｖ）と第２の印加電圧
Ｖ₂ （＝１．５Ｖ）との間の第１の電圧区間ΔＶ₁ にお
けるリーク電流の変化量ΔＩ₁ を算出し、同様に、第２
の印加電圧Ｖ₂（＝１．５Ｖ）と第３の印加電圧Ｖ₃
（＝２Ｖ）との間の第２の電圧区間ΔＶ₂におけるリー
ク電流の変化量ΔＩ₂ を算出する。但し、第１の印加電
圧Ｖ₁ 、第２の印加電圧Ｖ₂ 及び第３の印加電圧Ｖ₃ は
この順に大きいとする。

【００７１】そこで、判定式は、下記の式（３）で表わ
すことができる。

【００７２】 ΔＩ₂ ／ΔＶ₂ − ΔＩ₁ ／ΔＶ₁ ＞ ０ …（３） 従って、判定式（３）による判定結果が真である場合
に、試料を不良品と判定し、逆に、判定結果が偽である
場合に、試料を良品と判定する。

【００７３】なお、本発明はゲート絶縁膜１４の損傷の
有無を判定することにより、ゲート絶縁膜１４の良品及
び不良品の判定を行なえるのみならず、ＩＣＰエッチャ
等によるドライエッチングのエッチング条件の設定や、
設定されたエッチング条件の経時的変化の評価に利用す
ることができる。

【００７４】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。

【００７５】図５（ａ）〜図５（ｅ）は本発明の第２の
実施形態に係るゲート絶縁膜の評価装置の製造方法の工
程順の断面構成を示している。

【００７６】まず、図５（ａ）に示すように、シリコン
からなる半導体基板１１にの上部に、例えばシャロウト
レンチ構造を有する素子分離領域１２を選択的に形成す
る。その後、半導体基板１１に対して、ホウ素（Ｂ）等
のｐ型の不純物イオンをイオン注入することにより、ｐ
型ウエルとなるｐ⁺ 型層１３を形成する。

【００７７】次に、図５（ｂ）に示すように、熱酸化法
等により、半導体基板１１の主面上の全面に、例えば膜
厚が約２ｎｍのゲート絶縁膜１４を成膜する。続いて、
ＣＶＤ法により、ｎ型の不純物がドープされた多結晶シ
リコンからなるゲート電極形成膜、及び酸化シリコンか
らなるマスク形成膜を順次堆積する。その後、リソグラ
フィ法及びドライエッチング法により、マスク形成膜か
らゲート電極パターンを有するマスク膜１８を形成す
る。続いて、マスク膜１８をマスクとして、ゲート電極
形成膜に対して誘導結合型プラズマ法によるドライエッ
チングを行なって、ゲート電極形成膜から例えばゲート
長が約０．１μｍのゲート電極１５を形成する。ここで
は、ゲート電極１５上のマスク膜１８は除去せずに残し
ておく。このとき、図１３に示したメカニズムにより、
ゲート絶縁膜１４におけるゲート電極１５の側部の近傍
領域にパンチスルー２１が生じる場合がある。

【００７８】次に、図５（ｃ）に示すように、ＣＶＤ法
により、半導体基板１１上にゲート電極１５を含む全面
にわたって、例えば窒化シリコンからなる絶縁膜を堆積
し、続いて、エッチバック法により、堆積した絶縁膜か
らゲート電極１５及びマスク膜１８の側面を覆うサイド
ウォール１９を形成する。

【００７９】次に、図５（ｄ）に示すように、マスク膜
１８及びサイドウォール１９をマスクとし、半導体基板
１１に対して、例えば、加速エネルギーが約３ｋｅＶ、
ドーズ量が約１．５×１０¹⁵ｃｍ^-2の注入条件で、ヒ素
（Ａｓ）イオンをイオン注入することにより、ｐ⁺ 型層
１３よりも浅い接合面を持ち、ソース又はドレインとな
るｎ⁺ 型層１６を形成する。

【００８０】次に、図５（ｅ）に示すように、ＣＶＤ法
により、半導体基板１１の上に、マスク膜１８及びサイ
ドウォール１９を含めゲート電極１５を覆うように、ｎ
型の不純物がドープされた多結晶シリコンからなる導電
膜を堆積する。その後、堆積した導電膜をゲート電極１
５を含むようにエッチングして、導電膜から測定用電極
２０を形成する。

【００８１】このように、第２の実施形態によると、ゲ
ート電極１５をパターニングするドライエッチング工程
の後に、ゲート電極１５上に除去せずに残したマスク膜
１８と、ゲート電極１５の側面上に設けたサイドウォー
ル１９とによって、ゲート電極１５と測定用電極２０と
が電気的に絶縁分離される。

【００８２】なお、パンチスルー２１には、サイドウォ
ール１９を形成する際に窒化シリコンが埋め込まれる場
合もあるが、たとえ埋め込まれたとしても、その後のエ
ッチバックによって埋め込まれた窒化シリコンが除去さ
れて、再び穴状となる。さらに、その後の測定用電極２
０を形成する工程において、パンチスルー２１には測定
用電極２０を構成する導電性の多結晶シリコンが埋め込
まれる。

【００８３】ここで、ｐ⁺ 型層１３はイオン注入により
形成したが、ｐ型の半導体基板１１を用いても、ゲート
絶縁膜１４の損傷の有無を電気的に評価することができ
るという効果を得ることができる。

【００８４】（第３の実施形態）以下、本発明の第３の
実施形態について図面を参照しながら説明する。

【００８５】図６（ａ）及び図６（ｂ）は本発明の第３
の実施形態に係るゲート絶縁膜の評価装置であって、
（ａ）は平面構成を示し、（ｂ）はゲート電極近傍のＳ
ＥＭ写真である。

【００８６】第３の実施形態は、第１又は第２の実施形
態に係るゲート絶縁膜の評価装置と比べて、ゲート絶縁
膜の損傷の有無の検出感度が向上する構成を有してい
る。なお、ここでも、便宜上、半導体ウエハに形成され
た複数のトランジスタのうちの１つの活性領域上のゲー
ト絶縁膜の損傷の有無を評価する評価装置を示してい
る。なお、図６（ａ）において、図１（ａ）に示す構成
部材と同一の構成部材には同一の符号を付すことにより
説明を省略する。

【００８７】図６（ａ）に示すように、第３の実施形態
に係るゲート電極２５は、その両側部からゲート長方向
に突き出すように形成された櫛型状の突き出し部２５ａ
を有している。なお、図示はしていないが、ゲート電極
２５の上面及び側面は、測定用電極２０との間を電気的
に絶縁する絶縁膜により覆われている。

【００８８】また、第１の実施形態と同様の方法によ
り、半導体基板１１には、素子分離領域１２に囲まれた
ｐ⁺ 型１３及びｎ⁺ 型層１６によるｐｎ接合が形成され
ている。

【００８９】また、図６（ａ）には、三方をゲート電極
２５及びその突き出し部２５ａにより囲まれた領域を、
ゲート絶縁膜にパンチスルーが最も発生しやすいパンチ
スルー発生領域２１Ａとして示している。

【００９０】図６（ｂ）はパンチスルー発生領域２１Ａ
を拡大したＳＥＭ写真であって、実際のパンチスルー２
１が写し出されている。

【００９１】このように、三方がゲート電極２５により
囲まれていると、ゲート電極２５のパターニング時に、
プラズマから異方性をもって入射するイオンを主成分と
するエッチャントは十分に入射するものの、等方的に入
射するデポ性ラジカルは、ゲート電極２５のシャドウイ
ング効果によって供給が不十分となる。その結果、パン
チスルー発生領域２１Ａにおいては、エッチャントのフ
ラックスがデポ性ラジカルのフラックスよりも大きい状
態となりやすい。すなわち、エッチャントのフラックス
が、ゲート電極２５及びその突き出し部２５ａの各側面
で反射してゲート絶縁膜に集中して供給されることにな
る。このため、三方をゲート電極２５により囲まれる場
合の方が、側面が１つの場合よりも供給量が多くなり、
その結果、ゲート絶縁膜１４のエッチングが局所的に集
中して進行しやすくなる。

【００９２】このように、第３の実施形態によると、ゲ
ート電極２５の平面形状を櫛形状とすることにより、ゲ
ート電極２５のドライエッチング時にゲート絶縁膜に生
じるパンチスルーの発生頻度を高めることができる。

【００９３】さらに、ゲート絶縁膜のパンチスルーの発
生数が増えることにより、ｐｎ接合でのリーク電流を実
質的大きくすることができるため、リーク電流の測定が
容易となる。

【００９４】（第４の実施形態）以下、本発明の第４の
実施形態について図面を参照しながら説明する。

【００９５】第４の実施形態は、ゲート電極のパターン
率とゲート絶縁膜に発生するパンチスルーとの相関を評
価する方法について説明する。ゲート電極のパターン率
とは、ゲート電極パターンの半導体チップ上に占める面
積を該半導体チップの面積で除した値をいう。

【００９６】図７は本発明の第４の実施形態に係るゲー
ト絶縁膜の評価装置の平面構成を示している。図７にお
いて、図６（ａ）に示す構成部材と同一の構成部材には
同一の符号を付すことにより説明を省略する。

【００９７】図７に示すように、第４の実施形態に係る
ゲート絶縁膜の評価装置は、ゲート絶縁膜１４の上に、
ゲート電極２５の両側に沿って、該ゲート電極２５の突
き出し部２５ａと間隔をおくようにダミー電極２６が形
成されている。該ダミー電極２６はゲート電極２５と同
一の材料からなり、ゲート電極２５のドライエッチング
に同時にパターニングされて形成されている。

【００９８】従って、ダミー電極２６の平面形状を変え
ることにより、ゲート電極のパターン率を任意に変更す
ることができる。このため、ゲート電極２５のドライエ
ッチング工程におけるパターン率と、ゲート絶縁膜１４
に発生するパンチスルーとの相関を評価することができ
る。なお、ここでは、ダミー電極２６をゲート電極２５
の両側に設けたがいずれか一方に設けてもよい。

【００９９】図８は第４の実施形態に係るゲート絶縁膜
の評価装置により得た、ゲート電極のパターン率とゲー
ト絶縁膜に発生するパンチスルーによる不良率との関係
を示している。

【０１００】ゲート電極のパターン率によってパンチス
ルーによる不良の発生頻度が変化する理由は以下のよう
に考えられる。

【０１０１】前述したように、多結晶シリコンからなる
ゲート電極のドライエッチングには、そのエッチングガ
スとして、臭化水素（ＨＢｒ）、塩素（Ｃｌ₂ ）及び酸
素（Ｏ₂ ）等が用いられる。このとき、デポ性ラジカル
となるのは、これらエッチャントとシリコン（Ｓｉ）と
の反応生成物であるＳｉＢｒ_xＯ_y（但し、ｘ，ｙは整
数）である。

【０１０２】ところで、ゲート電極のパターン率が大き
くなると、多結晶シリコンに対するエッチング量が少な
くなり、従って、反応生成物であるＳｉＢｒ_xＯ_yの生成
量も少なくなる。その結果、エッチャントのフラックス
はデポ性ラジカルのフラックスよりも大きい状態となる
ため、ゲート絶縁膜に発生するパンチスルーは増加す
る。

【０１０３】逆に、ゲート電極のパターン率が小さくな
り過ぎると、多結晶シリコンに対するエッチング量が増
大して多量の反応生成物が発生する。その結果、デポ性
ラジカルを生成する酸素ラジカル（Ｏ^* ）のプラズマ中
からの供給が不足し、エッチャントのフラックスがデポ
性ラジカルのフラックスよりも大きくなるため、やはり
不良率が大きくなる。

【０１０４】以上のことから、ゲート絶縁膜のパンチス
ルーによる不良率を小さくすることが可能となるゲート
電極のパターン率には最適な範囲があることが分かる。

【０１０５】本実験結果によると、ゲート電極のパター
ン率が２０％〜４０％の間ではゲート絶縁膜のパンチス
ルーによる不良が０％となり、ゲート電極のパターン率
が５０％以上では、ゲート絶縁膜に発生するパンチスル
ーが増加し、例えばパターン率が９０％の場合は不良率
が約８０％となる。

【０１０６】すなわち、ゲートパターンの設計時に、ゲ
ート電極のパターン率を約２０％〜４０％とすれば、ゲ
ート絶縁膜のパンチスルーによる不良を抑制することが
可能となることが分かる。

【０１０７】このように、第４の実施形態に係るゲート
絶縁膜の評価装置によると、ゲート電極のパターン率と
ゲート絶縁膜のパンチスルーとの相関を求めることがで
きるため、この相関を設計ルールにフィードバックする
ことができるので、設計時にゲート電極のパターン率を
決定することによって、ゲート絶縁膜のパンチスルーに
よる不良の発生を防止することが可能となる。

【０１０８】（第５の実施形態）以下、本発明の第５の
実施形態について図面を参照しながら説明する。

【０１０９】第５の実施形態は、ゲート絶縁膜にパンチ
スルーが生じる位置を評価する方法について説明する。
具体的には、サイドウォールの厚さが互いに異なる第１
の評価装置及び第２の評価装置を作製し、両装置のリー
ク電流の値の相違によりパンチスルーが生じた位置を評
価する。

【０１１０】ここで、第２の評価装置は第１の評価装置
と比べてサイドウォールの基板面方向の膜厚を大きくな
るように設定している。

【０１１１】−第１の評価装置の製造方法− 図９（ａ）〜図９（ｅ）は本発明の第５の実施形態に係
るゲート絶縁膜の第１の評価装置の製造方法の工程順の
断面構成を示している。

【０１１２】まず、シリコンからなる半導体基板１１の
上部に、第２の実施形態と同様にして、素子分離領域
（図示せず）を選択的に形成する。その後、図９（ａ）
に示すように、半導体基板１１に対して、ｐ型の不純物
イオンをイオン注入することにより、ｐ型ウエルとなる
ｐ⁺ 型層１３を形成する。

【０１１３】次に、図９（ｂ）に示すように、熱酸化法
等により、半導体基板１１の主面上の全面に、例えば膜
厚が約２ｎｍのゲート絶縁膜１４を成膜する。続いて、
ＣＶＤ法により、ｎ型の不純物がドープされた多結晶シ
リコンからなるゲート電極形成膜、及び酸化シリコンか
らなるマスク形成膜を順次堆積する。その後、マスク形
成膜からゲート電極パターンを有するマスク膜１８を形
成し、続いて、マスク膜１８をマスクとして、ゲート電
極形成膜に対して誘導結合型プラズマ法によるドライエ
ッチングを行なって、ゲート電極形成膜から例えばゲー
ト長が約０．１μｍのゲート電極１５を形成する。ここ
でも、ゲート電極１５上のマスク膜１８を除去せずに残
しておく。このとき、前述したように、デポ性ラジカル
の半導体基板１１上への供給量が十分でなく且つゲート
絶縁膜１４の膜厚が１０ｎｍ程度よりも小さいため、ゲ
ート絶縁膜１４におけるゲート電極１５の側面から例え
ば距離ｄの位置にパンチスルー２１が生じるとする。

【０１１４】次に、図９（ｃ）に示すように、ＣＶＤ法
により、半導体基板１１上にゲート電極１５を含む全面
にわたって、例えば窒化シリコンからなる絶縁膜を堆積
し、続いて、エッチバック法により、堆積した絶縁膜か
らゲート電極１５及びマスク膜１８の側面を覆うサイド
ウォール１９Ａを形成する。ここでは、サイドウォール
１９Ａの基板面方向の厚さｘ₁ は、パンチスルー２１の
ゲート電極１５の側面からの距離ｄよりも小さい。

【０１１５】次に、図９（ｄ）に示すように、マスク膜
１８及びサイドウォール１９Ａをマスクとし、半導体基
板１１に対して、ｎ型の不純物イオンをイオン注入する
ことにより、ｐ⁺ 型層１３よりも浅い接合面を持ち且つ
ソース又はドレインとなるｎ ⁺ 型層１６を形成する。

【０１１６】次に、図９（ｅ）に示すように、半導体基
板１１の上に、ＣＶＤ法により、マスク膜１８及びサイ
ドウォール１９Ａを含めゲート電極１５を覆うように、
ｎ型の不純物がドープされた多結晶シリコンからなる導
電膜を堆積する。その後、堆積した導電膜をゲート電極
１５を含むようにエッチングして、導電膜から測定用電
極２０を形成する。

【０１１７】−第２の評価装置の製造方法− 図１０（ａ）〜図１０（ｅ）は本発明の第５の実施形態
に係るゲート絶縁膜の第２の評価装置の製造方法の工程
順の断面構成を示している。

【０１１８】まず、シリコンからなる半導体基板１１の
上部に、第１の評価装置と同様に、素子分離領域（図示
せず）を形成する。その後、図１０（ａ）に示すよう
に、半導体基板１１に対して、ｐ型の不純物イオンをイ
オン注入することにより、ｐ型ウエルとなるｐ⁺ 型層１
３を形成する。

【０１１９】次に、図１０（ｂ）に示すように、熱酸化
法等により、半導体基板１１の主面上の全面に、第１の
評価装置と同等の膜厚を持つゲート絶縁膜１４を成膜す
る。続いて、ＣＶＤ法により、ｎ型の不純物がドープさ
れた多結晶シリコンからなるゲート電極形成膜、及び酸
化シリコンからなるマスク形成膜を順次堆積する。その
後、マスク形成膜からゲート電極パターンを有するマス
ク膜１８を形成し、続いて、マスク膜１８をマスクとし
て、ゲート電極形成膜に対して誘導結合型プラズマ法に
よるドライエッチングを行なって、ゲート電極形成膜か
ら、第１の評価装置と同等のゲート長を持つゲート電極
１５を形成する。この場合も、デポ性ラジカルの半導体
基板１１上への供給量が十分でなく且つゲート絶縁膜１
４の膜厚が１０ｎｍ程度よりも小さいため、ゲート絶縁
膜１４におけるゲート電極１５の側面から例えば距離ｄ
の位置にパンチスルー２１が生じるとする。

【０１２０】次に、図１０（ｃ）に示すように、ＣＶＤ
法により、半導体基板１１上にゲート電極１５を含む全
面にわたって、例えば窒化シリコンからなる絶縁膜を堆
積し、続いて、エッチバック法により、堆積した絶縁膜
からゲート電極１５及びマスク膜１８の側面を覆うサイ
ドウォール１９Ｂを形成する。第２の評価装置に係るサ
イドウォール１９Ｂの基板面方向の厚さｘ₂ は、第１の
評価装置に係るサイドウォール１９Ａの基板面方向の厚
さｘ₁ よりも大きくなるようにパターンニングする。こ
こでは、サイドウォール１９Ｂの基板面方向の厚さｘ₂
は、パンチスルー２１のゲート電極１５の側面からの距
離ｄよりも大きくなっている。

【０１２１】次に、図１０（ｄ）に示すように、マスク
膜１８及びサイドウォール１９Ｂをマスクとし、半導体
基板１１に対して、ｎ型の不純物イオンをイオン注入す
ることにより、ｐ⁺ 型層１３よりも浅い接合面を持ち且
つソース又はドレインとなるｎ⁺ 型層１６を形成する。

【０１２２】次に、図１０（ｅ）に示すように、半導体
基板１１の上に、ＣＶＤ法により、マスク膜１８及びサ
イドウォール１９Ａを含めゲート電極１５を覆うよう
に、ｎ型の不純物がドープされた多結晶シリコンからな
る導電膜を堆積する。その後、堆積した導電膜をゲート
電極１５を含むようにエッチングして、導電膜から測定
用電極２０を形成する。

【０１２３】−パンチスルー位置の評価方法− 以下、同一条件のドライエッチング工程によりパターニ
ングされ且つ互いに異なる膜厚を持つサイドウォール１
９Ａ、１９Ｂが形成されたゲート電極１５を有する第１
の評価装置と第２の評価装置とを用いて、パンチスルー
２１の発生位置を特定する方法を説明する。

【０１２４】まず、第１の評価装置に対して、第１の実
施形態と同様に、測定用電極２０と半導体基板１１との
間にｐｎ接合に対して逆バイアスとなるように測定電圧
を印加して、ｐｎ接合のリーク電流を測定すると、ｐｎ
接合間に相対的に大きいリーク電流が観察される。

【０１２５】これに対し、第２の評価装置の場合には、
測定用電極２０と半導体基板１１との間にｐｎ接合に対
して逆バイアスとなるように測定電圧を印加しても、リ
ーク電流はほとんど観察されない。

【０１２６】このｐｎ接合の測定結果から、パンチスル
ー２１のゲート電極１５の側面からの距離ｄは、目視に
よることなく、サイドウォール１９Ａの厚さｘ₁ よりも
大きく且つサイドウォール１９Ｂの厚さｘ₂ よりも小さ
いことを確認することができる。なお、具体的なパンチ
スルー２１の有無の判定方法は、例えば第１の実施形態
で説明した第１〜第３の判定方法のうちの１つを用いれ
ば良い。

【０１２７】このように第５の実施形態によると、ゲー
ト電極１５の側面上に設けるサイドウォール１９の厚さ
（サイドウォール長）を変えた複数の評価装置を用いて
ｐｎ接合のリーク電流を測定することにより、ゲート絶
縁膜１４のパンチスルー２１のゲート電極１５の側面か
らの距離ｄを電気的に評価することが可能となる。

【０１２８】前述したように、ゲート絶縁膜１４に発生
するパンチスルー２１の位置は、エッチャントのゲート
電極１５の側面反射に依存するため、パンチスルー２１
の発生位置を評価できることにより、ゲート電極１５に
対するドライエッチング工程におけるエッチャントの入
射角度を決定する圧力等のエッチング条件、及びゲート
電極１５の高さ寸法を最適化することができる。

【０１２９】なお、第１〜第５の各実施形態において
は、いずれもゲート電極１５、２５の導電型をｎ型とし
たが、これに限られず、ｐ型としても同様の効果を得ら
れることはいうまでもない。

【０１３０】また、第１〜第５の各実施形態において
は、絶縁膜の評価対象をゲート絶縁膜としたが、これに
は限られず、ゲート絶縁膜以外にも、絶縁膜上に形成さ
れた半導体、絶縁体又は導電体からなる部材に対して、
該部材をプラズマを用いたドライエッチによりパターニ
ングする際に、絶縁膜の下方にｐｎ接合があって、該絶
縁膜をエッチング停止層とするような場合に有効であ
る。

【０１３１】また、ゲート電極１５、２５のパターニン
グに用いるドライエッチング法は、誘導結合型プラズマ
エッチングに限られず、プラズマを用いるエッチング法
であれば良い。

【０１３２】

【発明の効果】本発明に係る絶縁膜の評価方法、その評
価装置及びその評価装置の製造方法によると、半導体基
板上の絶縁膜の状態を、目視に頼ることなく電気的に観
察することができるため、ドライエッチ工程により被る
絶縁膜の損傷を半導体基板の全面にわたって簡便に且つ
確実に評価できるようになる。

【図面の簡単な説明】

【図１】（ａ）及び（ｂ）は本発明の第１の実施形態に
係るゲート絶縁膜の評価装置を示し、（ａ）は平面図で
あり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図で
ある。

【図２】（ａ）及び（ｂ）は本発明の第１の実施形態に
係るゲート絶縁膜の評価装置を用いて測定したｐｎ接合
間におけるリーク電流と印加電圧との関係（Ｉ−Ｖ特
性）を表わすグラフであって、（ａ）はゲート絶縁膜に
パンチスルーが生じていない場合を表わし、（ｂ）はゲ
ート絶縁膜にパンチスルーが生じている場合を表わして
いる。

【図３】（ａ）及び（ｂ）は平面櫛形状を有するゲート
電極と活性層上のゲート絶縁膜との走査型電子顕微鏡
（ＳＥＭ）写真であって、（ａ）はパンチスルーがゲー
ト絶縁膜に生じている状態を示し、（ｂ）はパンチスル
ーがゲート絶縁膜に生じていない状態を示している。
（ｃ）は（ａ）に示すパンチスルーが生じている状態
と、（ｂ）に示すパンチスルーが生じていない状態との
それぞれのｐｎ接合間のＩ−Ｖ特性を表わすグラフであ
る。

【図４】（ａ）〜（ｃ）は本発明の第１の実施形態に係
るゲート絶縁膜の評価方法を用いたゲート絶縁膜の品質
の判定方法を示し、（ａ）はリーク電流に基準値を設け
る第１の判定方法を示すグラフであり、（ｂ）は異なる
印加電圧によるリーク電流の差分値を用いる第２の判定
方法を示すグラフであり、（ｃ）はリーク電流の増分の
印加電圧の増分に対する比の値を用いる第３の判定方法
を示すグラフである。

【図５】（ａ）〜（ｅ）は本発明の第２の実施形態に係
るゲート絶縁膜の評価装置の製造方法を示す工程順の構
成断面図である。

【図６】（ａ）及び（ｂ）は本発明の第３の実施形態に
係るゲート絶縁膜の評価装置を示し、（ａ）は平面図で
あり、（ｂ）はゲート電極近傍のＳＥＭ写真である。

【図７】本発明の第４の実施形態に係るゲート絶縁膜の
評価装置を示す平面図である。

【図８】本発明の第４の実施形態に係るゲート絶縁膜の
評価装置により得た、ゲート電極のパターン率とゲート
絶縁膜に発生するパンチスルーによる不良率との関係を
示すグラフである。

【図９】（ａ）〜（ｅ）は本発明の第５の実施形態に係
るゲート絶縁膜の第１の評価装置の製造方法を示す工程
順の構成断面図である。

【図１０】（ａ）〜（ｅ）は本発明の第５の実施形態に
係るゲート絶縁膜の第２の評価装置の製造方法を示す工
程順の構成断面図である。

【図１１】従来の多結晶シリコンからなるゲート電極の
形成方法を示す工程順の構成断面図である。

【図１２】従来の多結晶シリコンからなるゲート電極の
形成時に発生するパンチスルーを模式的に表わした構成
断面図である。

【図１３】従来の多結晶シリコンからなるゲート電極に
発生するパンチスルーの発生原因を説明する模式的な構
成断面図である。

【符号の説明】

１１ 半導体基板（ウエハ） １２ 素子分離領域 １３ ｐ⁺ 型層 １４ ゲート絶縁膜 １５ ゲート電極 １６ ｎ⁺ 型層 １７ 絶縁膜 １８ マスク膜 １９ サイドウォール（側壁絶縁膜） １９Ａ サイドウォール（側壁絶縁膜） １９Ｂ サイドウォール（側壁絶縁膜） ２０ 測定用電極 ２１ パンチ スルー ２５ ゲート電極 ２５ａ 突き出し部 ２６ ダミー電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中岡 弘明 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 山下 武志 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 4M106 AA01 AA07 AB02 BA14 CA04 DJ27

Claims (16)

【特許請求の範囲】
1. 【請求項１】 上部に第１導電型の第１半導体領域を有
   する半導体基板の上に絶縁膜を形成する第１の工程と、 前記絶縁膜の上に電極パターンを選択的に形成する第２
   の工程と、 前記電極パターンをマスクとして第２導電型の不純物を
   前記半導体基板に導入して、前記第１半導体領域の上部
   に第２導電型の第２半導体領域を形成することにより、
   前記第１半導体領域と前記第２半導体領域との界面にｐ
   ｎ接合を形成する第３の工程と、 前記絶縁膜の上に前記電極パターンと電気的に絶縁され
   た測定用電極を形成する第４の工程と、 前記測定用電極と前記半導体基板との間に前記絶縁膜を
   介して測定電圧を印加し、前記ｐｎ接合をリークするリ
   ーク電流を測定することにより、前記絶縁膜又は前記半
   導体基板の損傷を評価する第５の工程とを備えているこ
   とを特徴とする絶縁膜の評価方法。
2. 【請求項２】 前記第５の工程において、前記リーク電
   流の値が所定値よりも大きい場合には前記絶縁膜を不良
   品と判定し、前記所定値よりも小さいか等しい場合には
   前記絶縁膜を良品と判定することを特徴とする請求項１
   に記載の絶縁膜の評価方法。
3. 【請求項３】 前記第５の工程において、第１の測定電
   圧で生じる第１のリーク電流の値と、前記第１の測定電
   圧よりも高い第２の測定電圧で生じる第２のリーク電流
   の値とを比較し、前記第２のリーク電流の値が前記第１
   のリーク電流の値よりも大きい場合には前記絶縁膜を不
   良品と判定し、前記第２のリーク電流の値が前記第１の
   リーク電流の値よりも小さいか等しい場合には前記絶縁
   膜を良品と判定することを特徴とする請求項１に記載の
   絶縁膜の評価方法。
4. 【請求項４】 前記第５の工程において、前記リーク電
   流の変化率が前記測定電圧を高くするに従って大きくな
   る場合には前記絶縁膜を不良品と判定し、前記リーク電
   流の変化率が前記測定電圧を高くしてもほとんど変化し
   ない場合には前記絶縁膜を良品と判定することを特徴と
   する請求項１に記載の絶縁膜の評価方法。
5. 【請求項５】 前記電極パターンは、平面櫛形状を有し
   ていることを特徴とする請求項１〜４のうちのいずれか
   １項に記載の絶縁膜の評価方法。
6. 【請求項６】 前記第２の工程は、前記絶縁膜の上に、
   前記電極パターンと間隔をおいてダミー電極パターンを
   形成する工程を含むことを特徴とする請求項１〜５のう
   ちのいずれか１項に記載の絶縁膜膜の評価方法。
7. 【請求項７】 前記第１の工程は、前記半導体基板と構
   成が等しい第１の半導体基板及び第２の半導体基板とを
   用意する工程を含み、 前記第４の工程は、前記測定用電極を形成するよりも前
   に、前記第１の半導体基板における電極パターンの側面
   上に第１の側壁絶縁膜を形成する工程と、 前記第２の半導体基板における電極パターンの側面上に
   前記第１の側壁絶縁膜と厚さが異なる第２の側壁絶縁膜
   を形成する工程とを含み、 前記第５の工程において、前記第１の側壁絶縁膜が形成
   された第１の半導体基板と、前記第２の側壁絶縁膜が形
   成された第２の半導体基板とをそれぞれ評価することを
   特徴とする請求項１〜５のうちのいずれか１項に記載の
   絶縁膜の形成方法。
8. 【請求項８】 前記絶縁膜はゲート絶縁膜であり、前記
   電極パターンはゲート電極であることを特徴とする請求
   項１〜７のうちのいずれか１項に記載の絶縁膜の評価方
   法。
9. 【請求項９】 ｐｎ接合を有する半導体基板の上面に形
   成された第１の絶縁膜と、 前記第１の絶縁膜の上に選択的に形成された電極パター
   ンと、 前記第１の絶縁膜の上で且つ前記電極パターンとの間に
   第２の絶縁膜を介在させて形成された測定用電極とを備
   えていることを特徴とする絶縁膜の評価装置。
10. 【請求項１０】 前記電極パターンは、平面櫛形状を有
    していることを特徴とする請求項９に記載の絶縁膜の評
    価装置。
11. 【請求項１１】 前記第１の絶縁膜の上に、前記電極パ
    ターンと間隔をおいて形成されたダミー電極パターンを
    さらに備えていることを特徴とする請求項９又は１０に
    記載の絶縁膜膜の評価装置。
12. 【請求項１２】 前記第１の絶縁膜はゲート絶縁膜であ
    り、前記電極パターンはゲート電極であることを特徴と
    する請求項９〜１１のうちのいずれか１項に記載の絶縁
    膜の評価装置。
13. 【請求項１３】 上部に第１導電型の第１半導体領域を
    有する半導体基板の上面に第１の絶縁膜を形成する第１
    の工程と、 前記第１の絶縁膜の上に電極パターンを選択的に形成す
    る第２の工程と、 前記電極パターンをマスクとして第２導電型の不純物を
    前記半導体基板に導入して、前記第１半導体領域の上部
    に第２導電型の第２半導体領域を形成することにより、
    前記第１半導体領域と前記第２半導体領域との界面にｐ
    ｎ接合を形成する第３の工程と、 前記第１の絶縁膜の上に、測定用電極を前記電極パター
    ンとの間に第２の絶縁膜を介在させて形成する第４の工
    程とを備えていることを特徴とする絶縁膜の評価装置の
    製造方法。
14. 【請求項１４】 前記第２の工程において、前記電極パ
    ターンは平面櫛形状にパターニングすることを特徴とす
    る請求項１３に記載の絶縁膜の評価装置の製造方法。
15. 【請求項１５】 前記第２の工程は、前記絶縁膜の上
    に、前記電極パターンと間隔をおいてダミー電極パター
    ンを形成する工程を含むことを特徴とする請求項１３又
    は１４に記載の絶縁膜膜の評価装置の製造方法。
16. 【請求項１６】 前記第１の絶縁膜はゲート絶縁膜であ
    り、前記電極パターンはゲート電極であることを特徴と
    する請求項１３〜１５のうちのいずれか１項に記載の絶
    縁膜の評価装置の製造方法。