JP2003124387A - 半導体装置及び該半導体装置に使用されるプリント基板 - Google Patents
半導体装置及び該半導体装置に使用されるプリント基板Info
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Abstract
(57)【要約】
【課題】 パッケージ化された半導体装置において、樹
脂封止時に圧力が加わっても、プリント基板１および半
導体素子５に撓み現象が生じないようにして、クラック
の発生を防止すること。 【解決手段】 少なくとも、表裏両面に配線パターンが
設けられると共にソルダーレジストが施されるプリント
基板と、該プリント基板に搭載される半導体素子と、モ
ールド樹脂でパッケージ化された半導体装置であって、
前記半導体素子が搭載される部位に対応する前記プリン
ト基板の裏面側に、前記配線パターンとは電気的に接続
されていないダミーパターンを設けた構成としたもので
ある。このように構成することにより、例えば、トラン
スファーモールドタイプの樹脂封止を実行してパッケー
ジ化する際に、半導体素子に対して圧力が加えられて
も、半導体素子およびプリント基板が撓まないので、半
導体素子にクラックが入ったり破損したりする不都合が
解消され、半導体装置として品質が安定し且つ信頼性を
高めることができる。
脂封止時に圧力が加わっても、プリント基板１および半
導体素子５に撓み現象が生じないようにして、クラック
の発生を防止すること。 【解決手段】 少なくとも、表裏両面に配線パターンが
設けられると共にソルダーレジストが施されるプリント
基板と、該プリント基板に搭載される半導体素子と、モ
ールド樹脂でパッケージ化された半導体装置であって、
前記半導体素子が搭載される部位に対応する前記プリン
ト基板の裏面側に、前記配線パターンとは電気的に接続
されていないダミーパターンを設けた構成としたもので
ある。このように構成することにより、例えば、トラン
スファーモールドタイプの樹脂封止を実行してパッケー
ジ化する際に、半導体素子に対して圧力が加えられて
も、半導体素子およびプリント基板が撓まないので、半
導体素子にクラックが入ったり破損したりする不都合が
解消され、半導体装置として品質が安定し且つ信頼性を
高めることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、プリント
基板に半導体素子が搭載された半導体装置および半導体
素子が搭載されるプリント基板に関するものである。
基板に半導体素子が搭載された半導体装置および半導体
素子が搭載されるプリント基板に関するものである。
【０００２】
【従来の技術】従来より、この種の半導体装置として
は、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）等に代
表される基板タイプエリアアレイパッケージが知られて
いる。この基板タイプエリアアレイパッケージの構成と
しては、例えば、特開２０００−５８５８１号公報お
よび特開平１１−３５４６７６号公報に開示された具
体的な技術が公知になっている。これら公知の半導体装
置においては、半導体チップが搭載される側において、
プリント基板におけるソルダーレジストの厚みの差を緩
和するためにダミー配線パターンを形成したものであ
る。
は、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）等に代
表される基板タイプエリアアレイパッケージが知られて
いる。この基板タイプエリアアレイパッケージの構成と
しては、例えば、特開２０００−５８５８１号公報お
よび特開平１１−３５４６７６号公報に開示された具
体的な技術が公知になっている。これら公知の半導体装
置においては、半導体チップが搭載される側において、
プリント基板におけるソルダーレジストの厚みの差を緩
和するためにダミー配線パターンを形成したものであ
る。
【０００３】これら公知の半導体装置について、その構
成を略示的に示した図６〜図９に基づいて説明すると、
図６はプリント基板１の裏面側を示すものであって、周
縁部寄りに実装端子２が形成されると共に、裏面配線パ
ターン３が形成され、中央部にはこれら実装端子２およ
び裏面配線パターン３のない空間領域４が残されてい
る。
成を略示的に示した図６〜図９に基づいて説明すると、
図６はプリント基板１の裏面側を示すものであって、周
縁部寄りに実装端子２が形成されると共に、裏面配線パ
ターン３が形成され、中央部にはこれら実装端子２およ
び裏面配線パターン３のない空間領域４が残されてい
る。
【０００４】また、図７に示したように、プリント基板
１の表面側、即ち半導体素子５が搭載される側の面に
は、周縁部寄りに配線パターン６が形成されている。そ
して、配線パターン６が設けられた領域と、そうでない
領域、即ち、その配線パターン６の内側領域とでは、厚
みの差が生じてしまうことが解っているため、その内側
領域にダミー配線パターン７が設けられた構成を有する
ものである。
１の表面側、即ち半導体素子５が搭載される側の面に
は、周縁部寄りに配線パターン６が形成されている。そ
して、配線パターン６が設けられた領域と、そうでない
領域、即ち、その配線パターン６の内側領域とでは、厚
みの差が生じてしまうことが解っているため、その内側
領域にダミー配線パターン７が設けられた構成を有する
ものである。
【０００５】そして、上記の従来例においては、接着
シートにより半導体素子５を固着させ、上記の従来例
においては、ペーストにより半導体素子５を固定し、プ
リント基板１に対して半導体素子５を略水平に取り付
け、ワイヤーボンディング工程を経てからモールド樹脂
によりパッケージ化されるものである。
シートにより半導体素子５を固着させ、上記の従来例
においては、ペーストにより半導体素子５を固定し、プ
リント基板１に対して半導体素子５を略水平に取り付
け、ワイヤーボンディング工程を経てからモールド樹脂
によりパッケージ化されるものである。
【０００６】パッケージ化された半導体装置は、半導体
素子５の端子数にもよるが、通常パッケージのセンター
に搭載される半導体素子５のプリント基板１における裏
面の領域においても、図６で示したように、デザイン
上、実装端子２および裏面配線パターン３が配置されな
い空間領域４が残されている。
素子５の端子数にもよるが、通常パッケージのセンター
に搭載される半導体素子５のプリント基板１における裏
面の領域においても、図６で示したように、デザイン
上、実装端子２および裏面配線パターン３が配置されな
い空間領域４が残されている。
【０００７】
【発明が解決しようとする課題】ところで、この種基板
タイプエリアアレイパッケージに使用されているプリン
ト基板１においては、裏面配線パターン３および表面側
の配線パターン６を保護するため、図７に示したよう
に、ソルダーレジスト８、９が施されており、これらソ
ルダーレジス８、９は、プリント基板１の全域に亘って
均一厚さであることが望まれるが、特に、裏面側におい
て配線パターンのない実装端子２の内側、即ち、空間領
域４においては、ソルダーレジスト９の厚みに段差ａが
生じている。
タイプエリアアレイパッケージに使用されているプリン
ト基板１においては、裏面配線パターン３および表面側
の配線パターン６を保護するため、図７に示したよう
に、ソルダーレジスト８、９が施されており、これらソ
ルダーレジス８、９は、プリント基板１の全域に亘って
均一厚さであることが望まれるが、特に、裏面側におい
て配線パターンのない実装端子２の内側、即ち、空間領
域４においては、ソルダーレジスト９の厚みに段差ａが
生じている。
【０００８】そして、この種半導体装置においては小型
・薄型化、高機能化が要望されるため、プリント基板１
および半導体素子５が更に薄型化されており、上記のよ
うなソルダーレジスト９に厚みの段差ａが生じている状
態で、図８に示したように、トランスファーモールドタ
イプ等の樹脂封止を実行してパッケージ化した場合、そ
の樹脂封止時の圧力Ｐによって半導体素子５およびプリ
ント基板１が仮想線で示したように、撓み現象が生ず
る。
・薄型化、高機能化が要望されるため、プリント基板１
および半導体素子５が更に薄型化されており、上記のよ
うなソルダーレジスト９に厚みの段差ａが生じている状
態で、図８に示したように、トランスファーモールドタ
イプ等の樹脂封止を実行してパッケージ化した場合、そ
の樹脂封止時の圧力Ｐによって半導体素子５およびプリ
ント基板１が仮想線で示したように、撓み現象が生ず
る。
【０００９】この撓み現象によって、図９に示したよう
に、半導体素子５にクラック１０が入ったりして、実質
的に半導体素子５が破損してしまうことがある。
に、半導体素子５にクラック１０が入ったりして、実質
的に半導体素子５が破損してしまうことがある。
【００１０】従って、従来技術においては、樹脂封止時
に圧力が加わっても、プリント基板１および半導体素子
５に撓み現象が生じないようにして、クラックの発生を
防止することに解決課題を有する。
に圧力が加わっても、プリント基板１および半導体素子
５に撓み現象が生じないようにして、クラックの発生を
防止することに解決課題を有する。
【００１１】
【課題を解決するための手段】前記従来例の課題を解決
する具体的手段として本発明に係る第１の発明は、少な
くとも、表裏両面に配線パターンが設けられると共にソ
ルダーレジストが施されるプリント基板と、該プリント
基板に搭載される半導体素子と、モールド樹脂でパッケ
ージ化された半導体装置であって、前記半導体素子が搭
載される部位に対応する前記プリント基板の裏面側に、
前記配線パターンとは電気的に接続されていないダミー
パターンを設けたことを特徴とする半導体装置を提供す
るものである。
する具体的手段として本発明に係る第１の発明は、少な
くとも、表裏両面に配線パターンが設けられると共にソ
ルダーレジストが施されるプリント基板と、該プリント
基板に搭載される半導体素子と、モールド樹脂でパッケ
ージ化された半導体装置であって、前記半導体素子が搭
載される部位に対応する前記プリント基板の裏面側に、
前記配線パターンとは電気的に接続されていないダミー
パターンを設けたことを特徴とする半導体装置を提供す
るものである。
【００１２】この第１の発明において、前記半導体素子
が搭載される部位に対応する前記プリント基板の表面側
にも、配線パターンとは電気的に接続されていないダミ
ー配線パターンを設けたこと；および前記ダミーパター
ンおよび前記ダミー配線パターンは、前記配線パターン
と同材料で作成され、且つ該配線パターンと略同一厚さ
であることを付加的な要件として含むものである。
が搭載される部位に対応する前記プリント基板の表面側
にも、配線パターンとは電気的に接続されていないダミ
ー配線パターンを設けたこと；および前記ダミーパター
ンおよび前記ダミー配線パターンは、前記配線パターン
と同材料で作成され、且つ該配線パターンと略同一厚さ
であることを付加的な要件として含むものである。
【００１３】また、第２の発明として、少なくとも、表
裏両面に配線パターンが設けられると共にとソルダーレ
ジストが施され、表面側の配線パターンに半導体素子が
搭載されるプリント基板であって、前記半導体素子が搭
載される部位に対応する前記プリント基板の裏面側に、
前記配線パターンとは電気的に接続されていないダミー
パターンを設けたことを特徴とするプリント基板を提供
するものである。
裏両面に配線パターンが設けられると共にとソルダーレ
ジストが施され、表面側の配線パターンに半導体素子が
搭載されるプリント基板であって、前記半導体素子が搭
載される部位に対応する前記プリント基板の裏面側に、
前記配線パターンとは電気的に接続されていないダミー
パターンを設けたことを特徴とするプリント基板を提供
するものである。
【００１４】この第２の発明において、前記半導体素子
が搭載される部位に対応する前記プリント基板の裏面側
にも、配線パターンとは電気的に接続されていないダミ
ー配線パターンを設けたこと；および前記ダミーパター
ンおよび前記ダミー配線パターンは、前記配線パターン
と同材料で作成され、且つ該配線パターンと略同一厚さ
であることを付加的な要件として含むものである。
が搭載される部位に対応する前記プリント基板の裏面側
にも、配線パターンとは電気的に接続されていないダミ
ー配線パターンを設けたこと；および前記ダミーパター
ンおよび前記ダミー配線パターンは、前記配線パターン
と同材料で作成され、且つ該配線パターンと略同一厚さ
であることを付加的な要件として含むものである。
【００１５】本発明に係るパッケージ化された半導体装
置は、半導体素子が搭載される部位の裏面側に、ダミー
パターンを形成することによって、ソルダーレジスト施
工後における半導体素子が搭載される表面と裏面とがほ
ぼ平行状態の平坦部となり、基板タイプエリアアレイパ
ッケージ方式のトランスファーモールドタイプ等の樹脂
封止を実行してパッケージ化した場合に、プリント基板
及び半導体素子にたわみが生じないので、半導体素子に
クラック及び破損の発生がなくなり、品質の安定した半
導体装置を提供できるのである。
置は、半導体素子が搭載される部位の裏面側に、ダミー
パターンを形成することによって、ソルダーレジスト施
工後における半導体素子が搭載される表面と裏面とがほ
ぼ平行状態の平坦部となり、基板タイプエリアアレイパ
ッケージ方式のトランスファーモールドタイプ等の樹脂
封止を実行してパッケージ化した場合に、プリント基板
及び半導体素子にたわみが生じないので、半導体素子に
クラック及び破損の発生がなくなり、品質の安定した半
導体装置を提供できるのである。
【００１６】
【発明の実施の形態】次に、本発明を幾つかの具体的な
実施の形態に基づいて詳しく説明する。まず、第１の実
施の形態に係るプリント基板を図１に示してある。この
図示された状態は、基板タイプエリアアレイパッケージ
用のプリント基板１１の裏面側を示すものであって、周
縁部寄りに実装端子１２と裏面配線パターン１３とが形
成され、中央部には配線パターンのない空間領域１４が
残されるものであるが、この空間領域１４の部分には、
実装端子１２および裏面配線パターン１３とは電気的に
接続されない状態で、格子状の裏面ダミーパターン２０
を形成したものであり、この裏面ダミーパターン２０
は、裏面配線パターン１３と略同一高さ（厚さ）に形成
されている。
実施の形態に基づいて詳しく説明する。まず、第１の実
施の形態に係るプリント基板を図１に示してある。この
図示された状態は、基板タイプエリアアレイパッケージ
用のプリント基板１１の裏面側を示すものであって、周
縁部寄りに実装端子１２と裏面配線パターン１３とが形
成され、中央部には配線パターンのない空間領域１４が
残されるものであるが、この空間領域１４の部分には、
実装端子１２および裏面配線パターン１３とは電気的に
接続されない状態で、格子状の裏面ダミーパターン２０
を形成したものであり、この裏面ダミーパターン２０
は、裏面配線パターン１３と略同一高さ（厚さ）に形成
されている。
【００１７】図２は、第２の実施の形態に係るプリント
基板１１ａの裏面側を示したものである。このプリント
基板１１ａにおいても、前記第１の実施の形態に係るプ
リント基板と同様に、周縁部寄りに実装端子１２ａと裏
面配線パターン１３ａとが形成され、中央部には配線パ
ターンのない空間領域１４ａが残され、その空間領域１
４ａの部分には、実装端子１２ａおよび裏面配線パター
ン１３ａとは電気的に接続されない状態で、正６角形の
複数のブロックからなる裏面ダミーパターン２０ａを形
成したものであり、この裏面ダミーパターン２０ａは、
裏面配線パターン１３ａと略同一高さ（厚さ）に形成さ
れている。
基板１１ａの裏面側を示したものである。このプリント
基板１１ａにおいても、前記第１の実施の形態に係るプ
リント基板と同様に、周縁部寄りに実装端子１２ａと裏
面配線パターン１３ａとが形成され、中央部には配線パ
ターンのない空間領域１４ａが残され、その空間領域１
４ａの部分には、実装端子１２ａおよび裏面配線パター
ン１３ａとは電気的に接続されない状態で、正６角形の
複数のブロックからなる裏面ダミーパターン２０ａを形
成したものであり、この裏面ダミーパターン２０ａは、
裏面配線パターン１３ａと略同一高さ（厚さ）に形成さ
れている。
【００１８】更に、図３は、第３の実施の形態に係るプ
リント基板１１ｂの裏面側を示したものである。このプ
リント基板１１ｂにおいても、前記第１の実施の形態に
係るプリント基板と同様に、周縁部寄りに実装端子１２
ｂと裏面配線パターン１３ｂとが形成され、中央部には
配線パターンのない空間領域１４ｂが残され、その空間
領域１４ｂの部分には、実装端子１２ｂおよび裏面配線
パターン１３ｂとは電気的に接続されない状態で、同心
円状の複数のリングまたは渦巻き状の裏面ダミーパター
ン２０ｂを形成したものであり、この裏面ダミーパター
ン２０ｂは、裏面配線パターン１３ｂと略同一高さ（厚
さ）に形成されている。
リント基板１１ｂの裏面側を示したものである。このプ
リント基板１１ｂにおいても、前記第１の実施の形態に
係るプリント基板と同様に、周縁部寄りに実装端子１２
ｂと裏面配線パターン１３ｂとが形成され、中央部には
配線パターンのない空間領域１４ｂが残され、その空間
領域１４ｂの部分には、実装端子１２ｂおよび裏面配線
パターン１３ｂとは電気的に接続されない状態で、同心
円状の複数のリングまたは渦巻き状の裏面ダミーパター
ン２０ｂを形成したものであり、この裏面ダミーパター
ン２０ｂは、裏面配線パターン１３ｂと略同一高さ（厚
さ）に形成されている。
【００１９】そして、これらいずれの実施の形態に係る
プリント基板においても、前記従来例と同様に、表面側
には配線パターンとダミー配線パターンとが形成されて
いるのであり、以降の説明においては、これらを代表し
て第１の実施の形態に係るプリント基板１１について説
明し、第２および第３の実施の形態に係るプリント基板
については、説明が重複するので省略する。
プリント基板においても、前記従来例と同様に、表面側
には配線パターンとダミー配線パターンとが形成されて
いるのであり、以降の説明においては、これらを代表し
て第１の実施の形態に係るプリント基板１１について説
明し、第２および第３の実施の形態に係るプリント基板
については、説明が重複するので省略する。
【００２０】まず、図４は、半導体素子１５を搭載する
状況を略示的に示したプリント基板１１の断面図を示し
たものである。このプリント基板１１においては、表面
側の周縁部寄りに配線パターン１６が形成されると共
に、該配線パターン１６の内側にダミー配線パターン１
７が形成されている。そして、裏面配線パターン１３お
よび表面側の配線パターン１６を保護するため、ソルダ
ーレジスト１８、１９が施されており、これらソルダー
レジス１８、１９は、表面側においては、ダミー配線パ
ターン１７の存在により、裏面側においては、裏面ダミ
ーパターン２０の存在によってプリント基板１１の全域
に亘って略均一厚さに形成されている。
状況を略示的に示したプリント基板１１の断面図を示し
たものである。このプリント基板１１においては、表面
側の周縁部寄りに配線パターン１６が形成されると共
に、該配線パターン１６の内側にダミー配線パターン１
７が形成されている。そして、裏面配線パターン１３お
よび表面側の配線パターン１６を保護するため、ソルダ
ーレジスト１８、１９が施されており、これらソルダー
レジス１８、１９は、表面側においては、ダミー配線パ
ターン１７の存在により、裏面側においては、裏面ダミ
ーパターン２０の存在によってプリント基板１１の全域
に亘って略均一厚さに形成されている。
【００２１】この場合に、プリント基板１１における表
面側の配線パターン１６とダミー配線パターン１７、お
よび裏面側の裏面配線パターン１３とダミーパターン２
０とは、同時にエッチング工程によって形成されるもの
であるため、これらはいずれも同一の材料で同一厚さに
形成されるのであり、ソルダーレジスト１８、１９を施
しても全体として略同一厚さになるのである。
面側の配線パターン１６とダミー配線パターン１７、お
よび裏面側の裏面配線パターン１３とダミーパターン２
０とは、同時にエッチング工程によって形成されるもの
であるため、これらはいずれも同一の材料で同一厚さに
形成されるのであり、ソルダーレジスト１８、１９を施
しても全体として略同一厚さになるのである。
【００２２】このようにソルダーレジスト１８、１９施
したプリント基板１１に、例えばペースト等により半導
体素子１５を固定し、ワイヤーボンディング工程を経て
からトランスファーモールドタイプの樹脂封止を実行し
てパッケージ化する際に、図５に示したように、半導体
素子１５に対して樹脂封止時の圧力Ｐが加えられること
になるが、特に、半導体素子１５が搭載される面の裏面
側に裏面ダミーパターン２０とソルダーレジスト１９と
が存在して平坦になっているため、圧力Ｐが加えられて
も半導体素子１５およびプリント基板１１が撓むことが
無く、半導体素子１５にクラックが入ったり破損したり
することが解消され、品質の安定した半導体装置を製造
できるのである。
したプリント基板１１に、例えばペースト等により半導
体素子１５を固定し、ワイヤーボンディング工程を経て
からトランスファーモールドタイプの樹脂封止を実行し
てパッケージ化する際に、図５に示したように、半導体
素子１５に対して樹脂封止時の圧力Ｐが加えられること
になるが、特に、半導体素子１５が搭載される面の裏面
側に裏面ダミーパターン２０とソルダーレジスト１９と
が存在して平坦になっているため、圧力Ｐが加えられて
も半導体素子１５およびプリント基板１１が撓むことが
無く、半導体素子１５にクラックが入ったり破損したり
することが解消され、品質の安定した半導体装置を製造
できるのである。
【００２３】以上の説明から理解できるように裏面側の
ダミーパターン２０（２０ａ、２０ｂ）は、半導体素子
１５が搭載される裏面側の空間領域１４（１４ａ、１４
ｂ）に均一、且つ、均等なバランスを以て形成すれば足
りるものであり、例示した形状に限定されるものではな
く、これら以外の任意の形状を連続的または断続的に形
成して用いることができるのである。
ダミーパターン２０（２０ａ、２０ｂ）は、半導体素子
１５が搭載される裏面側の空間領域１４（１４ａ、１４
ｂ）に均一、且つ、均等なバランスを以て形成すれば足
りるものであり、例示した形状に限定されるものではな
く、これら以外の任意の形状を連続的または断続的に形
成して用いることができるのである。
【００２４】また、ダミーパターン２０（２０ａ、２０
ｂ）の形状は、上記以外に空間領域１４（１４ａ、１４
ｂ）の広い範囲に亘るパターン、いわゆるベタパターン
を配置することも可能であるが、ソルダーレジスト１９
との密着性を考慮するとあまり好ましくないため、ある
程度の大きさに分断した複数の均等な裏面ダミーパター
ンを配置することが望ましい。
ｂ）の形状は、上記以外に空間領域１４（１４ａ、１４
ｂ）の広い範囲に亘るパターン、いわゆるベタパターン
を配置することも可能であるが、ソルダーレジスト１９
との密着性を考慮するとあまり好ましくないため、ある
程度の大きさに分断した複数の均等な裏面ダミーパター
ンを配置することが望ましい。
【００２５】
【発明の効果】以上説明したように、本発明の第１の発
明に係る半導体装置は、少なくとも、表裏両面に配線パ
ターンが設けられると共にソルダーレジストが施される
プリント基板と、該プリント基板に搭載される半導体素
子と、モールド樹脂でパッケージ化された半導体装置で
あって、前記半導体素子が搭載される部位に対応する前
記プリント基板の裏面側に、前記配線パターンとは電気
的に接続されていないダミーパターンを設けた構成とす
ることにより、例えば、トランスファーモールドタイプ
の樹脂封止を実行してパッケージ化する際に、半導体素
子に対して圧力が加えられても、半導体素子およびプリ
ント基板が撓まないので、半導体素子にクラックが入っ
たり破損したりする不都合が解消され、半導体装置とし
て品質が安定し且つ信頼性を高めることができるという
優れた効果を奏する。
明に係る半導体装置は、少なくとも、表裏両面に配線パ
ターンが設けられると共にソルダーレジストが施される
プリント基板と、該プリント基板に搭載される半導体素
子と、モールド樹脂でパッケージ化された半導体装置で
あって、前記半導体素子が搭載される部位に対応する前
記プリント基板の裏面側に、前記配線パターンとは電気
的に接続されていないダミーパターンを設けた構成とす
ることにより、例えば、トランスファーモールドタイプ
の樹脂封止を実行してパッケージ化する際に、半導体素
子に対して圧力が加えられても、半導体素子およびプリ
ント基板が撓まないので、半導体素子にクラックが入っ
たり破損したりする不都合が解消され、半導体装置とし
て品質が安定し且つ信頼性を高めることができるという
優れた効果を奏する。
【００２６】また、本発明の第２の発明に係るプリント
基板は、少なくとも、表裏両面に配線パターンが設けら
れると共にとソルダーレジストが施され、表面側の配線
パターンに半導体素子が搭載されるプリント基板であっ
て、前記半導体素子が搭載される部位に対応する前記プ
リント基板の裏面側に、前記配線パターンとは電気的に
接続されていないダミーパターンを設けた構成としたこ
とにより、前記と同様に、基板タイプエリアアレイパッ
ケージ方式のプリント基板として使用し、トランスファ
ーモールドタイプ等の樹脂封止によりパッケージ化する
際に、加圧力が付与されても撓んだりせず、半導体素子
にクラック乃至破損が発生じなくなり、品質の良く信頼
性の高い半導体装置を安定して製造することができると
いう優れた効果を奏する。
基板は、少なくとも、表裏両面に配線パターンが設けら
れると共にとソルダーレジストが施され、表面側の配線
パターンに半導体素子が搭載されるプリント基板であっ
て、前記半導体素子が搭載される部位に対応する前記プ
リント基板の裏面側に、前記配線パターンとは電気的に
接続されていないダミーパターンを設けた構成としたこ
とにより、前記と同様に、基板タイプエリアアレイパッ
ケージ方式のプリント基板として使用し、トランスファ
ーモールドタイプ等の樹脂封止によりパッケージ化する
際に、加圧力が付与されても撓んだりせず、半導体素子
にクラック乃至破損が発生じなくなり、品質の良く信頼
性の高い半導体装置を安定して製造することができると
いう優れた効果を奏する。
【図１】本発明の第１の実施の形態に係るプリント基板
を示した裏面図である。
を示した裏面図である。
【図２】本発明の第２の実施の形態に係るプリント基板
を示した裏面図である。
を示した裏面図である。
【図３】本発明の第２の実施の形態に係るプリント基板
を示した裏面図である。
を示した裏面図である。
【図４】本発明の第１の実施の形態に係るプリント基板
を使用し、半導体素子が搭載される領域を略示的に示し
た断面図である。
を使用し、半導体素子が搭載される領域を略示的に示し
た断面図である。
【図５】同プリント基板に半導体素子を搭載し、トラン
スファーモールドタイプの樹脂封止時に加圧力が付与さ
れた状況を説明するための略示的断面図である。
スファーモールドタイプの樹脂封止時に加圧力が付与さ
れた状況を説明するための略示的断面図である。
【図６】従来例に係るプリント基板を示した裏面図であ
る。
る。
【図７】同従来例におけるプリント基板に半導体素子が
搭載される領域の裏面側に段差部が生じていることを説
明するための略示的断面図である。
搭載される領域の裏面側に段差部が生じていることを説
明するための略示的断面図である。
【図８】同従来例のプリント基板に半導体素子を搭載
し、トランスファーモールドタイプの樹脂封止時に付与
された加圧力により、撓みが生ずる状況を説明するため
の略示的断面図である。
し、トランスファーモールドタイプの樹脂封止時に付与
された加圧力により、撓みが生ずる状況を説明するため
の略示的断面図である。
【図９】同従来例のプリント基板に半導体素子を搭載
し、脂封止時の圧力によって撓みが生じ、半導体素子に
クラックが発生したことを説明するための略示的断面図
である。
し、脂封止時の圧力によって撓みが生じ、半導体素子に
クラックが発生したことを説明するための略示的断面図
である。
１１、１１ａ、１１ｂ プリント基板、 １２、１２
ａ、１２ｂ 実装端子、１３、１３ａ、１３ｂ 裏面配
線パターン、１４、１４ａ、１４ｂ 空間領域、 １５
半導体素子、１６ 表面側の配線パターン、 １７
ダミー配線パターン、１８、１９ ソルダーレジスト、
２０、２０ａ、２０ｂ ダミーパターン、 ａ 段差、
Ｐ トランスファーモールドタイプの樹脂封止時に付与
された加圧力。
ａ、１２ｂ 実装端子、１３、１３ａ、１３ｂ 裏面配
線パターン、１４、１４ａ、１４ｂ 空間領域、 １５
半導体素子、１６ 表面側の配線パターン、 １７
ダミー配線パターン、１８、１９ ソルダーレジスト、
２０、２０ａ、２０ｂ ダミーパターン、 ａ 段差、
Ｐ トランスファーモールドタイプの樹脂封止時に付与
された加圧力。
Claims (6)
- 【請求項１】 少なくとも、表裏両面に配線パターンが
設けられると共にソルダーレジストが施されるプリント
基板と、該プリント基板に搭載される半導体素子と、モ
ールド樹脂でパッケージ化された半導体装置であって、 前記半導体素子が搭載される部位に対応する前記プリン
ト基板の裏面側に、前記配線パターンとは電気的に接続
されていないダミーパターンを設けたことを特徴とする
半導体装置。 - 【請求項２】 前記半導体素子が搭載される部位に対応
する前記プリント基板の表面側にも、 配線パターンとは電気的に接続されていないダミー配線
パターンを設けたことを特徴とする請求項１に記載の半
導体装置。 - 【請求項３】 前記ダミーパターンおよび前記ダミー配
線パターンは、 前記配線パターンと同材料で作成され、且つ該配線パタ
ーンと略同一厚さであることを特徴とする請求項１また
は２に記載の半導体装置。 - 【請求項４】 少なくとも、表裏両面に配線パターンが
設けられると共にとソルダーレジストが施され、表面側
の配線パターンに半導体素子が搭載されるプリント基板
であって、 前記半導体素子が搭載される部位に対応する前記プリン
ト基板の裏面側に、前記配線パターンとは電気的に接続
されていないダミーパターンを設けたことを特徴とする
プリント基板。 - 【請求項５】 前記半導体素子が搭載される部位に対応
する前記プリント基板の裏面側にも、 配線パターンとは電気的に接続されていないダミー配線
パターンを設けたことを特徴とする請求項４に記載のプ
リント基板。 - 【請求項６】 前記ダミーパターンおよび前記ダミー配
線パターンは、 前記配線パターンと同材料で作成され、且つ該配線パタ
ーンと略同一厚さであることを特徴とする請求項４また
は５に記載のプリント基板。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001312902A JP2003124387A (ja) | 2001-10-10 | 2001-10-10 | 半導体装置及び該半導体装置に使用されるプリント基板 |
| PCT/JP2002/010409 WO2003034487A1 (fr) | 2001-10-10 | 2002-10-07 | Dispositif a semi-conducteur et substrat imprime destine a un dispositif a semi-conducteur |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001312902A JP2003124387A (ja) | 2001-10-10 | 2001-10-10 | 半導体装置及び該半導体装置に使用されるプリント基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003124387A true JP2003124387A (ja) | 2003-04-25 |
Family
ID=19131478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001312902A Pending JP2003124387A (ja) | 2001-10-10 | 2001-10-10 | 半導体装置及び該半導体装置に使用されるプリント基板 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2003124387A (ja) |
| WO (1) | WO2003034487A1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006126621A1 (ja) * | 2005-05-23 | 2006-11-30 | Ibiden Co., Ltd. | プリント配線板 |
| JP2008047741A (ja) * | 2006-08-18 | 2008-02-28 | Fujitsu Ltd | 回路基板及び半導体装置 |
| JP2008537336A (ja) * | 2005-04-14 | 2008-09-11 | サンディスク コーポレイション | 半導体と電子サブシステムのパッケージングのためのチップキャリア基板とプリント回路基板上の剛性波形パターンの構造 |
| JP2008547215A (ja) * | 2005-06-24 | 2008-12-25 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 反り防止サブストレートおよびその製造方法 |
| JP2016213332A (ja) * | 2015-05-11 | 2016-12-15 | パナソニックＩｐマネジメント株式会社 | コモンモードノイズフィルタ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014209302A1 (en) * | 2013-06-26 | 2014-12-31 | Intel Corporation | Metal-insulator-metal on-die capacitor with partial vias |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2819811B2 (ja) * | 1990-09-25 | 1998-11-05 | ミノルタ株式会社 | フレキシブル基板 |
| JPH0690068A (ja) * | 1992-09-08 | 1994-03-29 | Ibiden Co Ltd | プリント配線板 |
| JP2000058581A (ja) * | 1998-08-17 | 2000-02-25 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
2001
- 2001-10-10 JP JP2001312902A patent/JP2003124387A/ja active Pending
-
2002
- 2002-10-07 WO PCT/JP2002/010409 patent/WO2003034487A1/ja active Search and Examination
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008537336A (ja) * | 2005-04-14 | 2008-09-11 | サンディスク コーポレイション | 半導体と電子サブシステムのパッケージングのためのチップキャリア基板とプリント回路基板上の剛性波形パターンの構造 |
| WO2006126621A1 (ja) * | 2005-05-23 | 2006-11-30 | Ibiden Co., Ltd. | プリント配線板 |
| US8198546B2 (en) | 2005-05-23 | 2012-06-12 | Ibiden Co., Ltd. | Printed wiring board |
| JP4997105B2 (ja) * | 2005-05-23 | 2012-08-08 | イビデン株式会社 | プリント配線板およびその製造方法 |
| JP2008547215A (ja) * | 2005-06-24 | 2008-12-25 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 反り防止サブストレートおよびその製造方法 |
| JP4913134B2 (ja) * | 2005-06-24 | 2012-04-11 | 台灣積體電路製造股▲ふん▼有限公司 | 反り防止サブストレートおよびその製造方法 |
| JP2008047741A (ja) * | 2006-08-18 | 2008-02-28 | Fujitsu Ltd | 回路基板及び半導体装置 |
| JP2016213332A (ja) * | 2015-05-11 | 2016-12-15 | パナソニックＩｐマネジメント株式会社 | コモンモードノイズフィルタ |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2003034487A1 (fr) | 2003-04-24 |
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060327 |