JP2003114259A

JP2003114259A - Ｌｓｉテスト方法および装置

Info

Publication number: JP2003114259A
Application number: JP2001310794A
Authority: JP
Inventors: Masahiro Hoshaku; 雅浩寶積
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-10-09
Filing date: 2001-10-09
Publication date: 2003-04-18
Anticipated expiration: 2021-10-09
Also published as: JP3761439B2

Abstract

(57)【要約】【課題】ＬＳＩのテストに際し、プロセッサの命令実
行回路の機能テストを高速で且つ効率良く実行できるよ
うにする。【解決手段】信号処理を行うプロセッサをオペコード
とオペランドとを用いてテストするときに、オペコード
を蓄積したテーブルデータから順次フェッチし、乱数発
生手段１０２によってオペランドをランダムに発生さ
せ、テーブルデータから得たオペコードと乱数発生した
オペランドとの組合せによって、プロセッサの演算処理
部１０６における機能検査を実施する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＬＳＩテスト方法お
よび装置に関し、特に高速動作チップを効率良く検査で
きる自己テスト回路技術にもとづくＬＳＩテスト方法お
よび装置に関する。

【０００２】

【従来の技術】従来、ＬＳＩテストの一般的な手法とし
ては、下記のものが挙げられる。すなわち、まずコンピ
ュータシミュレーションからテストデータ(以下「テス
トパターン」と呼ぶ)を予め作成する。このテストパタ
ーンは、ＬＳＩの外部から入力してＬＳＩを動作させる
ドライブ信号と、ＬＳＩの応答結果である期待値とから
構成される。そして、このテストパターンをＬＳＩテス
タから直接テスト対象となるＬＳＩチップに入力し、Ｌ
ＳＩチップで処理した出力結果をＬＳＩテスタで前記期
待値と比較して、故障有無の検査を実施する方法が最も
一般的である。

【０００３】マイクロプロセッサやマイクロコントロー
ラ、ディジタル・シグナル・プロセッサなどのプロセッ
サの高機能化、高速化が進むにつれて、より高速な検査
を可能とする高速ＬＳＩテスタが必要になる。或いはＬ
ＳＩの高集積化が進むにつれて、ＬＳＩテスタに対して
信号を入出力する外部端子が増えることで、テスタチャ
ネルの多いより高価なＬＳＩテスタが必要となる。

【０００４】また、微細化が進むにつれＬＳＩの電源電
圧が低下するため、ＬＳＩチップの入出力電圧も低下す
る。従って高速ＬＳＩの検査をＬＳＩの最大動作速度で
直接検査する場合に、電圧降下やノイズによって、ＬＳ
ＩテスタとＬＳＩチップとの間での高速信号伝搬が困難
となる。

【０００５】このため最近では、組込み型自己テスト回
路（以下「ＢＩＳＴ」と呼ぶ）がＬＳＩに搭載されてい
る。ＢＩＳＴを搭載した従来のＬＳＩの構成例を図５に
示す。図５のＬＳＩ４００において、ＢＩＳＴは、一般
的に、テストパターン生成部４０１と、期待値生成部４
０５と、比較判定部４０３とから構成される。４０４は
テスト制御部である。テストパターン生成部４０１は乱
数生成回路を用いてランダムにテストパターンを生成
し、テスト対象回路４０２に前記テストパターンを入力
する。テスト対象回路４０２からの応答出力は、比較判
定部４０３で期待値生成部４０５からの期待値と比較判
定され、一致／不一致の判定信号がＬＳＩ４００の外部
に出力される。

【０００６】

【発明が解決しようとする課題】プロセッサにおいて、
前記ＢＩＳＴを用いたＬＳＩ機能検査を実施する場合、
従来技術では次の様な課題が発生する。即ち、プロセッ
サ、特に演算処理回路の検査では、命令(オペコード)の
実行順序における前後関係に意味を持つ場合や、命令と
して割り付けられていないビット列（コード）が存在す
る場合などある。従って、乱数発生回路でオペコードの
テストパターンを作成して検査対象回路に入力する方法
でＢＩＳＴを構成した場合は、テスト効率が悪く、故障
検出率も上がらない。更に、オペランドのテストパター
ン（演算処理回路の入力データ）は、演算命令によって
はデータ依存性が高く、入力データのトポロジ毎に演算
回路内の信号経路が大きく異なる場合があり、これに伴
って同一のオペコードであっても、オペランドのトポロ
ジによっては、プロセッサ内部の信号伝搬遅延に違いが
発生する。即ち、オペランドのテストパターン依存性が
重要となり、「オペコード」と「オペランド」の組合せ
を乱数発生回路で与えるＢＩＳＴの場合は、膨大な乱数
出力が必要となり、テスト時間の増加が生じる。一方、
テスト時間の削減を目的として、発生せさる乱数データ
を絞り込む場合は、故障検出率が不充分となる等、効率
の良いＬＳＩ検査が望めない。

【０００７】そこで本発明は、プロセッサの命令実行回
路の機能テストを高速で且つ効率良く実行できるように
することを目的とする。

【０００８】

【課題を解決するための手段】この目的を達成するため
本発明は、信号処理を行うプロセッサをオペコードとオ
ペランドとを用いてテストするに際し、オペコードを蓄
積したテーブルデータから順次フェッチし、乱数発生手
段によってオペランドをランダムに発生させ、テーブル
データから得たオペコードと乱数発生したオペランドと
の組合せによって、プロセッサの演算処理部における機
能検査を実施するものである。

【０００９】このようにすると、無意味なテストパター
ンを無くした効率の良いＬＳＩ検査を行うことが可能と
なって、プロセッサの命令実行回路の機能テストを高速
で且つ効率良く実行可能となる。

【００１０】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。図１は本発明の実施の形態
におけるテスト実現手段を内蔵したハーバードアーキテ
クチャ型のプロセッサを示す。以下この図１或いは図
２、図３、図４を用いて説明する。

【００１１】図１のプロセッサは、オペコード用のＸメ
モリ１００と、オペランド用のＹメモリ１０１と、命令
制御部１０４と、演算処理部１０６とから構成されるプ
ロセッサ本体に、テスト専用レジスタ１０３、１０８、
１１１と、乱数発生手段１０２と、期待値生成手段１０
９と、比較手段１１０とから構成されるテスト回路を組
込むことで自己テストを可能としたＬＳＩである。演算
処理部１０６において、１０６ａはＡＬＵやＭＵＬなど
の演算回路、１０６ｂは汎用レジスタである。

【００１２】このようなプロセッサにおける命令は、異
なった命令であっても、データ処理に使用する信号経路
（演算パスなど）として部分的に同じ回路を使用する場
合がある。このとき、最初の命令実行時に回路の一部が
活性化された状態にある場合と、そうでない場合とで、
次の演算命令の実行過程に影響を及ぼす事態が発生す
る。或いは、例えば命令Ａ、命令Ｂ、命令Ｃの関係が、
Ａ命令実行直後にＢ命令は実行可能であるが、Ｃ命令は
実行不可といった様に、プロセッサの回路仕様的な制約
条件が設けられているケースがある。この様なプロセッ
サのＬＳＩテストをＢＩＳＴで実行する場合、従来のＢ
ＩＳＴで最もよく利用される乱数発生回路でオペコード
（命令）を作成したランダムデータのみを与えていて
は、そのプロセッサにとってオペコードとして意味の無
いテストパターンまで実施する場合が生じ、テスト効率
が低下するケースや、良品チップを不良品と誤って判定
するケースがある。

【００１３】そこで本発明では、プロセッサの設計仕様
に従って本来テストすべきオペコードの組合せ（実行順
序）を考慮した命令実行スケジュールを予め作成し、こ
のスケジュールに従ってオペコードのテーブルデータを
作成する。作成したテーブルデータはオペコードの発生
頻度を極力抑え、且つテスト項目洩れの無い様スケジュ
ーリングされたものとしておく必要がある。そしてＬＳ
Ｉテスト時には外部からＬＳＩの命令格納機構、例えば
プロセッサ搭載メモリすなわち図１におけるＸメモリ１
００へ、オペコードを格納しておく。ＬＳＩテスト時に
は、前記プロセッサ搭載メモリであるＸメモリ１００に
格納したオペコードをフェッチして、命令制御部１０
４、命令デコード部へ転送する。

【００１４】図３は、本発明にもとづくＬＳＩの命令コ
ードの構造を示す。オペランドは図３において３００で
示されるビット列でコードが構成されている。すなわち
ＭＳＢ側から乗算命令や加算命令あるいは転送命令とい
った命令の種類を表す“オペレーション部”３０１と、
演算結果を格納する場所を表す“デスティネーションデ
ータ格納先”３０４と、被演算データの格納場所を表す
“ソースデータ１”３０２、“ソースデータ２”３０３
とによって構成されている。具体例として、図３に「命
令１」、「命令２」、「命令３」の３種類のコード列と
ニーモニックを記す。例えば、命令１は、ソースデータ
が３０２ａ、３０３ａのビット列で定義された格納場所
にあるデータ（Ｓ１）、（Ｓ２）を用いて演算ｏｐ１を
実行し、その結果Ｄ１をコード３０４ａで定義された格
納場所に格納する。

【００１５】また図３における「命令１」、「命令
２」、「命令３」は、乗算命令、加算命令、論理積命令
といった関係にあり、かつソース、デスティネーション
先がそれぞれ異なったケースである。

【００１６】通常動作時にプロセッサは命令制御部でオ
ペコード３００を基にソースデータがメモリの何番地か
或いはどのレジスタかを判断し、ソースデータ記憶資源
へ制御信号を発信する。

【００１７】本発明にもとづくＬＳＩは、検査を行う
際、外部からテストモード信号１２０がテストモード制
御部１０５に与えられ、この信号によってソース記憶資
源の制御信号発信を停止する。そしてテスト時にテスト
対象となる命令、即ちオペコード３００の“ソースデー
タ１”３０２、“ソースデータ２”３０３がメモリを指
す場合、即ちメモリソース演算である場合は、そのメモ
リの代わりに乱数発生手段１０２でランダムに生成した
乱数データパターンがデータバスへ供給され、テスト対
象オペコードのオペランドとして演算処理される。演算
処理結果はオペコード内の“デスティネーションデータ
格納先”３０４に指定されたレジスタに格納されるが、
次のクロックサイクルではレジスタ内のデータをテスト
専用レジスタ１０８に転送する。そして、期待値生成手
段１０９において予め用意されレジスタ１１１に転送さ
れたた期待値と、テスト専用レジスタ１０８の内容とを
比較器１１０で比較し、不一致の場合は判定信号１２１
としてのＦＡＩＬ信号をＬＳＩ外部へ出力する。

【００１８】乱数発生手段１０２は、ＬＦＳＲ（線形フ
ィードバックシフトレジスタ）を用いて実現することが
できる。このＬＦＳＲによって発生された乱数発生手段
出力信号は、バス１０７ａに転送されると同時に図２に
示す“レジスタ１”２０２に格納される。通常動作で
は、Ｙメモリ１０１のデータは、バス１０７ａとバス１
０７ｂとを経由して演算回路１０６ａに入力されるか或
いはレジスタへ転送される。一方、テスト実施時には、
このＹメモリ１０１に代わって乱数発生手段１０２がバ
スバス１０７ａ、１０７ｂへ信号を出力する。したがっ
て、第ｎ番目の乱数発生手段出力信号がバス１０７ａを
経由して演算回路１０６ａに入力される際に、第（ｎ＋
１）番目の乱数発生手段出力信号が“レジスタ１”２０
２とバス１０７ｂとを経由して演算回路１０６ａに入力
される。

【００１９】また、テスト時にテスト対象となる命令、
即ちオペコード３００の“ソースデータ１”３０２、
“ソースデータ２”３０３がレジスタを指す場合、即ち
レジスタソース演算である場合は、テーブルデータにお
いて前記レジスタ演算のオペコード直前に「転送命令」
のオペコードを挿入しておく。これは実際のプロセッサ
動作がメモリからレジスタ転送しておかないとレジスタ
演算できない回路仕様である場合は、前記のようなテス
トを実施するほうがよりユーザ使用状態に近く好ましい
ためである。従って、転送命令実行時もメモリの代わり
に乱数発生手段１０２からバスを経由してレジスタ転送
される。但し、レジスタ演算を数百回実行してデータ依
存を見る場合は、前記テストモード信号を第二の状態で
ある簡易レジスタソース演算命令モードとして乱数発生
手段１０２が生成するランダムデータを直接レジスタ出
力バスへ転送する機構も設けておく。そして、このモー
ドにおいては、オペコードが指し示すレジスタの代わり
に乱数発生手段１０２でランダムに生成した乱数データ
パターンを用いてテスト対象命令の演算処理を実行す
る。図１において、１１２は、簡易レジスタソース演算
／メモリソース演算選択信号である。

【００２０】更に、従来のＢＩＳＴでは、オペランド、
オペコードを夫々ランダムに発生した乱数で与えていた
ため、ひとつの命令（オペコード）に対するデータパタ
ーンの組合せを十分検査できない。もし従来のＢＩＳＴ
で十分な組合せを確保する場合は、乱数発生手段で膨大
な回数の乱数を発生する必要がある。この場合はテスト
時間が大幅に増加する。これに対し、本発明のプロセッ
サにおけるテスト回路は、１回のオペコードのフェッチ
動作に対して、乱数発生手段１０２からのオペランド転
送を数十回〜数百回繰り返すよう制御することで、１命
令に関するデータパターン依存性を十分検査可能で、故
障検出率を上げる効果がある。

【００２１】本発明によると、テーブルデータ中のオペ
コードひとつに対して、すなわち１命令あたりに、オペ
ランドは乱数発生手段１０２から繰り返しランダムなパ
ターンとして供給することができる。このようにする
と、命令毎のデータ依存性が高くなって効率良くテスト
することが可能となる。これにより、短いテスト時間で
故障検出率の高いＬＳＩテストを行うことが可能とな
る。

【００２２】本発明にもとづくプロセッサにおいては、
予め命令実行順序を考慮したオペコードのテーブルデー
タを作成する。このテーブルデータをテスト実施前に外
部端子１２２からＬＳＩのＸメモリ１００へ転送し格納
する。メモリソース演算の場合は、図３におけるオペコ
ード３００の中でオペレーション指定部３０１とデステ
ィネーションデータ格納場所３０４を示すビット列のみ
有効で、ソースデータ格納場所３０２、３０３を表すビ
ットは全てテストモード時に無視される。このためテー
ブルデータ中では“０”の場合のみ取り扱う。

【００２３】テスト実施時は外部からテストモード信号
１２０を入力する。このテストモード信号１２０の入力
をトリガとして、演算処理部１０６のテストが実施され
る。すると、Ｘメモリ１００に格納されたオペコード
は、レジスタ１０３にフェッチされ命令制御部１０４へ
転送される。フェッチしたオペコードがメモリソース演
算命令であった場合は、テストモード信号１２０の入力
時に、テストモード制御部１０５は、命令制御部１０４
内のポインタアドレス生成回路の動作を停止する。即ち
ソースデータを格納したメモリアドレスへのリード信号
を発信しないようにする。そして、代わりに乱数発生手
段１０２からのデータをバスへ転送し演算処理部１０６
へ供給する。乱数発生手段１０２はテスト対象となる演
算処理部１０６の最高速度でデータを供給し、且つ例え
ばひとつのオペコードフェッチ動作に対して乱数発生手
段１０２からのデータ転送は数百回繰り返される。即ち
ひとつの演算命令（オペコード）を異なるデータの組み
あわせで数百回繰り返し実行する。

【００２４】そのときの演算処理結果は、図１のプロセ
ッサの場合は、汎用レジスタ１０６ｂへ格納される。そ
して、この演算毎の演算結果を汎用レジスタ１０６ｂか
らテスト専用デスティネーションレジスタ１０８へ順次
転送し、比較手段１１０を用いて、演算処理部１０６の
応答結果と、期待値生成手段１０９からの期待値信号と
を比較判定する。演算結果と期待値が不一致の場合は、
ＦＡＩＬを意味する信号が、判定信号１２１としてＬＳ
Ｉ外部へ出力される。このとき、同時にテストモード制
御回路１０５へテストモード停止信号１１３を転送して
テスト動作を停止し、レジスタ１０８、１０３、１１１
及び図２中のレジスタ２０３ａ、２０３ｂ内の情報を上
書きしない様にする。これにより前記各レジスタに不一
致発生時のオペコード、オペランド、期待値、演算処理
部応答結果が格納された状態でテストが停止する。

【００２５】その後、外部からフェイル情報読出し用ク
ロック端子１１４に低速のクロック信号を入力すると、
レジスタ１０８、１０３、１１１及び図２中のレジスタ
２０３ａ、２０３ｂは、シフトレジスタとして動作し、
同レジスタ内の情報をシリアル出力端子２０４ａ、２０
４ｂからＬＳＩ外部へシリアル出力する。これにより、
不一致発生時の情報を得ることが可能で、これをＦＡＩ
Ｌ原因解析のために利用可能である。

【００２６】これによれば、テスト実行時はＬＳＩの動
作最高速度で動作するが、オペコード（或いはオペラン
ドや期待値）をＬＳＩテスタからＬＳＩ内蔵のオペコー
ド格納手段（或いはオペランドや期待値格納手段）へ転
送する機構と、前記テスト応答結果が期待値と不一致時
に出力されるＦＡＩＬ信号や、前記不一致時に応答結果
とオペコード、オペランドをＬＳＩ外部へリアル転送す
る機構を有し、これらＬＳＩチップとＬＳＩテスタ間の
インタフェース部がＬＳＩの動作速度より低速で入出力
する機構とすることで、高速チップを低速で安価なＬＳ
Ｉテスタ設備を用いてテスト可能となり、テストコスト
を抑制できる。

【００２７】また、テスト専用レジスタ１０８、１０
３、１１１、乱数発生手段１０２、期待値生成手段１０
９、比較手段１１０及びその他テスト専用回路をＬＳＩ
レイアウト的に集中して配置し、前記回路の電源ライン
と、ＬＳＩの通常電源ラインとを分離しておく。即ち、
図４に示すように、、テスト部電源ライン５０１と通常
電源ライン５０２とは、夫々異なるＬＳＩ外部端子を割
り当てるか、或いはテスト部電源ライン５０１を通常電
源ライン５０２から切り離す電源遮断機構を設ける。５
０３はＧＮＤラインである。テスト実施時には、テスト
部電源ライン５０１と通常電源ライン５０２とに同じ電
源電圧を供給する。

【００２８】テスト時以外のときには、テスト部電源ラ
イン５０１を接地して、回路を使用できないようにす
る。或いはテスト部電源ライン５０１を通常電源ライン
５０２から切り離して、テスト部電源ライン５０１に電
源電圧を供給しない様にする。これにより、本発明にも
とづくＬＳＩをデジタル機器などに搭載して使用する際
に、テスト回路から発生するオフリークを無くすことが
できる。

【００２９】尚、本発明にもとづくプロセッサにおいて
は、メモリＢＩＳＴ回路を別途搭載することで、Ｙメモ
リ１０１を演算処理部１０６と並列で検査し、演算処理
部１０６とＹメモリ１０１との検査の終了後に、前記メ
モリ用ＢＩＳＴを用いてＸメモリ１００の検査を実施す
ることができる。

【００３０】或いは、図１に示した乱数発生手段１０
２、期待値生成手段１０９、比較手段１１０をメモリテ
スト時にも再度利用できるように、テスト制御回路を若
干変更することができる。その場合は、前記の方法に比
べテスト時間の短縮効果はなくなるが、テスト回路の面
積的なオーバヘッドは軽減される。

【００３１】更に、オペランドをランダムに発生させる
乱数発生手段１０２を設ける代わりに、予め作成した乱
数をＬＳＩ搭載メモリに格納しておき、テスト時にメモ
リから順次読み出して使用することもできる。また同様
に、期待値生成手段１０９を設ける代わりに、乱数を用
いた時の期待値を事前に求めておき、乱数をメモリに格
納する際に同時に前記期待値を格納し、テストモード時
にはこの格納された期待値をメモリから比較器へ転送し
て比較判定することもできる。

【００３２】

【発明の効果】以上のように本発明によると、信号処理
を行うプロセッサをオペコードとオペランドとを用いて
テストするに際し、オペコードを蓄積したテーブルデー
タから順次フェッチし、乱数発生手段によってオペラン
ドをランダムに発生させ、テーブルデータから得たオペ
コードと乱数発生したオペランドとの組合せによって、
プロセッサの演算処理部における機能検査を実施するた
め、換言すると、事前に用意したオペコードのテーブル
データをＬＳＩ内蔵のオペコード格納手段に格納してお
き順次フェッチする一方、乱数発生手段によってランダ
ムに発生させた乱数をオペランドとしてプロセッサに転
送する回路を有し、前記オペコードとオペランドを組合
せてテストを実施するため、無意味なテストパターンを
無くした効率の良いＬＳＩテストを実現できて、テスト
時間を短縮できるとともに良品チップの誤判定をなくす
ことができる。

【００３３】また本発明によると、既存の命令制御部や
デコーダを利用してフェッチデータを処理し、テストモ
ード時はソースデータ格納資源への制御を停止して乱数
発生手段からオペランドを供給することで、テスト制御
回路とレジスタをわずかに追加するだけでプロセッサの
組込み自己テスト回路を実現できるため、従来のプロセ
ッサ用ＢＩＳＴより回路面積的なオーバヘッドを小さく
することが可能である。

【００３４】また本発明によると、プロセッサのテスト
応答結果と期待値を比較した結果が不一致の場合にＦＡ
ＩＬ信号をＬＳＩ外部へ出力する機構と、不一致発生時
にテストを中止する機構と、不一致時にテスト専用デス
ティネーションレジスタ内に格納されているテスト応答
結果をＬＳＩ外部へ出力する機構と、不一致時のオペコ
ード、オペランドを記憶しておきＬＳＩ外部へ出力でき
る機構を有することで比較的容易にＦＡＩＬ解析を実施
することができる。

【００３５】また本発明によると、テスト回路の電源ラ
インをＬＳＩの通常電源ラインと分離し、テスト時以外
ではテスト回路へ電源を供給しない構成とすることで、
ＬＳＩの実動作時にテスト回路から発生するオフリーク
をゼロにすることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態にもとづくＬＳＩテスト装
置の回路構成図

【図２】図１における乱数発生手段の構成を説明する図

【図３】テスト対象プロセッサにおけるオペコードの構
成例を示す図

【図４】本発明にもとづく電源供給方法を示す図

【図５】従来のＢＩＳＴの構成図

【符号の説明】

１００Ｘメモリ１０２乱数発生手段１０３、１１１、１０８レジスタ（テスト専用レジ
スタ）１０６演算処理部１０９期待値生成手段１１０比較手段

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/822 27/04 Ｆターム(参考） 2G132 AA01 AB01 AD06 AG02 AK09 AK29 AL09 5B048 AA12 DD06 DD08 5B062 DD10 JJ05 5F038 DF04 DT07 DT08 DT15 DT18 DT19 EZ20

Claims

【特許請求の範囲】

【請求項１】信号処理を行うプロセッサをオペコード
とオペランドとを用いてテストするに際し、オペコード
を蓄積したテーブルデータから順次フェッチし、乱数発
生手段によってオペランドをランダムに発生させ、テー
ブルデータから得たオペコードと乱数発生したオペラン
ドとの組合せによって、プロセッサの演算処理部におけ
る機能検査を実施するＬＳＩテスト方法。
【請求項２】テストモード時には、プロセッサが本来
持つ回路を使用してオペコードのデコードやプログラム
制御を行うとともに、演算時のソースデータやデスティ
ネーションデータを格納する記憶資源に関する制御を停
止して、テストモード専用レジスタにソースデータある
いはデスティネーションデータを格納し、かつ前記テス
トモード専用レジスタからオペコードやオペランドを供
給してテストを実施する請求項１記載のＬＳＩテスト方
法。
【請求項３】プロセッサが持つ全オペコードに対して
予め命令実行順番による影響を考慮してテスト順番を決
定したスケジュールを基にオペコードのテーブルデータ
を作成し、ＬＳＩの搭載メモリへ前記オペコードのテー
ブルデータを格納するとともに、テスト時に順次読み出
してＬＳＩテストを実施し、オペコード中でソースデー
タの指定を行うコード部分におけるビットパターンの組
み合わせをテスト項目から省く請求項１または２記載の
ＬＳＩテスト方法。
【請求項４】乱数発生手段によってオペランドをラン
ダムに発生させる代わりに、予め作成した乱数をＬＳＩ
搭載メモリに格納しておいて、テスト時に前記乱数をメ
モリから読み出して使用する請求項１から３までのいず
れか１項記載のＬＳＩテスト方法。
【請求項５】予め作成した乱数を用いたときの期待値
を事前に求めておいて、乱数をメモリに格納する際に前
記期待値も格納し、テストモード時には前記期待値を比
較手段に転送して比較判定する請求項４記載のＬＳＩテ
スト方法。
【請求項６】演算結果をテスト専用デスティネーショ
ンレジスタに一次格納するとともに、前記レジスタ内の
データと期待値を比較して、比較結果が一致しなかった
場合に、テストを停止し、かつ不一致時の演算出力およ
び前記演算に用いたオペコードとオペランドとをＬＳＩ
外部へ取り出す請求項１から５までのいずれか１項記載
のＬＳＩテスト方法。
【請求項７】テストを行うためのテスト専用回路の電
源ラインを、ＬＳＩの通常電源系とは別系統として、Ｌ
ＳＩテスト実施時以外には前記テスト専用回路へは電源
を供給しない請求項１から６までのいずれか１項記載の
ＬＳＩテスト方法。
【請求項８】信号処理を行うプロセッサをオペコード
とオペランドとを用いてテストするための回路構成であ
って、オペコードを蓄積したテーブルデータから順次フ
ェッチする手段と、オペランドをランダムに発生させる
乱数発生手段と、テーブルデータから得たオペコードと
乱数発生したオペランドとの組合せによって、プロセッ
サの演算処理部における機能検査を実施する手段とを具
備したＬＳＩテスト装置。
【請求項９】プロセッサが本来持つ回路がテストモー
ド時にオペコードのデコードやプログラム制御のために
使用されるように構成されるとともに、テストモード専
用レジスタを備えて、テストモード時には、演算時のソ
ースデータやデスティネーションデータを格納する記憶
資源に関する制御を停止して、前記テストモード専用レ
ジスタにソースデータあるいはデスティネーションデー
タを格納するとともに、このテストモード専用レジスタ
からオペコードやオペランドを供給してテストを実施す
るように構成されている請求項８記載のＬＳＩテスト装
置。
【請求項１０】プロセッサが持つ全オペコードに対し
て予め命令実行順番による影響を考慮してテスト順番を
決定したスケジュールを基にオペコードのテーブルデー
タを作成する手段と、ＬＳＩの搭載メモリへ前記オペコ
ードのテーブルデータを格納するとともに、テスト時に
順次読み出してＬＳＩテストを実施する手段と、オペコ
ード中でソースデータの指定を行うコード部分における
ビットパターンの組み合わせをテスト項目から省く手段
とを具備した請求項８または９記載のＬＳＩテスト装
置。
【請求項１１】オペランドをランダムに発生させる乱
数発生手段の代わりに、予め作成した乱数を格納可能で
あるとともにテスト時に前記乱数を読み出して使用可能
なＬＳＩ搭載メモリを具備した請求項８から１０までの
いずれか１項記載のＬＳＩテスト装置。
【請求項１２】予め作成した乱数を用いたときの期待
値であって事前に求められたものを格納可能であるとと
もに、テストモード時には前記期待値を比較判定のため
に比較手段に転送可能な格納手段を具備した請求項１１
記載のＬＳＩテスト装置。
【請求項１３】演算処理部における機能検査結果をテ
スト専用デスティネーションレジスタに一次格納する手
段と、前記レジスタ内のデータと期待値とを比較する比
較手段と、比較結果が一致しなかった場合にテストを停
止する手段と、不一致時の演算出力および前記演算に用
いたオペコードとオペランドとをＬＳＩ外部へ取り出す
手段とを具備する請求項８から１２までのいずれか１項
記載のＬＳＩテスト装置。
【請求項１４】テストを行うためのテスト専用回路の
電源ラインを、ＬＳＩの通常電源系とは別系統であっ
て、ＬＳＩテスト実施時以外には前記テスト専用回路へ
は電源を供給しない構成とする請求項８から１３までの
いずれか１項記載のＬＳＩテスト装置。
【請求項１５】請求項１から７までのいずれか１項記
載のＬＳＩテスト方法を含んだ半導体製造方法。
【請求項１６】請求項８から１４までのいずれか１項
記載のＬＳＩテスト装置を具備したディジタル機器。