[go: up one dir, main page]

JP2003078117A - 半導体部材及び半導体装置並びにそれらの製造方法 - Google Patents

半導体部材及び半導体装置並びにそれらの製造方法

Info

Publication number
JP2003078117A
JP2003078117A JP2001264673A JP2001264673A JP2003078117A JP 2003078117 A JP2003078117 A JP 2003078117A JP 2001264673 A JP2001264673 A JP 2001264673A JP 2001264673 A JP2001264673 A JP 2001264673A JP 2003078117 A JP2003078117 A JP 2003078117A
Authority
JP
Japan
Prior art keywords
layer
semiconductor
manufacturing
thinning
separating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2001264673A
Other languages
English (en)
Inventor
Nobuhiko Sato
信彦 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP2001264673A priority Critical patent/JP2003078117A/ja
Publication of JP2003078117A publication Critical patent/JP2003078117A/ja
Withdrawn legal-status Critical Current

Links

Landscapes

  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】 【課題】回路素子が形成された半導体層を絶縁層の上に
有する任意の厚さの半導体部材（特に、薄い半導体部
材）を製造するために好適な技術を提供する。 【解決手段】移設用分離層としての多孔質層１２上に移
設層としての単結晶Ｓｉ層１３及び絶縁層１４を有する
第１の基板１０と、薄化用分離層としての多孔質層２２
上に単結晶Ｓｉ層２３を有する第２の基板２０とを結合
させて結合部材３０を形成し、その後、結合基板３０を
多孔質層１２において分離して半導体部材２０’を作製
する。半導体部材２０’の単結晶Ｓｉ層１３上に回路素
子を形成した後、それを多孔質層２２において分離する
ことにより薄化する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体部材及び半
導体装置並びにそれらの製造方法及び半導体装置の製造
方法に関する。
【０００２】
【従来の技術】絶縁層上に単結晶Ｓｉ層を有する基板と
して、ＳＯＩ（silicon oninsulator)構造を有する基板
（ＳＯＩ基板）が知られている。このＳＯＩ基板を採用
したデバイスは、通常のＳｉ基板では到達し得ない数々
の優位点を有する。この優位点としては、例えば、以下
のものが挙げられる。 （１）誘電体分離が容易で高集積化に適している。 （２）放射線耐性に優れている。 （３）浮遊容量が小さく、素子の動作速度の高速化が可
能である。 （４）ウェル工程が不要である。 （５）ラッチアップを防止できる。 （６）薄膜化による完全な空乏型電界効果トランジスタ
の形成が可能である。
【０００３】ＳＯＩ構造は、上記のような様々な優位点
を有するため、ここ数十年、その形成方法に関する研究
が進められている。
【０００４】本出願人は、特開平５−２１３３８号公報
において、新たなＳＯＩ技術を開示した。この技術は、
単結晶Ｓｉ基板に多孔質層を形成し、その上に非多孔質
層単結晶層を形成した第１の基板を、絶縁層を介して第
２の基板に貼り合わせ、その後、貼り合わせ基板を多孔
質層で２枚に分離することにより、第２の基板に非多孔
質単結晶層を移し取るものである。この技術は、ＳＯＩ
層の膜厚均一性が優れていること、ＳＯＩ層の結晶欠陥
密度を低減し得ること、ＳＯＩ層の表面平坦性が良好で
あること、高価な特殊仕様の製造装置が不要であるこ
と、数１００Å〜１０μｍ程度の範囲のＳＯＩ膜を有す
るＳＯＩ基板を同一の製造装置で製造可能なこと等の点
で優れている。
【０００５】更に、本出願人は、特開平７−３０２８８
９号公報において、第１の基板と第２の基板とを貼り合
わせた後に、第１の基板を破壊することなく第２の基板
から分離し、その後、分離した第１の基板の表面を平滑
化して再度多孔質層を形成し、これを再利用する技術を
開示した。この技術は、第１の基板を無駄なく使用でき
るため、製造コストを大幅に低減することができ、製造
工程も単純であるという優れた利点を有する。
【０００６】一方、半導体チップを内蔵したＩＣカード
等の薄型半導体製品が普及しつつある。薄型半導体製品
は、ポケットや財布等に入れて携帯されることが多いた
め、内蔵される半導体チップには相当な柔軟性が求めら
れる。このような柔軟性を得るための最適な解決策は、
半導体チップを薄化することである。
【０００７】半導体チップの薄化は、三次元積層パッケ
ージを作製するためにも有用である。三次元積層パッケ
ージでは、プロセッサチップやメモリチップ等が積層し
て混載される。したがって、パッケージ厚を薄くするた
め、又は、所定厚のパッケージに多数のチップを積層し
て混載するために、チップの薄化が重要となっている。
【０００８】薄い半導体チップを製造する方法として
は、薄いウエハを準備し、その上に回路素子を形成する
方法と、比較的厚いウエハを準備し、その上に回路素子
を形成した後にウエハを薄化する方法とがある。ここ
で、薄いウエハは回路素子を形成するためのデバイスプ
ロセスにおいて破損し易いため、取り扱いが困難であ
る。この問題は、ウエハの大口径化に伴い一層顕在化す
る。したがって、前者の方法よりも後者の方法が有用で
あり、一般的には、薄い半導体チップは、回路素子が形
成されたウエハの裏面を研削することによって得られ
る。ここで、ウエハの薄化の前にダイシングを行う方法
と、ウエハの薄化の後にダイシングを行う方法がある。
【０００９】また、薄い半導体チップを製造する他の方
法が特開平９−３１２３４９号公報に開示されている。
この方法では、半導体基板の表面に多孔質層を形成し、
その上に半導体膜を形成し、その半導体膜に回路素子を
形成し、その後、回路素子が形成された半導体膜を半導
体基体から剥離する。
【００１０】
【発明が解決しようとする課題】基板又は半導体チップ
の薄化の要求は、前述のＳＯＩ基板又はそれを使った半
導体チップにも向けられている。しかしながら、上記の
特開平９−３１２３４９号公報は、回路素子が形成され
た薄い半導体膜を得る方法については開示しているもの
の、埋め込み絶縁層上に回路素子が形成された薄い基板
又はチップを得る方法については開示していない。
【００１１】本発明は、上記の背景に鑑みてなされたも
のであり、回路素子が形成された半導体層を絶縁層の上
に有する任意の厚さの半導体部材（特に、薄い半導体部
材）を製造するために好適な技術を提供することを目的
とする。
【００１２】本発明の別の目的は、絶縁性表面を有する
部材と、該部材の絶縁性表面上に形成された回路素子を
形成するための素子層と、を有する半導体部材におい
て、前記部材は前記絶縁性表面より下方に薄化用分離部
を有することを特徴とする半導体部材を提供することに
ある。
【００１３】更に別の本発明の目的は、絶縁性表面を有
する部材と、該部材の絶縁性表面上に形成された回路素
子層と、を有する半導体装置において、前記部材は前記
絶縁性表面より下方に薄化用分離部を有することを特徴
とする半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】本発明の第１の側面は、
半導体装置の製造方法に係り、回路素子を形成するため
の素子層を表面に有し、内部に絶縁層を有し、前記絶縁
層の中又は前記絶縁層よりも深い位置に薄化用分離部を
有する半導体部材を作製する半導体部材作製工程と、回
路素子が形成された前記半導体部材を前記薄化用分離部
において分離することにより前記半導体部材を薄化する
薄化工程とを含むことを特徴とする。
【００１５】本発明の第１の側面に係る製造方法におい
て、本発明の好適な実施の形態によれば、前記半導体部
材作製工程は、前記素子層とすべき層を有する第１の部
材と、第２の部材とを結合させて結合部材を形成する結
合工程と、前記結合部材から前記第１の部材の一部を除
去して、前記素子層とすべき層を表出させる除去工程と
を含むことが好ましい。
【００１６】ここで、前記半導体部材作製工程は、前記
第１の部材に結合させる前の前記第２の部材に前記薄化
用分離部を予め形成する分離部形成工程を更に含むこと
が好ましい。本発明の好適な実施の形態によれば、前記
分離部形成工程では、前記第１の部材に結合させる前の
前記第２の部材に、前記薄化用分離部となる多孔質層を
予め形成することが好ましい。或いは、前記分離部形成
工程では、前記第１の部材に結合させる前の前記第２の
部材に、前記薄化用分離部となるヘテロエピタキシャル
成長層を予め形成することが好ましい。或いは、前記分
離部形成工程では、前記第１の部材に結合させる前の前
記第２の部材に、前記薄化用分離部となる高濃度ドープ
層を予め形成することが好ましい。本発明の好適な実施
の形態によれば、前記薄化用分離部は、前記第１の部材
と前記第２の部材との結合界面であってもよい。
【００１７】或いは、本発明の好適な実施の形態によれ
ば、前記半導体部材作製工程は、前記除去工程の後に、
前記結合部材に前記薄化用分離部を形成する分離部形成
工程を更に含むことも好ましい。ここで、前記分離部形
成工程では、前記結合部材にイオンを注入することによ
り前記薄化用分離部を形成することが好ましい。
【００１８】本発明の好適な実施の形態によれば、前記
除去工程では、前記第１の部材に予め形成されている移
設用分離部において前記結合部材を分離することが好ま
しい。ここで、前記移設用分離部は、多孔質層又はイオ
ン注入層を含むことがことが好ましい。
【００１９】本発明の好適な実施の形態によれば、前記
半導体部材作製工程では、前記第１の部材と前記第２の
部材とを結合させて結合部材を形成し、その後、前記第
１の部材に予め形成されている移設用分離部としての多
孔質層において前記結合部材を分離することにより、前
記半導体部材を作製し、前記薄化工程では、前記薄化用
分離部としての多孔質層で前記半導体部材を分離するこ
とが好ましい。
【００２０】或いは、本発明の好適な実施の形態によれ
ば、前記半導体部材作製工程では、前記第１の部材と前
記第２の部材とを結合させて結合部材を形成し、その
後、前記第１の部材に予め形成されている移設用分離部
としてのイオン注入層において前記結合部材を分離する
ことにより、前記半導体部材を作製し、前記薄化工程で
は、薄化用分離部としての多孔質層において前記半導体
部材を分離することが好ましい。
【００２１】或いは、本発明の好適な実施の形態によれ
ば、前記半導体部材作製工程では、前記第１の部材と前
記第２の部材とを結合させて結合部材を形成し、その
後、前記第１の部材に予め形成されている移設用分離部
としての多孔質層において前記結合部材を分離すること
により、前記半導体部材を形成し、前記薄化工程では、
前記薄化用分離部としてのヘテロエピタキシャル成長層
において前記半導体部材を分離することが好ましい。
【００２２】或いは、本発明の好適な実施の形態によれ
ば、前記半導体部材作製工程では、前記第１の部材と前
記第２の部材とを結合させて結合部材を形成し、その
後、前記第１の部材に予め形成されている移設用分離部
としてのイオン注入層において前記結合部材を分離する
ことにより、前記半導体部材を形成し、前記薄化工程で
は、前記薄化用分離部としてのヘテロエピタキシャル成
長層において前記半導体部材を分離することが好まし
い。
【００２３】或いは、本発明の好適な実施の形態によれ
ば、前記半導体部材作製工程では、前記第１の部材と前
記第２の部材とを結合させて結合部材を形成し、その
後、前記第１の部材に予め形成されている移設用分離部
としてのヘテロエピタキシャル成長層において前記結合
部材を分離することにより、前記半導体部材を形成し、
前記薄化工程では、前記薄化用分離部としてのヘテロエ
ピタキシャル成長層において前記半導体部材を分離する
ことが好ましい。
【００２４】或いは、本発明の好適な実施の形態によれ
ば、前記半導体部材作製工程では、前記第１の部材と前
記第２の部材とを結合させて結合部材を形成し、その
後、前記第１の部材に予め形成されている移設用分離部
としてのイオン注入層において前記結合部材を分離する
ことにより、前記半導体部材を形成し、前記薄化工程で
は、前記薄化用分離部としての、前記第１の部材と前記
第２の部材との結合界面で、前記半導体部材を分離する
ことが好ましい。
【００２５】或いは、本発明の好適な実施の形態によれ
ば、前記半導体部材作製工程では、前記第１の部材と前
記第２の部材とを結合させて結合部材を形成し、その
後、前記第１の部材に予め形成されている移設用分離部
としての多孔質層において前記結合部材を分離すること
により、前記半導体部材を形成し、前記薄化工程では、
前記薄化用分離部としての高濃度ドープ層において前記
半導体部材を分離することが好ましい。
【００２６】或いは、本発明の好適な実施の形態によれ
ば、前記半導体部材作製工程では、前記第１の部材と前
記第２の部材とを結合させて結合部材を形成し、その
後、前記第１の部材に予め形成されている移設用分離部
としてのイオン注入層において前記結合部材を分離する
ことにより、前記半導体部材を形成し、前記薄化工程で
は、前記薄化用分離部としてのイオン注入層において前
記半導体部材を分離することが好ましい。ここで、前記
半導体部材作製工程では、前記薄化用分離部としての水
素イオン注入層を前記結合部材の分離後に形成すること
が好ましい。
【００２７】或いは、本発明の好適な実施の形態によれ
ば、前記半導体部材作製工程では、前記絶縁層が前記第
１の部材に酸素イオンを注入することにより形成された
半導体部材を形成し、前記薄化工程では、前記薄化用分
離部としてのイオン注入層において前記半導体部材を分
離することが好ましい。ここで、前記半導体部材作製工
程では、前記薄化用分離部としてのイオン注入層を前記
結合部材の分離後に形成することが好ましい。
【００２８】或いは、本発明の好適な実施の形態によれ
ば、前記半導体部材作製工程では、前記素子層とすべき
層を有する第１の部材と、第２の部材とを結合させて結
合部材し、その後、前記結合部材から前記第１の部材の
一部を研削により除去することにより、前記半導体部材
を作製し、前記薄化工程では、前記薄化用分離部として
の、前記第１の部材と第２の界面において、前記半導体
部材を分離することが好ましい。
【００２９】或いは、本発明の好適な実施の形態によれ
ば、前記半導体部材作製工程では、前記第１の部材と前
記第２の部材とを結合させて結合部材を形成し、その
後、前記第１の部材に予め形成されている移設用分離部
において前記結合部材を分離することにより、前記半導
体部材を形成し、前記薄化工程では、前記薄化用分離部
において半導体部材を分離し、前記薄化用分離部の外周
部は、前記移設用分離部の外周部よりも強度が強いこと
が好ましい。
【００３０】本発明の第２の側面は、半導体部材の製造
方法に係り、回路素子を形成するための素子層を有する
第１の部材と、分離部を有する第２の部材とを結合させ
て結合部材を形成する結合工程と、前記素子層が表出す
るように前記結合部材から前記第１の部材の一部を除去
し、これにより、前記結合部材を、前記素子層を表面に
有し、内部に絶縁層を有し、前記絶縁層中又は前記絶縁
層よりも深い位置に前記分離部を有する半導体部材とす
る除去工程とを含み、前記分離部は、前記半導体部材の
前記素子層に回路素子が形成された後に前記半導体部材
を分離するために利用されることを特徴とする。
【００３１】本発明の第２の側面に係る製造方法におい
て、本発明の好適な実施の形態によれば、前記分離部
は、多孔質層を含むことが好ましい。
【００３２】或いは、本発明の好適な実施の形態によれ
ば、前記分離部は、ヘテロエピタキシャル成長層を含む
ことが好ましい。
【００３３】或いは、本発明の好適な実施の形態によれ
ば、前記分離部は、高濃度ドープ層を含むことが好まし
い。
【００３４】或いは、本発明の好適な実施の形態によれ
ば、前記除去工程は、前記第１の部材に予め形成されて
いる多孔質層において前記結合部材を分離する工程を含
み、前記分離部は、多孔質層を含むことが好ましい。
【００３５】或いは、本発明の好適な実施の形態によれ
ば、前記除去工程は、前記第１の部材に予め形成されて
いるイオン注入層において前記結合部材を分離する工程
を含み、前記分離部は、多孔質層を含むことが好まし
い。
【００３６】或いは、本発明の好適な実施の形態によれ
ば、前記除去工程は、前記第１の部材に予め形成されて
いる多孔質層において前記結合部材を分離する工程を含
み、前記分離部は、ヘテロエピタキシャル成長層を含む
ことが好ましい。
【００３７】或いは、本発明の好適な実施の形態によれ
ば、前記除去工程は、前記第１の部材に予め形成されて
いるイオン注入層において前記結合部材を分離する工程
を含み、前記分離部は、ヘテロエピタキシャル成長層を
含むことが好ましい。
【００３８】或いは、本発明の好適な実施の形態によれ
ば、前記除去工程は、前記第１の部材に予め形成されて
いるヘテロエピタキシャル成長層において前記結合部材
を分離する工程を含み、前記分離部は、ヘテロエピタキ
シャル成長層を含むことが好ましい。
【００３９】或いは、本発明の好適な実施の形態によれ
ば、前記除去工程は、前記第１の部材に予め形成されて
いる多孔質層において前記結合部材を分離する工程を含
み、前記分離部は、高濃度ドープ層を含むことが好まし
い。
【００４０】或いは、本発明の好適な実施の形態によれ
ば、前記除去工程は、前記第１の部材に予め形成されて
いるイオン注入層において前記結合部材を分離する工程
を含み、前記分離部は、イオン注入層を含むことが好ま
しい。
【００４１】或いは、本発明の好適な実施の形態によれ
ば、前記除去工程は、前記第１の部材が有する脆弱構造
部において前記結合部材を分離する工程を含み、前記分
離部の外周部は、前記脆弱構造部の外周部よりも強度が
強いことが好ましい。
【００４２】本発明の第３の側面は、半導体部材の製造
方法に係り、回路素子を形成するための素子層を有する
第１の部材と、第２の部材とを接合して接合部材を形成
する接合工程と、前記素子層が表出するように前記接合
部材から前記第１の部材の一部を除去し、これにより、
前記接合部材を、前記素子層を表面に有し、内部に絶縁
層を有する半導体部材とする除去工程と、前記除去工程
を経て得られた前記半導体部材の前記絶縁層中又は前記
絶縁層よりも深い位置に分離部を形成する分離部形成工
程とを含み、前記分離部は、前記半導体部材の前記素子
層に回路素子が形成された後に前記半導体部材を分離す
るために利用されることを特徴とする。
【００４３】本発明の第３の側面において、本発明の好
適な実施の形態によれば、前記分離部は、イオン注入層
を含むことが好ましい。ここで、前記除去工程は、前記
第１の部材に予め形成されているイオン注入層において
前記接合部材を分離する工程を含むことが好ましい。
【００４４】本発明の第４の側面は、半導体部材の製造
方法に係り、酸素イオン注入によって形成された絶縁層
を内部に有し、回路素子を形成するための素子層を表層
に有する半導体部材を準備する準備工程と、前記半導体
部材に所定のイオンを注入することにより、前記絶縁層
中又は前記絶縁層よりも深い位置に分離部を形成する分
離部形成工程とを含むことを特徴とする。
【００４５】本発明の第５の側面は、半導体装置の薄化
方法に係り、埋め込み絶縁層と、回路素子が形成された
回路素子層と、前記埋め込み絶縁層中又はそれよりも深
い位置に前記回路素子の形成に先立って形成された分離
部とを有する半導体部材を前記分離部において分離する
ことにより、前記半導体部材を薄化することを特徴とす
る。
【００４６】本発明の第６の側面は、半導体装置の製造
方法に係り、回路素子を形成するための素子層を表面に
有し、内部に絶縁層を有し、前記絶縁層の中又は前記絶
縁層よりも深い位置に薄化用分離部を有する半導体部材
を準備する工程と、前記半導体部材に回路素子を形成す
る工程とを含むことを特徴とする。
【００４７】本発明の第７の側面は、半導体装置の製造
方法に係り、回路素子を形成するための素子層を表面に
有し、内部に絶縁層を有し、前記絶縁層の中又は前記絶
縁層よりも深い位置に薄化用分離部を有する半導体部材
に素子分離領域及び活性領域を形成する工程と、前記活
性領域にトランジスタを形成する工程とを含むことを特
徴とする。
【００４８】本発明の第８の側面は、半導体装置に係
り、該半導体装置は、上記の本発明の第１の側面に係る
製造方法によって製造されうる。
【００４９】本発明の第９の側面は、半導体部材に係
り、該半導体部材は、上記の本発明の第２の側面に係る
製造方法によって製造されうる。
【００５０】
【発明の実施の形態】以下、本発明の好適な実施の形態
を説明する。
【００５１】本発明の好適な実施の形態に係る半導体装
置の製造方法は、回路素子を形成するための素子層（例
えば、単結晶Ｓｉ層）を表面に有し、内部に埋め込み絶
縁層（例えば、ＳｉＯ２層）を有し、該絶縁層の中又は
該絶縁層よりも深い位置に薄化用分離部を有する半導体
部材（典型的には、ＳＯＩ構造を有するＳＯＩ基板）を
作製する半導体部材作製工程と、該半導体部材の素子層
に回路素子を形成する回路素子形成工程と、回路素子が
形成された半導体部材を該薄化用分離部において分離す
ることにより該半導体部材を薄化する薄化工程とを含
む。
【００５２】半導体部材作製工程では、例えば、２枚の
基板を結合させて結合基板を作製した後に該結合基板を
分離して又は該結合基板のうち不要な部分を除去して半
導体層／絶縁層構造（例えば、ＳＯＩ構造）を有する半
導体部材を作製する結合法（貼り合わせ法）によって半
導体基板を作製することが好ましい。結合法としては、
例えば、結合基板を分離するための分離層として多孔質
層を利用する方法やイオン注入層を利用する方法が好適
である。
【００５３】また、半導体部材作製工程では、例えば、
サファイア基板上に薄化用分離層を形成した後に、その
上にシリコン層等の半導体層を成長させることにより、
絶縁体上に薄化用分離層を有し、その上に半導体層を有
する半導体基板を作製してもよい。
【００５４】また、半導体部材作製工程では、例えば結
合法又はＳＩＭＯＸ法により、半導体層／絶縁層構造
（例えば、ＳＯＩ構造）を有する半導体部材を作製した
後に、例えば該部材の素子層より下方に水素等のイオン
を注入することにより、該半導体基板中に薄化用分離部
を形成してもよい。
【００５５】薄化用分離部は、回路素子の形成工程（デ
バイスプロセス）の前又は後に半導体部材中に形成さ
れ、回路素子の形成後に半導体部材を分離するために利
用される。したがって、薄化用分離部は、必要に応じて
回路素子の形成工程中の熱処理、多層構造に起因する内
部応力、ＣＭＰ等により加えられる外部からの機械的な
力に耐えるものでなければならない。
【００５６】また、薄化用分離部は、例えば、多孔質
層、イオン注入層、ヘテロエピタキシャル成長層、２枚
の基板の結合界面、多層構造の界面など、内部応力を発
生させたり、内部応力を集中させたり、強度を脆弱にし
たり、密度を局所的に低くするなどして、相対的に亀裂
が入り易い部分になっていればよい。とりわけ、陽極化
成などにより形成される多孔質層や、水素や希ガス等の
種々のイオン注入により欠陥又は微小空隙を生成しうる
イオン注入層、或いはこれらを組合わせたものが、再現
性の点でより好ましいものである。
【００５７】また、薄化用分離部は、半導体基板のほぼ
全領域にわたって層状に形成されていることが好まし
い。
【００５８】また、薄化用分離部を利用した半導体基板
の分離は、該薄化用分離部中、又は、該薄化用分離部と
それに隣接する層との界面で起こりうる。
【００５９】結合法（貼り合わせ法）により、移設用分
離部と薄化用分離部の双方を有する結合部材を作製した
後に該移設用分離部において該結合部材を分離して薄化
用分離部を有する半導体基板を作製する場合には、該結
合部材を該移設用分離部において分離する際に該結合部
材が該薄化用分離部において分離されない方法を採用す
る。これらは、移設用分離部及び薄化用分離部の相対的
な脆弱性や機械的強度によってのみ決まるものでもな
く、分離方法との組合わせや、プロセスフロー上の分離
部形成の時期などにも依存する。
【００６０】以下に、本発明の代表的かつ好適な実施の
形態は次の通りである。ただし、これ以外の実施の形態
も採用しうる。
【００６１】（１）移設用分離部として第１の多孔質層
を採用し、薄化用分離部として該第１の多孔質層よりも
機械的強度が強い第２の多孔質層を採用する。
【００６２】（２）移設用分離部として水素イオン注入
層等のイオン注入層を採用し、薄化用分離部として多孔
質層を採用する。前者は、熱処理による分離に適してお
り、後者は機械的な力の印加による分離に適している。
【００６３】（３）移設用分離部として多孔質層を採用
し、薄化用分離部として該第１の多孔質層よりも機械的
強度が強いヘテロエピタキシャル成長層を採用する。
【００６４】（４）移設用分離部として水素イオン注入
層等のイオン注入層を採用し、薄化用分離部としてヘテ
ロエピタキシャル成長層を採用する。前者は、熱処理に
よる分離に適しており、後者は機械的な力の印加による
分離に適している。
【００６５】（５）移設用分離部として第１のヘテロエ
ピタキシャル成長層を採用し、薄化用分離部として該第
１のヘテロエピタキシャル成長層よりも機械的強度が強
い第２のヘテロエピタキシャル成長層を採用する。
【００６６】（６）移設用分離部として水素イオン注入
層等のイオン注入層を採用し、薄化用分離部として結合
界面を採用する。前者は、熱処理による分離に適してお
り、後者は機械的な力の印加による分離に適している。
【００６７】（７）移設用分離部として多孔質層を採用
し、薄化用分離部として該多孔質層よりも機械的強度が
強い高濃度ドープ層を採用する。
【００６８】（８）ＳＯＩ基板に薄化用分離部を形成す
る。例えば、移設用分離部として、多孔質層や、水素イ
オン注入層等のイオン注入層を採用して結合法（貼り合
わせ法）により半導体層／絶縁層構造（例えば、ＳＯＩ
構造）を形成した後に、薄化用分離部として、水素イオ
ン注入層等のイオン注入層を形成する。この場合、移設
用分離部と薄化用分離部とがプロセスフロー上同時に存
在することがない。
【００６９】（９）ＳＩＭＯＸ法により半導体層／絶縁
層構造（例えば、ＳＯＩ構造）を形成した後に、薄化用
分離部として、水素イオン注入層等のイオン注入層を形
成する。この場合、移設用分離を形成することなく、半
導体層／絶縁層構造（例えば、ＳＯＩ構造）が得られる
ので、当然に、移設用分離部と薄化用分離部とが同時に
存在することはない。
【００７０】（１０）半導体層及び絶縁層を有する第１
の基板と、第２の基板とを結合させて結合基板を作成し
た後に該結合基板から該第１の基板のうち不要な部分を
研削により除去して半導体層／絶縁層構造（例えば、Ｓ
ＯＩ構造）を有する半導体基板を形成する。薄化用分離
部としては、第１の基板と第２の基板との界面を利用す
る。
【００７１】（１１）移設用分離部の外周部の機械的強
度を弱くし、薄化用分離部が外周部の機械的強度を強く
する。この場合、移設用分離部と薄化用分離部とが混在
しても、移設の際に該移設用分離部において結合部材が
分離される。
【００７２】薄化用分離部の形成は、半導体層／絶縁層
構造（例えば、ＳＯＩ構造）の作製時に形成してもよい
し（上記の（１）〜（７）、（１１））、半導体層／絶
縁層構造の作製後に形成してもよいし（上記の（８）〜
（１０））、回路素子（デバイス）の形成後に形成して
もよい。
【００７３】回路素子が形成された後に半導体部材を薄
化用分離部において分離することにより、例えば数百ｎ
ｍ〜数十μｍ、典型的には数μｍ厚の半導体部材を得る
ことができる。このような半導体部材は、ＩＣカードや
３次元積層パッケージへの応用に適している。
【００７４】このような薄化方法は、一般に回路素子形
成後に実施される回路素子の薄層化のための裏面研削工
程の代替となり、しかもコスト的に優れたものである。
【００７５】ここで、回路素子が形成された半導体部材
を薄化用分離部で分離する際に、回路素子側（デバイス
側）の厚さ（薄化用分離から半導体部材表面までの厚
さ）が薄いと、回路素子側部分の機械的強度が不十分に
なる場合がある。この場合は、回路素子側部分を補強部
材で補強した後に薄化用分離部において半導体部材を分
離することが好ましい。補強部材としては、例えば、シ
リコンウエハ、樹脂、金属などを採用しうる。補強部材
は、典型的には、分離に先立って回路素子側部分に接着
され、該分離の直後、又は、半導体基板をダイシングし
た後に除去される。このような補強部材の使用に代え
て、半導体部材の回路素子側を真空吸着しながら該半導
体部材を薄化用分離部において分離する方法も好まし
い。
【００７６】以下、本発明のより具体的な実施の形態に
ついて説明する。
【００７７】［第１の実施の形態］図１Ａ及び図１Ｂ
は、本発明の第１の実施の形態の半導体装置の製造方法
を模式的に示す図である。
【００７８】まず、ＳＴＥＰ１では、第１の基板（prim
e wafer又はseed wafer）或いは部材として単結晶Ｓｉ
基板１１を準備して、その主表面上に分離層としての多
孔質Ｓｉ層１２を形成する。この分離層は、その上の移
設層を第２の基板に移設する移設工程で利用される。移
設工程は、第１の基板と第２の基板とを接合して接合部
材を作製する接合工程と、接合部材を移設用分離層（多
孔質Ｓｉ層１２）において分離する分離工程とを含む。
このような方法を移設法又は結合法（貼り合わせ法）と
いう。多孔質Ｓｉ層１２は、例えば、電解質溶液（化成
液）中で単結晶Ｓｉ基板１１に陽極化成処理を施すこと
によって形成することができる。
【００７９】ここで、電解質溶液としては、例えば、弗
化水素を含む溶液、弗化水素及びエタノールを含む溶
液、弗化水素及びイソプロピルアルコールを含む溶液等
が好適である。より具体的な例を挙げると、電解質溶液
としては、例えば、ＨＦ水溶液（ＨＦ濃度＝４９ｗｔ
％）とエタノールを体積比２：１で混合した混合液が好
適である。
【００８０】また、多孔質Ｓｉ層１２を互いに多孔度の
異なる２層以上の層からなる多層構造としてもよい。こ
こで、多層構造の多孔質Ｓｉ層１２は、表面側に第１の
多孔度を有する第１の多孔質Ｓｉ層、その下に、第１の
多孔度より大きい第２の多孔度を有する第２の多孔質Ｓ
ｉ層を含むことが好ましい。このような多層構造を採用
することにより、後の非多孔質層１３の形成工程におい
て、第１の多孔質Ｓｉ層上に、欠陥等の少ない非多孔質
層１３を形成することができると共に、後の分離工程に
おいて、所望の位置で接合基板を分離することができ
る。ここで、第１の多孔度としては、１０％〜３０％が
好ましく、１５％〜２５％が更に好ましい。また、第２
の多孔度としては、３５％〜７０％が好ましく、４０％
〜６０％が更に好ましい。
【００８１】電解質溶液として上記の混合液（ＨＦ濃度
が４９ｗｔ％の弗化水素酸：エタノール＝２：１）を利
用する場合は、例えば、電流密度８ｍＡ／ｃｍ２、処理
時間５〜１１ｍｉｎの条件で第１層（表面側）を生成
し、次いで、電流密度２３〜３３ｍＡ／ｃｍ２、処理時
間８０ｓｅｃ〜２ｍｉｎの条件で第２層（内部側）を生
成することが好ましい。
【００８２】次いで、次の（１）〜（４）の少なくとも
１つの工程を実施することが好ましい。ここで、
（１）、（２）を順に実施することが好ましく、
（１）、（２）、（３）を順に実施すること、或いは、
（１）、（２）、（４）を順に実施することが更に好ま
しく、（１）、（２）、（３）、（４）を順に実施する
ことが最も好ましい。
【００８３】（１）多孔質Ｓｉ層の孔壁に保護膜を形成
する工程（プリ酸化工程） この工程では、多孔質Ｓｉ層１２の孔壁に酸化膜や窒化
膜等の保護膜を形成し、これにより、後の熱処理による
孔の粗大化を防止するのに有効であるが必須ではない。
保護膜は、例えば、酸素雰囲気中で熱処理（例えば、２
００℃〜７００℃が好ましく、３００℃〜５００℃が更
に好ましい）を実施することにより形成され得る。その
後、多孔質Ｓｉ層１２の表面に形成された酸化膜等を除
去することが好ましい。これは、例えば、弗化水素を含
む溶液に多孔質Ｓｉ層１２の表面を晒すことによって実
施され得る。
【００８４】（２）水素ベ−キング工程（プリベ−キン
グ工程） この工程では、水素を含む還元性雰囲気中において８０
０℃〜１２００℃で、多孔質Ｓｉ層１２が形成された第
１の基板１に熱処理を実施する。この熱処理により、多
孔質Ｓｉ層１２の表面の孔をある程度封止することがで
きると共に、多孔質Ｓｉ層１２の表面に自然酸化膜が存
在する場合には、それを除去することができるが必須で
はない。
【００８５】（３）微量原料供給工程（プリインジェク
ション工程） 多孔質Ｓｉ層１２上に非多孔質層１３を成長させる場合
は、成長の初期段階で非多孔質層１３の原料物質の供給
を微少量として、低速度で非多孔質膜１３を成長させる
ことが好ましい。このような成長方法により、多孔質Ｓ
ｉ層１２の表面の原子のマイグレーションが促進され、
多孔質Ｓｉ層１２の表面の孔を封止することができる。
具体的には、成長速度が２０ｎｍ／ｍｉｎ以下、好まし
くは１０ｎｍ／ｍｉｎ以下、より好ましくは２ｎｍ／ｍ
ｉｎ以下になるように原料の供給を制御するが必須では
ない。
【００８６】（４）高温ベーキング工程（中間ベーキン
グ工程） 上記の水素ベーキング工程及び／又は微量原料供給工程
における処理温度よりも高い温度で、水素を含む還元性
雰囲気中で熱処理を実施することにより、多孔質Ｓｉ層
１２の更なる封止及び平坦化が実現することができるが
必須ではない。
【００８７】次いで、ＳＴＥＰ２の第１段階では、多孔
質Ｓｉ層１２上に半導体層１３を形成する。半導体層１
３としては、単結晶Ｓｉ層、多結晶Ｓｉ層、非晶質Ｓｉ
層等のＳｉ層、Ｇｅ層、ＳｉＧｅ層、ＳｉＣ層、Ｃ層、
ＧａＡｓ層、ＧａＮ層、ＡｌＧａＡｓ層、ＩｎＧａＡｓ
層、ＩｎＰ層、ＩｎＡｓ層、ＳｉＧｅ層／歪みＳｉ層、
等が好適である。
【００８８】次いで、ＳＴＥＰ２の第２段階では、半導
体層１３の上に絶縁層（例えばＳｉＯ２層）１４を形成
する。これにより、移設用分離層１２の上に、移設層と
しての、半導体層１３及び絶縁層１４を有する第１の基
板或いは部材１０が得られる。絶縁層１４として好適な
ＳｉＯ２層は、例えば、Ｏ２／Ｈ２雰囲気、１１００
℃、１０〜３３ｍｉｎの条件で生成され得る。
【００８９】以上の工程と並行して、ＳＴＥＰ３及びＳ
ＴＥＰ４が実施される。ＳＴＥＰ３では、第２の基板
(支持基板；handle wafer）或いは部材としての単結晶
Ｓｉ基板２１を準備して、その主表面上に分離層として
の多孔質層２２を形成する。この分離層は、回路素子が
形成された半導体基板を薄化する工程で利用される薄化
用分離層である。多孔質Ｓｉ層２２は、例えば、電解質
溶液（化成液）中で単結晶Ｓｉ基板２１に陽極化成処理
を施すことによって形成することができる。
【００９０】ここで、電解質溶液としては、例えば、弗
化水素を含む溶液、弗化水素及びエタノールを含む溶
液、弗化水素及びイソプロピルアルコールを含む溶液等
が好適である。より具体的な例を挙げると、電解質溶液
としては、例えば、ＨＦ水溶液（ＨＦ濃度＝４９ｗｔ
％）とエタノールを体積比２：１で混合した混合液が好
適である。勿論、多孔質Ｓｉ層２２を互いに多孔度の異
なる２層以上の層からなる多層構造としてもよい。
【００９１】第２の基板の多孔質Ｓｉ層２２は、第１の
基板の多孔質Ｓｉ層１２よりも機械的強度が高いことが
好ましい。ここで、機械的強度は、例えば、多孔度が小
さいほど、孔径が小さいほど、孔密度が小さいほど、高
くなる。或いは、第２の基板の多孔質Ｓｉ層２２は、第
１の基板の多孔質Ｓｉ層１２よりも、加わる応力が小さ
いことが好ましい。第１の基板の多孔質Ｓｉ層１２と第
２の基板の多孔質Ｓｉ層２２とに特性の差を設ける方法
としては、例えば、多孔質形成領域の導電型若しくは比
抵抗、又は、化成液の組成若しくは化成電流密度を変更
する方法を採用することができる。
【００９２】ＳＴＥＰ４では、多孔質Ｓｉ層２２上に、
回路素子が形成された最終的な基板又はチップの厚さを
任意の厚さにするための厚さ調整層２３を形成する。こ
れにより、薄化用分離層２２上に厚さ調整層２３を有す
る第２の基板２０が得られる。厚さ調整層２３として
は、例えば単結晶シリコン等のシリコン層が好適である
が、他の材料で構成された層であってもよい。
【００９３】第２の基板は、単結晶Ｓｉ基板に限定され
ず、例えばサファイヤ基板や石英等の透明基板、あるい
は、多結晶Ｓｉ基板などであってもよい。すなわち、第
２の基板は、移設用分離部を形成することができる部材
であれば何でもよい。
【００９４】次いで、ＳＴＥＰ５では、ＳＴＥＰ２を経
て得られた第１の基板１０とＳＴＥＰ４を経て得られた
第２の基板２０とを、絶縁層１４を挟むようにして、室
温で結合(bonding)させて結合基板３０を作成する。
【００９５】なお、絶縁層１４は、上記のように単結晶
Ｓｉ層１３側に形成しても良いし、第２の基板２０上に
形成しても良く、両者に形成しても良く、結果として、
第１の基板と第２の基板を結合させた際に、図１Ａに示
す状態になれば良い。しかしながら、上記のように、絶
縁層１４を活性層となる半導体層（例えば、単結晶Ｓｉ
層）１３側に形成することにより、第１の基板１０と第
２の基板２０との接合界面を活性層から遠ざけることが
できるため、より高品位のＳＯＩ基板等の半導体基板を
得ることができる。
【００９６】ここで、基板１０と基板２０とを結合させ
た後に、両者の結合を強固にする処理を実施することが
好ましい。この処理の一例としては、例えば、１）Ｎ２
雰囲気、１１００℃、１０ｍｉｎの条件で熱処理を実施
し、２）Ｏ２／Ｈ２雰囲気、１１００℃、５０〜１００
ｍｉｎの条件で熱処理（酸化処理）を実施する処理が好
適である。この処理に加えて、或いは、この処理に代え
て、陽極接合処理及び／又は加圧処理を実施してもよ
い。
【００９７】次いで、ＳＴＥＰ６では、結合基板３０を
機械的強度が脆弱な移設用分離層としての多孔質層１２
において分離する。ここで、結合基板の分離方法として
は、例えば、多孔質層１２に流体の圧力を作用させる方
法（例えば、多孔質層１２に流体を打ち込む方法、多孔
質層１２に流体の静圧を印加する方法等）、多孔質層１
２に対して垂直な方向に力が加わるようにして両基板を
互いに反対方向に引っ張る方法、多孔質層１２に対して
平行に剪断応力を加える方法（例えば、結合界面に平行
な面内で両基板を互いに反対方向に移動させる方法や、
円周方向に力が加わるようにして両基板を反対方向に回
転させる方法など）、結合界面に対して垂直な方向に加
圧する方法、多孔質層１２に超音波などの波動エネルギ
ーを印加する方法、多孔質層１２に対して結合基板の側
面側から結合界面に平行に剥離用部材（例えばナイフの
ような鋭利なブレード）を挿入する方法、多孔質層１２
に染み込ませた物質の膨張エネルギーを利用する方法、
多孔質層１２を結合基板の側面から熱酸化させることに
より、該多孔質層１２を体積膨張させる方法、分離領域
として機能する多孔質層１２を結合基板の側面から選択
的にエッチングして分離する方法などがある。
【００９８】ここで、重要なことは、結合基板３０を薄
化用分離層としての多孔質層２２ではなくて移設用分離
層としての多孔質層１２において分離することである。
このためには、前述のように、薄化用の分離層としての
多孔質Ｓｉ層２２の機械的強度を移設用分離層としての
多孔質Ｓｉ層１２よりも高くしておくことが好ましい。
【００９９】或いは、薄化用分離層としての多孔質Ｓｉ
層２２の外周部の機械的強度を移設用分離層としての多
孔質層２１の外周部の機械的強度よりも強くしておくこ
とが好ましい。この方法は、分離方法として、多孔質層
に流体を打ち込む方法や剥離用部材を挿入する方法等に
特に適している。移設用分離層としての多孔質層１２に
おける分離が始まると、分離は多孔質層１２に沿って進
むため、他の分離層である薄化用分離層としての多孔質
層２２における分離は起こりにくい。多孔質層の外周部
の強度は、例えば、多孔質層に隣接する層（例えば、単
結晶シリコン層）の厚さに依存する。そこで、薄化用分
離層としての多孔質層２２に隣接する厚さ調整層２３を
相対的に厚くし、移設用分離層としての多孔質層１２に
隣接する半導体層１３の厚さを相対的に薄くすることに
より、薄化用分離層としての多孔質Ｓｉ層２２の外周部
の機械的強度を移設用分離層としての多孔質層２１の外
周部の機械的強度よりも強くすることができる。或い
は、薄化用分離層としての多孔質層２２に隣接する厚さ
調整層２３の直径を相対的に大きくし（すなわち、基板
端部から厚さ調整層２３の端部までの距離を小さく
し）、移設用分離層としての多孔質層１２に隣接する半
導体層１３の直径を相対的に小さくし（すなわち、基板
のエッジから半導体層１３のエッジまでの距離を小さく
し）してもよい。この場合においても、薄化用分離層と
しての多孔質Ｓｉ層２２の外周部の機械的強度を移設用
分離層としての多孔質層２１の外周部の機械的強度より
も強くすることができる。図１０に側部の様子を模式的
に示す。
【０１００】ＳＴＥＰ７は、分離後の第１の基板１０’
の単結晶Ｓｉ基板１１上に多孔質層１２ａが残留する場
合において必要に応じて実施される工程である。この工
程では、残留多孔質層１２ａをエッチング、研磨、研
削、水素を含む還元性雰囲気中での熱処理等により除去
する。勿論、残留物が無い場合や非常に少ない場合、ま
たは後工程において問題とならない場合には必ずしも除
去工程を実施する必要はない。このようにして得られる
単結晶Ｓｉ基板１１は、第１の基板としての単結晶シリ
コン基板１１、又は第２の基板としての単結晶シリコン
基板２１として利用され得る。
【０１０１】ＳＴＥＰ８は、分離後の第２の基板２０’
上に多孔質層１２ｂが残留する場合において必要に応じ
て実施される工程である。この工程では、残留多孔質層
１２ｂをエッチング、研磨、研削、水素を含む還元性雰
囲気中での熱処理等により除去する。勿論、残留物が無
い場合や非常に少ない場合、または後工程において問題
とならない場合には必ずしも除去工程を実施する必要は
ない。このようにして半導体基板４０が製造される。半
導体基板４０は、回路素子を形成した後に薄化用分離層
２２において分離することにより容易に薄化されうる薄
化対応基板である。
【０１０２】ＳＴＥＰ９では、半導体基板４０に回路素
子を作り込む。簡単に説明すると、この工程は、例え
ば、半導体基板４０上に素子分離領域と活性領域とを形
成し、活性領域にトランジスタ等の回路素子や配線を含
む集積回路４１を形成する工程を含む。このようなデバ
イス工程のより詳細な具体例については後述する。
【０１０３】ＳＴＥＰ１０では、集積回路４１が形成さ
れた半導体基板５０を機械的強度が脆弱な薄化用分離層
としての多孔質層２２において分離する。これにより、
半導体基板５０が薄化される。薄化後の半導体基板５１
の厚さは、厚さ調整層２３の厚さに依存する。すなわ
ち、最終的な半導体基板において要求される厚さを考慮
して、ＳＴＥＰ４において厚さ調整層２３の厚さを調整
すればよい。
【０１０４】半導体基板の分離方法としては、例えば、
多孔質層２２に流体の圧力を作用させる方法（例えば、
多孔質層２２に流体を打ち込む方法、多孔質層２２に流
体の静圧を印加する方法等）、多孔質層２２に対して垂
直な方向に力が加わるようにして両基板を互いに反対方
向に引っ張る方法、多孔質層２２に対して平行に剪断応
力を加える方法（例えば、結合界面に平行な面内で両基
板を互いに反対方向に移動させる方法や、円周方向に力
が加わるようにして両基板を反対方向に回転させる方法
など）、結合界面に対して垂直な方向に加圧する方法、
多孔質層２２に超音波などの波動エネルギーを印加する
方法、多孔質層２２に対して結合基板の側面側から結合
界面に平行に剥離用部材（例えばナイフのような鋭利な
ブレード）を挿入する方法、多孔質層２２に染み込ませ
た物質の膨張エネルギーを利用する方法、多孔質層２２
を結合基板の側面から熱酸化させることにより、該多孔
質層２２を体積膨張させる方法、分離領域として機能す
る多孔質層２２を希有号基板の側面から選択的にエッチ
ングして分離する方法などがある。
【０１０５】ＳＴＥＰ１１は、薄化後の半導体基板５１
に多孔質層２２ａが残留している場合において必要に応
じて実施される工程である。この工程では、残留多孔質
層２２ａをエッチング、研磨、研削、水素を含む還元性
雰囲気中での熱処理等により除去する。
【０１０６】ＳＴＥＰ１２は、分離後の第２の基板とし
ての単結晶Ｓｉ基板２１上に多孔質層２２ｂが残留する
場合において必要に応じて実施される工程である。この
工程では、残留多孔質層２２ｂをエッチング、研磨、研
削、水素を含む還元性雰囲気中での熱処理等により除去
する。勿論、残留物が無い場合や非常に少ない場合、ま
たは後工程において問題とならない場合には必ずしも除
去工程を実施する必要はない。このようにして得られる
単結晶Ｓｉ基板２１は、第１の基板としての単結晶シリ
コン基板１１、又は第２の基板としての単結晶シリコン
基板２１、あるいは、その他の半導体基板として利用さ
れ得る。
【０１０７】［第２の実施の形態］この実施の形態は、
第１の実施の形態における移設用分離層としての多孔質
層１２をイオン注入層に変更したものである。
【０１０８】図２Ａ及び図２Ｂは、本発明の第２の実施
の形態の半導体装置の製造方法を模式的に示す図であ
る。
【０１０９】まず、ＳＴＥＰ１０１では、第１の基板
（prime wafer又はseed wafer）或いは部材として単結
晶Ｓｉ基板１１を準備して、その主表面上に絶縁層（例
えば、ＳｉＯ２層）１４を形成する。
【０１１０】次いで、ＳＴＥＰ１０２では、絶縁層１４
が形成された単結晶Ｓｉ基板１１の所定深さに水素イオ
ンを注入することにより、水素イオン注入層１１２を形
成する。この水素イオン注入層１１２は、移設用分離層
として機能する。この工程により、絶縁層１４と水素イ
オン注入層１１２との間には、半導体層としての単結晶
Ｓｉ層１１３が残る。
【０１１１】ここで、水素イオンに代えて、窒素や希ガ
スイオンを注入してもよい。イオン注入法としては、一
般に回路素子形成工程に用いられる、イオン注入装置を
用いる方法や、プラズマ浸漬イオン注入法（例えば、国
際公開番号ＷＯ９８／５２２１６号公報に記載されてい
る）を採用することができる。
【０１１２】なお、ＳＴＥＰ１０１において、絶縁層１
４の形成に先立って、単結晶Ｓｉ層、多結晶Ｓｉ層、非
晶質Ｓｉ層等のＳｉ層、Ｇｅ層、ＳｉＧｅ層、ＳｉＣ
層、Ｃ層、ＧａＡｓ層、ＧａＮ層、ＡｌＧａＡｓ層、Ｉ
ｎＧａＡｓ層、ＩｎＰ層、ＩｎＡｓ層、ＳｉＧｅ層／歪
みＳｉ層等を形成しておくことにより、それを半導体層
１４とすることもできる。
【０１１３】以上の工程と並行して、ＳＴＥＰ１０３及
びＳＴＥＰ１０４が実施される。ＳＴＥＰ３では、第２
の基板(支持基板、handle wafer）或いは部材としての
単結晶Ｓｉ基板２１を準備して、その主表面上に薄化用
分離層としての多孔質層２２を形成する。多孔質Ｓｉ層
２２は、例えば、電解質溶液（化成液）中で単結晶Ｓｉ
基板２１に陽極化成処理を施すことによって形成するこ
とができる。
【０１１４】ここで、電解質溶液としては、例えば、弗
化水素を含む溶液、弗化水素及びエタノールを含む溶
液、弗化水素及びイソプロピルアルコールを含む溶液等
が好適である。より具体的な例を挙げると、電解質溶液
としては、例えば、ＨＦ水溶液（ＨＦ濃度＝４９ｗｔ
％）とエタノールを体積比２：１で混合した混合液が好
適である。勿論、多孔質Ｓｉ層２２を互いに多孔度の異
なる２層以上の層からなる多層構造としてもよい。
【０１１５】ＳＴＥＰ４では、多孔質Ｓｉ層２２上に、
回路素子が形成された最終的な基板又はチップの厚さを
任意の厚さにするための厚さ調整層２３を形成する。こ
れにより、薄化用分離層２２上に厚さ調整層２３を有す
る第２の基板２０が得られる。厚さ調整層２３として
は、例えば単結晶シリコン等のシリコン層が好適である
が、他の材料で構成された層であってもよい。
【０１１６】第２の基板は、単結晶Ｓｉ基板に限定され
ず、例えばサファイヤ基板であってもよい。すなわち、
第２の基板は、移設用分離部を形成することができる部
材であれば何でもよい。
【０１１７】次いで、ＳＴＥＰ１０５では、ＳＴＥＰ１
０２を経て得られた第１の基板１１０とＳＴＥＰ４を経
て得られた第２の基板１２０とを、絶縁層１４を挟むよ
うにして、室温で結合(bonding)させて結合基板１３０
を作成する。この後、結合を強固にするための処理を施
してもよい。
【０１１８】次いで、ＳＴＥＰ１０６では、結合基板３
０を機械的強度が脆弱な移設用分離層としての水素イオ
ン注入層１１２において分離する。ここで、結合基板の
分離方法としては、例えば、熱処理が最も好ましい。熱
処理を施すことにより、イオン注入層１１２内に潜在的
に存在する多数の微小な空洞が凝集することが知られて
いる。このような層は、例えば、微小空洞層(micro-cav
ity layer)と呼ばれる。この分離工程において熱処理を
採用することにより、結合基板３０を薄化用分離層とし
ての多孔質層２２ではなくて移設用分離層としての水素
イオン注入層１１２において分離することができる。イ
オン注入層１１２は、多孔質層２２よりも低い温度で分
離層として活性化されるからである。
【０１１９】なお、上記の熱処理に代えて、水素イオン
注入層１１２に流体の圧力を作用させる方法（例えば、
水素イオン注入層１１２に流体を打ち込む方法、水素イ
オン注入層１１２に流体の静圧を印加する方法等）、水
素イオン注入層１１２に対して垂直な方向に力が加わる
ようにして両基板を互いに反対方向に引っ張る方法、水
素イオン注入層１１２に対して平行に剪断応力を加える
方法（例えば、結合界面に平行な面内で両基板を互いに
反対方向に移動させる方法や、円周方向に力が加わるよ
うにして両基板を反対方向に回転させる方法など）、結
合界面に対して垂直な方向に加圧する方法、水素イオン
注入層１１２に超音波などの波動エネルギーを印加する
方法、水素イオン注入層層１２に対して結合基板の側面
側から結合界面に平行に剥離用部材（例えばナイフのよ
うな鋭利なブレード）を挿入する方法なども採用し得
る。
【０１２０】ＳＴＥＰ１０７は、分離後の第１の基板１
１０’の単結晶Ｓｉ基板１１上に水素イオン注入層１１
２ａが残留する場合において必要に応じて実施される工
程である。この工程では、残留水素イオン注入層１１２
ａをエッチング、研磨、研削、水素を含む還元性雰囲気
中での熱処理等により除去する。勿論、残留物が無い場
合や非常に少ない場合、または後工程において問題とな
らない場合には必ずしも除去工程を実施する必要はな
い。このようにして得られる単結晶Ｓｉ基板１１は、第
１の基板としての単結晶シリコン基板１１、又は第２の
基板としての単結晶シリコン基板２１として利用され得
る。
【０１２１】ＳＴＥＰ１０８は、分離後の第２の基板１
２０’上に水素イオン注入層１１２ｂが残留する場合に
おいて必要に応じて実施される工程である。この工程で
は、残留水素イオン注入層１１２ｂをエッチング、研
磨、研削、水素を含む還元性雰囲気中での熱処理等によ
り除去する。勿論、残留物が無い場合や非常に少ない場
合、または後工程において問題とならない場合には必ず
しも除去工程を実施する必要はない。このようにして半
導体基板１４０が製造される。半導体基板１４０は、回
路素子を形成した後に薄化用分離層１２２において分離
することにより容易に薄化されうる薄化対応基板であ
る。
【０１２２】ＳＴＥＰ１０９では、半導体基板１４０に
回路素子を作り込む。簡単に説明すると、この工程は、
例えば、半導体基板１４０上に素子分離領域と活性領域
とを形成し、活性領域にトランジスタ等の回路素子や配
線を含む集積回路４１を形成する工程を含む。この工程
のより詳細な具体例については後述する。
【０１２３】ＳＴＥＰ１１０では、集積回路４１が形成
された半導体基板１５０を機械的強度が脆弱な薄化用分
離層としての多孔質層２２において分離する。これによ
り、半導体基板１５０が薄化される。薄化後の半導体基
板１５１の厚さは、厚さ調整層２３の厚さに依存する。
すなわち、最終的な半導体基板において要求される厚さ
を考慮して、ＳＴＥＰ１０４において厚さ調整層２３の
厚さを調整すればよい。
【０１２４】半導体基板の分離方法としては、例えば、
多孔質層２２に流体の圧力を作用させる方法（例えば、
多孔質層２２に流体を打ち込む方法、多孔質層２２に流
体の静圧を印加する方法等）、多孔質層２２に対して垂
直な方向に力が加わるようにして両基板を互いに反対方
向に引っ張る方法、多孔質層２２に対して平行に剪断応
力を加える方法（例えば、結合界面に平行な面内で両基
板を互いに反対方向に移動させる方法や、円周方向に力
が加わるようにして両基板を反対方向に回転させる方法
など）、結合界面に対して垂直な方向に加圧する方法、
多孔質層２２に超音波などの波動エネルギーを印加する
方法、多孔質層２２に対して結合基板の側面側から結合
界面に平行に剥離用部材（例えばナイフのような鋭利な
ブレード）を挿入する方法、多孔質層２２に染み込ませ
た物質の膨張エネルギーを利用する方法、多孔質層２２
を結合基板の側面から熱酸化させることにより、該多孔
質層２２を体積膨張させる方法、分離領域として機能す
る多孔質層を結合基板の側面から選択的にエッチングし
て分離する方法などがある。
【０１２５】ＳＴＥＰ１１１は、薄化後の半導体基板１
５１に多孔質層２２ａが残留している場合において必要
に応じて実施される工程である。この工程では、残留多
孔質層２２ａをエッチング、研磨、研削、水素を含む還
元性雰囲気中での熱処理等により除去する。
【０１２６】ＳＴＥＰ１１２は、分離後の第２の基板と
しての単結晶Ｓｉ基板２１上に多孔質層２２ｂが残留す
る場合において必要に応じて実施される工程である。こ
の工程では、残留多孔質層２２ｂをエッチング、研磨、
研削、水素を含む還元性雰囲気中での熱処理等により除
去する。勿論、残留物が無い場合や非常に少ない場合、
または後工程において問題とならない場合には必ずしも
除去工程を実施する必要はない。このようにして得られ
る単結晶Ｓｉ基板２１は、第１の基板としての単結晶シ
リコン基板１１、又は第２の基板としての単結晶シリコ
ン基板２１として利用され得る。
【０１２７】［第３の実施の形態］この実施の形態は、
第１の実施の形態における薄化用分離層としての多孔質
層２２をヘテロエピタキシャル層に変更したものであ
る。
【０１２８】図３Ａ及び図３Ｂは、本発明の第３の実施
の形態の半導体装置の製造方法を模式的に示す図であ
る。
【０１２９】まず、ＳＴＥＰ２０１及び２０２では、第
１の実施の形態と同様にして、移設用分離層１２の上
に、移設層としての、半導体層１３及び絶縁層１４を有
する第１の基板或いは部材２１０を作製する。
【０１３０】ＳＴＥＰ２０３では、第２の基板(支持基
板、handle wafer)或いは部材としての単結晶Ｓｉ基板
２１を準備して、その主表面上に分離層としてのヘテロ
エピタキシャル成長層２２２を形成する。分離層２２２
は、回路素子が形成された半導体基板を薄化する工程で
利用される薄化用分離層であり、移設用分離層１２より
も機械的強度が強い。ここで、ヘテロエピタキシャル層
２２２としては、例えば、下地の基板がシリコン基板で
ある場合、ＳｉＧｅ層、ＳｉＣが好適であるが、Ｇａ
Ｎ、ＧａＡｓ等でもよい。
【０１３１】ＳＴＥＰ２０４では、ヘテロエピタキシャ
ル成長層２２２上に、回路素子が形成された最終的な基
板又はチップの厚さを任意の厚さにするための厚さ調整
層２３を形成する。これにより、薄化用分離層２２２上
に厚さ調整層２３を有する第２の基板２２０が得られ
る。厚さ調整層２３としては、例えば単結晶シリコン等
のシリコン層が好適であるが、他の材料で構成された層
であってもよい。
【０１３２】第２の基板は、単結晶Ｓｉ基板に限定され
ず、例えばサファイヤ基板であってもよい。すなわち、
第２の基板は、薄化用分離部を形成することができる部
材であれば何でもよい。
【０１３３】次いで、ＳＴＥＰ２０５では、ＳＴＥＰ２
０２を経て得られた第１の基板２１０とＳＴＥＰ２０４
を経て得られた第２の基板２２０とを、絶縁層１４を挟
むようにして、室温で結合(bonding)させて結合基板２
３０を作成する。
【０１３４】なお、絶縁層１４は、上記のように単結晶
Ｓｉ層１３側に形成しても良いし、第２の基板２２０上
に形成しても良く、両者に形成しても良く、結果とし
て、第１の基板と第２の基板を結合させた際に、図２Ａ
に示す状態になれば良い。しかしながら、上記のよう
に、絶縁層１４を活性層となる半導体層（例えば、単結
晶Ｓｉ層）１３側に形成することにより、第１の基板１
１０と第２の基板２２０との接合界面を活性層から遠ざ
けることができるため、より高品位のＳＯＩ基板等の半
導体基板を得ることができる。
【０１３５】ここで、基板２１０と基板２２０とを結合
させた後に、両者の結合を強固にする処理を実施するこ
とが好ましい。この処理の一例としては、例えば、１）
Ｎ２雰囲気、１１００℃、１０ｍｉｎの条件で熱処理を
実施し、２）Ｏ２／Ｈ２雰囲気、１１００℃、５０〜１
００ｍｉｎの条件で熱処理（酸化処理）を実施する処理
が好適である。この処理に加えて、或いは、この処理に
代えて、陽極接合処理及び／又は加圧処理を実施しても
よい。
【０１３６】次いで、ＳＴＥＰ２０６では、結合基板２
３０を機械的強度が脆弱な移設用分離層としての多孔質
層１２において分離する。ここで、結合基板の分離方法
としては、例えば、多孔質層１２に流体の圧力を作用さ
せる方法（例えば、多孔質層１２に流体を打ち込む方
法、多孔質層１２に流体の静圧を印加する方法等）、多
孔質層１２に対して垂直な方向に力が加わるようにして
両基板を互いに反対方向に引っ張る方法、多孔質層２２
に対して平行に剪断応力を加える方法（例えば、結合界
面に平行な面内で両基板を互いに反対方向に移動させる
方法や、円周方向に力が加わるようにして両基板を反対
方向に回転させる方法など）、結合界面に対して垂直な
方向に加圧する方法、多孔質層１２に超音波などの波動
エネルギーを印加する方法、多孔質層１２に対して結合
基板の側面側から結合界面に平行に剥離用部材（例えば
ナイフのような鋭利なブレード）を挿入する方法、多孔
質層１２に染み込ませた物質の膨張エネルギーを利用す
る方法、多孔質層１２を結合基板の側面から熱酸化させ
ることにより、該多孔質層１２を体積膨張させる方法、
分離領域として機能する多孔質層を結合基板の側面から
選択的にエッチングして分離する方法などがある。
【０１３７】ＳＴＥＰ２０７は、分離後の第１の基板２
１０’の単結晶Ｓｉ基板１１上に多孔質層１２ａが残留
する場合において必要に応じて実施される工程である。
この工程では、残留多孔質層１２ａをエッチング、研
磨、研削、水素を含む還元性雰囲気中での熱処理等によ
り除去する。勿論、残留物が無い場合や非常に少ない場
合、または後工程において問題とならない場合には必ず
しも除去工程を実施する必要はない。このようにして得
られる単結晶Ｓｉ基板１１は、第１の基板としての単結
晶シリコン基板１１、又は第２の基板としての単結晶シ
リコン基板２１として利用され得る。
【０１３８】ＳＴＥＰ２０８は、分離後の第２の基板２
２０’上に多孔質層１２ｂが残留する場合において必要
に応じて実施される工程である。この工程では、残留多
孔質層１２ｂをエッチング、研磨、研削、水素を含む還
元性雰囲気中での熱処理等により除去する。勿論、残留
物が無い場合や非常に少ない場合、または後工程におい
て問題とならない場合には必ずしも除去工程を実施する
必要はない。このようにして半導体基板２４０が製造さ
れる。半導体基板２４０は、回路素子を形成した後に薄
化用分離層２２２において分離することにより容易に薄
化されうる薄化対応基板である。
【０１３９】ＳＴＥＰ２０９では、半導体基板２４０に
回路素子を作り込む。簡単に説明すると、この工程は、
例えば、半導体基板２４０上に素子分離領域と活性領域
とを形成し、活性領域にトランジスタ等の回路素子や配
線を含む集積回路４１を形成する工程を含む。この工程
のより詳細な具体例については後述する。
【０１４０】ＳＴＥＰ２１０では、集積回路４１が形成
された半導体基板２５０を機械的強度が脆弱な薄化用分
離層としてのヘテロエピタキシャル層２２２において分
離する。これにより、半導体基板２５０が薄化される。
薄化後の半導体基板５１の厚さは、厚さ調整層２３の厚
さに依存する。すなわち、最終的な半導体基板において
要求される厚さを考慮して、ＳＴＥＰ２０４において厚
さ調整層２３の厚さを調整すればよい。
【０１４１】半導体基板の分離方法としては、例えば、
ヘテロエピタキシャル成長層２２２に流体の圧力を作用
させる方法（例えば、ヘテロエピタキシャル成長層２２
２に流体を打ち込む方法、ヘテロエピタキシャル成長層
２２２に流体の静圧を印加する方法等）、ヘテロエピタ
キシャル成長層２２２に対して垂直な方向に力が加わる
ようにして両基板を互いに反対方向に引っ張る方法、ヘ
テロエピタキシャル成長層２２２に対して平行に剪断応
力を加える方法（例えば、貼り合わせ面に平行な面内で
両基板を互いに反対方向に移動させる方法や、円周方向
に力が加わるようにして両基板を反対方向に回転させる
方法など）、結合界面に対して垂直な方向に加圧する方
法、ヘテロエピタキシャル成長層２２２に対して結合基
板の側面側から結合界面に平行に剥離用部材（例えばナ
イフのような鋭利なブレード）を挿入する方法などがあ
る。
【０１４２】ＳＴＥＰ２１１は、薄化後の半導体基板５
１にヘテロエピタキシャル成長層２２２ａが残留してい
る場合において必要に応じて実施される工程である。こ
の工程では、残留ヘテロエピタキシャル成長層２２２ａ
をエッチング、研磨、研削等により除去する。
【０１４３】ＳＴＥＰ１２は、分離後の第２の基板とし
ての単結晶Ｓｉ基板２１上にヘテロエピタキシャル成長
層２２２ｂが残留する場合において必要に応じて実施さ
れる工程である。この工程では、残留成長層２２２ｂを
エッチング、研磨、研削等により除去する。勿論、残留
物が無い場合や非常に少ない場合、または後工程におい
て問題とならない場合には必ずしも除去工程を実施する
必要はない。このようにして得られる単結晶Ｓｉ基板２
１は、第１の基板としての単結晶シリコン基板１１、又
は第２の基板としての単結晶シリコン基板２１として利
用され得る。
【０１４４】［第４の実施の形態］この実施の形態は、
第２の実施の形態における薄化用分離層として多孔質層
１１２を第３の実施の形態と同様のヘテロエピタキシャ
ル層に変更し、たものである。
【０１４５】図４Ａ及び図４Ｂは、本発明の第４の実施
の形態の半導体装置の製造方法を模式的に示す図であ
る。
【０１４６】ＳＴＥＰ３０１及び３０２では、第２の実
施の形態と同様にして、水素イオン注入層１１２上に半
導体層１１３を有し、その上に絶縁層１１３を有する第
１の基板３１０を作製する。
【０１４７】ＳＴＥＰ３０３及び３０４では、第３の実
施の形態と同様にして、ヘテロエピタキシャル成長層２
２２上に、回路素子が形成された最終的な基板又はチッ
プの厚さを任意の厚さにするための厚さ調整層２３を有
する第２の基板３２０を作製する。
【０１４８】次いで、ＳＴＥＰ３０５では、ＳＴＥＰ３
０２を経て得られた第１の基板３１０とＳＴＥＰ３０４
を経て得られた第２の基板３２０とを、絶縁層１４を挟
むようにして、室温で結合(bonding)させて結合基板３
３０を作成する。この後、結合を強固にするための処理
を施してもよい。
【０１４９】次いで、ＳＴＥＰ３０６では、結合基板３
０を機械的強度が脆弱な移設用分離層としての水素イオ
ン注入層１１２において分離する。ここで、結合基板の
分離方法としては、例えば、熱処理が最も好ましい。熱
処理を施すことにより、イオン注入層１１２内に潜在的
に存在する多数の微小な空洞が凝集することが知られて
いる。このような層は、例えば、微小空洞層(micro-cav
ity layer)と呼ばれる。この分離工程において熱処理を
採用することにより、結合基板３３０を薄化用分離層と
してのヘテロエピタキシャル成長層２２２ではなくて移
設用分離層としての水素イオン注入層１１２において分
離することができる。
【０１５０】なお、上記の熱処理に代えて、水素イオン
注入層１１２に流体の圧力を作用させる方法（例えば、
水素イオン注入層１１２に流体を打ち込む方法、水素イ
オン注入層１１２に流体の静圧を印加する方法等）、水
素イオン注入層１１２に対して垂直な方向に力が加わる
ようにして両基板を互いに反対方向に引っ張る方法、水
素イオン注入層１１２に対して平行に剪断応力を加える
方法（例えば、結合界面に平行な面内で両基板を互いに
反対方向に移動させる方法や、円周方向に力が加わるよ
うにして両基板を反対方向に回転させる方法など）、結
合界面に対して垂直な方向に加圧する方法、水素イオン
注入層１１２に超音波などの波動エネルギーを印加する
方法、水素イオン注入層層１１２に対して結合基板の側
面側から結合界面に平行に剥離用部材（例えばナイフの
ような鋭利なブレード）を挿入する方法なども採用し得
る。
【０１５１】ＳＴＥＰ３０７は、分離後の第１の基板３
１０’の単結晶Ｓｉ基板１１上に水素イオン注入層１１
２ａが残留する場合において必要に応じて実施される工
程である。この工程では、残留水素イオン注入層１１２
ａをエッチング、研磨、研削、水素を含む還元性雰囲気
中での熱処理等により除去する。勿論、残留物が無い場
合や非常に少ない場合、または後工程において問題とな
らない場合には必ずしも除去工程を実施する必要はな
い。このようにして得られる単結晶Ｓｉ基板１１は、第
１の基板としての単結晶シリコン基板１１、又は第２の
基板としての単結晶シリコン基板２１として利用され得
る。
【０１５２】ＳＴＥＰ３０８は、分離後の第２の基板３
２０’上に水素イオン注入層１１２ｂが残留する場合に
おいて必要に応じて実施される工程である。この工程で
は、残留水素イオン注入層１１２ｂをエッチング、研
磨、研削、水素を含む還元性雰囲気中での熱処理等によ
り除去する。勿論、残留物が無い場合や非常に少ない場
合、または後工程において問題とならない場合には必ず
しも除去工程を実施する必要はない。このようにして半
導体基板３４０が製造される。半導体基板３４０は、回
路素子を形成した後に薄化用分離層２２２において分離
することにより容易に薄化されうる薄化対応基板であ
る。
【０１５３】ＳＴＥＰ３０９では、半導体基板３４０に
回路素子を作り込む。簡単に説明すると、この工程は、
例えば、半導体基板３４０上に素子分離領域と活性領域
とを形成し、活性領域にトランジスタ等の回路素子や配
線を含む集積回路４１を形成する工程を含む。この工程
のより詳細な具体例については後述する。
【０１５４】ＳＴＥＰ３１０では、集積回路４１が形成
された半導体基板３５０を機械的強度が脆弱な薄化用分
離層としての薄化用分離層としてのヘテロエピタキシャ
ル成長層２２２において分離する。これにより、半導体
基板３５０が薄化される。薄化後の半導体基板３５１の
厚さは、厚さ調整層２３の厚さに依存する。すなわち、
最終的な半導体基板において要求される厚さを考慮し
て、ＳＴＥＰ３０４において厚さ調整層２３の厚さを調
整すればよい。
【０１５５】半導体基板の分離方法としては、例えば、
ヘテロエピタキシャル成長層２２２に流体の圧力を作用
させる方法（例えば、ヘテロエピタキシャル成長層２２
２に流体を打ち込む方法、ヘテロエピタキシャル成長層
２２２に流体の静圧を印加する方法等）、ヘテロエピタ
キシャル成長層２２２に対して垂直な方向に力が加わる
ようにして両基板を互いに反対方向に引っ張る方法、ヘ
テロエピタキシャル成長層２２２に対して平行に剪断応
力を加える方法（例えば、結合界面に平行な面内で両基
板を互いに反対方向に移動させる方法や、円周方向に力
が加わるようにして両基板を反対方向に回転させる方法
など）、結合界面に対して垂直な方向に加圧する方法、
ヘテロエピタキシャル成長層２２２に対して結合基板の
側面側から結合界面に平行に剥離用部材（例えばナイフ
のような鋭利なブレード）を挿入する方法などがある。
【０１５６】ＳＴＥＰ３１１は、薄化後の半導体基板３
５１にヘテロエピタキシャル成長層２２２ａが残留して
いる場合において必要に応じて実施される工程である。
この工程では、残留ヘテロエピタキシャル成長層２２２
ａをエッチング、研磨、研削等により除去する。
【０１５７】ＳＴＥＰ３１２は、分離後の第２の基板と
しての単結晶Ｓｉ基板２１上にヘテロエピタキシャル成
長層２２２ｂが残留する場合において必要に応じて実施
される工程である。この工程では、残留ヘテロエピタキ
シャル成長層２２２ｂをエッチング、研磨、研削等によ
り除去する。勿論、残留物が無い場合や非常に少ない場
合、または後工程において問題とならない場合には必ず
しも除去工程を実施する必要はない。このようにして得
られる単結晶Ｓｉ基板２１は、第１の基板としての単結
晶シリコン基板１１、又は第２の基板としての単結晶シ
リコン基板２１として利用され得る。
【０１５８】［第５の実施の形態］この実施の形態は、
移設用分離層及び薄化用分離層の双方をヘテロエピタキ
シャル成長層としたものである。
【０１５９】図５Ａ及び図５Ｂは、本発明の第５の実施
の形態の半導体装置の製造方法を模式的に示す図であ
る。
【０１６０】まず、ＳＴＥＰ４０１では、第１の基板
（prime wafer又はseed wafer）或いは部材として単結
晶Ｓｉ基板１１を準備して、その主表面上に移設用分離
層としてのヘテロエピタキシャル成長層４１２を形成す
る。
【０１６１】次いで、ＳＴＥＰ４０２では、ヘテロエピ
タキシャル成長層４１２上に単結晶Ｓｉ層等の半導体層
４１３を形成し、その上に絶縁層（例えば、ＳｉＯ
２層）１４を形成する。これにより、移設用分離層とし
てのヘテロエピタキシャル成長層４１２の上に半導体層
４１３を有し、その上に絶縁層１４を有する第１の基板
４１０が得られる。
【０１６２】以上の工程と並行して、ＳＴＥＰ４０３及
び４０４が実施される。ＳＴＥＰ４０３では、第２の基
板(支持基板、handle wafer）或いは部材としての単結
晶Ｓｉ基板２１を準備して、その主表面上に薄化用分離
層としてのヘテロエピタキシャル成長層４２２を形成す
る。薄化用分離層４２２は、移設用分離層４１２よりも
機械的強度が強い。これは、例えば、薄化用分離層４２
２の格子定数とその下地の基板２１の格子定数との差
を、移設用分離層４１２の格子定数とその下地の基板１
１の格子定数との差よりも小さくすることにより実現さ
れうる。また、これは、薄化用分離層４２２に加わる応
力を移設用分離層４１２に加わる応力よりも小さくする
ことにより実現されうる。ここで、移設用分離層４１２
及び薄化用分離層４２２としてのヘテロエピタキシャル
層としては、例えば、下地の基板がシリコン基板である
場合、ＳｉＧｅ層、ＳｉＣが好適であるが、ＧａＮ、Ｇ
ａＡｓ等でもよい。
【０１６３】第２の基板は、単結晶Ｓｉ基板に限定され
ず、例えばサファイヤ基板であってもよい。すなわち、
第２の基板は、移設用分離部を形成することができる部
材であれば何でもよい。
【０１６４】次いで、ＳＴＥＰ４０５では、ＳＴＥＰ４
０２を経て得られた第１の基板４１０とＳＴＥＰ４０４
を経て得られた第２の基板４２０とを、絶縁層１４を挟
むようにして、室温で結合(bonding)させて結合基板４
３０を作成する。
【０１６５】なお、絶縁層１４は、上記のように単結晶
Ｓｉ層１３側に形成しても良いし、第２の基板４２０上
に形成しても良く、両者に形成しても良く、結果とし
て、第１の基板と第２の基板を結合させた際に、図４Ａ
に示す状態になれば良い。しかしながら、上記のよう
に、絶縁層１４を活性層となる半導体層（例えば、単結
晶Ｓｉ層）１３側に形成することにより、第１の基板４
１０と第２の基板４２０との接合界面を活性層から遠ざ
けることができるため、より高品位のＳＯＩ基板等の半
導体基板を得ることができる。
【０１６６】ここで、基板４１０と基板４２０とを結合
させた後に、両者の結合を強固にする処理を実施するこ
とが好ましい。この処理の一例としては、例えば、１）
Ｎ２雰囲気、１１００℃、１０ｍｉｎの条件で熱処理を
実施し、２）Ｏ２／Ｈ２雰囲気、１１００℃、５０〜１
００ｍｉｎの条件で熱処理（酸化処理）を実施する処理
が好適である。この処理に加えて、或いは、この処理に
代えて、陽極接合処理及び／又は加圧処理を実施しても
よい。
【０１６７】次いで、ＳＴＥＰ４０６では、結合基板４
３０を機械的強度が脆弱な移設用分離層としてのヘテロ
エピタキシャル成長層４１２において分離する。ここ
で、結合基板の分離方法としては、例えば、ヘテロエピ
タキシャル成長層４１２に流体の圧力を作用させる方法
（例えば、ヘテロエピタキシャル成長層４１２に流体を
打ち込む方法、ヘテロエピタキシャル成長層４１２に流
体の静圧を印加する方法等）、ヘテロエピタキシャル成
長層４１２に対して垂直な方向に力が加わるようにして
両基板を互いに反対方向に引っ張る方法、ヘテロエピタ
キシャル成長層４１２に対して平行に剪断応力を加える
方法（例えば、結合界面に平行な面内で両基板を互いに
反対方向に移動させる方法や、円周方向に力が加わるよ
うにして両基板を反対方向に回転させる方法など）、結
合界面に対して垂直な方向に加圧する方法、ヘテロエピ
タキシャル成長層４１２に対して結合基板の側面側から
結合界面に平行に剥離用部材（例えばナイフのような鋭
利なブレード）を挿入する方法などがある。
【０１６８】ＳＴＥＰ４０７は、分離後の第１の基板４
１０’の単結晶Ｓｉ基板１１上にヘテロエピタキシャル
成長層４１２ａが残留する場合において必要に応じて実
施される工程である。この工程では、残留ヘテロエピタ
キシャル成長層４１２ａをエッチング、研磨、研削等に
より除去する。勿論、残留物が無い場合や非常に少ない
場合、または後工程において問題とならない場合には必
ずしも除去工程を実施する必要はない。このようにして
得られる単結晶Ｓｉ基板１１は、第１の基板としての単
結晶シリコン基板１１、又は第２の基板としての単結晶
シリコン基板２１として利用され得る。
【０１６９】ＳＴＥＰ４０８は、分離後の第２の基板４
２０’上にヘテロエピタキシャル成長層４１２ｂが残留
する場合において必要に応じて実施される工程である。
この工程では、残留ヘテロエピタキシャル成長層４１２
ｂをエッチング、研磨、研削等により除去する。勿論、
残留物が無い場合や非常に少ない場合、または後工程に
おいて問題とならない場合には必ずしも除去工程を実施
する必要はない。このようにして半導体基板４４０が製
造される。半導体基板４４０は、回路素子を形成した後
に薄化用分離層４２２において分離することにより容易
に薄化されうる薄化対応基板である。
【０１７０】ＳＴＥＰ４０９では、半導体基板４４０に
回路素子を作り込む。簡単に説明すると、この工程は、
例えば、半導体基板４４０上に素子分離領域と活性領域
とを形成し、活性領域にトランジスタ等の回路素子や配
線を含む集積回路４１を形成する工程を含む。この工程
のより詳細な具体例については後述する。
【０１７１】ＳＴＥＰ４１０では、集積回路４１が形成
された半導体基板４５０を機械的強度が脆弱な薄化用分
離層としてのヘテロエピタキシャル成長層４２２におい
て分離する。これにより、半導体基板４５０が薄化され
る。薄化後の半導体基板４５１の厚さは、厚さ調整層２
３の厚さに依存する。すなわち、最終的な半導体基板に
おいて要求される厚さを考慮して、ＳＴＥＰ４０４にお
いて厚さ調整層２３の厚さを調整すればよい。
【０１７２】半導体基板の分離方法としては、例えば、
ヘテロエピタキシャル成長層４２２に流体の圧力を作用
させる方法（例えば、ヘテロエピタキシャル成長層４２
２に流体を打ち込む方法、ヘテロエピタキシャル成長層
４２２に流体の静圧を印加する方法等）、ヘテロエピタ
キシャル成長層４２２に対して垂直な方向に力が加わる
ようにして両基板を互いに反対方向に引っ張る方法、ヘ
テロエピタキシャル成長層４２２に対して平行に剪断応
力を加える方法（例えば、結合面に平行な面内で両基板
を互いに反対方向に移動させる方法や、円周方向に力が
加わるようにして両基板を反対方向に回転させる方法な
ど）、結合界面に対して垂直な方向に加圧する方法、ヘ
テロエピタキシャル成長層４２２に対して結合基板の側
面側から結合界面に平行に剥離用部材（例えばナイフの
ような鋭利なブレード）を挿入する方法などがある。
【０１７３】ＳＴＥＰ４１１は、薄化後の半導体基板４
５１にヘテロエピタキシャル成長層２２２ａが残留して
いる場合において必要に応じて実施される工程である。
この工程では、残留ヘテロエピタキシャル成長層４２２
ａをエッチング、研磨、研削等により除去する。
【０１７４】ＳＴＥＰ４１２は、分離後の第２の基板と
しての単結晶Ｓｉ基板２１上にヘテロエピタキシャル成
長層４２２ｂが残留する場合において必要に応じて実施
される工程である。この工程では、残留ヘテロエピタキ
シャル成長層４２２ｂをエッチング、研磨、研削等によ
り除去する。勿論、残留物が無い場合や非常に少ない場
合、または後工程において問題とならない場合には必ず
しも除去工程を実施する必要はない。このようにして得
られる単結晶Ｓｉ基板２１は、第１の基板としての単結
晶シリコン基板１１、又は第２の基板としての単結晶シ
リコン基板２１として利用され得る。
【０１７５】［第６の実施の形態］この実施の形態で
は、移設用分離層を水素イオン注入層として、薄化用分
離部（分離層の代わり）を第１の基板と第２の基板との
結合界面としたものである。
【０１７６】図６Ａ及び図６Ｂは、本発明の第６の実施
の形態の半導体装置の製造方法を模式的に示す図であ
る。
【０１７７】まず、ＳＴＥＰ５０１では、第１の基板
（prime wafer又はseed wafer）或いは部材として単結
晶Ｓｉ基板１１を準備して、その主表面上に絶縁層（例
えば、ＳｉＯ２層）１４を形成する。
【０１７８】次いで、ＳＴＥＰ５０２では、絶縁層１４
が形成された単結晶Ｓｉ基板１１の所定深さに水素イオ
ンを注入することにより、水素イオン注入層１１２を形
成する。この水素イオン注入層１１２は、移設用分離層
として機能する。この工程により、絶縁層１４と水素イ
オン注入層１１２との間には、半導体層としての単結晶
Ｓｉ層１１３が残る。
【０１７９】ここで、水素イオンに代えて、窒素や希ガ
スイオンを注入してもよい。イオン注入法としては、例
えば、プラズマ浸漬イオン注入法（例えば、国際公開番
号ＷＯ９８／５２２１６号公報に記載されている）を採
用することができる。
【０１８０】なお、ＳＴＥＰ５０１において、絶縁層１
４の形成に先立って、単結晶Ｓｉ層、多結晶Ｓｉ層、非
晶質Ｓｉ層等のＳｉ層、Ｇｅ層、ＳｉＧｅ層、ＳｉＣ
層、Ｃ層、ＧａＡｓ層、ＧａＮ層、ＡｌＧａＡｓ層、Ｉ
ｎＧａＡｓ層、ＩｎＰ層、ＩｎＡｓ層、ＳｉＧｅ層／歪
みＳｉ層等を形成しておくことにより、それを半導体層
１４とすることもできる。
【０１８１】次いで、ＳＴＥＰ５０３では、ＳＴＥＰ５
０２を経て得られた第１の基板５１０と、第２の基板２
１とを、絶縁層１４を挟むようにして、室温で結合(bon
ding)させて結合基板５３０を作成する。この後、結合
を強固にするための処理を施してもよい。
【０１８２】次いで、ＳＴＥＰ５０４では、結合基板５
３０を機械的強度が脆弱な移設用分離層としての水素イ
オン注入層１１２において分離する。ここで、結合基板
の分離方法としては、例えば、熱処理が最も好ましい。
熱処理を施すことにより、イオン注入層１１２内に潜在
的に存在する多数の微小な空洞が凝集することが知られ
ている。このような層は、例えば、微小空洞層(micro-c
avity layer)と呼ばれる。
【０１８３】なお、上記の熱処理に代えて、水素イオン
注入層１１２に流体の圧力を作用させる方法（例えば、
水素イオン注入層１１２に流体を打ち込む方法、水素イ
オン注入層１１２に流体の静圧を印加する方法等）、水
素イオン注入層１１２に対して垂直な方向に力が加わる
ようにして両基板を互いに反対方向に引っ張る方法、水
素イオン注入層１１２に対して平行に剪断応力を加える
方法（例えば、結合界面に平行な面内で両基板を互いに
反対方向に移動させる方法や、円周方向に力が加わるよ
うにして両基板を反対方向に回転させる方法など）、結
合界面に対して垂直な方向に加圧する方法、水素イオン
注入層１１２に超音波などの波動エネルギーを印加する
方法、水素イオン注入層層１２に対して結合基板の側面
側から結合界面に平行に剥離用部材（例えばナイフのよ
うな鋭利なブレード）を挿入する方法なども採用し得
る。
【０１８４】ＳＴＥＰ５０４は、分離後の第１の基板５
１０’の単結晶Ｓｉ基板１１上に水素イオン注入層１１
２ａが残留する場合において必要に応じて実施される工
程である。この工程では、残留水素イオン注入層１１２
ａをエッチング、研磨、研削、水素を含む還元性雰囲気
中での熱処理等により除去する。勿論、残留物が無い場
合や非常に少ない場合、または後工程において問題とな
らない場合には必ずしも除去工程を実施する必要はな
い。このようにして得られる単結晶Ｓｉ基板１１は、第
１の基板としての単結晶シリコン基板１１、又は第２の
基板としての単結晶シリコン基板２１として利用され得
る。
【０１８５】ＳＴＥＰ５０６は、分離後の第２の基板５
２０’上に水素イオン注入層１１２ｂが残留する場合に
おいて必要に応じて実施される工程である。この工程で
は、残留水素イオン注入層１１２ｂをエッチング、研
磨、研削、水素を含む還元性雰囲気中での熱処理等によ
り除去する。勿論、残留物が無い場合や非常に少ない場
合、または後工程において問題とならない場合には必ず
しも除去工程を実施する必要はない。このようにして半
導体基板５４０が製造される。半導体基板５４０は、回
路素子を形成した後に薄化用分離層１２２において分離
することにより容易に薄化されうる薄化対応基板であ
る。
【０１８６】ＳＴＥＰ５０７では、半導体基板５４０に
回路素子を作り込む。簡単に説明すると、この工程は、
例えば、半導体基板４０上に素子分離領域と活性領域と
を形成し、活性領域にトランジスタ等の回路素子や配線
を含む集積回路４１を形成する工程を含む。この工程の
より詳細な具体例については後述する。
【０１８７】ＳＴＥＰ５０８では、集積回路４１が形成
された半導体基板５５０を機械的強度が脆弱な薄化用分
離部としての第１の基板と第２の基板との結合界面５９
０において分離する。これにより、半導体基板５５０が
薄化される。
【０１８８】半導体基板の分離方法としては、例えば、
結合界面５９０に流体の圧力を作用させる方法（例え
ば、結合界面５９０に流体を打ち込む方法、結合界面５
９０に流体の静圧を印加する方法等）、結合界面５９０
に対して垂直な方向に力が加わるようにして両基板を互
いに反対方向に引っ張る方法、結合界面５９０に対して
平行に剪断応力を加える方法（例えば、結合界面５９０
に平行な面内で両基板を互いに反対方向に移動させる方
法や、円周方向に力が加わるようにして両基板を反対方
向に回転させる方法など）、結合界面５９０に対して垂
直な方向に加圧する方法、結合界面５９０に対して結合
基板の側面側から結合界面に平行に剥離用部材（例えば
ナイフのような鋭利なブレード）を挿入する方法などが
ある。
【０１８９】ＳＴＥＰ５０８は、薄化後の半導体基板５
５１の裏面（分離面）が荒れている場合において必要に
応じて実施される工程である。この工程では、半導体基
板５５１の裏面をエッチング、研磨、研削、水素を含む
還元性雰囲気中での熱処理等により平坦化する。
【０１９０】ＳＴＥＰ５１０は、分離後の第２の基板と
しての単結晶Ｓｉ基板２１の表面が荒れている場合にお
いて必要に応じて実施される工程である。この工程で
は、単結晶Ｓｉ基板２１の表面をエッチング、研磨、研
削、水素を含む還元性雰囲気中での熱処理等により平坦
化する。このようにして得られる単結晶Ｓｉ基板２１
は、第１の基板としての単結晶シリコン基板１１、又は
第２の基板としての単結晶シリコン基板２１として利用
され得る。
【０１９１】［第７の実施の形態］この実施の形態は、
移設用分離層を水素イオン注入層として、薄化用分離層
を高濃度ドープ層としたものである。
【０１９２】図７Ａ及び図７Ｂは、本発明の第７の実施
の形態の半導体装置の製造方法を模式的に示す図であ
る。
【０１９３】まず、ＳＴＥＰ６０１及び６０２では、第
１の実施の形態と同様にして、移設用分離層１２の上
に、移設層としての、半導体層１３及び絶縁層１４を有
する第１の基板或いは部材６１０を作製する。
【０１９４】ＳＴＥＰ６０３では、第２の基板(支持基
板、handle wafer)))或いは部材としての単結晶Ｓｉ基
板２１を準備して、それに不純物を高濃度にドープし
て、薄化用の分離層としての高濃度ドープ層６２２を形
成する。不純物としては、アンチモン、砒素、ホウ素等
を採用することができるが、この中でも、回路素子を形
成する工程すなわちデバイスプロセス（ＳＴＥＰ６０
９）における熱処理による濃度の低下が小さい物質であ
るアンチモンや砒素が好ましい。アンチモンを採用する
場合は、ドープ濃度としては、例えば１×１０１９／ｃ
ｍ３程度が必要である。高濃度ドープ６２２は、回路素
子が形成された半導体基板を薄化する工程で利用される
移設用分離層であり、移設用分離層１２よりも機械的強
度が強い。
【０１９５】高濃度ドープ層の形成は、エピタキシャル
成長法において、かかる不純物を高濃度に添加すること
によっても良いし、熱処理雰囲気に不純物を含むガスを
添加することによる気相からの拡散や、不純物を含む固
体を表面に密着させて熱処理して、第２の基板に拡散さ
せる固相拡散法によっても良い。
【０１９６】ＳＴＥＰ６０４では、高濃度ドープ層６２
２（単結晶Ｓｉ基板２１）上に、回路素子が形成された
最終的な基板又はチップの厚さを任意の厚さにするため
の厚さ調整層２３を形成する。これにより、薄化用分離
層５２２上に厚さ調整層２３を有する第２の基板６２０
が得られる。厚さ調整層２３としては、例えば単結晶シ
リコン等のシリコン層が好適であるが、他の材料で構成
された層であってもよい。
【０１９７】第２の基板は、単結晶Ｓｉ基板に限定され
ず、例えばサファイヤ基板や多結晶Ｓｉ基板などであっ
てもよい。すなわち、第２の基板は、移設用分離部を形
成することができる部材であれば何でもよい。
【０１９８】次いで、ＳＴＥＰ６０５では、ＳＴＥＰ６
０２を経て得られた第１の基板６１０とＳＴＥＰ６０４
を経て得られた第２の基板６２０とを、絶縁層１４を挟
むようにして、室温で結合(bonding)させて結合基板６
３０を作成する。
【０１９９】なお、絶縁層１４は、上記のように単結晶
Ｓｉ層１３側に形成しても良いし、第２の基板６２０上
に形成しても良く、両者に形成しても良く、結果とし
て、第１の基板と第２の基板を結合させた際に、図６Ａ
に示す状態になれば良い。しかしながら、上記のよう
に、絶縁層１４を活性層となる半導体層（例えば、単結
晶Ｓｉ層）１３側に形成することにより、第１の基板６
１０と第２の基板６２０との接合界面を活性層から遠ざ
けることができるため、より高品位のＳＯＩ基板等の半
導体基板を得ることができる。
【０２００】ここで、基板６１０と基板６２０とを結合
させた後に、両者の結合を強固にする処理を実施するこ
とが好ましい。この処理の一例としては、例えば、１）
Ｎ２雰囲気、１１００℃、１０ｍｉｎの条件で熱処理を
実施し、２）Ｏ２／Ｈ２雰囲気、１１００℃、５０〜１
００ｍｉｎの条件で熱処理（酸化処理）を実施する処理
が好適である。この処理に加えて、或いは、この処理に
代えて、陽極接合処理及び／又は加圧処理を実施しても
よい。
【０２０１】次いで、ＳＴＥＰ６０６では、結合基板６
３０を機械的強度が脆弱な移設用分離層としての多孔質
層１２において分離する。ここで、結合基板の分離方法
としては、例えば、多孔質層１２に流体の圧力を作用さ
せる方法（例えば、多孔質層１２に流体を打ち込む方
法、多孔質層１２に流体の静圧を印加する方法等）、多
孔質層１２に対して垂直な方向に力が加わるようにして
両基板を互いに反対方向に引っ張る方法、多孔質層１２
に対して平行に剪断応力を加える方法（例えば、結合界
面に平行な面内で両基板を互いに反対方向に移動させる
方法や、円周方向に力が加わるようにして両基板を反対
方向に回転させる方法など）、結合界面に対して垂直な
方向に加圧する方法、多孔質層１２に超音波などの波動
エネルギーを印加する方法、多孔質層１２に対して結合
基板の側面側から結合界面に平行に剥離用部材（例えば
ナイフのような鋭利なブレード）を挿入する方法、多孔
質層１２に染み込ませた物質の膨張エネルギーを利用す
る方法、多孔質層１２を結合基板の側面から熱酸化させ
ることにより、該多孔質層１２を体積膨張させる方法、
分離領域として機能する多孔質層１２を結合基板の側面
から選択的にエッチングして分離する方法などがある。
【０２０２】ＳＴＥＰ６０７は、分離後の第１の基板６
１０’の単結晶Ｓｉ基板１１上に多孔質層１２ａが残留
する場合において必要に応じて実施される工程である。
この工程では、残留多孔質層１２ａをエッチング、研
磨、研削、水素を含む還元性雰囲気中での熱処理等によ
り除去する。勿論、残留物が無い場合や非常に少ない場
合、または後工程において問題とならない場合には必ず
しも除去工程を実施する必要はない。このようにして得
られる単結晶Ｓｉ基板１１は、第１の基板としての単結
晶シリコン基板１１、又は第２の基板としての単結晶シ
リコン基板２１として利用され得る。
【０２０３】ＳＴＥＰ６０８は、分離後の第２の基板６
２０’上に多孔質層１２ｂが残留する場合において必要
に応じて実施される工程である。この工程では、残留多
孔質層１２ｂをエッチング、研磨、研削、水素を含む還
元性雰囲気中での熱処理等により除去する。勿論、残留
物が無い場合や非常に少ない場合、または後工程におい
て問題とならない場合には必ずしも除去工程を実施する
必要はない。このようにして半導体基板６４０が製造さ
れる。半導体基板６４０は、回路素子を形成した後に薄
化用分離層６２２において分離することにより容易に薄
化されうる薄化対応基板である。
【０２０４】ＳＴＥＰ６０９では、半導体基板６４０に
回路素子を作り込む。簡単に説明すると、この工程は、
例えば、半導体基板６４０上に素子分離領域と活性領域
とを形成し、活性領域にトランジスタ等の回路素子や配
線を含む集積回路４１を形成する工程を含む。この工程
のより詳細な具体例については後述する。
【０２０５】ＳＴＥＰ６１０では、集積回路４１が形成
された半導体基板６５０を機械的強度が脆弱な薄化用分
離層としての高濃度ドープ層６２２において分離する。
これにより、半導体基板２５０が薄化される。薄化後の
半導体基板６５１の厚さは、厚さ調整層２３の厚さに依
存する。すなわち、最終的な半導体基板において要求さ
れる厚さを考慮して、ＳＴＥＰ６０４において厚さ調整
層２３の厚さを調整すればよい。
【０２０６】半導体基板の分離方法としては、例えば、
高濃度ドープ層６２２に流体の圧力を作用させる方法
（例えば、高濃度ドープ層６２２に流体を打ち込む方
法、高濃度ドープ層６２２に流体の静圧を印加する方法
等）、高濃度ドープ層６２２に対して垂直な方向に力が
加わるようにして両基板を互いに反対方向に引っ張る方
法、高濃度ドープ層６２２に対して平行に剪断応力を加
える方法（例えば、結合界面に平行な面内で両基板を互
いに反対方向に移動させる方法や、円周方向に力が加わ
るようにして両基板を反対方向に回転させる方法な
ど）、結合界面に対して垂直な方向に加圧する方法、高
濃度ドープ層６２２に対して結合基板の側面側から結合
界面に平行に剥離用部材（例えばナイフのような鋭利な
ブレード）を挿入する方法などがある。本分離工程は、
薄化分離部に不純物が高濃度にドープされていることに
よる応力集中があるため、分離のための外力が作用した
際にかかる薄化分離部において優先的に分離されること
による。
【０２０７】ＳＴＥＰ６１１は、薄化後の半導体基板５
１に高濃度ドープ層６２２が残留している場合において
必要に応じて実施される工程である。この工程では、残
留高濃度ドープ層６２２ａをエッチング、研磨、研削等
により除去する。
【０２０８】ＳＴＥＰ６１２は、分離後の第２の基板と
しての単結晶Ｓｉ基板２１上に高濃度ドープ層６２２ｂ
が残留する場合において必要に応じて実施される工程で
ある。この工程では、残留高濃度ドープ層６２２ｂをエ
ッチング、研磨、研削等により除去する。勿論、残留物
が無い場合や非常に少ない場合、または後工程において
問題とならない場合には必ずしも除去工程を実施する必
要はない。このようにして得られる単結晶Ｓｉ基板２１
は、第１の基板としての単結晶シリコン基板１１、又は
第２の基板としての単結晶シリコン基板２１として利用
され得る。
【０２０９】［第８の実施の形態］図８Ａ乃至図８Ｃ
は、本発明の第８の実施の形態の半導体装置の製造方法
を模式的に示す図である。
【０２１０】まず、ＳＴＥＰ７０１では、第１の基板
（prime wafer又はseed wafer）或いは部材として単結
晶Ｓｉ基板１１を準備して、その主表面上に絶縁層（例
えば、ＳｉＯ２層）１４を形成する。
【０２１１】次いで、ＳＴＥＰ７０２では、絶縁層１４
が形成された単結晶Ｓｉ基板１１の所定深さに水素イオ
ンを注入することにより、水素イオン注入層１１２を形
成する。この水素イオン注入層１１２は、移設用分離層
として機能する。この工程により、絶縁層１４と水素イ
オン注入層１１２との間には、半導体層としての単結晶
Ｓｉ層１１３が残る。
【０２１２】ここで、水素イオンに代えて、窒素や希ガ
スイオンを注入してもよい。イオン注入法としては、例
えば、プラズマ浸漬イオン注入法（例えば、国際公開番
号ＷＯ９８／５２２１６号公報に記載されている）を採
用することができる。
【０２１３】なお、ＳＴＥＰ７０１において、絶縁層１
４の形成に先立って、単結晶Ｓｉ層、多結晶Ｓｉ層、非
晶質Ｓｉ層等のＳｉ層、Ｇｅ層、ＳｉＧｅ層、ＳｉＣ
層、Ｃ層、ＧａＡｓ層、ＧａＮ層、ＡｌＧａＡｓ層、Ｉ
ｎＧａＡｓ層、ＩｎＰ層、ＩｎＡｓ層、ＳｉＧｅ層／歪
みＳｉ層等を形成しておくことにより、それを半導体層
１４とすることもできる。
【０２１４】次いで、ＳＴＥＰ７０３では、ＳＴＥＰ７
０２を経て得られた第１の基板７１０と、別途準備した
第２の基板２１とを、絶縁層１４を挟むようにして、室
温で結合(bonding)させて結合基板７３０を作成する。
この後、結合を強固にするための処理を施してもよい。
【０２１５】次いで、ＳＴＥＰ７０４では、結合基板７
３０を機械的強度が脆弱な移設用分離層としての水素イ
オン注入層１１２において分離する。ここで、結合基板
の分離方法としては、例えば、熱処理が最も好ましい。
熱処理を施すことにより、イオン注入層１１２内に潜在
的に存在する多数の微小な空洞が凝集することが知られ
ている。このような層は、例えば、微小空洞層(micro-c
avity layer)と呼ばれる。
【０２１６】なお、上記の熱処理に代えて、水素イオン
注入層１１２に流体の圧力を作用させる方法（例えば、
水素イオン注入層１１２に流体を打ち込む方法、水素イ
オン注入層１１２に流体の静圧を印加する方法等）、水
素イオン注入層１１２に対して垂直な方向に力が加わる
ようにして両基板を互いに反対方向に引っ張る方法、水
素イオン注入層１１２に対して平行に剪断応力を加える
方法（例えば、結合界面に平行な面内で両基板を互いに
反対方向に移動させる方法や、円周方向に力が加わるよ
うにして両基板を反対方向に回転させる方法など）、結
合界面に対して垂直な方向に加圧する方法、水素イオン
注入層１１２に超音波などの波動エネルギーを印加する
方法、水素イオン注入層層１１２に対して結合基板の側
面側から結合界面に平行に剥離用部材（例えばナイフの
ような鋭利なブレード）を挿入する方法、分離領域とし
て機能する多孔質層１１２を結合基板の側面から選択的
にエッチングして分離する方法も採用し得る。
【０２１７】ＳＴＥＰ７０５は、分離後の第１の基板７
１０’の単結晶Ｓｉ基板１１上に水素イオン注入層１１
２ａが残留する場合において必要に応じて実施される工
程である。この工程では、残留水素イオン注入層１１２
ａをエッチング、研磨、研削、水素を含む還元性雰囲気
中での熱処理等から選択される少なくとも一種の方法に
より除去する。勿論、残留物が無い場合や非常に少ない
場合、または後工程において問題とならない場合には必
ずしも除去工程を実施する必要はない。このようにして
得られる単結晶Ｓｉ基板１１は、第１の基板としての単
結晶シリコン基板１１、又は第２の基板としての単結晶
シリコン基板２１として利用され得る。
【０２１８】ＳＴＥＰ７０５は、分離後の第２の基板７
２０’上に水素イオン注入層１１２ｂが残留する場合に
おいて必要に応じて実施される工程である。この工程で
は、残留水素イオン注入層１１２ｂをエッチング、研
磨、研削、水素を含む還元性雰囲気中での熱処理等によ
り除去する。勿論、残留物が無い場合や非常に少ない場
合、または後工程において問題とならない場合には必ず
しも除去工程を実施する必要はない。このようにして半
導体基板７４０が製造される。
【０２１９】ＳＴＥＰ７０７では、半導体基板７４０に
水素イオンを注入することにより、薄化用分離層として
の水素イオン注入層７２２を形成する。水素イオン注入
層７２２は、典型的には、単結晶Ｓｉ基板２１中に形成
されるが、絶縁層１４中、又は絶縁層１４と単結晶Ｓｉ
基板２１との界面に形成されてもよい。図８Ｂでは、水
素イオン注入層７２２が単結晶Ｓｉ基板２１中に形成さ
れ、それにより水素イオン注入層７２２上に単結晶Ｓｉ
層２１ａが形成されている。
【０２２０】ここで、水素イオンに代えて、窒素や希ガ
スイオンを注入してもよい。イオン注入法としては、例
えば、プラズマ浸漬イオン注入法（例えば、国際公開番
号ＷＯ９８／５２２１６号公報に記載されている）を採
用することができる。
【０２２１】このようにして形成された半導体基板７５
０は、回路素子を形成した後に薄化用分離層７２２にお
いて分離することにより容易に薄化されうる薄化対応基
板である。
【０２２２】ＳＴＥＰ７０８では、半導体基板７５０に
回路素子を作り込む。簡単に説明すると、この工程は、
例えば、半導体基板７５０上に素子分離領域と活性領域
とを形成し、活性領域にトランジスタ等の回路素子や配
線を含む集積回路４１を形成する工程を含む。この工程
のより詳細な具体例については後述する。
【０２２３】ＳＴＥＰ７０９では、集積回路４１が形成
された半導体基板７６０を機械的強度が脆弱な薄化用分
離層としての水素イオン注入層７２２において分離す
る。これにより、半導体基板７５０が薄化される。ここ
で、結合基板の分離方法としては、例えば、熱処理が最
も好ましい。熱処理を施すことにより、イオン注入層７
２２内に潜在的に存在する多数の微小な空洞が凝集する
ことが知られている。このような層は、例えば、微小空
洞層(micro-cavity layer)と呼ばれる。この実施の形態
では、移設工程（ＳＴＥＰ５及びＳＴＥＰ６）が終了し
た後に薄化用分離層としての水素イオン注入層７２２を
形成するので、移設工程中に半導体基板が薄化用分離層
で分離してしまうことがない。
【０２２４】半導体基板の分離方法としては、その他、
例えば、水素イオン注入層７２２に流体の圧力を作用さ
せる方法（例えば、水素イオン注入層７２２に流体を打
ち込む方法、水素イオン注入層７２２に流体の静圧を印
加する方法等）、イオン注入層７２２に対して垂直な方
向に力が加わるようにして両基板を互いに反対方向に引
っ張る方法、イオン注入層７２２に対して平行に剪断応
力を加える方法（例えば、結合界面に平行な面内で両基
板を互いに反対方向に移動させる方法や、円周方向に力
が加わるようにして両基板を反対方向に回転させる方法
など）、結合界面に対して垂直な方向に加圧する方法、
水素イオン注入層７２２に超音波などの波動エネルギー
を印加する方法、水素イオン注入層７２２に対して結合
基板の側面側から結合界面に平行に剥離用部材（例えば
ナイフのような鋭利なブレード）を挿入する方法などが
ある。
【０２２５】ＳＴＥＰ７１０は、薄化後の半導体基板７
６１の裏面に水素イオン注入層７２２ａが残留している
場合において必要に応じて実施される工程である。この
工程では、残留水素イオン注入層７２２ａをエッチン
グ、研磨、研削、水素を含む還元性雰囲気中での熱処理
等により除去する。
【０２２６】ＳＴＥＰ７１１は、分離後の第２の基板と
しての単結晶Ｓｉ基板２１上に水素イオン注入層７２２
ｂが残留する場合において必要に応じて実施される工程
である。この工程では、残留水素イオン注入層７２２ｂ
をエッチング、研磨、研削、水素を含む還元性雰囲気中
での熱処理等により除去する。勿論、残留物が無い場合
や非常に少ない場合、または後工程において問題となら
ない場合には必ずしも除去工程を実施する必要はない。
このようにして得られる単結晶Ｓｉ基板２１は、第１の
基板としての単結晶シリコン基板１１、又は第２の基板
としての単結晶シリコン基板２１として利用され得る。
【０２２７】［第９の実施の形態］この実施の形態で
は、ＳＩＭＯＸ法によって形成された半導体基板を準備
し、該半導体基板に水素等のイオンを注入することによ
り薄化用分離層としてのイオン注入層を形成し、その
後、該半導体基板に回路素子を作り込み、その後、該半
導体基板を薄化用分離層としてのイオン注入層において
分離する。
【０２２８】なお、ＳＩＭＯＸ法によって形成される半
導体基板は、第８の実施の形態において説明した半導体
基板７４０とほぼ類似の構成を有する。すなわち、ＳＩ
ＭＯＸ法によっても、絶縁層１４上に単結晶Ｓｉ層１１
３を有する半導体基板が得られる。ただし、ＳＩＭＯＸ
法によって形成されるＳＯＩ基板は、２枚の基板を結合
させた後に分離してＳＯＩ基板を得る結合法（貼り合わ
せ法）によって形成されるＳＯＩ基板よりも、埋め込み
絶縁膜の品質が悪いことが知られている。
【０２２９】また、ＳＩＭＯＸ基板に代えて、他のＳＯ
Ｉ基板を採用しても良い。
【０２３０】この実施の形態の具体的な手順は、図８Ｂ
及び図８ＣのＳＴＥＰ７０６〜ＳＴＥＰ７１０に示す通
りである。
【０２３１】［第１０の実施の形態］この実施の形態で
は、移設層を含む第１の基板と、第２の基板とを結合さ
せて結合基板を作製し、その後、第２の基板に該移設層
が残るように、該結合基板を第１の基板側から研削する
研削法によりＳＯＩ構造を有する半導体基板を作製し、
該半導体基板に水素等のイオンを注入することにより薄
化用分離層としてのイオン注入層を形成し、その後、該
半導体基板に回路素子を作り込み、その後、該半導体基
板を薄化用分離層としてのイオン注入層において分離す
る。
【０２３２】なお、研削法によって形成される半導体基
板は、第８の実施の形態において説明した半導体基板７
４０とほぼ類似の構成を有する。すなわち、研削法によ
っても、絶縁層１４上に単結晶Ｓｉ層１１３を有する半
導体基板が得られる。
【０２３３】この実施の形態の具体的な手順は、図８Ｂ
及び図８ＣのＳＴＥＰ７０６〜ＳＴＥＰ７１０に示す通
りである。
【０２３４】［デバイス工程の具体例］以下、上記のＳ
ＴＥＰ９等におけるデバイス工程の具体例を説明する。
【０２３５】図９は、本発明の好適な実施の形態に係る
デバイス工程を示す図である。まず、薄化用分離層を有
する半導体基板を準備する。図９は、半導体基板として
図１Ｂに示す半導体基板を準備した例である。
【０２３６】まず、埋め込み絶縁膜１４上の半導体層
（ＳＯＩ層）１３を島状にパタニングする方法、又は、
ＬＯＣＯＳと呼ばれる酸化法等により、トランジスタを
形成すべき活性領域１３’及び素子分離領域５４を形成
する（図９（ａ）参照）。
【０２３７】次いで、ＳＯＩ層の表面にゲート絶縁膜５
６を形成する（図９（ａ）参照）。ゲート絶縁膜５６の
材料としては、例えば、酸化シリコン、窒化シリコン、
酸化窒化シリコン、酸化アルミニウム、酸化タンタル、
酸化ハフニウム、酸化チタン、酸化スカンジウム、酸化
イットリウム、酸化ガドリニウム、酸化ランタン、酸化
ジルコニウム、及びこれらの混合物ガラス等が好適であ
る。ゲート酸化膜５６は、例えば、ＳＯＩ層の表面を酸
化させたり、ＣＶＤ法又はＰＶＤ法によりＳＯＩ層の表
面に該当する物質を堆積させたりすることにより形成さ
れ得る。
【０２３８】次いで、ゲート絶縁膜５６上にゲート電極
５５を形成する（図９（ａ）参照）。ゲート電極５５
は、例えば、Ｐ型又はＮ型不純物がドープされた多結晶
シリコンや、タングステン、モリブデン、チタン、タン
タル、アルミニウム、銅などの金属又はこれらの少なく
とも１種を含む合金や、モリブデンシリサイド、タング
ステンシリサイド、コバルトシリサイドなどの金属珪化
物や、チタンナイトライド、タングステンナイトライ
ド、タンタルナイトライドなどの金属窒化物などで構成
され得る。ゲート絶縁膜５６は、例えばポリサイドゲー
トのように、互いに異なる材料からなる複数の層を積層
して形成されてもよい。ゲート電極５５は、例えば、サ
リサイド（セルフアラインシリサイド）と呼ばれる方法
で形成されてもよいし、ダマシンゲートプロセスと呼ば
れる方法で形成してもよいし、他の方法で形成してもよ
い。以上の工程により図９（ａ）に示す構造体が得られ
る。
【０２３９】次いで、燐、砒素、アンチモンなどのＮ型
不純物又はボロンなどのＰ型不純物を活性領域１３’に
導入することにより、比較的低濃度のソース、ドレイン
領域５８を形成する（図９（ｂ）参照）。不純物は、例
えば、イオン打ち込み及び熱処理などにより導入するこ
とができる。
【０２４０】次いで、ゲート電極５５を覆うようにして
絶縁膜を形成した後に、これをエッチバックすることに
より、ゲート電極５９の側部にサイドウォール５９を形
成する。
【０２４１】次いで、再び上記と同一の導電型の不純物
を活性領域１３’に導入し、比較的高濃度のソース、ド
レイン領域５７を形成する。以上の工程により図９
（ｂ）に示す構造体が得られる。
【０２４２】次いで、ゲート電極５５の上面並びにソー
ス及びドレイン領域５７の上面に金属珪化物層６０を形
成する。金属珪化物層６０の材料としては、例えば、ニ
ッケルシリサイド、チタンシリサイド、コバルトシリサ
イド、モリブデンシリサイド、タングステンシリサイド
などが好適である。これらの珪化物は、ゲート電極５５
の上面並びにソース及びドレイン領域５７の上面を覆う
ように金属を堆積させて、その後、熱処理を施すことに
よって、該金属とその下部のシリコンとを反応させた後
に、該金属のうち未反応部分を硫酸などのエッチャント
で除去することによって形成することができる。ここ
で、必要に応じて、珪化物層の表面を窒化させてもよ
い。以上の工程により図９（ｃ）に示す構造体が得られ
る。
【０２４３】次いで、シリサイド化したゲート電極の上
面並びにソース及びドレイン領域の上面を覆うように絶
縁膜６１を形成する（図９（ｄ）参照）。絶縁膜６１の
材料としては、燐及び／又はボロンを含む酸化シリコン
などが好適である。
【０２４４】次いで、必要に応じて、ＣＭＰ法により絶
縁膜６１にコンタクトホールを形成する。ＫｒＦエキシ
マレーザ、ＡｒＦエキシマレーザ、Ｆ２エキシマレー
ザ、電子ビーム、Ｘ線等を利用したフォトリソグラフィ
ー技術を適用すると、一辺が０．２５ミクロン未満の矩
形のコンタクトホール、又は、直径が０．２５ミクロン
未満の円形のコンタクトホールを形成することができ
る。
【０２４５】次いで、コンタクトホール内に導電体を充
填する。導電体の充填方法としては、バリアメタル６２
となる高融点金属やその窒化物の膜をコンタクトホール
の内壁に形成した後に、タングステン合金、アルミニウ
ム、アルミニウム合金、銅、銅合金などの導電体６３
を、ＣＶＤ法、ＰＶＤ法、めっき法などを利用して堆積
させる方法が好適である。ここで、絶縁膜６１の上面よ
りも高く堆積した導電体をエッチバック法やＣＭＰ法に
より除去してもよい。また、導電体の充填に先立って、
コンタクトホールの底部に露出したソース及びドレイン
領域の珪化物層の表面を窒化させてもよい。以上の工程
によりＳＯＩ層にＦＥＴ等のトランジスタを作り込むこ
とができ、図９（ｄ）に示す構造のトランジスタを有す
る半導体装置が得られる。
【０２４６】ここで、ゲート電極に電圧を印加してゲー
ト絶縁膜下に広がる空乏層が埋め込み絶縁膜１４の上面
に届くように活性層（ＳＯＩ層）１３’の厚さ及び不純
物濃度を定めると、形成されたトランジスタは、完全空
乏型トランジスタとして動作する。また、空乏層が埋め
込み酸化膜１４の上面に届かないように活性層（ＳＯＩ
層）１３’の厚さ及び不純物濃度を定めると、形成され
たトランジスタは、部分空乏型トランジスタとして動作
する。
【０２４７】
【発明の効果】本発明によれば、回路素子が形成された
半導体層を絶縁層の上に有する任意の厚さの半導体部材
（特に、薄い半導体部材）を製造することができる。
【図面の簡単な説明】
【図１Ａ】、
【図１Ｂ】本発明の第１の実施の形態の半導体装置の製
造方法を模式的に示す図である。
【図２Ａ】、
【図２Ｂ】本発明の第２の実施の形態の半導体装置の製
造方法を模式的に示す図である。
【図３Ａ】、
【図３Ｂ】本発明の第３の実施の形態の半導体装置の製
造方法を模式的に示す図である。
【図４Ａ】、
【図４Ｂ】本発明の第４の実施の形態の半導体装置の製
造方法を模式的に示す図である。
【図５Ａ】、
【図５Ｂ】本発明の第５の実施の形態の半導体装置の製
造方法を模式的に示す図である。
【図６Ａ】、
【図６Ｂ】本発明の第６の実施の形態の半導体装置の製
造方法を模式的に示す図である。
【図７Ａ】、
【図７Ｂ】本発明の第７の実施の形態の半導体装置の製
造方法を模式的に示す図である。
【図８Ａ】、
【図８Ｂ】、
【図８Ｃ】本発明の第８の実施の形態の半導体装置の製
造方法を模式的に示す図である。
【図９】本発明の好適な実施の形態に係るデバイス工程
を示す図である。
【図１０】半導体装置の一製造工程における半導体部材
の断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｆターム(参考） 5F032 AA06 AA07 AA13 CA05 CA06 CA07 CA17 DA12 DA13 DA21 DA22 DA33 DA45 DA47 DA60 DA67 DA71 DA74 5F052 DA01 KB04 5F110 AA30 CC02 DD04 DD05 DD13 EE01 EE02 EE03 EE04 EE05 EE06 EE09 EE14 EE31 EE48 FF01 FF02 FF03 FF04 FF09 FF27 FF29 GG01 GG02 GG03 GG04 GG12 GG13 GG15 HJ01 HJ13 HJ22 HK05 HK40 HK42 HL02 HL03 HL06 HL22 HL24 HL26 HM15 NN22 NN25 NN26 NN62 NN66 QQ03 QQ11 QQ17 QQ19

Claims (50)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置の製造方法であって、 回路素子を形成するための素子層を表面に有し、内部に
    絶縁層を有し、前記絶縁層の中又は前記絶縁層よりも深
    い位置に薄化用分離部を有する半導体部材を作製する半
    導体部材作製工程と、 回路素子が形成された前記半導体部材を前記薄化用分離
    部において分離することにより前記半導体部材を薄化す
    る薄化工程と、 を含むことを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記半導体部材作製工程は、前記素子層
    とすべき層を有する第１の部材と、第２の部材とを結合
    させて結合部材を形成する結合工程と、 前記結合部材から前記第１の部材の一部を除去して、前
    記素子層とすべき層を表出させる除去工程と、 を含むことを特徴とする請求項１に記載の半導体装置の
    製造方法。
  3. 【請求項３】 前記半導体部材作製工程は、前記第１の
    部材に結合させる前の前記第２の部材に前記薄化用分離
    部を予め形成する分離部形成工程を更に含むことを特徴
    とする請求項２に記載の半導体装置の製造方法。
  4. 【請求項４】 前記分離部形成工程では、前記第１の部
    材に結合させる前の前記第２の部材に、前記薄化用分離
    部となる多孔質層を予め形成することを特徴とする請求
    項３に記載の半導体装置の製造方法。
  5. 【請求項５】 前記分離部形成工程では、前記第１の部
    材に結合させる前の前記第２の部材に、前記薄化用分離
    部となるヘテロエピタキシャル成長層を予め形成するこ
    とを特徴とする請求項３に記載の半導体装置の製造方
    法。
  6. 【請求項６】 前記分離部形成工程では、前記第１の部
    材に結合させる前の前記第２の部材に、前記薄化用分離
    部となる高濃度ドープ層を予め形成することを特徴とす
    る請求項３に記載の半導体装置の製造方法。
  7. 【請求項７】 前記薄化用分離部は、前記第１の部材と
    前記第２の部材との結合界面を含むことを特徴とする請
    求項２に記載の半導体装置の製造方法。
  8. 【請求項８】 前記半導体部材作製工程は、前記除去工
    程の後に、前記結合部材に前記薄化用分離部を形成する
    分離部形成工程を更に含むことを特徴とする請求項２に
    記載の半導体装置の製造方法。
  9. 【請求項９】 前記分離部形成工程では、前記結合部材
    にイオンを注入することにより前記薄化用分離部を形成
    することを特徴とする請求項８に記載の半導体装置の製
    造方法。
  10. 【請求項１０】 前記除去工程では、前記第１の部材に
    予め形成されている移設用分離部において前記結合部材
    を分離することを特徴とする請求項２乃至請求項９のい
    ずれか１項に記載の半導体装置の製造方法。
  11. 【請求項１１】 前記移設用分離部は、多孔質層を含む
    ことを特徴とする請求項１０に記載の半導体装置の製造
    方法。
  12. 【請求項１２】 前記移設用分離部は、イオン注入層を
    含むことを特徴とする請求項１０に記載の半導体装置の
    製造方法。
  13. 【請求項１３】 前記半導体部材作製工程では、前記第
    １の部材と前記第２の部材とを結合させて結合部材を形
    成し、その後、前記第１の部材に予め形成されている移
    設用分離部としての多孔質層において前記結合部材を分
    離することにより、前記半導体部材を作製し、 前記薄化工程では、前記薄化用分離部としての多孔質層
    で前記半導体部材を分離することを特徴とする請求項１
    に記載の半導体装置の製造方法。
  14. 【請求項１４】 前記半導体部材作製工程では、前記第
    １の部材と前記第２の部材とを結合させて結合部材を形
    成し、その後、前記第１の部材に予め形成されている移
    設用分離部としてのイオン注入層において前記結合部材
    を分離することにより、前記半導体部材を作製し、 前記薄化工程では、薄化用分離部としての多孔質層にお
    いて前記半導体部材を分離することを特徴とする請求項
    １に記載の半導体装置の製造方法。
  15. 【請求項１５】 前記半導体部材作製工程では、前記第
    １の部材と前記第２の部材とを結合させて結合部材を形
    成し、その後、前記第１の部材に予め形成されている移
    設用分離部としての多孔質層において前記結合部材を分
    離することにより、前記半導体部材を形成し、 前記薄化工程では、前記薄化用分離部としてのヘテロエ
    ピタキシャル成長層において前記半導体部材を分離する
    ことを特徴とする請求項１に記載の半導体装置の製造方
    法。
  16. 【請求項１６】 前記半導体部材作製工程では、前記第
    １の部材と前記第２の部材とを結合させて結合部材を形
    成し、その後、前記第１の部材に予め形成されている移
    設用分離部としてのイオン注入層において前記結合部材
    を分離することにより、前記半導体部材を形成し、 前記薄化工程では、前記薄化用分離部としてのヘテロエ
    ピタキシャル成長層において前記半導体部材を分離する
    ことを特徴とする請求項１に記載の半導体装置の製造方
    法。
  17. 【請求項１７】 前記半導体部材作製工程では、前記第
    １の部材と前記第２の部材とを結合させて結合部材を形
    成し、その後、前記第１の部材に予め形成されている移
    設用分離部としてのヘテロエピタキシャル成長層におい
    て前記結合部材を分離することにより、前記半導体部材
    を形成し、 前記薄化工程では、前記薄化用分離部としてのヘテロエ
    ピタキシャル成長層において前記半導体部材を分離する
    ことを特徴とする請求項１に記載の半導体装置の製造方
    法。
  18. 【請求項１８】 前記半導体部材作製工程では、前記第
    １の部材と前記第２の部材とを結合させて結合部材を形
    成し、その後、前記第１の部材に予め形成されている移
    設用分離部としてのイオン注入層において前記結合部材
    を分離することにより、前記半導体部材を形成し、 前記薄化工程では、前記薄化用分離部としての、前記第
    １の部材と前記第２の部材との結合界面で、前記半導体
    部材を分離することを特徴とする請求項１に記載の半導
    体装置の製造方法。
  19. 【請求項１９】 前記半導体部材作製工程では、前記第
    １の部材と前記第２の部材とを結合させて結合部材を形
    成し、その後、前記第１の部材に予め形成されている移
    設用分離部としての多孔質層において前記結合部材を分
    離することにより、前記半導体部材を形成し、 前記薄化工程では、前記薄化用分離部としての高濃度ド
    ープ層において前記半導体部材を分離することを特徴と
    する請求項１に記載の半導体装置の製造方法。
  20. 【請求項２０】 前記半導体部材作製工程では、前記第
    １の部材と前記第２の部材とを結合させて結合部材を形
    成し、その後、前記第１の部材に予め形成されている移
    設用分離部としてのイオン注入層において前記結合部材
    を分離することにより、前記半導体部材を形成し、 前記薄化工程では、前記薄化用分離部としてのイオン注
    入層において前記半導体部材を分離することを特徴とす
    る請求項１に記載の半導体装置の製造方法。
  21. 【請求項２１】 前記半導体部材作製工程では、前記薄
    化用分離部としてのイオン注入層を前記結合部材の分離
    後に形成することを特徴とする請求項２０に記載の半導
    体装置の製造方法。
  22. 【請求項２２】 前記半導体部材作製工程では、前記絶
    縁層が前記第１の部材に酸素イオンを注入することによ
    り形成された半導体部材を形成し、 前記薄化工程では、前記薄化用分離部としてのイオン注
    入層において前記半導体部材を分離することを特徴とす
    る請求項１に記載の半導体装置の製造方法。
  23. 【請求項２３】 前記半導体部材作製工程では、前記薄
    化用分離部としての水素イオン注入層を前記結合部材の
    分離後に形成することを特徴とする請求項２２に記載の
    半導体装置の製造方法。
  24. 【請求項２４】 前記半導体部材作製工程では、前記素
    子層とすべき層を有する第１の部材と、第２の部材とを
    結合させて結合部材し、その後、前記結合部材から前記
    第１の部材の一部を研削により除去することにより、前
    記半導体部材を作製し、 前記薄化工程では、前記薄化用分離部としての、前記第
    １の部材と第２の界面において、前記半導体部材を分離
    すること特徴とする請求項１に記載の半導体装置の製造
    方法。
  25. 【請求項２５】 前記半導体部材作製工程では、前記第
    １の部材と前記第２の部材とを結合させて結合部材を形
    成し、その後、前記第１の部材に予め形成されている移
    設用分離部において前記結合部材を分離することによ
    り、前記半導体部材を形成し、 前記薄化工程では、前記薄化用分離部において半導体部
    材を分離し、 前記薄化用分離部の外周部は、前記移設用分離部の外周
    部よりも強度が強いことを特徴とする請求項１に記載の
    半導体装置の製造方法。
  26. 【請求項２６】 半導体部材の製造方法であって、 回路素子を形成するための素子層を有する第１の部材
    と、分離部を有する第２の部材とを結合させて結合部材
    を形成する結合工程と、 前記素子層が表出するように前記結合部材から前記第１
    の部材の一部を除去し、これにより、前記結合部材を、
    前記素子層を表面に有し、内部に絶縁層を有し、前記絶
    縁層中又は前記絶縁層よりも深い位置に前記分離部を有
    する半導体部材とする除去工程と、 を含み、前記分離部は、前記半導体部材の前記素子層に
    回路素子が形成された後に前記半導体部材を分離するた
    めに利用されることを特徴とする半導体部材の製造方
    法。
  27. 【請求項２７】 前記分離部は、多孔質層を含むことを
    特徴とする請求項２６に記載の半導体部材の製造方法。
  28. 【請求項２８】 前記分離部は、ヘテロエピタキシャル
    成長層を含むことを特徴とする請求項２６に記載の半導
    体部材の製造方法。
  29. 【請求項２９】 前記分離部は、高濃度ドープ層を含む
    ことを特徴とする請求項２６に記載の半導体部材の製造
    方法。
  30. 【請求項３０】 前記除去工程は、前記第１の部材に予
    め形成されている多孔質層において前記結合部材を分離
    する工程を含み、 前記分離部は、多孔質層を含むことを特徴とする請求項
    ２６に記載の半導体部材の製造方法。
  31. 【請求項３１】 前記除去工程は、前記第１の部材に予
    め形成されているイオン注入層において前記結合部材を
    分離する工程を含み、 前記分離部は、多孔質層を含むことを特徴とする請求項
    ２６に記載の半導体部材の製造方法。
  32. 【請求項３２】 前記除去工程は、前記第１の部材に予
    め形成されている多孔質層において前記結合部材を分離
    する工程を含み、 前記分離部は、ヘテロエピタキシャル成長層を含むこと
    を特徴とする請求項２６に記載の半導体部材の製造方
    法。
  33. 【請求項３３】 前記除去工程は、前記第１の部材に予
    め形成されているイオン注入層において前記結合部材を
    分離する工程を含み、 前記分離部は、ヘテロエピタキシャル成長層を含むこと
    を特徴とする請求項２６に記載の半導体部材の製造方
    法。
  34. 【請求項３４】 前記除去工程は、前記第１の部材に予
    め形成されているヘテロエピタキシャル成長層において
    前記結合部材を分離する工程を含み、 前記分離部は、ヘテロエピタキシャル成長層を含むこと
    を特徴とする請求項２６に記載の半導体部材の製造方
    法。
  35. 【請求項３５】 前記除去工程は、前記第１の部材に予
    め形成されている多孔質層において前記結合部材を分離
    する工程を含み、 前記分離部は、高濃度ドープ層を含むことを特徴とする
    請求項２６に記載の半導体部材の製造方法。
  36. 【請求項３６】 前記除去工程は、前記第１の部材に予
    め形成されているイオン注入層において前記結合部材を
    分離する工程を含み、 前記分離部は、イオン注入層を含むことを特徴とする請
    求項２６に記載の半導体部材の製造方法。
  37. 【請求項３７】 前記除去工程は、前記第１の部材が有
    する脆弱構造部において前記結合部材を分離する工程を
    含み、 前記分離部の外周部は、前記脆弱構造部の外周部よりも
    強度が強いことを特徴とする請求項２６に記載の半導体
    部材の製造方法。
  38. 【請求項３８】 半導体部材の製造方法であって、 回路素子を形成するための素子層を有する第１の部材
    と、第２の部材とを接合して接合部材を形成する接合工
    程と、 前記素子層が表出するように前記接合部材から前記第１
    の部材の一部を除去し、これにより、前記接合部材を、
    前記素子層を表面に有し、内部に絶縁層を有する半導体
    部材とする除去工程と、 前記除去工程を経て得られた前記半導体部材の前記絶縁
    層中又は前記絶縁層よりも深い位置に分離部を形成する
    分離部形成工程と、 を含み、前記分離部は、前記半導体部材の前記素子層に
    回路素子が形成された後に前記半導体部材を分離するた
    めに利用されることを特徴とする半導体部材の製造方
    法。
  39. 【請求項３９】 前記分離部は、イオン注入層を含むこ
    とを特徴とする請求項３８に記載の半導体部材の製造方
    法。
  40. 【請求項４０】 前記除去工程は、前記第１の部材に予
    め形成されているイオン注入層において前記接合部材を
    分離する工程を含むことを特徴とする請求項３９に記載
    の半導体部材の製造方法。
  41. 【請求項４１】 半導体部材の製造方法であって、 酸素イオン注入によって形成された絶縁層を内部に有
    し、回路素子を形成するための素子層を表層に有する半
    導体部材を準備する準備工程と、 前記半導体部材に所定のイオンを注入することにより、
    前記絶縁層中又は前記絶縁層よりも深い位置に分離部を
    形成する分離部形成工程と、 を含むことを特徴とする半導体部材の製造方法。
  42. 【請求項４２】 半導体装置の薄化方法であって、 埋め込み絶縁層と、回路素子が形成された回路素子層
    と、前記埋め込み絶縁層中又はそれよりも深い位置に前
    記回路素子の形成に先立って形成された分離部とを有す
    る半導体部材を前記分離部において分離することによ
    り、前記半導体部材を薄化することを特徴とする半導体
    装置の薄化方法。
  43. 【請求項４３】 半導体装置の製造方法であって、 回路素子を形成するための素子層を表面に有し、内部に
    絶縁層を有し、前記絶縁層の中又は前記絶縁層よりも深
    い位置に薄化用分離部を有する半導体部材を準備する工
    程と、 前記半導体部材に回路素子を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
  44. 【請求項４４】 半導体装置の製造方法であって、 回路素子を形成するための素子層を表面に有し、内部に
    絶縁層を有し、前記絶縁層の中又は前記絶縁層よりも深
    い位置に薄化用分離部を有する半導体部材に素子分離領
    域及び活性領域を形成する工程と、 前記活性領域にトランジスタを形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
  45. 【請求項４５】 分離された他方の前記半導体部材を、
    前記回路素子形成用の半導体部材として再利用すること
    を特徴とする請求項１に記載の半導体装置の製造方法。
  46. 【請求項４６】 分離された他方の前記半導体部材を、
    前記第1又は第2の部材として再利用することを特徴とす
    る請求項２６又は３８に記載の半導体部材の製造方法。
  47. 【請求項４７】 絶縁性表面を有する部材と、該部材の
    絶縁性表面上に形成された回路素子を形成するための素
    子層と、を有する半導体部材において、 前記部材は前記絶縁性表面より下方に薄化用分離部を有
    することを特徴とする半導体部材。
  48. 【請求項４８】 請求項２６乃至請求項４１のいずれか
    １項に記載の製造方法によって形成されうることを特徴
    とする半導体部材。
  49. 【請求項４９】 絶縁性表面を有する部材と、該部材の
    絶縁性表面上に形成された回路素子層と、を有する半導
    体装置において、 前記部材は前記絶縁性表面より下方に薄化用分離部を有
    することを特徴とする半導体装置。
  50. 【請求項５０】 請求項１乃至請求項２５のいずれか１
    項に記載の製造方法によって形成されうることを特徴と
    する半導体装置。
JP2001264673A 2001-08-31 2001-08-31 半導体部材及び半導体装置並びにそれらの製造方法 Withdrawn JP2003078117A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001264673A JP2003078117A (ja) 2001-08-31 2001-08-31 半導体部材及び半導体装置並びにそれらの製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001264673A JP2003078117A (ja) 2001-08-31 2001-08-31 半導体部材及び半導体装置並びにそれらの製造方法

Publications (1)

Publication Number Publication Date
JP2003078117A true JP2003078117A (ja) 2003-03-14

Family

ID=19091245

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001264673A Withdrawn JP2003078117A (ja) 2001-08-31 2001-08-31 半導体部材及び半導体装置並びにそれらの製造方法

Country Status (1)

Country Link
JP (1) JP2003078117A (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005069270A1 (ja) * 2004-01-16 2005-07-28 Sharp Kabushiki Kaisha 表示装置
WO2006001285A1 (en) * 2004-06-23 2006-01-05 Canon Kabushiki Kaisha Semiconductor film manufacturing method and substrate manufacturing method
JP2006210660A (ja) * 2005-01-28 2006-08-10 Hitachi Cable Ltd 半導体基板の製造方法
JP2007511069A (ja) * 2003-10-28 2007-04-26 エス　オー　イ　テク　シリコン　オン　インシュレータ　テクノロジース 共注入後の薄膜層のカタストロフィ的転写方法
WO2009084312A1 (ja) * 2007-12-27 2009-07-09 Sharp Kabushiki Kaisha 半導体装置、単結晶半導体薄膜付き基板及びそれらの製造方法
WO2010089832A1 (ja) * 2009-02-05 2010-08-12 信越半導体株式会社 多層膜付き半導体ウェーハ及びその製造方法並びに半導体デバイスの製造方法
JP2013526030A (ja) * 2010-04-21 2013-06-20 コミサリア ア レネルジ アトミク エ オウ エネルジ アルタナティヴ 少なくとも１層のマイクロテクノロジカル層の移行方法
KR20200092349A (ko) * 2017-12-22 2020-08-03 브레우어 사이언스 인코포레이션 3-d ic응용 제품을 위한 레이저로 분리 가능한 접착 재료
JP2022174036A (ja) * 2018-11-21 2022-11-22 東京エレクトロン株式会社 基板処理装置及び基板処理方法

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007511069A (ja) * 2003-10-28 2007-04-26 エス　オー　イ　テク　シリコン　オン　インシュレータ　テクノロジース 共注入後の薄膜層のカタストロフィ的転写方法
US8482500B2 (en) 2004-01-16 2013-07-09 Sharp Kabushiki Kaisha Display apparatus
US7728826B2 (en) 2004-01-16 2010-06-01 Sharp Kabushiki Kaisha Display apparatus for displaying text or images and outputting sounds based on text code information
WO2005069270A1 (ja) * 2004-01-16 2005-07-28 Sharp Kabushiki Kaisha 表示装置
WO2006001285A1 (en) * 2004-06-23 2006-01-05 Canon Kabushiki Kaisha Semiconductor film manufacturing method and substrate manufacturing method
US7399693B2 (en) 2004-06-23 2008-07-15 Canon Kabushiki Kaisha Semiconductor film manufacturing method and substrate manufacturing method
JP2006012986A (ja) * 2004-06-23 2006-01-12 Canon Inc 半導体層の製造方法及び基板の製造方法
JP2006210660A (ja) * 2005-01-28 2006-08-10 Hitachi Cable Ltd 半導体基板の製造方法
WO2009084312A1 (ja) * 2007-12-27 2009-07-09 Sharp Kabushiki Kaisha 半導体装置、単結晶半導体薄膜付き基板及びそれらの製造方法
CN101855704B (zh) * 2007-12-27 2012-07-18 夏普株式会社 半导体装置、带有单晶半导体薄膜的基板和它们的制造方法
US8575722B2 (en) 2009-02-05 2013-11-05 Shin-Etsu Handotai Co., Ltd. Semiconductor substrate having multilayer film and method to reuse the substrate by delaminating a porous layer
WO2010089832A1 (ja) * 2009-02-05 2010-08-12 信越半導体株式会社 多層膜付き半導体ウェーハ及びその製造方法並びに半導体デバイスの製造方法
JP2010182885A (ja) * 2009-02-05 2010-08-19 Shin Etsu Handotai Co Ltd 多層膜付き半導体ウェーハ及びその製造方法並びに半導体デバイスの製造方法
JP2013526030A (ja) * 2010-04-21 2013-06-20 コミサリア ア レネルジ アトミク エ オウ エネルジ アルタナティヴ 少なくとも１層のマイクロテクノロジカル層の移行方法
KR20200092349A (ko) * 2017-12-22 2020-08-03 브레우어 사이언스 인코포레이션 3-d ic응용 제품을 위한 레이저로 분리 가능한 접착 재료
KR102700016B1 (ko) * 2017-12-22 2024-08-28 브레우어 사이언스, 인코포레이션 3-d ic응용 제품을 위한 레이저로 분리 가능한 접착 재료
JP2022174036A (ja) * 2018-11-21 2022-11-22 東京エレクトロン株式会社 基板処理装置及び基板処理方法
JP7361846B2 (ja) 2018-11-21 2023-10-16 東京エレクトロン株式会社 基板処理装置及び基板処理方法
US12142483B2 (en) 2018-11-21 2024-11-12 Tokyo Electron Limited Substrate processing apparatus and substrate processing method

Similar Documents

Publication Publication Date Title
US6828214B2 (en) Semiconductor member manufacturing method and semiconductor device manufacturing method
KR100478685B1 (ko) 판부재의 분리장치 및 처리방법
JP3293736B2 (ja) 半導体基板の作製方法および貼り合わせ基体
CA2233132C (en) Semiconductor substrate and process for producing same
EP0867921A2 (en) Substrate and production method thereof
EP1229581A2 (en) Thin-film semiconductor device and method of manufacturing the same
EP0843345A2 (en) Method of manufacturing a semiconductor article
US7750367B2 (en) Semiconductor member, manufacturing method thereof, and semiconductor device
US6833312B2 (en) Plate member separating apparatus and method
TW200411820A (en) Transfer of a thin layer from a wafer comprising a buffer layer
US20060124961A1 (en) Semiconductor substrate, manufacturing method thereof, and semiconductor device
US7017830B2 (en) Method and apparatus for separating sample
US7368332B2 (en) SOI substrate manufacturing method
US20020045327A1 (en) Method and apparatus for separating sample
JP2003078117A (ja) 半導体部材及び半導体装置並びにそれらの製造方法
WO2003046992A1 (fr) Procede de production d'une tranche de soi
JP2003078116A (ja) 半導体部材の製造方法及び半導体装置の製造方法
JP3293767B2 (ja) 半導体部材の製造方法
JP2002016239A (ja) 基板の処理方法及び製造方法
JP2003078118A (ja) 半導体部材の製造方法及び半導体装置の製造方法
JP3754818B2 (ja) 半導体基板の作製方法
JP2000188269A (ja) 部材の分離方法及び分離装置並びに基板の製造方法
WO2005064654A1 (en) Semiconductor substrate, manufacturing method thereof, and semiconductor device
JP2005191458A (ja) 半導体部材とその製造方法、及び半導体装置
Li et al. BESOI using a silicon germanium etch stop

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20081104