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JP2003069011A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

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Publication number
JP2003069011A
JP2003069011A JP2001255454A JP2001255454A JP2003069011A JP 2003069011 A JP2003069011 A JP 2003069011A JP 2001255454 A JP2001255454 A JP 2001255454A JP 2001255454 A JP2001255454 A JP 2001255454A JP 2003069011 A JP2003069011 A JP 2003069011A
Authority
JP
Japan
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film
semiconductor device
manufacturing
silicon
metal oxide
Prior art date
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Pending
Application number
JP2001255454A
Other languages
English (en)
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JP2003069011A5 (ja
Inventor
Yasuhiro Shimamoto
泰洋 嶋本
Katsunori Obata
勝則 小畑
Kazunari Torii
和功 鳥居
Masahiko Hiratani
正彦 平谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Priority to TW091116494A priority patent/TW564549B/zh
Priority to US10/216,792 priority patent/US6787451B2/en
Publication of JP2003069011A publication Critical patent/JP2003069011A/ja
Priority to US10/900,430 priority patent/US7119407B2/en
Publication of JP2003069011A5 publication Critical patent/JP2003069011A5/ja
Priority to US11/516,629 priority patent/US20070001244A1/en
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Abstract

(57)【要約】 【課題】 ゲート絶縁膜の膜厚がＳｉＯ２換算膜厚２ｎ
ｍ以下になる場合、従来のＳｉＯ２膜の代わりに高誘電
体膜を適用して、リーク電流抑制と薄膜化の両方を実現
する必要がある。しかしながら、従来技術で作製したゲ
ート絶縁膜は、固定電荷発生による閾値電圧のシフト
や、移動度劣化によるドレイン電流低下の問題点があっ
た。 【解決手段】 Ｓｉ基板（多結晶シリコンゲート）と高
誘電体絶縁膜界面に０．５ｎｍ以上のＳｉＯ２膜を形成
することと、ＳｉＯ２膜形成温度を後工程の熱処理温度
以上にする。 【効果】 本発明によれば、従来のＳｉＯ２膜に比べて
リーク電流を１／１００以下に抑制し、ＳｉＯ２換算膜
厚２ｎｍ以下のゲート絶縁膜を有する電界効果トランジ
スタを、固定電荷発生や移動度劣化がなく製造できる。
つまり、微細電界効果トランジスタの低消費電力化、大
電流化を実現することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特に、電界効果トランジスタ用のゲー
ト絶縁膜に高誘電体膜を適用した電界効果トランジスタ
を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】大規模集積回路（ＬＳＩ）の基本構成回
路であるＭＯＳトランジスタは、これまでスケーリング
則に従い高集積化を実現してきた。しかし、現状の二酸
化シリコン（ＳｉＯ２）を用いるゲート絶縁膜は、直接
トンネルリーク電流の増大による消費電力の上昇と絶縁
膜の信頼性低下によって、２．０ｎｍ以下の膜厚で限界
に到達すると考えられている。また、そのような薄いＳ
ｉＯ２は不純物に対する拡散バリアが弱くなるため、ゲ
ート電極からの不純物漏れを引き起こす。さらに、薄い
ＳｉＯ２膜を均一性良く、量産するには厳密な製造制御
が必要となる。
【０００３】そこで、更なる素子の微細化と高速化を両
立し、このスケーリング限界を打破するために、ＳｉＯ
２より厚く形成されても同等以上の電界効果性能が得ら
れる“高誘電率（ｈｉｇｈ−Ｋ）材料”の開発が精力的
に進められている。有力候補となっている材料は、ジル
コニア（ＺｒＯ２），ハフニア（ＨｆＯ２）などのＩＶ
族酸化物、アルミナ（Ａｌ２Ｏ３），イットリア（Ｙ２
Ｏ３）などのＩＩＩ族酸化物、これら金属酸化物とＳｉ
Ｏ２固溶体であるシリケート、などである。ＩＶ族酸化
物，ＩＩＩ族酸化物はＳｉ半導体の初期にゲート絶縁膜
として利用された材料である。しかし、ＳｉＯ２による
ゲート絶縁膜の形成技術が確立された後は、その優れた
特性のため、もっぱらＳｉＯ２が用いられてきた。最近
の報告としては、例えば、ＺｒＯ２をゲート絶縁膜に用
いた電界効果トランジスタ（ＦＥＴ）はＩＥＤＭ’９９
Ｔｅｃｈ． Ｄｉｇｅｓｔ ｐｐ．１４５，１９９９
に、ＨｆＯ２をゲート絶縁膜に用いた電界効果トランジ
スタは２０００ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔ
ｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉ
ｃＡｌ Ｐａｐｅｒｓに、アルミナをゲート絶縁膜に用
いた電界効果トランジスタはＩＥＤＭ’００ Ｔｅｃ
ｈ． Ｄｉｇｅｓｔ ｐｐ．１４５，２０００に記載され
ている。金属シリケートの作製方法は、例えば、特開平
１１−１３５７７４に記載されている。
【０００４】
【発明が解決しようとする課題】従来のＦＥＴ形成工程
では、ゲート絶縁膜を形成した後に、多結晶シリコンな
どからなるゲートを堆積する工程，多結晶シリコンゲー
トに不純物を注入する工程，ゲートを加工する工程，ソ
ース・ドレインに不純物を注入する工程，不純物を活性
化する加熱工程などが存在する。特に、不純物を活性化
する加熱工程は、所望の不純物プロファイルに制御する
ため、９００℃以上の温度が望ましい。従って、高誘電
体材料からなるゲート絶縁膜は、上記加熱工程を含むＦ
ＥＴ形成工程を経ても高品質な界面特性を維持する必要
がある。
【０００５】しかしながら、例えば、Ａｌ２Ｏ３をゲー
ト絶縁膜に適用したＦＥＴを形成した場合、ＩＥＤＭ’
００ Ｔｅｃｈ． Ｄｉｇｅｓｔ ｐｐ．１４５，に記載
されているように、次のような問題点が存在する。絶縁
膜中に負の固定電荷が存在するため、Ｎチャネル型のＭ
ＩＳＦＥＴのフラットバンド電圧が、正電圧側に０．３
Ｖ以上シフトし、ＦＥＴの閾値電圧も変化する。また、
電子の移動度が小さく、ＳｉＯ２膜のユニバーサルカー
ブ（移動度の有効電界依存性を与える普遍的曲線）に比
べて約１／４であるため、ＦＥＴを動作させた時のソー
ス・ドレイン間の電流を期待通りに増大させることがで
きない。電子の移動度が小さい原因の一つは、絶縁膜中
に負の固定電荷が存在するために、チャネル中の電子が
散乱されるためと考えられている。従って、Ａｌ２Ｏ３
をゲート絶縁膜に適用するためには、絶縁膜中の負の固
定電荷を取り除く必要がある。
【０００６】以下、高誘電体ゲート絶縁膜のＳｉＯ２換
算膜厚（ＥＯＴ）を次のように定義する。周波数が７８
４ｎｍの光を用いたエリプソメータ測定で、屈折率を
１．６４に固定して得られるＳｉＯ２ゲート絶縁膜の膜
厚がｔＯＸであるとき、このＳｉＯ２ゲート絶縁膜を用
いて形成したＭＯＳキャパシタと同じ電気容量をもつ高
誘電体ゲート絶縁膜のＳｉＯ２換算膜厚（ＥＯＴ）をｔ
ＯＸとする。
【０００７】本発明の目的は、ＳｉＯ２換算膜厚が小さ
く、同じ換算膜厚で比較してリーク電流が小さく、しか
も、ＦＥＴ形成工程の熱負荷にも安定で、界面特性に優
れた高品質な高誘電体絶縁膜を開発することにある。
【０００８】
【課題を解決するための手段】上記問題を解決するため
に、発明者らは、第１に高誘電体材料とＳｉ基板界面の
ＳｉＯ２膜とＦＥＴ特性の関係について、第２にＦＥＴ
特性と界面ＳｉＯ２膜の形成温度の関係について、第３
にＦＥＴ特性とゲート電極材料の関係について詳細に調
べた。
【０００９】以下、第１に高誘電体材料とＳｉ基板界面
のＳｉＯ２膜とＦＥＴ特性の関係について詳述する。高
誘電体材料として、ここではＡｌ２Ｏ３膜を例に挙げ
る。Ａｌ２Ｏ３の作製方法は、次の通りである。Ｓｉ単
結晶基板（抵抗率１０Ωｃｍ，８インチ）をＨＦ洗浄し
た後、ＥＣＲスパッタ装置によって室温でＡｌ２Ｏ３膜
を堆積する。装置の概要は図８に示す通りである。Ａｒ
とＯ２の供給量は、マスフローメータによって制御し
た。そして、一定磁界のもとで、２．４５ＧＨｚのマイ
クロ波を導入し、ＥＣＲプラズマを発生させた。マイク
ロ波出力は５００Ｗである。さらに、１３．５６ＭＨｚ
のＲＦ電界をＡｌのリングターゲットに印加すること
で、スパッタリングを行った。ＲＦ出力は５００Ｗであ
る。この装置では、Ｓｉ基板の位置がＡｌターゲットの
位置から遠く、基板面はスパッタリングターゲット面に
対して９０°偏向した上、偏心して配置されている。さ
らに、基板電位を浮遊電位としている。そのため、通常
のＤＣマグネトロンスパッタ装置に比べてプラズマ損傷
を小さくできる特徴がある。また、面内の堆積膜厚を均
一にするため、ウエハを２０ＲＰＭで回転させながら堆
積することができた。さらに、シャッター機構を備え、
ＥＣＲプラズマ放電やスパッタ放電を安定させた後に、
堆積することができる。成膜室の通常圧力は１×１０
−４Ｐａ、ガス導入時の圧力は９×１０−２Ｐａであ
る。
【００１０】Ａｒの供給量を２５ｓｃｃｍ，Ｏ２の供給
量を３．０ｓｃｃｍとして、Ａｌターゲット表面を酸化
しない状態でスパッタする。Ｓｉ上に形成された３０ｎ
ｍの膜をオージェ電子分光法によって分析した結果、膜
中にＡｌとＯが均一に分布し、堆積膜がＡｌ２Ｏ３であ
ることを確認した。従って、スパッタされたＡｌは、Ｓ
ｉ基板上でＥＣＲプラズマ中の酸素によって酸化され、
Ａｌ２Ｏ３膜になることがわかる。Ａｌ２Ｏ３膜の成膜
レートは１．７Å／ｓである。
【００１１】Ａｌ２Ｏ３／Ｓｉ界面のＳｉＯ２膜厚がで
きるだけ薄い膜を形成するため、まず、上記方法を用い
てＡｌ２Ｏ３膜を１２秒間堆積し、さらに、同一装置内
で４５０℃，１０分間の真空中熱処理（Ａｒ雰囲気，圧
力７×１０−４Ｔｏｒｒ）を施した後に、大気中に取り
出した。導出法は後述するが、このときのＳｉＯ２膜厚
は０．１ｎｍ〜０．２ｎｍである。また、上記膜をさら
に酸化性雰囲気で熱処理することによってＡｌ２Ｏ３／
Ｓｉ界面にＳｉＯ２膜を成長させた。ＴＥＭ測定によっ
て決定したＡｌ２Ｏ３の膜厚は２．０ｎｍ±０．１ｎｍ
である。図９にさまざまな酸化熱処理条件を施した膜の
Ｓｉ２ｐ電子とＡｌ２ｐ電子のＸＰＳスペクトルを示
す。光電子の検出角度は、試料表面に平行な方向に対し
て３０°の方向である。Ｓｉ２ｐ電子スペクトルに現れ
るＳｉ基板のＳｉ−Ｓｉ（Ｓｉ０＋）結合エネルギーを
９９．２ｅＶとすることでエネルギー位置を決定してい
る。また、Ｓｉ２ｐ光電子の検出数は全て、Ａｌ２ｐ電
子スペクトルに共通して観測された７５．７ｅＶの結合
エネルギーを有するピーク（Ａｌ２Ｏ３のＡｌ３＋結合
状態）の面積で規格化している。一方、Ｓｉ２ｐ電子ス
ペクトルで１０３．５ｅＶ−１０４．０ｅＶに観測され
るピークは、ＳｉＯ２結合（Ｓｉ４＋）である。試料番
号の順番にＳｉ０＋強度が減少し、Ｓｉ４＋強度が増大
しているのは、この順番に界面ＳｉＯ２膜が成長してい
ることに相当する。Ａｌ２Ｏ３の膜厚（＝２．０ｎｍ）
と密度は一定と考えられるので、界面のＳｉＯ２膜の成
長とともに、Ｓｉ４＋結合状態にある光電子量は増大
し、基板のＳｉ０＋結合状態にある光電子量は減少す
る。Ｓｉ２ｐスペクトルに観測されるＳｉ−Ｏ（Ｓｉ
４＋）結合ピーク面積をＩＳｉ−Ｏ，基板のＳｉ−Ｓｉ
（Ｓｉ０＋）結合ピーク面積をＩ Ｓｉ，光電子の平均自
由行程をλとすると、界面のＳｉＯ２膜厚ｄＸＰＳとの
間に次の関係式（１）が成立することが知られている
（Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．， ７８（１９９
６）６６５３）。
【００１２】
【式１】
【００１３】今回、λ＝３．９ｎｍ、Ｋ＝０．４５とし
てＳｉＯ２膜厚（ｄＸＰＳ）を決定した。上記（１）式
によって決定したＳｉＯ２膜厚(ｄＸＰＳ)は、リン酸に
よってＡｌ２Ｏ３層だけ除去した後にエリプソメータに
よって測定したＳｉＯ２膜厚ｄＥＬとｄＥＬ＝ｄＸＰＳ
＋０．４ｎｍの関係にある。これは、エリプソメータで
測定した膜厚が、実際のＳｉＯ２膜厚よりも表面吸着層
の存在の分だけ大きく見えるためである。また、Ａｌゲ
ートを堆積後に測定したＡｌ／Ａｌ２Ｏ３／ＳｉＯ２／
Ｓｉキャパシタの電気的膜厚ＥＯＴはＳｉＯ２界面膜厚
の変化に対して変化率１．０で対応することを確認し
た。また、図１０に示されるＥＯＴのＡｌ ２Ｏ３膜厚依
存性からＡｌ２Ｏ３膜厚をゼロに外挿した膜厚が界面Ｓ
ｉＯ２膜厚に相当する。図１０から決定した界面ＳｉＯ
２膜厚と（１）式を用いて決定したＳｉＯ２膜厚が０．
１ｎｍ以内の差で一致することを確認した。表１に、図
９に示した膜の酸化熱処理条件と上記方法で決定した界
面のＳｉＯ２膜厚をまとめた。
【００１４】
【表１】
【００１５】最も界面のＳｉＯ２膜厚が薄い試料＃０に
ついて、図９に示されるＡｌ２ｐ電子のＸＰＳスペクト
ルに注目する。Ａｌ２Ｏ３の結合状態を示すＡｌ３＋結
合（７５．７ｅＶ）と、それよりも低エネルギー側（７
３．６ｅＶ）にピークが観測された。このピークは、金
属ＡｌのＡｌ０の結合位置（７２．８ｅＶ）に近いの
で、Ａｌ−Ａｌ−Ｏ（Ａｌ１＋）などのようにＡｌ２Ｏ
３よりも酸素が少ない結合状態だと考えられる。角度分
解ＸＰＳスペクトルによって、このＡｌ金属的な結合状
態（ＡｌＯＸ）は、Ａｌ２Ｏ３とＳｉに挟まれ、Ｓｉ基
板側に存在することがわかった。また、この結合状態は
界面のＳｉＯ２膜厚が薄い（０．１ｎｍ−０．２ｎｍ）
場合にだけ観測された。
【００１６】次に、Ａｌゲートを堆積した後にＡｌ／Ａ
ｌ２Ｏ３／ＳｉＯ２／Ｓｉ構造を有するＭＩＳキャパシ
タの容量−電圧特性の界面ＳｉＯ２膜厚依存を調べた。
図５に界面ＳｉＯ２膜厚とフラットバンド電圧のシフト
量ΔＶＦＢの関係を示した。図５から、ＳｉＯ２膜厚が
薄い場合、正電圧側に約３．０Ｖシフトすることがわか
る。これは、膜中に負の固定電荷が存在することを示し
ている。そして、界面ＳｉＯ２膜厚の増大とともにΔＶ
ＦＢは小さくなり、０．５ｎｍ以上の界面ＳｉＯ２膜が
存在する場合に消失することがわかった。今回、ＳｉＯ
２膜の形成温度が３００℃から１１００℃の膜に調べて
みたが、以上の特性は酸化熱処理温度に依存しないこと
を確認した。
【００１７】ここで、負の固定電荷発生メカニズムを考
える。前述したように、ＳｉＯ２膜厚が薄い場合に、Ａ
ｌ２Ｏ３／Ｓｉ界面に金属的なＡｌＯＸ結合状態（Ａｌ
２Ｏ ３からＯが欠損した状態）が安定に存在する。Ａｌ
２Ｏ３が還元された状態のＡｌＯＸ中では、負電荷の発
生が予想できる。ΔＶＦＢ＞３．０Ｖから見積もられる
固定電荷量は、４×１０１３／ｃｍ２以上である。一
方、ＳｉＯ２膜の成長に伴いフラットバンド電圧のシフ
ト量が減少するのは、Ａｌ２Ｏ３中の酸素分布が一様に
なり、ＡｌＯＸ層が減少するためと考えられる。そし
て、０．５ｎｍのＳｉＯ２層が存在する場合に、Ａｌ２
Ｏ３／ＳｉＯ２界面の酸素分布は一様になり、ＡｌＯＸ
層が消失する。ＳｉＯ２膜が薄いときに、ＡｌＯＸ層が
形成されるのは、ＳｉＯ２／Ｓｉ界面のようにＡｌ２Ｏ
３／Ｓｉ界面を急峻にできないためと考えられる。Ａｌ
２Ｏ３とＳｉ基板界面を整合させるためには、０．５ｎ
ｍ以上のＳｉＯ２バッファ層が必要である。ＳｉＯ２膜
厚が約０．３ｎｍの場合、図９のＡｌ２ｐ電子のＸＰＳ
スペクトル（＃２の場合）でＡｌＯＸ層が消失している
にもかかわらず、図５でフラットバンド電圧シフトが約
０．３Ｖ存在した。ΔＶ ＦＢ＝０．３Ｖから見積もられ
る固定電荷量は、約４×１０１２／ｃｍ２である。ＸＰ
Ｓスペクトルの感度がせいぜい１０１３／ｃｍ２程度で
あることを考えると、ＸＰＳ測定で観測できないことも
理解できる。
【００１８】以上の検討から見出された、界面特性に優
れたＡｌ２Ｏ３ゲート絶縁膜を形成するための第１の発
明は、Ａｌ２Ｏ３とＳｉ基板の間に０．５ｎｍ以上の界
面ＳｉＯ２膜を有する構造である。後述するが、これら
の膜は少なくとも７５０℃以下の熱負荷に対して安定で
ある。本発明は、Ａｌ２Ｏ３以外の他のｈｉｇｈ−Ｋ絶
縁膜についても適用できる。ＨｆＯ２膜，ＺｒＯ２膜，
Ｌａ２Ｏ３膜について、界面ＳｉＯ２膜厚とフラットバ
ンド電圧シフト量の関係を図５に同時に示した。これら
の膜の場合、金属のＨｆ，Ｚｒ，Ｌａを蒸着後に３００
℃の減圧酸素雰囲気で高速酸化処理を行い、熱処理時間
とＯ２分圧を変えることで界面ＳｉＯ２膜厚を制御し
た。Ａｌ２Ｏ３と同様にＸＰＳスペクトル，ＴＥＭ測
定，エリプソメータ測定によってＳｉＯ２膜厚を導出し
た。ゲート電極はＰｔである。図１から、これらの高誘
電体絶縁膜の場合にも、フラットバンド電圧シフトをゼ
ロにするために界面ＳｉＯ２膜が０．５ｎｍ以上必要で
あることがわかる。以上は、Ｙ ２Ｏ３やＬａ２Ｏ３以外
の希土類酸化物やＨｆＳｉＯ４膜，ＺｒＳｉＯ４膜につ
いても同じであることを確認した。
【００１９】以下、第２に行った検討として、ＦＥＴ特
性と界面ＳｉＯ２膜の形成温度の関係について詳述す
る。発明者らは、まず、Ａｌ２Ｏ３／ＳｉＯ２／Ｓｉ構
造の熱安定性を調べた。酸化熱処理によってＡｌ２Ｏ３
／ＳｉＯ２／Ｓｉ構造を形成した後に、不活性雰囲気中
で後熱処理を行い、Ａｌゲート電極を形成し、容量−電
圧測定を行った。図６に後熱処理温度とフラットバンド
電圧シフト量の関係を示す。いずれの膜も０．５ｎｍ−
０．７ｎｍの界面ＳｉＯ２膜を有する膜であり、酸化直
後のフラットバンド電圧シフト量はゼロである。膜形成
の酸化熱処理温度が４００℃の膜は、後熱処理温度が７
５０℃以下であれば、形成温度に依存せずにフラットバ
ンド電圧シフトが生じることはなかった。しかし、８０
０℃以上の後熱処理を行った場合、０．５ｎｍ以上の界
面ＳｉＯ２膜が存在しても後熱処理後にフラットバンド
電圧の正電圧シフトが観測された。これは、Ａｌ２Ｏ３
／ＳｉＯ２界面の酸素分布が高温熱処理によって変化し
た結果と考えられる。しかし、膜の形成温度（酸化処理
温度）が、後熱処理温度と同じか、もしくはそれ以上で
あれば、８５０℃以上の熱処理温度に対してもフラット
バンド電圧のシフトは見られなかった。以上の結果が示
すように、発明者が見出した第１の発明であるＡｌ２Ｏ
３とＳｉ基板の間に０．５ｎｍ以上の界面ＳｉＯ２膜を
有する構造の膜は７５０℃以下の後熱処理後も安定で、
優れた界面特性を示すことがわかった。発明者が見出し
た第２の発明は、後工程の熱処理温度以上の温度で、酸
化性雰囲気において、Ａｌ２Ｏ３とＳｉ基板界面に０．
５ｎｍ以上の界面ＳｉＯ２膜を形成することを特徴とす
る成膜方法である。これによって、１１００℃の熱処理
に対して安定で、優れた界面特性を示す絶縁膜を形成す
ることができる。ただし、この場合、高温酸化で酸化膜
厚を制御するため、希釈酸素、もしくは減圧酸素雰囲気
中の熱処理が必要である。例えば、Ｏ２分圧５ｔｏｒｒ
の雰囲気中で１０００℃，５秒の高速酸化処理（ＲＴＯ
処理）を施すことでＡｌ２Ｏ３とＳｉ基板の間に０．６
ｎｍのＳｉＯ２膜を形成することができる。また、Ｏ２
分圧１ｔｏｒｒの雰囲気中で１１００℃，５秒のＲＴＯ
処理を施すことでＡｌ２Ｏ３とＳｉ基板の間に０．６ｎ
ｍのＳｉＯ２膜を形成することができる。
【００２０】上記第２の発明は、Ａｌ２Ｏ３膜に限ら
ず、他の高誘電体絶縁膜の形成方法として有効である。
ＺｒＯ２膜，ＨｆＯ２膜について、膜形成後の減圧酸素
雰囲気中熱処理によって界面ＳｉＯ２膜を形成した後
に、不活性雰囲気中で後熱処理を行った。そして、Ｐｔ
ゲート電極を形成し、ＭＩＳキャパシタ容量の電圧依存
を測定した。図７に後熱処理温度とＭＩＳキャパシタの
フラットバンド電圧シフト量の関係を示す。いずれの膜
も０．８ｎｍの界面ＳｉＯ２膜を有する膜である。酸化
処理温度が４００℃の膜は、後熱処理温度が７５０℃以
下であれば、形成温度に依存せずにフラットバンド電圧
シフトが生じることはなかった。しかし、８００℃以上
の後熱処理を行ったところ、後熱処理温度が酸化処理温
度より高い膜の場合、フラットバンド電圧の正電圧シフ
トが観測された。これは、８００℃以上の高温熱処理に
よって高誘電体絶縁膜とＳｉＯ２界面でＳｉ，Ｏ，Ｈｆ
（Ｚｒ）が相互拡散した結果と考えられる。しかし、後
熱処理温度よりも高い温度の酸化性雰囲気で界面ＳｉＯ
２膜を形成した膜の場合、ＦＥＴ特性の劣化は見られな
かった。以上の結果が示すように、後工程の熱処理温度
以上の酸化処理温度で高誘電体絶縁膜とＳｉ基板の間に
界面ＳｉＯ２膜を形成することによって、１１００℃の
熱処理に対して安定で、優れた界面特性を示す絶縁膜を
形成することができる。以上は、ＨｆＯ２，ＺｒＯ２に
限らず、Ｙ２Ｏ３やＬａ２Ｏ３などの希土類酸化物，Ｈ
ｆＳｉＯ４，ＺｒＳｉＯ４についても同様である。ま
た、Ｈｆ添加ＳｉＯ２膜，Ｚｒ添加ＳｉＯ２膜でも同様
であった。ただし、この場合、高温酸化で酸化膜厚を制
御するために、希釈酸素もしくは減圧酸素雰囲気中の熱
処理が必要である。例えば、Ｏ２分圧１ｔｏｒｒの雰囲
気中で１０００℃，５秒のＲＴＯ処理を施すことで高誘
電体絶縁膜とＳｉ基板の間に０．７ｎｍのＳｉＯ２膜が
成長する。また、Ｏ２分圧１ｔｏｒｒの雰囲気中で１１
００℃，５秒のＲＴＯ処理を施すことで高誘電体絶縁膜
とＳｉ基板の間に１．０ｎｍのＳｉＯ２膜が成長する。
【００２１】上記では、高誘電体絶縁膜とＳｉ基板の間
に必要な界面ＳｉＯ２膜を、高誘電体絶縁膜形成後の酸
化熱処理によって形成したが、高誘電体絶縁膜堆積前に
形成することも可能である。例えば、Ｓｉ基板を酸化性
雰囲気の熱処理で酸化して０．５ｎｍのＳｉＯ２膜を形
成した後に高誘電体絶縁膜を堆積することで７５０℃以
下の後熱処理温度でも安定で、優れた界面特性を示す膜
を形成できる。また、この場合も、ＳｉＯ２膜形成温度
を後熱処理温度以上にすることで熱安定性が高く優れた
界面特性を示す絶縁膜を形成することができる。ただ
し、高誘電体絶縁膜形成後にさらに界面ＳｉＯ２膜が成
長しない酸化条件で熱処理をすることが望ましい。例え
ば、後熱処理温度が１０００℃の場合、次のように高誘
電体絶縁膜を形成すればよい。Ｓｉ基板をＯ２分圧５ｔ
ｏｒｒの雰囲気中で１０００℃，５秒のＲＴＯ処理を施
すことで０．５ｎｍのＳｉＯ２膜を形成する。さらに高
誘電体絶縁膜を堆積した後に、Ｏ２分圧１ｔｏｒｒの雰
囲気中で１０００℃，５秒のＲＴＯ処理を施すことが望
ましい。
【００２２】また、高誘電体絶縁膜とＳｉ基板の間のＳ
ｉＯ２膜をシリコン酸窒化膜（ＳｉＯＮ）に置き換える
ことも可能である。成膜方法は次の通りである。第１の
方法は、上記方法で形成した０．５ｎｍ以上のＳｉＯ２
膜を有する高誘電体絶縁膜／ＳｉＯ２／Ｓｉ基板にさら
にＮＯ処理を施すことで、ＳｉＯ２／Ｓｉ界面付近にＮ
を導入する方法である。ＮＯ処理条件は、例えば９００
℃程度のＮＯ雰囲気中で１０秒の熱処理である。第２の
方法は、まず、高誘電体絶縁膜堆積前にＳｉ基板をＮ２
Ｏ雰囲気の熱処理で酸化して０．５ｎｍ以上のＳｉＯＮ
膜を形成する方法である。その後に高誘電体絶縁膜を堆
積することで７５０℃の後熱処理温度でも安定で、優れ
た界面特性を示す膜を形成できる。例えばＮ２Ｏ処理条
件は、Ｎ ２Ｏ分圧１０ｔｏｒｒの雰囲気中で１０００
℃，５秒の高速熱処理を施すことで０．５ｎｍのＳｉＯ
Ｎ膜を形成することができる。ＳｉＯＮ膜の形成温度
を、後熱処理温度以上にすることで、熱安定性に優れた
膜を形成できる。ただし、高誘電体絶縁膜形成後にさら
に界面ＳｉＯ２膜が成長しない酸化性雰囲気で熱処理を
することが望ましい。さらに、第３の方法は、次の通り
である。Ｓｉ基板をＨＦ洗浄後にＮＨ３雰囲気中７００
℃以下の温度で窒化する。このときの窒化膜はＳｉ表面
１層程度である。そして高誘電体絶縁膜を堆積し、酸化
性雰囲気の熱処理を行い、高誘電体絶縁膜とＳｉ界面に
０．５ｎｍ以上のＳｉＯＮ膜を形成する。この場合も酸
化性雰囲気の熱処理温度を、後熱処理温度以上にするこ
とで、熱安定性に優れた膜を形成できる。第４の方法は
次の通りである。Ｓｉ基板上に高誘電体絶縁膜を形成後
に、Ｎ２Ｏ雰囲気中で熱処理で界面に０．５ｎｍ以上の
ＳｉＯＮ膜を形成する。この場合も酸化性雰囲気の熱処
理温度を、後熱処理温度以上にすることで、熱安定性に
優れた膜を形成できる。例えばＮ２Ｏ処理条件は、Ｎ ２
Ｏ分圧１０ｔｏｒｒの雰囲気中で１０００℃，５秒の高
速熱処理を施すことで０．５ｎｍのＳｉＯＮ膜を形成す
ることができる。上記熱処理でＮ２Ｏ熱処理はＮＯ処理
に置きかえることもできる。上記４つの方法によって、
界面ＳｉＯＮ膜を形成することで、リーク電流をさらに
１／２以下に抑制することができる。
【００２３】以下、第３に行った検討として、ＦＥＴ特
性とゲート電極材料の関係について詳述する。発明者ら
は、まず、多結晶シリコンゲートを用いたＡｌ２Ｏ３ゲ
ート絶縁膜について検討した。１．５ｎｍのＡｌ２Ｏ３
膜を堆積後に、Ｏ２分圧５Ｔｏｒｒの雰囲気中で１００
０℃，５秒の高速熱処理を行い、界面ＳｉＯ２膜を０．
６ｎｍ形成した後、多結晶Ｓｉゲートを形成した。続い
て、ゲート，ソース，ドレイン領域に不純物イオンを打
ち込み、活性化熱処理として１０００℃，５秒の高速熱
処理を行った。さらに配線形成工程を経た後に、ＭＩＳ
ＦＥＴを形成した。ＭＩＳキャパシタの容量の電圧依存
を測定した結果、膜のＳｉＯ２換算膜厚は１．３ｎｍで
あった。しかし、同時に＋０．３Ｖのフラットバンド電
圧シフトが観測された。これは、多結晶Ｓｉゲート電極
とＡｌ２Ｏ３界面も急峻にできないため、Ａｌ２Ｏ３中
の酸素が多結晶Ｓｉゲート電極にわずかに拡散しＡｌＯ
Ｘ層が形成され、負の固定電荷を発生するためと考えら
れる。このときのＮチャネル型のＭＩＳＦＥＴの移動度
は、ＳｉＯ２膜のユニバーサルカーブ（移動度の有効電
界依存性を与える普遍的曲線）に比べて約３／４に劣化
した（図２１中のＡｌ２Ｏ３ゲート絶縁膜の場合）。
この劣化原因は、多結晶シリコンゲートとＡｌ２Ｏ３界
面に存在する負の固定電荷によって、電子が散乱される
ためと考えられる。ＩＥＤＭ’００ Ｔｅｃｈ． Ｄｉｇ
ｅｓｔ ｐｐ．１４５， ２０００に記載されているＡｌ
２Ｏ３を用いたＮチャネル型のＭＩＳＦＥＴの移動度は
ユニバーサルカーブに比べての約１／４に劣化している
（図２１中の従来の技術）。本発明者らの検討結果の方
が移動度が約３倍大きいのは、Ａｌ２Ｏ３／Ｓｉ基板界
面の固定電荷を本発明によって減らすことができたため
と考えられる。
【００２４】さらなる検討の結果、多結晶Ｓｉ／Ａｌ２
Ｏ３界面に０．５ｎｍのＳｉＯ２層を形成することによ
って、固定電荷を消失できることを見出した。作製方法
は次の通りである。１．０ｎｍのＡｌ２Ｏ３膜堆積に引
き続きＳｉ２Ｈ６とＨ２Ｏを用いたＡＬＣＶＤ法によっ
てＳｉＯ２膜を０．５ｎｍ形成する。さらに、酸化性雰
囲気の熱処理によってＡｌ２Ｏ３／Ｓｉ基板界面に０．
５ｎｍ以上のＳｉＯ２膜を形成する。ソース・ドレイン
の活性化熱処理が８００℃以上になる場合、酸化熱処理
温度は活性化熱処理温度以上の例えばＯ２分圧５ｔｏｒ
ｒの雰囲気中で１０００℃，５秒の高速熱処理を行えば
よい。以上の作製方法によって、フラットバンド電圧シ
フトがなくて、移動度の劣化がない（図２１中のＡｌ２
Ｏ３ゲート絶縁膜の場合）ＦＥＴを形成できることを
見出した。ただし、この場合、Ａｌ２Ｏ３膜とＳｉ基板
界面，Ａｌ２Ｏ３膜と多結晶シリコン基板界面にいずれ
も０．５ｎｍ以上のＳｉＯ２膜が必要であるため、ゲー
ト絶縁膜の薄膜化を阻害する要因になる。例えば、上記
の方法で形成したゲート絶縁膜のＳｉＯ２換算膜厚は
１．６ｎｍであった。
【００２５】次に、ゲート電極材料として高融点金属材
料を検討した。界面ＳｉＯ２膜厚を０．５ｎｍ形成した
Ａｌ２Ｏ３膜（１．５ｎｍ）上に反応性スパッタリング
法によってＴｉＮ膜を形成した後、スパッタリング法に
よってＷ膜を堆積した。この場合、Ａｌ２Ｏ３と多結晶
シリコンゲート界面に見られるような不整合は発生せず
に、優れた界面特性を維持することができた。ＭＩＳキ
ャパシタのＳｉＯ２換算膜厚は１．２ｎｍであった。上
記ＴｉＮ膜は、ゲート絶縁膜とＷの反応防止のため必要
であり、ＷＮ，ＭｏＮ，ＴａＮ，ＺｒＮ，ＨｆＮなどの
導電性バリア膜に置きかえることが可能である。また、
Ｗ電極をＭｏ電極に置きかえることもできる。また、後
工程の熱処理温度以上の酸化処理温度でＡｌ２Ｏ３膜と
Ｓｉ基板の間に界面ＳｉＯ２膜を形成することによっ
て、後工程の熱負荷に対して安定なＦＥＴを形成するこ
とができる。また、界面ＳｉＯ２膜はＳｉＯＮ膜でも同
様である。
【００２６】上記は、Ａｌ２Ｏ３とゲート電極材料の整
合性について述べたが、Ａｌ２Ｏ３以外の高誘電体絶縁
膜とゲート電極材料の関係を調べた。ここでは、ＨｆＯ
２膜を例に挙げて説明する。３．０ｎｍのＨｆＯ２膜を
ＨｆＣｌ４とＨ２Ｏを用いるＡＬＣＶＤ法によって堆積
した。基板温度は３００℃である。堆積後にＯ２分圧１
Ｔｏｒｒの雰囲気中で１０５０℃，５秒の高速熱処理を
行い、界面ＳｉＯ２膜を０．８ｎｍ形成した後、多結晶
Ｓｉゲートを形成した。さらに、ゲート，ソース，ドレ
イン領域に不純物イオンを打ち込み、活性化熱処理とし
て１０５０℃，１秒の高速熱処理を行った。さらに配線
形成工程を経た後に、ＭＩＳＦＥＴを形成した。ＭＩＳ
キャパシタの容量の電圧依存を測定した結果、膜のＳｉ
Ｏ２換算膜厚は１．５ｎｍであった。また、フラットバ
ンド電圧シフト量は０．１Ｖ以下であり、ＭＩＳＦＥＴ
の移動度は、ＳｉＯ２膜のユニバーサルカーブ（移動度
の有効電界依存性を与える普遍的曲線）とほぼ一致し
た。以上の結果は、多結晶Ｓｉゲート電極とＨｆＯ２界
面の整合性がＡｌ２Ｏ３よりも優れることを示してい
る。ＭＩＳＦＥＴの断面ＴＥＭ分析を行った結果、 Ｈ
ｆＯ２と多結晶シリコンの界面に０．５ｎｍの界面層が
見られた。元素分析の結果、この層はＨｆがわずかに混
入したＳｉＯ２膜であることがわかった。多結晶Ｓｉゲ
ート電極とＡｌ２Ｏ３界面には、反応層が見られないこ
とから、両者の整合性の差を与える原因の一つはこの反
応層の存在にあると考えられる。このＳｉＯ２を主とす
る界面層の存在がバッファ層の役目を果たし、固定電荷
の発生を抑制するためと推測する。以上は、ＨｆＯ２に
限らず、ＺｒＯ２でも同様であった。一方、ＨｆＳｉＯ
４，ＺｒＳｉＯ４の場合、上記反応層は見られないが、
界面特性に優れた膜を形成できることを確認した。ま
た、多結晶シリコンゲートの代わりに高融点金属材料を
用いることもできる。高誘電体絶縁膜上にＴｉＮ，Ｗ
Ｎ，ＭｏＮ，ＴａＮ，ＺｒＮ，ＨｆＮなどの導電性バリ
ア膜とＷ，Ｍｏ等の金属を積層することで、優れた界面
特性を維持することができる。また、後工程の熱処理温
度以上の酸化処理温度で高誘電体絶縁膜とＳｉ基板の間
に界面ＳｉＯ２膜を形成することによって、後工程の熱
負荷に対して安定なＦＥＴを形成することができる。ま
た、界面ＳｉＯ２膜はＳｉＯＮ膜でも同様である。
【００２７】尚、ゲート絶縁膜として、Ａｌ２Ｏ３膜と
Ａｌ２Ｏ３以外の高誘電体絶縁膜の積層膜を用いること
も可能である。作製方法は以下の通りである。Ｓｉ基板
上に例えばＡＬＣＶＤ法によって０．５ｎｍのＡｌ２Ｏ
３を形成した後に、同じくＡＬＣＶＤ法によって例えば
３．０ｎｍのＨｆＯ２膜を堆積する。そして、１０５０
℃で５Ｔｏｒｒの減圧酸素雰囲気中で５秒の高速熱処理
を行い、Ａｌ２Ｏ３／Ｓｉ界面に０．５ｎｍのＳｉＯ２
膜を形成する。さらに上記に述べた方法で多結晶Ｓｉゲ
ートもしくは高融点金属ゲートを形成する。ＭＩＳキャ
パシタのＳｉＯ ２換算膜厚は１．３ｎｍ，フラットバン
ド電圧シフト量はゼロであった。また、Ｎチャネル型，
Ｐチャネル型のＭＩＳＦＥＴの移動度が劣化しないこと
を確認した。上記ＨｆＯ２膜の代わりにＺｒＯ２につい
ても同様に優れた界面特性を示した。
【００２８】図１０に高誘電体絶縁膜キャパシタのＳｉ
Ｏ２換算膜厚ＥＯＴと高誘電体絶縁膜厚の関係を示す。
直線の傾きから各高誘電体絶縁膜の比誘電率がわかる。
また、高誘電体絶縁膜厚をゼロに外挿することで、界面
のＳｉＯ２膜厚を決定することができる。例えば、ＥＣ
Ｒスパッタ法によって形成したＡｌ２Ｏ３膜の場合、比
誘電率が７．８，界面ＳｉＯ２膜厚が０．６ｎｍであっ
た。従って、Ａｌ２Ｏ ３膜を１．０ｎｍ−３．０ｎｍ堆
積することによって、換算膜厚ＥＯＴ＝１．１ｎｍ−
２．１ｎｍのゲート絶縁膜を形成することができる。ま
た、図１１にリーク電流とＥＯＴの関係を示した。高誘
電体絶縁膜を用いることでＳｉＯ２膜に比べてリーク電
流を１／１００以下に抑制することがわかる。
【００２９】以上、詳細に説明したように、本発明は、
優れた界面特性を有するＦＥＴを提供するゲート絶縁膜
の構造とその成膜方法、特に高誘電体絶縁膜とＳｉ基板
界面のＳｉＯ２（ＳｉＯＮ）膜とその成膜方法に関する
ものである。従って、上記では、高誘電体絶縁膜を、金
属膜の酸化，ＥＣＲスパッタ法，ＡＬＣＶＤ法によって
堆積したが、これに限らないことは言うまでもない。
【００３０】
【発明の実施の形態】以下、本発明を実施例によりさら
に詳細に説明する。理解を容易にするため、図面を用い
て説明し、要部は他の部分よりも拡大して示されてい
る。各部の材質，導電型及び製造条件等は本実施例の記
載に限定されるものではなく、各々多くの変形が可能で
あることは言うまでもない。 ＜実施例１＞図１は本発明の第１の実施例による半導体
装置の完成断面図であり、図１４及び図１５はその製造
工程順を示す断面図である。
【００３１】面方位（１００），Ｐ導電型，直径２０ｃ
ｍの単結晶Ｓｉよりなる半導体基板１に活性領域を画定
する素子間分離絶縁領域（図示せず）の形成，基板濃度
調整用のＰ導電型イオンの注入と引き延ばし熱処理及び
閾電圧調整用イオン注入と活性化熱処理を従来公知の手
法により施した。その後、トリメチルアルミニウム［Ａ
ｌ（ＣＨ３）３］を原料ガスに、Ｈ２Ｏを酸化ガスに用
いる原子層堆積ＣＶＤ法（ＡＬＣＶＤ法）によって３５
０℃で１．０ｎｍのＡｌ２Ｏ３膜を堆積する。さらに、
同一装置内において、Ｓｉ２Ｈ６とＨ２Ｏを用いたＡＬ
ＣＶＤ法によってＳｉＯ２膜を０．５ｎｍ形成する。そ
して、Ｏ２分圧５ｔｏｒｒの雰囲気中で１０００℃，５
秒のＲＴＯ処理を施すことでＡｌ２Ｏ３とＳｉ基板の間
に０．６ｎｍのＳｉＯ２膜２を形成した。以上の工程に
よって、Ａｌ２Ｏ３とＳｉ基板の間の０．６ｎｍのＳｉ
Ｏ２膜２と高誘電体絶縁膜３（１．０ｎｍのＡｌ
２Ｏ３）とＡｌ２Ｏ３膜上の０．５ｎｍのＳｉＯ２膜４
から形成されるゲート絶縁膜を形成することができる。
【００３２】さらに、ゲート電極５となる１００ｎｍの
Ｉｎ−Ｓｉｔｕリンドープ多結晶Ｓｉ膜５を形成した。
本実施例においては、上記Ｉｎ−Ｓｉｔｕリンドープ多
結晶Ｓｉ膜５の形成にモノシラン（ＳｉＨ４）とホスフ
ィン（ＰＨ３）を用い６３０℃の温度で堆積を行った
（図１２）。上記Ｉｎ−ｓｉｔｕリンドープ多結晶Ｓｉ
膜５の低抵抗化は上記のごとく予め不純物を添加するの
ではなく従来公知の相補型ＭＯＳの製法に基づき所望ゲ
ート電極領域に選択的にリンを高濃度イオン注入し形成
しても何ら問題ない。続いて７５０℃の窒素雰囲気中で
５分の熱処理を行った後、上記Ｉｎ−Ｓｉｔｕリンドー
プ多結晶Ｓｉ膜５をゲート電極５にそれぞれ加工した。
【００３３】ゲート電極５形成後、この状態よりＡｓイ
オンを加速エネルギー３ｋｅＶ，注入量１×１０１５／
ｃｍ２の条件で垂直方向からイオン注入し、浅い拡散層
６を形成した。続いて上記浅い拡散層６を包み込むごと
く、Ｂのイオン注入を垂直方向から加速エネルギー１０
ｋｅＶ，注入量４×１０１３／ｃｍ２なる条件で実施し
パンチスル−防止のためのＰ導電型パンチスルー防止拡
散層７とした。次に５０ｎｍ厚のシリコン酸化膜をプラ
ズマ補助堆積法により４００℃の低温で全面に堆積して
から異方性ドライエッチングによりゲート電極５の側壁
部にのみ選択的に残置させてゲート側壁絶縁膜８とし
た。上記ゲート側壁絶縁膜８をイオン注入阻止マスクと
してＡｓイオンを加速エネルギー３０ｋｅＶ，注入量２
×１０１５／ｃｍ２の条件で垂直方向からイオン注入
し、Ｎ型高濃度拡散層９を形成した（図１３）。
【００３４】続いて、１０００℃，５秒の窒素アニール
で注入イオンの活性化熱処理を施した。さらにＣｏ膜を
スパッタリング法により全面に薄く堆積し、５００℃に
おける短時間アニールによるシリサイド化を施した。未
反応Ｃｏ膜を塩酸と過酸化水素水混合液で除去し、Ｓｉ
基板露出部に選択的にＣｏシリサイド膜１０を残置させ
た後、短時間熱処理によりＣｏシリサイド膜１０の低抵
抗化を施した。次に厚いシリコン酸化堆積膜を全面に形
成した後、その表面を化学的機械的研摩により平坦化し
て表面保護絶縁膜１１とした。該表面保護絶縁膜の所望
領域に開口を施してから配線金属の拡散障壁材としての
ＴｉＮ膜と配線金属としてのＷ膜を堆積し、その平坦化
研摩により開口部分のみに選択的にＷ膜を残置した。そ
の後、所望回路構成に従いアルミニュームを主材料とす
る金属膜の堆積とそのパターニングによりソース、ドレ
イン電極１２を含む配線を形成し、電界効果トランジス
タを製造した（図１）。これによって、ＳｉＯ２換算膜
厚が１．６ｎｍのＭＩＳＦＥＴを形成できる。図５のＡ
ｌ２Ｏ３／Ｓｉ界面のＳｉＯ２界面膜厚とフラットバン
ド電圧シフトの関係が示すように、ＳｉとＡｌ２Ｏ３界
面に０．５ｍ以上のＳｉＯ２膜を形成することで、固定
電荷のないゲート絶縁膜を形成できる。また、図６の後
熱処理温度とフラットバンド電圧シフト量の関係が示す
ように、ゲート絶縁膜形成時の酸化熱処理条件を、ソー
ス・ドレインの活性化熱処理温度以上にすることで、キ
ャリア移動度の劣化がなく、優れた界面特性を示すＦＥ
Ｔを形成できる。上記方法で、ソース・ドレインの活性
化熱処理温度を１０５０℃，１秒にする場合、ゲート絶
縁膜形成時の酸化熱処理条件は、Ｏ２分圧１ｔｏｒｒの
雰囲気中で１０５０℃，５秒のＲＴＯ処理を施す必要が
ある。
【００３５】上記半導体装置の高誘電体絶縁膜３として
Ａｌ２Ｏ３の代わりにＺｒＯ２やＨｆＯ２を適用するこ
ともできる。ＺｒＣｌ４を原料ガスに、Ｈ２Ｏを酸化ガ
スに用いる原子層堆積ＣＶＤ法（ＡＬＣＶＤ法）によっ
て３００℃で２．０ｎｍのＺｒＯ２膜を堆積する。さら
に、同一装置内において、Ｓｉ２Ｈ６とＨ２Ｏを用いた
ＡＬＣＶＤ法によってＳｉＯ２膜を０．５ｎｍ形成す
る。そして、Ｏ２分圧５ｔｏｒｒの雰囲気中で１０５０
℃，５秒のＲＴＯ処理を施すことでＺｒＯ２とＳｉ基板
の間に０．８ｎｍのＳｉＯ２膜２を形成した。以上の工
程によって、ＺｒＯ２とＳｉ基板の間の０．８ｎｍのＳ
ｉＯ２膜２と高誘電体絶縁膜３（２．０ｎｍのＺｒ
Ｏ２）とＺｒＯ２膜上の０．５ｎｍのＳｉＯ２膜４から
形成されるゲート絶縁膜を形成することができる。以下
の作製方法は上記の通りである。以上の方法によって、
ＳｉＯ２換算膜厚が１．８ｎｍのＭＩＳＦＥＴ構造（図
１）を形成できる。図５、図７に示されるように、Ｓｉ
とＺｒＯ２界面に０．５ｍ以上のＳｉＯ２膜を形成する
ことと、ゲート絶縁膜形成時の酸化熱処理条件をソース
・ドレインの活性化熱処理温度以上にすることによっ
て、キャリア移動度の劣化がなく、優れた界面特性を示
すＦＥＴを形成できる。ＨｆＯ２膜の場合、２．０ｎｍ
のＨｆＯ２膜をＨｆＣｌ４とＨ２Ｏを用いるＡＬＣＶＤ
法によって堆積し、上記と同じ作製方法でＭＩＳＦＥＴ
を形成することで、同等の特性を得ることができる。以
上は、ＺｒＯ２やＨｆＯ２に限らず、Ｙ２Ｏ３やＬａ２
Ｏ３などの希土類酸化物，ＨｆＳｉＯ４，ＺｒＳｉＯ４
についても同様である。この場合にも、高温酸化処理に
よってＳｉ基板１と高誘電体絶縁膜３の界面のＳｉＯ２
膜２の膜厚を制御するために、希釈酸素もしくは減圧酸
素雰囲気中の熱処理が必要である。例えば、Ｏ２分圧１
ｔｏｒｒの雰囲気中で１０００℃，５秒のＲＴＯ処理を
施すことで高誘電体絶縁膜３とＳｉ基板１の間に０．７
ｎｍのＳｉＯ２膜２が成長した。また、Ｏ２分圧１ｔｏ
ｒｒの雰囲気中で１１００℃，５秒のＲＴＯ処理を施す
ことで高誘電体絶縁膜３とＳｉ基板１の間に１．０ｎｍ
のＳｉＯ２膜２が成長した。
【００３６】また、上記半導体装置のゲート絶縁膜構造
に必要な高誘電体絶縁膜３と多結晶シリコン５の界面の
ＳｉＯ２層４を次の方法で形成することもできる。ここ
では、ＨｆＯ２膜を例に挙げて説明する。２．０ｎｍの
ＨｆＯ２膜をＨｆＣｌ４とＨ ２Ｏを用いるＡＬＣＶＤ法
によって堆積する。基板温度は３００℃である。堆積後
にＯ２分圧１Ｔｏｒｒの雰囲気中で１０５０℃，５秒の
高速熱処理を行い、界面ＳｉＯ２膜２を０．８ｎｍ形成
した後、多結晶Ｓｉゲート５を形成する。さらに、上記
と同様に、ソース，ドレイン領域の活性化熱処理として
１０００℃，５秒の高速熱処理などを行い、ＭＩＳＦＥ
Ｔ構造を完成させる。このとき、ＭＩＳＦＥＴのゲート
絶縁膜構造を断面ＴＥＭ分析によって調べた結果、Ｈｆ
Ｏ２と多結晶シリコンの界面に約０．５ｎｍの界面層が
見られた。元素分析の結果、この層はＨｆがわずかに混
入したＳｉＯ２膜であることがわかった。このとき、Ｍ
ＩＳキャパシタの容量の電圧依存を測定した結果、膜の
ＳｉＯ２換算膜厚は１．５ｎｍであった。また、フラッ
トバンド電圧シフト量は０．１Ｖ以下であり、ＭＩＳＦ
ＥＴの移動度は、ＳｉＯ２膜のユニバーサルカーブ（移
動度の有効電界依存性を与える普遍的曲線）とほぼ一致
した。また、図１１に示されるリーク電流とＥＯＴの関
係から、上記ゲート絶縁膜は、従来のＳｉＯ２膜に比べ
てリーク電流を１／１０００以下に抑制できることがわ
かった。ゲート絶縁膜にＡｌ２Ｏ３膜を用いて、Ａｌ２
Ｏ３膜上のＳｉＯ２膜４を形成しなかった場合、ＭＩＳ
キャパシタは、正電圧側に０．３Ｖのフラットバンド電
圧シフトを示す。また、キャリアの移動度は、ＳｉＯ２
膜４がある場合に比べて２５％劣化する。断面ＴＥＭ分
析の結果、多結晶Ｓｉゲート電極とＡｌ２Ｏ３界面に
は、反応層が見られないことから、両者の特性差を与え
る原因はこの界面層の存在にあることがわかる。このＳ
ｉＯ２を主とする界面層がバッファ層になって、ＨｆＯ
２膜３と多結晶シリコン５の整合性を維持する役目を果
たし、固定電荷の発生を抑制すると考えられる。この界
面層は、多結晶シリコン形成後の熱処理が７００℃以上
になる場合に形成される。従って、ＨｆＯ２膜３とＳｉ
Ｏ２膜２中の酸素と多結晶Ｓｉゲートが、高温熱処理で
反応した結果と考えられる。上記の作製方法によって、
高誘電体絶縁膜３と多結晶シリコン５の界面のＳｉＯ２
層４を堆積しないで形成できる。また、ＨｆＯ２に限ら
ず、ＺｒＯ２でも同様に界面のＳｉＯ２層４を形成する
ことができた。
【００３７】上記では、高誘電体絶縁膜とＳｉ基板の間
に必要な界面ＳｉＯ２膜を、高誘電体絶縁膜形成後の酸
化熱処理によって形成したが、高誘電体絶縁膜堆積前に
形成することも可能である。例えば、Ｓｉ基板を酸化性
雰囲気の熱処理で酸化して０．５ｎｍのＳｉＯ２膜を形
成した後に高誘電体絶縁膜を堆積することで７５０℃以
下の後熱処理温度でも安定で優れた界面特性を示す膜を
形成できる。また、この場合も、ＳｉＯ２膜形成温度を
後熱処理温度以上にすることで熱安定性が高く優れた界
面特性を示す絶縁膜を形成することができる。ただし、
高誘電体絶縁膜形成後にさらに界面ＳｉＯ２膜が成長し
ない酸化条件で熱処理をすることが望ましい。
【００３８】また、高誘電体絶縁膜とＳｉ基板の間のＳ
ｉＯ２膜をシリコン酸窒化膜（ＳｉＯＮ）に置き換える
ことも可能である。成膜方法は次の通りである。第１の
方法は、上記方法で形成した０．５ｎｍ以上のＳｉＯ２
膜を有する高誘電体絶縁膜／ＳｉＯ２／Ｓｉ基板にさら
にＮＯ処理を施すことで、ＳｉＯ２／Ｓｉ界面付近にＮ
を導入する方法である。ＮＯ処理条件は、例えば９００
℃程度のＮＯ雰囲気中で１０秒の熱処理である。第２の
方法は、まず、高誘電体絶縁膜堆積前にＳｉ基板をＮ２
Ｏ雰囲気の熱処理で酸化して０．５ｎｍ以上のＳｉＯＮ
膜を形成する方法である。その後に高誘電体絶縁膜を堆
積することで８００℃の後熱処理温度でも安定で、優れ
た界面特性を示す膜を形成できる。例えばＮ２Ｏ処理条
件は、Ｎ ２Ｏ分圧１０ｔｏｒｒの雰囲気中で１０００
℃，５秒の高速熱処理を施すことで０．５ｎｍのＳｉＯ
Ｎ膜を形成することができる。ＳｉＯＮ膜の形成温度
を、後熱処理温度以上にすることで、熱安定性に優れた
膜を形成できる。ただし、高誘電体絶縁膜形成後にさら
に界面ＳｉＯ２膜が成長しない酸化性雰囲気で熱処理を
することが望ましい。さらに、第３の方法は、次の通り
である。Ｓｉ基板をＨＦ洗浄後にＮＨ３雰囲気中７００
℃以下の温度で窒化する。このときの窒化膜はＳｉ表面
１層程度である。そして高誘電体絶縁膜を堆積し、酸化
性雰囲気の熱処理を行い、高誘電体絶縁膜とＳｉ界面に
０．５ｎｍ以上のＳｉＯＮ膜を形成する。この場合も酸
化性雰囲気の熱処理温度を、後熱処理温度以上にするこ
とで、熱安定性に優れた膜を形成できる。第４の方法は
次の通りである。Ｓｉ基板上に高誘電体絶縁膜を形成後
に、Ｎ２Ｏ雰囲気中で熱処理で界面に０．５ｎｍ以上の
ＳｉＯＮ膜を形成する。この場合も酸化性雰囲気の熱処
理温度を、後熱処理温度以上にすることで、熱安定性に
優れた膜を形成できる。例えばＮ２Ｏ処理条件は、Ｎ ２
Ｏ分圧１０ｔｏｒｒの雰囲気中で１０００℃，５秒の高
速熱処理を施すことで０．５ｎｍのＳｉＯＮ膜を形成す
ることができる。上記熱処理でＮ２Ｏ熱処理はＮＯ処理
に置きかえることもできる。上記４つの方法によって、
界面ＳｉＯＮ膜を形成することで、リーク電流をさらに
１／２以下に抑制することができる。
【００３９】上記では、Ａｌ２Ｏ３，ＨｆＯ２，ＺｒＯ
２をＡＬＣＶＤ法によって堆積する場合を説明したが、
堆積方法はこれに限らない。例えば、Ａｌ２Ｏ３，Ｈｆ
Ｏ２，ＺｒＯ２，Ｙ２Ｏ３，Ｌａ２Ｏ３などの希土類酸
化物膜を、所望の金属酸化物に対応した金属ターゲット
を用いるＥＣＲスパッタリング法によって形成すること
もできる。ＥＣＲスパッタ装置の概要は図８に示す通り
である。所望の金属酸化物に対応した金属ターゲットを
マスフローメータによって、Ａｒの供給量を２５ｓｃｃ
ｍ，Ｏ２の供給量を３．０ｓｃｃｍに制御した。そし
て、一定磁界のもとで、２．４５ＧＨｚのマイクロ波を
導入し、ＥＣＲプラズマを発生させた。マイクロ波出力
は５００Ｗである。さらに、１３．５６ＭＨｚのＲＦ電
界を金属のリングターゲットに印加することで、金属タ
ーゲット表面を酸化することなしにスパッタリングを行
うことができる。ＲＦ出力は５００Ｗである。所望の膜
厚が得られるように堆積時間を制御して高誘電体絶縁膜
を堆積し、さらに、同一装置内で２００℃から５００℃
の真空中熱処理（Ａｒ雰囲気，圧力７×１０−４Ｔｏｒ
ｒ）を施した後に、大気中に取り出せばよい。また、金
属ターゲットのＲＦスパッタリング法によって、金属を
蒸着した後に４００℃以下の低温酸化で高誘電体絶縁膜
を形成することも可能である。また、ＨｆＳｉＯ４（Ｚ
ｒＳｉＯ４）は、酸化物ターゲットによるスパッタリン
グ法、もしくは、ＨｆＣｌ４（ＺｒＣｌ ４），ＳｉＨ４
を原料にＨ２Ｏを酸化ガスに用いたＣＶＤ法によって形
成することもできる。 ＜実施例２＞図２は本発明の第２の実施例による電界効
果トランジスタを示す完成断面図であり図１４，図１５
がその製造工程の模式図である。本実施例２に基づく電
界効果トランジスタでは、多結晶シリコンゲートの代わ
りに高融点金属ゲートを適用している。
【００４０】面方位（１００），Ｐ導電型，直径２０ｃ
ｍの単結晶Ｓｉよりなる半導体基板１に活性領域を画定
する素子間分離絶縁領域（図示せず）の形成，基板濃度
調整用のＰ導電型イオンの注入と引き延ばし熱処理及び
閾電圧調整用イオン注入と活性化熱処理を従来公知の手
法により施した。その後、ＥＣＲスパッタリング法によ
ってＡｌ２Ｏ３膜３を１．５ｎｍの厚みで形成した。Ｅ
ＣＲスパッタリング法は実施例１に示した通りである。
ただし、１．５ｎｍのＡｌ２Ｏ３膜を形成するためのス
パッタ時間は９秒とした。そして、Ｏ２分圧５ｔｏｒｒ
の雰囲気中で１０００℃，５秒のＲＴＯ処理を施すこと
でＡｌ２Ｏ３膜３とＳｉ基板１の間に０．６ｎｍのＳｉ
Ｏ２膜を形成した。さらにＮＯ雰囲気中で９００℃，１
０秒高速熱処理を行うことで、Ａｌ２Ｏ３膜３とＳｉ基
板１の間に０．７ｎｍの界面ＳｉＯＮ膜２を形成した。
実施例１に示されるようにＳｉＯＮ膜を形成した後にＡ
ｌ ２Ｏ３膜を形成することも可能である。また、ＳｉＯ
Ｎ膜の代わりにＳｉＯ２膜でも構わない。
【００４１】次に、高融点金属の窒化物であるＴａＮゲ
ート電極１３aを反応性スパッタリング法によって形成
する。ＴａＮはＴｉＮ，ＷＮ，ＭｏＮ，ＺｒＮ，ＨｆＮ
でも構わない。さらに高融点金属であるＷゲート１３ｂ
（もしくはＭｏ）をスパッタリング法もしくはＣＶＤ法
によって形成した（図１４）。さらにフォトレジスト膜
をマスクにしてエッチングすることによってゲート電極
１３ａ，１３ｂを形成する。この状態よりＡｓイオンを
加速エネルギー３ｋｅＶ，注入量１×１０１５／ｃｍ２
の条件で垂直方向からイオン注入し、浅い拡散層６を形
成した。続いて上記浅い拡散層６を包み込むごとく、Ｂ
のイオン注入を垂直方向から加速エネルギー１０ｋｅ
Ｖ，注入量４×１０１３／ｃｍ２なる条件で実施しパン
チスル−防止のためのＰ導電型パンチスルー防止拡散層
７とした。次に５０ｎｍ厚のシリコン酸化膜をプラズマ
補助堆積法により４００℃の低温で全面に堆積してから
異方性ドライエッチングによりゲート電極１３の側壁部
にのみ選択的に残置させてゲート側壁絶縁膜８とした。
上記ゲート側壁絶縁膜８をイオン注入阻止マスクとして
Ａｓイオンを加速エネルギー３０ｋｅＶ，注入量２×１
０１５／ｃｍ２の条件で垂直方向からイオン注入し、Ｎ
型高濃度拡散層を形成した（図１５）。
【００４２】続いて、１０００℃，５秒の窒素アニール
で注入イオンの活性化熱処理を施した。さらにＣｏ膜を
スパッタリング法により全面に薄く堆積し、５００℃に
おける短時間アニールによるシリサイド化を施した。未
反応Ｃｏ膜を塩酸と過酸化水素水混合液で除去し、Ｓｉ
基板露出部に選択的にＣｏシリサイド膜９を残置させた
後、短時間熱処理によりＣｏシリサイド膜１０の低抵抗
化を施した。次に厚いシリコン酸化堆積膜を全面に形成
した後、その表面を化学的機械的研摩により平坦化して
表面保護絶縁膜１１とした。該表面保護絶縁膜の所望領
域に開口を施してから配線金属の拡散障壁材としてのＴ
ｉＮ膜と配線金属としてのＷ膜を堆積し、その平坦化研
摩により開口部分のみに選択的にＷ膜を残置した。その
後、所望回路構成に従いアルミニュームを主材料とする
金属膜の堆積とそのパターニングによりドレイン及びソ
ース電極１２を含む配線を形成し、電界効果トランジス
タを製造した（図２）。これによって、ＳｉＯ２換算膜
厚が１．３ｎｍのＭＯＳＦＥＴを形成できる。図５のＡ
ｌ２Ｏ３／Ｓｉ基板界面のＳｉＯ２界面膜厚とフラット
バンド電圧シフトの関係が示すように、Ｓｉ基板１とＡ
ｌ２Ｏ３膜３の界面に０．５ｍ以上のＳｉＯ２（ＳｉＯ
Ｎ）膜２を形成することで、固定電荷のないゲート絶縁
膜を形成できる。また、Ａｌ２Ｏ３膜３と高融点金属の
窒化物１３ａの界面は整合性がよいためするため、固定
電荷を発生しない。さらに、図６の後熱処理温度とフラ
ットバンド電圧シフト量の関係が示すように、ゲート絶
縁膜形成時の酸化熱処理条件を、ソース・ドレインの活
性化熱処理温度以上にすることで、キャリア移動度の劣
化がなく、優れた界面特性を示すＦＥＴを形成できる。
上記方法では、Ｓｉ基板１とＡｌ２Ｏ３膜３の界面をＳ
ｉＯＮ膜２にすることで、リーク電流をＳｉＯ２膜に比
べて１／５００に抑制することができた。
【００４３】上記Ａｌ２Ｏ３膜の代わりにＨｆＯ２，Ｚ
ｒＯ２，Ｙ２Ｏ３，Ｌａ２Ｏ３などの希土類酸化物、Ｈ
ｆＳｉＯ４、ＺｒＳｉＯ４膜を用いることも可能であ
る。高誘電体絶縁膜３，Ｓｉ基板１と高誘電体絶縁膜界
面の界面ＳｉＯ２（ＳｉＯＮ）膜２の形成工程は、実施
例１に説明した通りである。ただし、これらの高誘電体
絶縁膜は、Ａｌ２Ｏ３膜と同様に高融点金属の窒化物１
３ａとの界面整合性がよいため、高誘電体絶縁膜３と高
融点金属の窒化物１３ａの間にＳｉＯ２層は必要ない。
また、高融点金属の窒化物１３ａの形成後のＦＥＴ形成
工程は、上記に示した通りである。本発明であるＳｉ基
板と高誘電体絶縁膜界面にＳｉＯ２（ＳｉＯＮ）膜を
０．５ｎｍ以上形成することと、ＳｉＯ２膜の形成温度
を後工程の温度よりも高くすることで、界面特性に優れ
た膜を形成できる。
【００４４】尚、本実施例２に基づく電界効果トランジ
スタでは容量−電圧特性にゲート電極の空乏化に伴う容
量低下がおこらないため、従来公知の多結晶Ｓｉを用い
た電界効果トランジスタと比較して容量が大きくなるこ
とも合わせて明らかとなった。従って、容量特性の観点
からも、本実施例２に基づく電界効果トランジスタが優
れていることが判明した。 ＜実施例３＞図３は本発明の第３の実施例による電界効
果トランジスタを示す完成断面図であり図１６から図２
０がその製造工程の模式図である。本実施例３に基づく
電界効果トランジスタでは、ゲート絶縁膜の形成前に注
入イオンの活性化熱処理を行うことで、高誘電体絶縁膜
の熱負荷が軽減されている。
【００４５】まず、面方位（１００），Ｐ導電型，直径
２０ｃｍの単結晶Ｓｉよりなる半導体基板１に活性領域
を画定する素子間分離絶縁領域（図示せず）の形成，基
板濃度調整用のＰ導電型イオンの注入と引き延ばし熱処
理及び閾電圧調整用イオン注入と活性化熱処理を従来公
知の手法により施した後、熱酸化膜１４を５ｎｍ形成し
た。次に上記熱酸化膜１４の上に、非晶質のノンドープ
Ｓｉ膜１５を１５０ｎｍ堆積した後、シリコン酸化堆積
膜を５０ｎｍ堆積して表面保護絶縁膜１１を形成した。
その後、従来公知のリソグラフィ法及びエッチング法を
用いて、ダミーゲート電極１６を形成した。ダミーゲー
ト電極１６形成後、この状態よりＰイオンを垂直方向か
らイオン注入し、不純物濃度が１×１０２０／ｃｍ３程
度の浅い拡散層６を形成した。続いて１０５０℃，１秒
の条件で熱処理を施し、注入不純物の活性化を実施し
た。続いて上記浅い拡散層６を包み込むごとく、Ｂのイ
オン注入を施してパンチスル−防止のためのＰ導電型パ
ンチスルー防止拡散層７とした（図１６）。
【００４６】続いて、Ｓｉ３Ｎ４を全面に堆積した後、
異方性ドライエッチングによりダミーゲート電極１８の
側壁部にのみ選択的に残置させてダミーゲート側壁絶縁
膜１７とした。上記ダミーゲート側壁絶縁膜１７をイオ
ン注入阻止マスクとして不純物濃度が１×１０２０／ｃ
ｍ３程度のＮ型高濃度拡散層９を形成した後、１０５０
℃，１秒の条件で注入イオンの活性化熱処理を施した
（図１７）。
【００４７】続いて、希フッ酸を用いてＳｉＯ２絶縁膜
１４の露出部を除去した後、Ｃｏ膜をスパッタリング法
により全面に薄く堆積し、５００℃における短時間アニ
ールによるシリサイド化を施した。未反応Ｃｏ膜を塩酸
と過酸化水素水混合液で除去し、Ｓｉ基板露出部に選択
的にＣｏシリサイド膜１０を残置させた後、短時間熱処
理によりＣｏシリサイド膜１２の低抵抗化を施した（図
１８）。この工程によって、本実施例２では、前記実施
例１のようにゲート絶縁膜２形成後にＣｏシリサイド膜
１０を形成する工程と比較して、ゲート絶縁膜の形成後
の熱処理を減らすことができる。
【００４８】次に、厚いシリコン酸化堆積膜を全面に形
成した後、その表面を化学的機械的研摩により平坦化し
て表面保護絶縁膜１１を形成した後、８００℃の窒素雰
囲気で３０分のアニールを行った。次に全面を化学的機
械的研摩により平坦化し、ダミーゲート電極１６の上面
を露出させた。その後、ダミーゲート電極１６を選択的
に除去した後、希フッ酸を用いてＳｉＯ２絶縁膜１４の
露出部を除去し、開口部１８を形成した（図１９）。
【００４９】本実施例３のようにゲート絶縁膜の形成に
先立って、ソース，ドレイン上にＣｏシリサイド膜１０
を形成することで、ゲート絶縁膜やメタルゲート電極に
加わる熱負荷を軽減することができる。その後、開口部
１８に高誘電体絶縁膜を、被覆性に優れたＣＶＤ法によ
って堆積した。例えば、Ａｌ２Ｏ３膜の場合、トリメチ
ルアルミニウム［Ａｌ（ＣＨ３）３］を原料ガスに、Ｈ
２Ｏを酸化ガスに用いる原子層堆積ＣＶＤ法（ＡＬＣＶ
Ｄ法）によって３５０℃で１．０ｎｍのＡｌ２Ｏ３膜を
堆積する。さらに、同一装置内において、Ｓｉ２Ｈ６と
Ｈ２Ｏを用いたＡＬＣＶＤ法によってＳｉＯ２膜を０．
５ｎｍ形成する。そして、Ｏ２分圧１００ｔｏｒｒの雰
囲気中で７００℃，６０秒のＲＴＯ処理を施すことでＡ
ｌ２Ｏ３とＳｉ基板の間に０．５ｎｍのＳｉＯ２膜２を
形成した。以上の工程によって、Ａｌ２Ｏ３とＳｉ基板
の間の０．５ｎｍのＳｉＯ２膜２と高誘電体絶縁膜３
（１．０ｎｍのＡｌ２Ｏ３）とＡｌ２Ｏ３膜上の０．５
ｎｍのＳｉＯ２膜４から形成されるゲート絶縁膜を形成
することができる。ＺｒＯ２，ＨｆＯ２，ＨｆＳｉ
Ｏ ４，ＺｒＳｉＯ４の場合はＡＬＣＶＤ法を用いて次の
ようにゲート絶縁膜を形成する。例えば、ＺｒＯ２膜の
場合、ＺｒＣｌ４とＨ２Ｏを原料，反応ガスとするＡＬ
ＣＶＤ法によって２．０ｎｍのＺｒＯ２膜を堆積する。
堆積温度は３００℃である。Ｏ２分圧１０ｔｏｒｒの雰
囲気中で７００℃，２０秒のＲＴＯ処理を施すことでＺ
ｒＯ２膜とＳｉ基板の間に０．６ｎｍのＳｉＯ２膜２を
形成できる。上記の場合、高誘電体絶縁膜３とＳｉ基板
１の界面のＳｉＯ２膜を形成する熱処理温度は、拡散層
の不純物プロファイルを変化させない温度，時間に調整
した。
【００５０】引き続き、開口部１８に、ゲート電極５と
なるＩｎ−Ｓｉｔｕリンドープ多結晶Ｓｉ膜５をモノシ
ラン（ＳｉＨ４）とホスフィン（ＰＨ３）を用い６３０
℃の温度で１００ｎｍの堆積を行った。続いて５ｎｍの
タングステン・ナイトライドを反応性スパッタリング法
により堆積させてＷＮＸ障壁層１９を形成した後、５０
ｎｍのタングステンＷをスパッタリングにより堆積させ
てＷゲート電極２０を形成した。続いて、７００℃，２
０分の活性化アニールを実施した後、全面を化学的機械
的研摩により平坦化し、埋め込み加工トランジスタ構造
を形成した（図２０）。
【００５１】その後、厚いシリコン酸化堆積膜を全面に
形成して、表面保護絶縁膜１１の所望領域に開口を施し
てから配線金属の拡散障壁材としてのＴｉＮ膜と配線金
属としてのＷ膜を堆積し、その平坦化研摩により開口部
分のみに選択的にＷ膜を残置した。最後に、所望回路構
成に従いアルミニュームを主材料とする金属膜の堆積と
そのパターニングによりソース・ドレイン電極１２及び
ゲート電極配線２１を含む配線を形成し、電界効果トラ
ンジスタを製造した（図３）。ＺｒＯ２膜の場合、Ｉｎ
−ｓｉｔｕリンドープ多結晶Ｓｉ膜５とＺｒＯ２膜３界
面のＳｉＯ２膜４は、７００℃の活性化処理時に両者が
反応して形成されたものである。これは、ＺｒＯ２に限
らず、ＨｆＯ２でも同様に界面のＳｉＯ２層４が形成さ
れた。一方、ＨｆＳｉＯ４、ＺｒＳｉＯ４の場合、上記
反応層は見られないが、界面特性に優れた膜を形成でき
ることを確認した。上記方法で形成したＭＩＳＦＥＴに
ついて、キャパシタのＳｉＯ２換算膜厚は、例えば、高
誘電体絶縁膜３がＡｌ２Ｏ ３膜の場合に１．５ｎｍ、Ｚ
ｒＯ２，ＨｆＯ２膜の場合に１．２ｎｍ、ＨｆＳｉ
Ｏ４，ＺｒＳｉＯ４の場合に１．４ｎｍであった。ま
た、移動度の劣化が見られず、優れた界面特性を有する
ＦＥＴを実現することができた。
【００５２】また、高誘電体絶縁膜とＳｉ基板の間のＳ
ｉＯ２膜をシリコン酸窒化膜（ＳｉＯＮ）に置き換える
ことも可能である。この場合の成膜工程は実施例１に示
される通りである。ただし、高誘電体絶縁膜３とＳｉ基
板１の界面のＳｉＯＮ膜を形成する熱処理温度は、拡散
層の不純物プロファイルを変化させない温度，時間に調
整する必要があった。本発明であるＳｉ基板と高誘電体
絶縁膜界面にＳｉＯ２（ＳｉＯＮ）膜を０．５ｎｍ以上
形成することによって界面特性に優れたＦＥＴを形成す
ることができた。 ＜実施例４＞本実施例は、ゲート絶縁膜の形成前に注入
イオンの活性化熱処理を行うことと、メタルゲート電極
を用いることで、高誘電体絶縁膜の熱負荷が軽減されて
いる電界効果トランジスタの作製方法に関する。図４が
本発明の第４の実施例による電界効果トランジスタを示
す完成断面図である。
【００５３】まず実施例３と同様の工程で図１９に示す
ような、ソース及びドレイン上にＣｏシリサイド膜１０
が形成され、チャネル部が開口された構造１８を作製す
る。引き続き、実施例３と同様の工程で開口部１８に高
誘電体絶縁膜を、被覆性に優れたＣＶＤ法によって堆積
する。例えば、Ａｌ２Ｏ３膜の場合、トリメチルアルミ
ニウム［Ａｌ（ＣＨ３）３］を原料ガスに、Ｈ２Ｏを酸
化ガスに用いる原子層堆積ＣＶＤ法（ＡＬＣＶＤ法）に
よって３５０℃で１．５ｎｍのＡｌ２Ｏ３膜を堆積す
る。そして、Ｏ２分圧１００ｔｏｒｒの雰囲気中で７０
０℃，６０秒のＲＴＯ処理を施すことでＡｌ２Ｏ３とＳ
ｉ基板の間に０．５ｎｍのＳｉＯ２膜２を形成した。以
上の工程によって、Ａｌ２Ｏ３とＳｉ基板の間の０．５
ｎｍのＳｉＯ２膜２と高誘電体絶縁膜３（１．５ｎｍの
Ａｌ２Ｏ３）から形成されるゲート絶縁膜を形成するこ
とができる。ＺｒＯ２，ＨｆＯ２，ＨｆＳｉＯ４，Ｚｒ
ＳｉＯ４の場合はＡＬＣＶＤ法を用いて次のようにゲー
ト絶縁膜を形成する。例えば、ＨｆＯ２膜の場合、Ｈｆ
Ｃｌ４とＨ２Ｏを原料，反応ガスとするＡＬＣＶＤ法に
よって３．０ｎｍのＺｒＯ２膜を堆積する。堆積温度は
３００℃である。Ｏ２分圧１０ｔｏｒｒの雰囲気中で７
００℃，２０秒のＲＴＯ処理を施すことでＺｒＯ２膜と
Ｓｉ基板の間に０．６ｎｍのＳｉＯ２膜２を形成する。
上記の場合、高誘電体絶縁膜３とＳｉ基板１の界面のＳ
ｉＯ２膜を形成する熱処理温度は、拡散層の不純物プロ
ファイルを変化させない温度，時間に調整した。
【００５４】引き続き、開口部１８に、高融点金属窒化
膜１３ａとなるＴａＮをＡＬＣＶＤ法を用いて２０ｎｍ
蒸着した。本実施例４ではＴａＮを用いたが、ＴｉＮ，
ＷＮ，ＭｏＮ，ＺｒＮ，ＨｆＮでも構わない。さらに高
融点金属膜１３ｂとしてＷもしくはＭｏをスパッタリン
グ法もしくはＣＶＤ法によって形成した。その後、厚い
シリコン酸化堆積膜を全面に形成した後、全面を化学的
機械的研摩により平坦化し、埋め込み加工トランジスタ
構造を形成した。そして、表面保護絶縁膜１１の所望領
域に開口を施してから配線金属の拡散障壁材としてのＴ
ｉＮ膜と配線金属としてのＷ膜を堆積し、その平坦化研
摩により開口部分のみに選択的にＷ膜を残置した。最後
に、所望回路構成に従いアルミニュームを主材料とする
金属膜の堆積とそのパターニングによりソース・ドレイ
ン電極１２及びゲート電極配線２１を含む配線を形成
し、電界効果トランジスタを製造した（図４）。上記方
法で形成したＭＩＳＦＥＴについて、キャパシタのＳｉ
Ｏ２換算膜厚は、例えば、高誘電体絶縁膜３がＡｌ２Ｏ
３膜の場合に１．２ｎｍ、ＺｒＯ２，ＨｆＯ２膜の場合
に１．１ｎｍ、ＨｆＳｉＯ４，ＺｒＳｉＯ４の場合に
１．２ｎｍであった。本実施例の場合、Ａｌ２Ｏ３膜３
とメタルゲート１３の界面の整合性が良いため、多結晶
Ｓｉゲートの場合のように界面ＳｉＯ２膜は必要なかっ
た。また、ＺｒＯ ２，ＨｆＯ２，ＨｆＳｉＯ４，ＺｒＳ
ｉＯ４の場合、メタルゲート電極の界面に反応層が形成
されることはなかった。上記実施例で作製したＦＥＴを
評価した結果、移動度の劣化が見られず、優れた界面特
性を有するとを確認した。
【００５５】なお、高誘電体絶縁膜とＳｉ基板の間のＳ
ｉＯ２膜をシリコン酸窒化膜（ＳｉＯＮ）に置き換える
ことも可能である。この場合の成膜工程は実施例１に示
される通りである。ただし、高誘電体絶縁膜３とＳｉ基
板１の界面のＳｉＯＮ膜を形成する熱処理温度は、拡散
層の不純物プロファイルを変化させない温度，時間に調
整する必要があった。本発明であるＳｉ基板と高誘電体
絶縁膜界面にＳｉＯ２（ＳｉＯＮ）膜を０．５ｎｍ以上
形成することによって界面特性に優れたＦＥＴを形成す
ることができた。また、本実施例４に基づく電界効果ト
ランジスタでは容量−電圧特性にゲート電極の空乏化に
伴う容量低下がおこらないため、従来公知の多結晶Ｓｉ
を用いた電界効果トランジスタと比較して容量が大きく
なることも合わせて明らかとなった。
【図面の簡単な説明】
【図１】本発明の第１の実施例による高誘電率ゲート絶
縁膜電界効果トランジスタの完成断面図。
【図２】本発明の第２の実施例による高誘電率ゲート絶
縁膜電界効果トランジスタの完成断面図。
【図３】本発明の第３の実施例による高誘電率ゲート絶
縁膜電界効果トランジスタの完成断面図。
【図４】本発明の第４の実施例による高誘電率ゲート絶
縁膜電界効果トランジスタの完成断面図。
【図５】高誘電体膜／Ｓｉ基板界面のＳｉＯ２膜厚とフ
ラットバンド電圧のシフト量ΔＶＦＢの関係を示す図。
【図６】後熱処理温度とフラットバンド電圧シフト量の
関係を示す図（Ａｌ２Ｏ３膜）。
【図７】後熱処理温度とフラットバンド電圧シフト量の
関係を示す図（Ａｌ２Ｏ３以外の膜）。
【図８】ＥＣＲスパッタ装置の概要を示す図。
【図９】Ａｌ２Ｏ３／ＳｉＯ２／Ｓｉ構造についてＳｉ
２ｐ電子とＡｌ２ｐ電子のＸＰＳスペクトルを示す図。
【図１０】高誘電体絶縁膜／ＳｉＯ２／Ｓｉキャパシタ
のＳｉＯ２換算膜厚ＥＯＴと高誘電体絶縁膜厚の関係を
示す図。
【図１１】高誘電体絶縁膜／ＳｉＯ２／Ｓｉキャパシタ
のＳｉＯ２換算膜厚ＥＯＴとリーク電流の関係を示す
図。
【図１２】本発明の第１の実施例による高誘電率ゲート
絶縁膜電界効果トランジスタの製造工程順を示す断面
図。
【図１３】本発明の第１の実施例による高誘電率ゲート
絶縁膜電界効果トランジスタの製造工程順を示す断面
図。
【図１４】本発明の第２の実施例による高誘電率ゲート
絶縁膜電界効果トランジスタの製造工程順を示す断面
図。
【図１５】本発明の第２の実施例による高誘電率ゲート
絶縁膜電界効果トランジスタの製造工程順を示す断面
図。
【図１６】本発明の第３の実施例による高誘電率ゲート
絶縁膜電界効果トランジスタの製造工程順を示す断面
図。
【図１７】本発明の第３の実施例による高誘電率ゲート
絶縁膜電界効果トランジスタの製造工程順を示す断面
図。
【図１８】本発明の第３の実施例による高誘電率ゲート
絶縁膜電界効果トランジスタの製造工程順を示す断面
図。
【図１９】本発明の第３の実施例による高誘電率ゲート
絶縁膜電界効果トランジスタの製造工程順を示す断面
図。
【図２０】本発明の第３の実施例による高誘電率ゲート
絶縁膜電界効果トランジスタの製造工程順を示す断面
図。
【図２１】Ａｌ２Ｏ３をゲート絶縁膜に用いたＮチャネ
ル型ＭＩＳＦＥＴについて、移動度の有効電界依存を示
した図。
【符号の説明】
１…半導体基板、２…ＳｉＯ２膜もしくはＳｉＯＮ膜、
３…高誘電体絶縁膜、４…ＳｉＯ２膜、５…多結晶Ｓｉ
ゲート電極、６…浅い拡散層、７…パンチスルー防止拡
散層、８…ゲ−ト側壁絶縁膜、９…高濃度拡散層、１０
…シリサイド膜、１１…表面保護絶縁膜、１２…ソース
・ドレイン電極、１３…高融点金属ゲート、１３ａ…高
融点金属窒化膜、１３ｂ…高融点金属膜、１４…熱酸化
膜、１５…非晶質ノンドープＳｉ膜、１６…ダミーゲー
ト電極、１７…ダミー・ゲ−ト側壁絶縁膜、１８…開口
部、１９…ＷＮＸ障壁層、２０…Ｗゲート電極、２１…
ゲート電極配線。
フロントページの続き (72)発明者 鳥居 和功 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 平谷 正彦 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 4M104 AA01 BB01 BB02 BB20 BB29 BB30 BB31 BB32 BB33 BB40 CC05 DD16 DD37 DD43 DD55 DD64 DD75 DD78 DD80 DD84 EE03 FF17 FF18 FF22 GG09 GG10 GG14 HH12 HH14 HH16 HH18 5F058 BD01 BD02 BD04 BD05 BD12 BD15 BF55 BF61 BJ01 5F140 AA24 AA40 BA01 BA20 BC06 BC17 BD02 BD05 BD09 BD11 BE07 BE08 BE09 BE10 BF04 BF10 BF11 BF17 BF18 BF20 BF21 BF27 BG02 BG03 BG05 BG08 BG14 BG28 BG30 BG31 BG33 BG34 BG36 BG37 BG40 BG44 BG45 BG52 BG53 BG56 BH15 BH35 BJ08 BJ11 BJ17 BJ20 BJ27 BK02 BK05 BK13 BK21 BK22 BK25 BK26 BK29 BK34 CA03 CC03 CE07 CF04

Claims (52)

    【特許請求の範囲】
  1. 【請求項１】シリコン基板上にシリコン酸化膜よりも高
    い誘電率を有する金属酸化物を用いて形成した、ＳｉＯ
    ２換算膜厚が２．０ｎｍ以下のゲート絶縁膜を備えた電
    界効果トランジスタを有する半導体装置において、上記
    シリコン基板と上記金属酸化物に挟まれた領域に０．５
    ｎｍ以上の厚さのシリコン酸化膜あるいはシリコン酸窒
    化膜を有することを特徴とする半導体装置。
  2. 【請求項２】上記金属酸化物は、Ａｌ２Ｏ３，Ｚｒ
    Ｏ２，ＨｆＯ２，ＺｒＳｉＯ４，ＨｆＳｉＯ４，Ｙ２Ｏ
    ３，Ｌａ２Ｏ３などの希土類酸化物膜、もしくは、Ａｌ
    ２Ｏ３とＡｌ２Ｏ３上に形成されるＺｒＯ２，Ｈｆ
    Ｏ２，ＺｒＳｉＯ４，ＨｆＳｉＯ４，Ｙ２Ｏ３，Ｌａ２
    Ｏ３などの希土類酸化物の積層膜であることを特徴とす
    る請求項１に記載の半導体素子及びその製造方法。
  3. 【請求項３】シリコン基板上にシリコン酸化膜よりも高
    い誘電率を有する金属酸化物を用いて形成した、ＳｉＯ
    ２換算膜厚が２．０ｎｍ以下のゲート絶縁膜と多結晶シ
    リコンゲートとを備えた電界効果トランジスタを有する
    半導体装置において、上記シリコン基板と上記金属酸化
    物に挟まれた領域に０．５ｎｍ以上の厚さの第１シリコ
    ン酸化膜を有し、かつ、上記金属酸化物と上記多結晶シ
    リコンゲートに挟まれた領域に０．５ｎｍ以上の厚さの
    第２シリコン酸化膜を有することを特徴とする半導体装
    置。
  4. 【請求項４】上記金属酸化物は、Ａｌ２Ｏ３，Ｚｒ
    Ｏ２，ＨｆＯ２，ＺｒＳｉＯ４，ＨｆＳｉＯ４，Ｙ２Ｏ
    ３，Ｌａ２Ｏ３などの希土類酸化物膜、もしくは、Ａｌ
    ２Ｏ３とＡｌ２Ｏ３上に形成されるＺｒＯ２，Ｈｆ
    Ｏ２，ＺｒＳｉＯ４，ＨｆＳｉＯ４，Ｙ２Ｏ３，Ｌａ２
    Ｏ３などの希土類酸化物の積層膜であることを特徴とす
    る請求項３に記載の半導体素子及びその製造方法。
  5. 【請求項５】シリコン基板上に形成されたシリコン酸化
    膜よりも高い誘電率の金属酸化物をゲート絶縁膜とする
    電界効果トランジスタを有する半導体装置の製造方法に
    おいて、上記シリコン基板上に上記金属酸化物を形成す
    る第１の工程と、上記電界効果トランジスタの形成工程
    の最大温度の酸化雰囲気の熱処理によって上記シリコン
    基板と上記金属酸化物との界面に０．５ｎｍ以上の厚み
    のシリコン酸化膜あるいはシリコン酸窒化膜を形成する
    第２の工程と、ゲートを形成する第３の工程とを有する
    ことを特徴とする半導体装置の製造方法。
  6. 【請求項６】シリコン基板上に形成されたシリコン酸化
    膜よりも高い誘電率の金属酸化物をゲート絶縁膜とする
    電界効果トランジスタを有する半導体装置の製造方法に
    おいて、上記シリコン基板上に上記金属酸化物を形成す
    る第１の工程と、上記金属酸化物上に第１シリコン酸化
    膜を形成する第２の工程と、上記電界効果トランジスタ
    の形成工程の最大温度の酸化雰囲気の熱処理によって上
    記シリコン基板と上記金属酸化物との界面に０．５ｎｍ
    以上の厚みの第２シリコン酸化膜あるいはシリコン酸窒
    化膜を形成する第３の工程と、ゲートを形成する第４の
    工程とを有することを特徴とする半導体装置の製造方
    法。
  7. 【請求項７】シリコン基板上に形成されたシリコン酸化
    膜よりも高い誘電率の金属酸化物をゲート絶縁膜とする
    電界効果トランジスタを有する半導体装置の製造方法に
    おいて、上記シリコン基板を窒化してシリコン窒化膜を
    形成する第１の工程と、上記シリコン窒化膜上に金属酸
    化物を形成する第２の工程と、上記電界効果トランジス
    タの形成工程の最大温度の酸化雰囲気の熱処理によって
    上記シリコン基板と上記金属酸化物の界面に０．５ｎｍ
    以上の厚みのシリコン酸窒化膜を形成する第３の工程
    と、ゲートを形成する第４の工程とを有することを特徴
    とする半導体装置の製造方法。
  8. 【請求項８】シリコン基板上に形成されたシリコン酸化
    膜よりも高い誘電率の金属酸化物をゲート絶縁膜とする
    電界効果トランジスタを有する半導体装置の製造方法に
    おいて、上記シリコン基板を窒化してシリコン窒化膜を
    形成する第１の工程と、上記シリコン窒化膜上に金属酸
    化物を形成する第２の工程と、上記金属酸化物上にシリ
    コン酸化膜を形成する第３の工程と、上記電界効果トラ
    ンジスタの形成工程の最大温度の酸化雰囲気の熱処理に
    よって上記シリコン基板と上記金属酸化物との界面に
    ０．５ｎｍ以上の厚みのシリコン酸窒化膜を形成する第
    ４の工程と、ゲートを形成する第５の工程とを有するこ
    とを特徴とする半導体装置の製造方法。
  9. 【請求項９】シリコン基板上に形成されたシリコン酸化
    膜よりも高い誘電率の金属酸化物をゲート絶縁膜とする
    電界効果トランジスタを有する半導体装置の製造方法に
    おいて、上記電界効果トランジスタの形成工程の最大温
    度の酸化雰囲気の熱処理によって上記シリコン基板上に
    ０．５ｎｍ以上の厚みのシリコン酸化膜あるいはシリコ
    ン酸窒化膜を形成する第１の工程と、上記シリコン酸化
    膜あるいは上記シリコン酸窒化膜上に金属酸化物を形成
    する第２の工程と、ゲートを形成する第３の工程とを有
    することを特徴とする半導体装置の製造方法。
  10. 【請求項１０】シリコン基板上に形成されたシリコン酸
    化膜よりも高い誘電率の金属酸化物をゲート絶縁膜とす
    る電界効果トランジスタを有する半導体装置の製造方法
    において、上記電界効果トランジスタの形成工程の最大
    温度の酸化雰囲気の熱処理によって上記シリコン基板上
    に０．５ｎｍ以上の厚みの第１シリコン酸化膜あるいは
    シリコン酸窒化膜を形成する第１の工程と、上記第１シ
    リコン酸化膜あるいは上記シリコン酸窒化膜上に金属酸
    化物を形成する第２の工程と、上記金属酸化物上に第２
    シリコン酸化膜を形成する第３の工程と、ゲートを形成
    する第４の工程とを有することを特徴とする半導体装置
    の製造方法。
  11. 【請求項１１】上記電界効果トランジスタの形成工程の
    最大温度は８００℃以上であることを特徴とする請求項
    ５に記載の半導体装置の製造方法。
  12. 【請求項１２】上記電界効果トランジスタの形成工程の
    最大温度は８００℃以上であることを特徴とする請求項
    ６に記載の半導体装置の製造方法。
  13. 【請求項１３】上記電界効果トランジスタの形成工程の
    最大温度は８００℃以上であることを特徴とする請求項
    ７に記載の半導体装置の製造方法。
  14. 【請求項１４】上記電界効果トランジスタの形成工程の
    最大温度は８００℃以上であることを特徴とする請求項
    ８に記載の半導体装置の製造方法。
  15. 【請求項１５】上記酸化雰囲気の熱処理は、減圧酸素雰
    囲気あるいは希釈酸素雰囲気中で行うことを特徴とする
    請求項５に記載の半導体装置の製造方法。
  16. 【請求項１６】上記酸化雰囲気の熱処理は、Ｏ２もしく
    はＮ２ＯもしくはＮＯを用いて行うことを特徴とする請
    求項５に記載の半導体装置の製造方法。
  17. 【請求項１７】上記酸化雰囲気の熱処理は、減圧酸素雰
    囲気あるいは希釈酸素雰囲気中で行うことを特徴とする
    請求項６に記載の半導体装置の製造方法。
  18. 【請求項１８】上記酸化雰囲気の熱処理は、Ｏ２もしく
    はＮ２ＯもしくはＮＯを用いて行うことを特徴とする請
    求項６に記載の半導体装置の製造方法。
  19. 【請求項１９】上記酸化雰囲気の熱処理は、減圧酸素雰
    囲気あるいは希釈酸素雰囲気中で行うことを特徴とする
    請求項７に記載の半導体装置の製造方法。
  20. 【請求項２０】上記酸化雰囲気の熱処理は、Ｏ２もしく
    はＮ２ＯもしくはＮＯを用いて行うことを特徴とする請
    求項７に記載の半導体装置の製造方法。
  21. 【請求項２１】上記酸化雰囲気の熱処理は、減圧酸素雰
    囲気あるいは希釈酸素雰囲気中で行うことを特徴とする
    請求項８に記載の半導体装置の製造方法。
  22. 【請求項２２】上記酸化雰囲気の熱処理は、Ｏ２もしく
    はＮ２ＯもしくはＮＯを用いて行うことを特徴とする請
    求項８に記載の半導体装置の製造方法。
  23. 【請求項２３】上記酸化雰囲気の熱処理は、減圧酸素雰
    囲気あるいは希釈酸素雰囲気中で行うことを特徴とする
    請求項９に記載の半導体装置の製造方法。
  24. 【請求項２４】上記酸化雰囲気の熱処理は、Ｏ２もしく
    はＮ２ＯもしくはＮＯを用いて行うことを特徴とする請
    求項９に記載の半導体装置の製造方法。
  25. 【請求項２５】上記酸化雰囲気の熱処理は、減圧酸素雰
    囲気あるいは希釈酸素雰囲気中で行うことを特徴とする
    請求項１０に記載の半導体装置の製造方法。
  26. 【請求項２６】上記酸化雰囲気の熱処理は、Ｏ２もしく
    はＮ２ＯもしくはＮＯを用いて行うことを特徴とする請
    求項１０に記載の半導体装置の製造方法。
  27. 【請求項２７】上記金属酸化物が、Ａｌ２Ｏ３，ＺｒＯ
    ２，ＨｆＯ２，ＺｒＳｉＯ４，ＨｆＳｉＯ４，Ｙ
    ２Ｏ３，Ｌａ２Ｏ３などの希土類酸化物、もしくは、Ａ
    ｌ２Ｏ３とＡｌ２Ｏ３上に形成されるＺｒＯ２，ＨｆＯ
    ２，ＺｒＳｉＯ４，ＨｆＳｉＯ４，Ｙ ２Ｏ３，Ｌａ２Ｏ
    ３などの希土類酸化物の積層膜であることを特徴とする
    請求項５に記載の半導体装置の製造方法。
  28. 【請求項２８】上記ゲートが高融点金属窒化物であるＴ
    ａＮ，ＴｉＮ，ＷＮ，ＭｏＮ，ＺｒＮ，ＨｆＮから選ば
    れた膜であることを特徴とする請求項２７に記載の半導
    体装置の製造方法。
  29. 【請求項２９】上記ゲートが多結晶シリコンであること
    を特徴とする請求項２７に記載の半導体装置の製造方
    法。
  30. 【請求項３０】上記金属酸化物がＺｒＯ２あるいはＨｆ
    Ｏ２であり、上記ゲートが多結晶シリコンであり、上記
    金属酸化物と上記多結晶シリコンの反応によって金属酸
    化物と多結晶シリコンゲートに挟まれた領域に０．５ｎ
    ｍ以上の厚みのシリコン酸化膜を形成することを特徴と
    する請求項５に記載の半導体装置の製造方法。
  31. 【請求項３１】上記金属酸化物が、Ａｌ２Ｏ３，ＺｒＯ
    ２，ＨｆＯ２，ＺｒＳｉＯ４，ＨｆＳｉＯ４，Ｙ
    ２Ｏ３，Ｌａ２Ｏ３などの希土類酸化物、もしくは、Ａ
    ｌ２Ｏ３とＡｌ２Ｏ３上に形成されるＺｒＯ２，ＨｆＯ
    ２，ＺｒＳｉＯ４，ＨｆＳｉＯ４，Ｙ ２Ｏ３，Ｌａ２Ｏ
    ３などの希土類酸化物の積層膜であることを特徴とする
    請求項６に記載の半導体装置の製造方法。
  32. 【請求項３２】上記ゲートが高融点金属窒化物であるＴ
    ａＮ，ＴｉＮ，ＷＮ，ＭｏＮ，ＺｒＮ，ＨｆＮから選ば
    れた膜であることを特徴とする請求項３１に記載の半導
    体装置の製造方法。
  33. 【請求項３３】上記ゲートが多結晶シリコンであること
    を特徴とする請求項３１に記載の半導体装置の製造方
    法。
  34. 【請求項３４】上記金属酸化物がＺｒＯ２あるいはＨｆ
    Ｏ２であり、上記ゲートが多結晶シリコンであり、上記
    金属酸化物と上記多結晶シリコンの反応によって金属酸
    化物と多結晶シリコンゲートに挟まれた領域に０．５ｎ
    ｍ以上の厚みのシリコン酸化膜を形成することを特徴と
    する請求項６に記載の半導体装置の製造方法。
  35. 【請求項３５】上記金属酸化物が、Ａｌ２Ｏ３，ＺｒＯ
    ２，ＨｆＯ２，ＺｒＳｉＯ４，ＨｆＳｉＯ４，Ｙ
    ２Ｏ３，Ｌａ２Ｏ３などの希土類酸化物、もしくは、Ａ
    ｌ２Ｏ３とＡｌ２Ｏ３上に形成されるＺｒＯ２，ＨｆＯ
    ２，ＺｒＳｉＯ４，ＨｆＳｉＯ４，Ｙ ２Ｏ３，Ｌａ２Ｏ
    ３などの希土類酸化物の積層膜であることを特徴とする
    請求項７に記載の半導体装置の製造方法。
  36. 【請求項３６】上記ゲートが高融点金属窒化物であるＴ
    ａＮ，ＴｉＮ，ＷＮ，ＭｏＮ，ＺｒＮ，ＨｆＮから選ば
    れた膜であることを特徴とする請求項３５に記載の半導
    体装置の製造方法。
  37. 【請求項３７】上記ゲートが多結晶シリコンであること
    を特徴とする請求項３５に記載の半導体装置の製造方
    法。
  38. 【請求項３８】上記金属酸化物がＺｒＯ２あるいはＨｆ
    Ｏ２であり、上記ゲートが多結晶シリコンであり、上記
    金属酸化物と上記多結晶シリコンの反応によって金属酸
    化物と多結晶シリコンゲートに挟まれた領域に０．５ｎ
    ｍ以上の厚みのシリコン酸化膜を形成することを特徴と
    する請求項７に記載の半導体装置の製造方法。
  39. 【請求項３９】上記金属酸化物が、Ａｌ２Ｏ３，ＺｒＯ
    ２，ＨｆＯ２，ＺｒＳｉＯ４，ＨｆＳｉＯ４，Ｙ
    ２Ｏ３，Ｌａ２Ｏ３などの希土類酸化物、もしくは、Ａ
    ｌ２Ｏ３とＡｌ２Ｏ３上に形成されるＺｒＯ２，ＨｆＯ
    ２，ＺｒＳｉＯ４，ＨｆＳｉＯ４，Ｙ ２Ｏ３，Ｌａ２Ｏ
    ３などの希土類酸化物の積層膜であることを特徴とする
    請求項８に記載の半導体装置の製造方法。
  40. 【請求項４０】上記ゲートが高融点金属窒化物であるＴ
    ａＮ，ＴｉＮ，ＷＮ，ＭｏＮ，ＺｒＮ，ＨｆＮから選ば
    れた膜であることを特徴とする請求項３９に記載の半導
    体装置の製造方法。
  41. 【請求項４１】上記ゲートが多結晶シリコンであること
    を特徴とする請求項３９に記載の半導体装置の製造方
    法。
  42. 【請求項４２】上記金属酸化物がＺｒＯ２あるいはＨｆ
    Ｏ２であり、上記ゲートが多結晶シリコンであり、上記
    金属酸化物と上記多結晶シリコンの反応によって金属酸
    化物と多結晶シリコンゲートに挟まれた領域に０．５ｎ
    ｍ以上の厚みのシリコン酸化膜を形成することを特徴と
    する請求項８に記載の半導体装置の製造方法。
  43. 【請求項４３】上記金属酸化物が、Ａｌ２Ｏ３，ＺｒＯ
    ２，ＨｆＯ２，ＺｒＳｉＯ４，ＨｆＳｉＯ４，Ｙ
    ２Ｏ３，Ｌａ２Ｏ３などの希土類酸化物、もしくは、Ａ
    ｌ２Ｏ３とＡｌ２Ｏ３上に形成されるＺｒＯ２，ＨｆＯ
    ２，ＺｒＳｉＯ４，ＨｆＳｉＯ４，Ｙ ２Ｏ３，Ｌａ２Ｏ
    ３などの希土類酸化物の積層膜であることを特徴とする
    請求項９に記載の半導体装置の製造方法。
  44. 【請求項４４】上記ゲートが高融点金属窒化物であるＴ
    ａＮ，ＴｉＮ，ＷＮ，ＭｏＮ，ＺｒＮ，ＨｆＮから選ば
    れた膜であることを特徴とする請求項４３に記載の半導
    体装置の製造方法。
  45. 【請求項４５】上記ゲートが多結晶シリコンであること
    を特徴とする請求項４３に記載の半導体装置の製造方
    法。
  46. 【請求項４６】上記金属酸化物がＺｒＯ２あるいはＨｆ
    Ｏ２であり、上記ゲートが多結晶シリコンであり、上記
    金属酸化物と上記多結晶シリコンの反応によって金属酸
    化物と多結晶シリコンゲートに挟まれた領域に０．５ｎ
    ｍ以上の厚みのシリコン酸化膜を形成することを特徴と
    する請求項９に記載の半導体装置の製造方法。
  47. 【請求項４７】上記金属酸化物が、Ａｌ２Ｏ３，ＺｒＯ
    ２，ＨｆＯ２，ＺｒＳｉＯ４，ＨｆＳｉＯ４，Ｙ
    ２Ｏ３，Ｌａ２Ｏ３などの希土類酸化物、もしくは、Ａ
    ｌ２Ｏ３とＡｌ２Ｏ３上に形成されるＺｒＯ２，ＨｆＯ
    ２，ＺｒＳｉＯ４，ＨｆＳｉＯ４，Ｙ ２Ｏ３，Ｌａ２Ｏ
    ３などの希土類酸化物の積層膜であることを特徴とする
    請求項１０に記載の半導体装置の製造方法。
  48. 【請求項４８】上記ゲートが高融点金属窒化物であるＴ
    ａＮ，ＴｉＮ，ＷＮ，ＭｏＮ，ＺｒＮ，ＨｆＮから選ば
    れた膜であることを特徴とする請求項４７に記載の半導
    体装置の製造方法。
  49. 【請求項４９】上記ゲートが多結晶シリコンであること
    を特徴とする請求項４７に記載の半導体装置の製造方
    法。
  50. 【請求項５０】上記金属酸化物がＺｒＯ２あるいはＨｆ
    Ｏ２であり、上記ゲートが多結晶シリコンであり、上記
    金属酸化物と上記多結晶シリコンの反応によって金属酸
    化物と多結晶シリコンゲートに挟まれた領域に０．５ｎ
    ｍ以上の厚みのシリコン酸化膜を形成することを特徴と
    する請求項１０に記載の半導体装置の製造方法。
  51. 【請求項５１】上記シリコン酸窒化膜は、シリコン基板
    を窒化してシリコン窒化膜を作製する工程とシリコン窒
    化膜を酸化雰囲気の熱処理によって酸化する工程によっ
    て形成する、あるいは、酸化雰囲気の熱処理によってシ
    リコン基板を酸化する工程とＮＯ中の熱処理によって形
    成する、あるいは、Ｎ２Ｏ中の熱処理によって形成する
    ことを特徴とする請求項９に記載の半導体装置の製造方
    法。
  52. 【請求項５２】上記シリコン酸窒化膜は、シリコン基板
    を窒化してシリコン窒化膜を作製する工程とシリコン窒
    化膜を酸化雰囲気の熱処理によって酸化する工程によっ
    て形成する、あるいは、酸化雰囲気の熱処理によってシ
    リコン基板を酸化する工程とＮＯ中の熱処理によって形
    成する、あるいは、Ｎ２Ｏ中の熱処理によって形成する
    ことを特徴とする請求項１０に記載の半導体装置の製造
    方法。
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