JP2003059990A

JP2003059990A - 半導体集積回路装置の製造方法

Info

Publication number: JP2003059990A
Application number: JP2001247666A
Authority: JP
Inventors: Daisuke Fujiki; 大輔藤木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-08-17
Filing date: 2001-08-17
Publication date: 2003-02-28

Abstract

(57)【要約】【課題】異物による欠陥の致命性と、致命性を有する
異物発生工程の特定を行う。【解決手段】半導体基板上の層間絶縁膜にスパッタ法
によりＴｉＮ膜を形成し、この膜上の異物検査を行った
後、ＴｉＮ膜上にＣＶＤ法でタングステン膜を形成し、
この膜上の異物検査を行い、その後、ホトリソおよびエ
ッチング工程によりこれらの膜からなる配線を形成し、
半導体基板の表面状態を確認（観察）する。このよう
に、配線のパターニング後に半導体基板の表面状態を確
認することとしたので、異物等の欠陥がパターンに及ぼ
す致命性を判断することができ、また、異物検査データ
と、半導体基板の表面状態とを併せて検証することによ
り、致命性を有する異物が、どの工程で生じたものであ
るかを特定することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術、特に、半導体集積回路装置の製造工程中
の半導体基板上のパターンの検査に適用して有効な技術
に関するものである。

【０００２】

【従来の技術】半導体集積回路装置は、ＭＩＳＦＥＴ
（Metal Insulator Semiconductor Field Effect Trans
istor）等の半導体素子や配線等により構成され、これ
らの各部位は、金属膜のような導電性の膜や、絶縁膜を
半導体基板上に堆積し、フォトリソグラフィー技術を利
用して、これらの膜を所望の形状にエッチングすること
を、複数層について繰り返すことによって形成される。

【０００３】この導電性膜や、絶縁膜の成膜状態、例え
ば、膜上の異物等の有無、また、異物が存在する場合に
は、この異物が半導体集積回路を構成する各部位（例え
ば、ゲート電極や配線パターン）に影響を与えるか否か
は、半導体集積回路装置の歩留まりや、装置自身の性能
に大きく影響を及ぼす。

【０００４】

【発明が解決しようとする課題】しかしながら、例え
ば、一般に市販されている自動異物検査装置等を用いる
と、半導体基板表面の異物の有無やその状態を検査する
ことはできるものの、その異物によって致命的な欠陥
（例えば、配線間のショート等）が生じるか否かの判定
は困難な場合があった。

【０００５】一方、半導体集積回路装置の完成後には、
いわゆるプローブテストが行われ、製品の良、不良（即
ち、致命的な欠陥があるかどうか）が判定されるが、複
雑な工程を経て完成された装置のどの工程にその原因が
あったのかという特定まではできない。

【０００６】また、配線等のパターニングの後に、ＳＥ
Ｍ（scanning electron microscope）装置等を用いて、
異物を確認することも可能ではあるが、その異物がどの
工程で発生したものであるかの特定はできない。

【０００７】本発明の目的は、半導体基板上に形成され
た膜上の異物の箇所と、かかる膜のパターニング後の形
状とを対比させることで、異物による欠陥の致命性と、
致命性を有する異物発生工程の特定を行う技術を提供す
ることにある。

【０００８】また、本発明の他の目的は、異物による欠
陥の致命性や、致命性を有する異物発生工程を特定し、
製造プロセスや製造装置を最適化することにより、半導
体集積回路装置の性能の向上、歩留まりの向上やＴＡＴ
（turn around time）の短縮を図ることにある。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１１】本発明の半導体集積回路装置の製造方法
は、（ａ）半導体基板上に膜を形成する工程と、（ｂ）
前記膜上の異物を検出する工程と、（ｃ）前記膜をパタ
ーニングすることにより半導体集積回路装置を構成する
パターンを形成する工程と、（ｄ）前記パターンの形状
を認識し、前記異物による欠陥の致命性を判定する工程
と、を有する。また、前記判定により致命性を有する欠
陥の原因となった工程を特定してもよい。また、前記異
物の検出は、前記半導体基板表面に照射した光の散乱光
によって検出することができる。また、前記パターンの
形状の認識は、ＳＥＭ装置により行うことができる。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。

【００１３】本実施の形態である半導体集積回路装置の
製造方法について説明する。

【００１４】半導体基板（ウエハ）１上に、タングステ
ン（Ｗ）配線の場合を例に、説明する。

【００１５】図２に示すような、例えば、ＭＩＳＦＥＴ
Ｑが形成された半導体基板１を準備し、このＭＩＳＦ
ＥＴＱ上にタングステン配線を形成する。このＭＩＳ
ＦＥＴＱは、半導体基板１上にゲート絶縁膜８を介し
て形成されたゲート電極Ｇと、ゲート電極の両側の半導
体基板中に形成されたソース、ドレイン領域１７とを有
している。また、ゲート電極Ｇの上部および側部には、
窒化シリコン膜が形成されている。

【００１６】このＭＩＳＦＥＴＱ上には、層間絶縁膜
２５が形成されており、この層間絶縁膜２５上にタング
ステン配線を形成する。このＭＩＳＦＥＴＱのソー
ス、ドレイン領域１７上には、プラグＰ１、Ｐ２が形成
されている。２は、半導体基板中に形成された溝内に酸
化シリコン膜等の絶縁膜が埋め込まれた素子分離を示
し、３は、ウエルを示す。

【００１７】このタングステン配線を形成するには、図
３に示すように、層間絶縁膜２５上に、スパッタ法によ
りＴｉＮ膜３０ａを堆積する。

【００１８】この後、ＴｉＮ膜３０ａ上の異物を検査す
る（異物検査工程１）。この異物検査は、異物検査装置
を用いて行われる。この異物検査装置は、半導体基板の
表面に光を照射し、異物やクラックのような欠陥から散
乱された光量を測定することにより、異物やクラックの
ような欠陥を検出するものである。例えば、半導体基板
上に、粒子や凹部を疑似欠陥として形成し、この粒子や
凹部からでる散乱光と検査対象の半導体基板表面からで
る散乱光とを比較することによって、欠陥の種類（例え
ば、異物かクラックか）また、欠陥の大きさを検査する
ことができる。また、これらの欠陥の位置を記憶するこ
とができる。

【００１９】ここで、図３に示すように、ＴｉＮ膜３０
ａの上部には、異物Ｐａ、Ｐｂが残存しており、これら
の異物が検出される。図４は、図３の上面図である。

【００２０】次いで、図５に示すように、ＣＶＤ法によ
りタングステン膜３０ｂを堆積する。この後、タングス
テン膜３０ｂ上の異物を、ＴｉＮ膜３０ａの場合と同様
に、検査する（異物検査工程２）。

【００２１】ここで、タングステン膜３０ｂの上部に
は、異物Ｐｃが残存しており、この異物が検出される。
図６は、図５の上面図である。

【００２２】次いで、図７に示すように、これらの膜上
に、レジスト膜（図示せず）を形成し、フォトリソグラ
フィにより、タングステン配線を形成する領域に残存さ
せ（ホトリソ工程）、このレジスト膜をマスクに、タン
グステン膜３０ｂおよびＴｉＮ膜３０ａをドライエッチ
ングすることによりタングステン配線３０を形成する。

【００２３】この後、タングステン配線３０上を、例え
ば、ＳＥＭ装置を用いて観察する。このＳＥＭ装置を用
いれば、半導体基板１の表面状態を確認することがで
き、タングステン配線３０のパターンの確認や異物等の
欠陥の状態を把握することができる。図８に、タングス
テン配線３０形成後の半導体基板１の表面状態を示す。
ここで、前述の異物検査工程１および２で検出された異
物データ（異物の位置や大きさ）と対比しながらＳＥＭ
装置により確認された半導体基板１の表面状態を確認
（観察）する。

【００２４】例えば、図８に示す半導体基板１の表面に
おいては、３つの異物が確認される。かかる異物のう
ち、タングステン配線３０間に残存している異物Ｐａ２
は、配線ショートの原因となり、致命欠陥となる。ま
た、タングステン配線と離間して残存する異物Ｐｂ２
は、致命欠陥とはならない。なお、図８中のＰａ２のう
ち、タングステン配線３０で覆われている部分も、タン
グステン配線３０上の凸部として確認することが可能な
場合がある。また、タングステン配線３０上の異物Ｐｃ
２も、致命的ではない。

【００２５】このＳＥＭ装置により確認された半導体基
板１の表面上の異物（Ｐａ２、Ｐｂ２、Ｐｃ２）と、異
物検査工程１および２で検出された異物データ（異物の
位置や大きさ）とを比較することにより、以下の事項を
確認することができる。

【００２６】異物Ｐａ２は、ＴｉＮ膜３０ａの成膜時に
発生した異物Ｐａであり、この異物は、致命性を有す
る。また、異物Ｐｂ２は、ＴｉＮ膜３０ａの成膜時に発
生した異物Ｐｂであり、この異物は、致命性を有さな
い。さらに、Ｐｃ２は、タングステン膜３０ｂの成膜時
に発生した異物Ｐｃであり、この場合、異物Ｐｃの一部
が、タングステン膜３０ｂ等のエッチング時に除去さ
れ、レジスト膜で覆われた部分が、異物Ｐｃ２としてタ
ングステン配線３０上にのみ存在している。この凸部
（異物）Ｐｃ２も、致命的ではない。

【００２７】このように、本実施の形態によれば、パタ
ーニング（エッチング）後に半導体基板の表面状態を確
認することとしたので、異物等の欠陥がパターンに及ぼ
す致命性を判断することができる。

【００２８】また、当該膜の成膜後の異物検査データ
と、半導体基板の表面状態とを併せて検証することによ
り、致命性を有する異物が、どの工程で生じたものであ
るかを特定することができる。

【００２９】その結果、致命的な異物が発生した工程で
用いられる装置（前述の場合は、スパッタ装置）のクリ
ーニングや、成膜条件（前述の場合は、ＴｉＮ膜の成膜
条件）の見直しを行うことができ、製品性能の向上や、
歩留まりの向上を図ることができる。例えば、本実施の
形態により、製造装置やプロセス条件の最適化を行うこ
とで、異物に起因する歩留まり低下を１５％から５％程
度に抑えることができた。

【００３０】また、本実施の形態によれば、製品の製造
工程の途中で、欠陥低減のための対策（製造装置やプロ
セス条件の最適化）を行うことができるため、ＴＡＴを
短縮することができる。例えば、三層の配線を有する製
品において、最下層の配線の着工開始からプローブテス
トによる欠陥の特定までには、通常７日程度を要する
が、本実施の形態によれば、１日程度で欠陥の特定を行
うことができる。

【００３１】なお、本実施の形態においては、ＴｉＮ膜
およびタングステン膜の２層で配線を構成したが、タン
グステン膜上にさらに、ＴｉＮ膜を形成する等３層以上
の膜で配線を構成してもよい。もちろん、金属層一層で
配線を構成する場合にも適用できる。

【００３２】また、本実施の形態においては、配線を例
に説明したが、配線の他、例えば、ゲート電極や、プラ
グの形成時においても本発明を適用することができる。
例えば、図９に示すＭＩＳＦＥＴＱのゲート電極Ｇ
は、多結晶シリコン膜９ａ、ＴｉＮ膜９ｂおよびタング
ステン９ｃ膜の３層構造であり、その上部には、窒化シ
リコン膜が形成されている。これらの膜（多結晶シリコ
ン膜、ＴｉＮ膜、タングステン膜および窒化シリコン
膜）の成膜工程毎に、異物検査を行い、その結果をゲー
ト電極Ｇの形成後の半導体基板の表面状態と対比させる
ことで、異物欠陥の致命性や、致命性を有する異物の発
生工程を特定することができる。

【００３３】また、図９のＭＩＳＦＥＴＱのソース、
ドレイン領域１７上のプラグＰ１、Ｐ２は、それぞれ薄
いＴｉＮ膜Ｐ１ａ、Ｐ２ａとタングステン膜Ｐ１ｂ、Ｐ
２ｂとからなり、これらのプラグＰ１、Ｐ２は、例え
ば、層間絶縁膜２５中に形成されたコンタクトホールＣ
１、Ｃ２の、内部を含む層間絶縁膜２５上に、これらの
膜を順次堆積した後、ＣＭＰ（Chemical Mechanical Po
lishing）法を用いて層間絶縁膜２５の表面が露出する
まで研磨することにより形成する。この場合も、ＴｉＮ
膜およびタングステン膜のそれぞれの成膜工程後に、異
物検査を行い、プラグＰ１、Ｐ２の形成後の半導体基板
の表面状態と対比させることで、異物欠陥の致命性や、
致命性を有する異物の発生工程を特定することができ
る。

【００３４】図１に、本実施の形態の異物判定フローを
示す。図示するように、成膜工程の後、異物検査装置を
用いて異物を検査し（異物検査工程）、ホトリソ工程お
よびエッチング工程により当該膜をパターニングする。
次いで、ＳＥＭ装置等を用いて半導体基板上の異物を観
察し、次工程の成膜工程へと続く。なお、前述した通
り、複数の膜について成膜工程および異物検査工程を繰
り返した後、ホトリソ工程およびエッチング工を行って
もよい。この異物検査結果と異物観察結果により、異物
の致命性判定と、異物の発生工程の特定を行うことがで
きる。

【００３５】ここで、パターン形成後の異物観察に、自
動欠陥観察機能付きの顕微鏡を使用すれば、異物数を短
時間で、高精度で認識することができ、異物発生工程の
特定精度を向上させることができる。

【００３６】また、パターン形成後の異物観察に、自動
欠陥分類機能付きの顕微鏡を使用すれば、異物の致命性
判定を短時間で行うことができる。

【００３７】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００３８】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００３９】半導体基板上に膜を形成し、この膜上の異
物を検出した後、この膜のパターニング後の半導体基板
の表面状態を確認することとしたので、異物等の欠陥が
パターンに及ぼす致命性を判断することができる。

【００４０】また、当該膜の成膜後の異物検出結果と、
半導体基板の表面状態とを併せて検証することにより、
致命性を有する欠陥の原因となった工程を特定すること
ができる。

【００４１】その結果、致命的な異物が発生した工程で
用いられる製造装置やプロセス条件の最適化を行うこと
ができ、半導体集積回路装置の性能の向上、歩留まりの
向上を図ることができる。また、ＴＡＴの短縮を図るこ
とができる。

【図面の簡単な説明】

【図１】本発明の実施の形態である半導体集積回路装置
の異物判定フローを示す図である。

【図２】本発明の実施の形態である半導体集積回路装置
の製造方法を示す基板の要部断面図である。

【図３】本発明の実施の形態である半導体集積回路装置
の製造方法を示す基板の要部断面図である。

【図４】本発明の実施の形態である半導体集積回路装置
の製造方法を示す基板の要部上面図である。

【図５】本発明の実施の形態である半導体集積回路装置
の製造方法を示す基板の要部断面図である。

【図６】本発明の実施の形態である半導体集積回路装置
の製造方法を示す基板の要部上面図である。

【図７】本発明の実施の形態である半導体集積回路装置
の製造方法を示す基板の要部断面図である。

【図８】本発明の実施の形態である半導体集積回路装置
の製造方法を示す基板の要部上面図である。

【図９】本発明の実施の形態である半導体集積回路装置
の製造方法を示す基板の要部断面図である。

【符号の説明】

１半導体基板２素子分離３ウエル８ゲート絶縁膜１７ソース、ドレイン領域２５層間絶縁膜３０タングステン配線３０ａＴｉＮ膜３０ｂタングステン膜Ｃ１、Ｃ２コンタクトホールＧゲート電極Ｐ１、Ｐ２プラグＰａ〜Ｐｃ異物Ｐａ２異物Ｐｂ２異物Ｐｃ２異物ＱＭＩＳＦＥＴ

Claims

【特許請求の範囲】

【請求項１】（ａ）半導体基板上に膜を形成する工程
と、（ｂ）前記膜上の異物を検出する工程と、（ｃ）前記膜をパターニングすることにより半導体集積
回路装置を構成するパターンを形成する工程と、（ｄ）前記半導体基板の表面状態を確認し、前記異物に
よる欠陥の致命性を判定する工程と、を有することを特
徴とする半導体集積回路装置の製造方法。
【請求項２】（ａ）半導体基板上に膜を形成する工程
と、（ｂ）前記膜上の異物を検出する工程と、（ｃ）前記膜をパターニングすることにより半導体集積
回路装置を構成するパターンを形成する工程と、（ｄ）前記半導体基板の表面状態を確認し、前記異物に
よる欠陥の致命性を判定する工程と、（ｅ）前記判定により致命性を有する欠陥の原因となっ
た工程を特定する工程と、を有することを特徴とする半
導体集積回路装置の製造方法。
【請求項３】（ａ）半導体基板上に第１の膜を形成す
る工程と、（ｂ）前記第１の膜上の第１の異物を検出する工程と、（ｃ）前記第１の膜上に第２の膜を形成する工程と、（ｄ）前記第２の膜上の第２の異物を検出する工程と、（ｃ）前記第１および第２の膜をパターニングすること
により半導体集積回路装置を構成するパターンを形成す
る工程と、（ｄ）前記半導体基板の表面状態を確認し、前記第１お
よび第２の異物による欠陥の致命性を判定する工程と、（ｅ）前記判定により致命性を有する欠陥の原因となっ
た工程を特定する工程と、を有することを特徴とする半
導体集積回路装置の製造方法。
【請求項４】前記異物の検出は、前記半導体基板表面
に照射した光の散乱光によって検出することを特徴とす
る請求項１から３のいずれか一項に記載の半導体集積回
路装置の製造方法。
【請求項５】前記パターンの形状の認識は、ＳＥＭ装
置により行われることを特徴とする請求項１から３のい
ずれか一項に記載の半導体集積回路装置の製造方法。