JP2003029658A - 表示装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 回路ブロックの設計精度の維持が容易な液晶
表示装置の製造方法を提供する。 【解決手段】 最小画素ピッチP0を有する液晶パネルの
映像信号線へアナログ映像信号を供給しこの映像信号線
に対応した複数のディジタルアナログ変換回路を一定の
回路パターンとして回路ブロック33を構成する。最小画
素ピッチP0以上の画素ピッチP1を有する液晶パネルの画
素構成に合わせて回路ブロック33の間隔を変更して設定
する。画素ピッチP1の異なる液晶パネル毎に、複数のデ
ィジタルアナログ変換回路を有する回路ブロック33を設
計する必要がなくなる。回路ブロック33の設計精度の維
持を容易にできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、所定の画素ピッチ
を有する表示部の映像信号線へ映像信号を供給してこの
表示部で映像を表示させる表示装置の製造方法に関す
る。

【０００２】

【従来の技術】従来、この種の液晶表示装置は、信号線
および走査線の交差部近傍に配置されるスイッチ素子と
しての薄膜トランジスタ(ＴＦＴ:Thin Film Transisto
r)を介して配置される表示画素をマトリクス状に備えた
表示部としての液晶パネルを備えている。この液晶パネ
ルは、縦方向および横方向に向けて所定の画素ピッチを
有しており、各表示画素は画素電極と対向電極との間に
液晶が保持されてなっている。

【０００３】また、この液晶パネルの例えば横方向に沿
った一方の辺には、外部から入力されるディジタル映像
信号をＤ／Ａ変換し、液晶パネルの信号線へとアナログ
映像信号を供給して液晶パネルにて映像を表示させる駆
動回路が配置されている。また、この液晶パネルの例え
ば縦方向に沿った一方の辺には、液晶パネルの走査線へ
と走査信号を供給する駆動回路が配置されている。

【０００４】ところで、従来では、これら駆動回路は一
般に半導体ＩＣチップから構成され、液晶パネルに電気
的に接続されていた。しかしながら、従来の接続方法で
は高精細な表示装置を実現するための接続ピッチ接続を
達成することができない。そこで、最近では、半導体層
に多結晶シリコン(p-Si)を用い、駆動回路を液晶パネル
上に一体的に形成することで、高精細化を実現する試み
がなされている。

【０００５】

【発明が解決しようとする課題】上述したように、駆動
回路を一体的に形成した液晶表示装置では、仮に信号線
や走査線数が同じであっても、そのピッチが異なる毎に
液晶パネルの画素ピッチに適応するように駆動回路の設
計をそれぞれ行っていた。このため、設計品種の増大に
伴い、多大な設計時間を費やすこととなり、効率的では
なかった。本発明は、このような点に鑑みなされたもの
で、駆動回路を一体的に備えた表示装置に係り、特に回
路ブロックの設計精度の維持が容易な表示装置の製造方
法を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明は、所定の画素ピ
ッチを有する表示部の映像信号線へ映像信号を供給して
この表示部で映像を表示させる表示装置の製造方法であ
って、予め設定した最小画素ピッチを有する前記表示部
の映像信号線へ映像信号を供給し、前記映像信号線に対
応した複数の駆動回路のそれぞれを一定の回路パターン
として回路ブロックを構成し、前記最小画素ピッチ以上
の所定の画素ピッチを有する前記表示部の画素に合わせ
て前記回路ブロックの間隔を変更して設定するものであ
る。

【０００７】そして、予め設定した最小画素ピッチを有
する表示部の映像信号線へ映像信号を供給しこの映像信
号線に対応した複数の駆動回路のそれぞれを、一定の回
路パターンとして回路ブロックを構成し、この回路ブロ
ックを、最小画素ピッチ以上の所定の画素ピッチを有す
る表示部の画素に合わせて回路ブロックの間隔を変更し
て設定することにより、この回路ブロックの各駆動回路
により最小画素ピッチ以上の所定の画素ピッチを有する
表示部の映像信号線へ映像信号が供給されて映像が表示
される。このため、画素ピッチの異なる表示部毎に、複
数の駆動回路を有する回路ブロックを設計する必要がな
くなるから、この回路ブロックの設計精度の維持が容易
になる。

【０００８】また、最小画素ピッチ以上の所定の画素ピ
ッチを有する表示部の画素に合わせて回路ブロックと映
像信号線との間の接続配線パターンを変更して設定する
ものである。

【０００９】そして、最小画素ピッチ以上の所定の画素
ピッチを有する表示部の画素に合わせて回路ブロックと
映像信号線との間の接続配線パターンを変更して設定す
れば、画素ピッチの異なる表示部毎に、複数の駆動回路
を有する回路ブロックを設計する必要がなくなるから、
この回路ブロックの設計精度の維持が容易になる。

【００１０】

【発明の実施の形態】以下、本発明の液晶表示装置の一
実施の形態の構成を図１ないし図４を参照して説明す
る。

【００１１】図１ないし図４において、１は液晶表示装
置で、この液晶表示装置１は、アクティブマトリクス型
であり、液晶(ＬＣ:Liquid Crystal)2aにて映像を表示
させる表示部としての液晶パネル２を備えている。この
液晶パネル２は、矩形平板状に形成されており、縦方向
および横方向それぞれに向けて所定の画素ピッチP1にて
マトリクス状に画素電極と対向電極との間に液晶2aを挟
持した表示画素が設けられている。

【００１２】また、液晶パネル２を構成するアレイ基板
には、半道体層に多結晶シリコン(p-Si)が用いられたス
イッチング素子としての薄膜トランジスタ10がマトリク
ス状に形成されている。そして、アレイ基板上には、縦
方向に沿った複数本の映像信号線3aと、これら複数本の
映像信号線3aそれぞれに直交、すなわち横方向に沿った
走査線3bとが配設されている。

【００１３】また、液晶パネル２の縦方向および横方向
それぞれの一方の辺には、この液晶パネル２の画素を駆
動させて、この液晶パネル２にて映像を表示させるＸド
ライバ4aおよびＹドライバ4bが、半道体層に多結晶シリ
コン(p-Si)が用いられた薄膜トランジスタにより一体的
に形成されている。そして、このＸドライバ4aには、デ
ィジタル信号としてのスタートパルス(ＳＴＨ)、クロッ
ク信号(ＣＰＨ)等が入力される。また、このＸドライバ
4aは、スタートパルスをクロック信号に基づいて順次転
送し出力するシフトレジスタ５を備えている。そして、
このシフトレジスタ５の出力に基づいて映像データバス
ライン６から伝送される６ビットのディジタル映像デー
タを順次サンプリングする第１のサンプリングラッチ７
を備えている。また、この第１のサンプリングラッチ７
に順次サンプリングされたディジタル映像データはさら
に第２のサンプリングラッチ８へと転送される。この第
２のサンプリングラッチ８にて保持された映像データ
は、階調選択回路９を介して駆動回路としてのディジタ
ルアナログ変換回路(ＤＡＣ)13へと入力される。

【００１４】さらに、階調選択回路９は、６ビットのデ
ィジタル映像データから上位３ビットで１８本の階調基
準信号線11から階調基準電圧を選択するとともに、下位
３ビットで後段のディジタルアナログ変換回路(ＤＡＣ)
13を制御する。

【００１５】また、ディジタルアナログ変換回路13は、
シリアルダック(Ｃ−ＤＡＣ)にて構成されている。すな
わち、階調選択回路９により選択された階調基準電圧Ｖ
rer1またはＶref2を、相補型の第１のトランジスタ群15
a,15b,15cと、相補型の第２のトランジスタ群16a,16b,1
6cとにより第１のコンデンサ17a,7b,17cにチャージす
る。

【００１６】さらに、これら第１のコンデンサ17a,7b,1
7cには、これら第１のコンデンサ17a,7b,17cにてチャー
ジした容量を短絡、すなわち導電させるスイッチング素
子としての相補型の第３のトランジスタ群18a,18b,18c
がそれぞれ接続されている。

【００１７】また、これら第３のトランジスタ群18a,18
b,18cには、これら第３のトランジスタ群18a,18b,18cに
よる第１のコンデンサ17a,7b,17cの制御をリセットさせ
る初期化手段としての相補型の第４のトランジスタ群19
が接続されている。この第４のトランジスタ群19は、階
調選択回路９に接続されており、この階調選択回路９に
て選択されたＶref1が入力される。この第４のトランジ
スタ群19には、第２のコンデンサ20が接続されており、
第１のトランジスタ群15a,15b,15cおよび第３のトラン
ジスタ群18a,18b,18cそれぞれに対して並列に接続され
ている。

【００１８】さらに、第３のトランジスタ群18a,18b,18
cには、第１のコンデンサ17a,7b,17cからショートされ
た電荷を増幅させる増幅手段としてのバッファアンプ21
が接続されている。このバッファアンプ21は、第１のコ
ンデンサ17a,7b,17cからショートされた電荷をチャージ
する第２コンデンサ22を備えており、この第３のコンデ
ンサ22は、第３のトランジスタ群18a,18b,18cのそれぞ
れに接続されている。

【００１９】また、この第３のコンデンサ22には、この
第３のコンデンサ22にてチャージした電荷をショートさ
せる相補型の第５のトランジスタ群23が接続されている
とともに、この第５のトランジスタ群23により第３のコ
ンデンサ22からショートされた電荷を増幅させる増幅手
段として相補型のトランジスタ25a,25b,25cが複数段、
例えば３段接続されて配置されている。

【００２０】さらに、これら相補型のトランジスタ25a,
25b,25cの出力は、アナログ映像信号を、この実施の形
態では４本の映像信号線へ順次出力させる制御回路とし
ての信号線選択回路31が接続されている。すなわち、こ
の信号線選択回路31は、第７のトランジスタ群32a,32b,
32c,32dを複数、例えば４個備えており、これら第７の
トランジスタ群32a,32b,32c,32dには、一水平走査期
間、すなわち１Ｈを４分の１に分けた期間毎にアナログ
映像信号が入力される。

【００２１】ここで、シリアルダック、バッファアンプ
21および信号線選択回路31により、図２(a)に示すよう
に、一定の回路パターンとして回路ブロック33が構成さ
れている。

【００２２】例えば、液晶パネル２の画素数が等しく、
画面サイズのみが若干大きくなった製品について、従来
では回路ブロック33自体を改めて設計していた。これに
対して、この実施の形態では、図２(b)に示すように、
回路ブロック33個々の設計を維持した状態でこれら回路
ブロック33の間隔のみを変更、すなわち広げている。ま
た、図２(c)では、さらに回路ブロック33全体の設計を
変更することなく、これら回路ブロック33と映像信号線
3aとの間の接続配線パターンを変更、すなわちこれら接
続配線の引き回しを変更している。この結果、これら接
続配線パターンは、回路ブロック33側のピッチよりも映
像信号線3a側のピッチが大きくなる。

【００２３】すなわち、この回路ブロック33は、設計精
度に関わる部分のパターンを変更せず、設計精度に影響
のない部分のパターンを変更すれば足りるように、設計
限界となる最小画素ピッチP0を有する液晶パネル２の回
路パターンを基礎として設計されており、この液晶パネ
ル２の最小画素ピッチP0以上の所定の画素ピッチP1を有
する液晶パネル２の画素に対しては、この液晶パネル２
の画素ピッチP1および基板サイズに関係なく、この液晶
パネル２の各画素構成に合わせて設定されている。

【００２４】さらに、この回路ブロック33は、液晶パネ
ル２に対して集積状態を維持させた状態で、この液晶パ
ネル２のいずれかの映像信号線3aに接続される部分を引
き回してこの液晶パネル２のいずれかの映像信号線3aに
接続される。

【００２５】次に、上記一実施の形態の動作を説明す
る。

【００２６】まず、Ｘドライバ4aのシフトレジスタ５に
クロック信号(ＣＰＨ)およびスタートパルス(ＳＴＨ)が
入力されると、このシフトレジスタ５にて入力されたス
タートパルス(ＳＴＨ)およびクロック信号(ＣＰＨ)を順
次転送するとともに、生成されるサンプリングパルスに
基づいてディジタル映像信号が第１のサンプリングラッ
チ７にサンプリングされ、第１のサンプリングラッチ７
から第２のサンプリングラッチ８へと出力される。

【００２７】次いで、第２のサンプリンラッチ８から階
調選択回路９へ出力されたディジタル映像信号に基づい
て、階調選択回路９は上位３ビットのデータに基づいて
階調基準信電圧を選択してディジタルアナログ変換回路
13に出力するとともに、下位３ビットのデータに基づい
てディジタルアナログ変換回路13の制御信号を出力す
る。さらに、ディジタルアナログ変換回路13は、階調基
準信電圧および制御信号に基づいて、対応するアナログ
映像信号を生成し、制御回路31を介して対応する映像信
号線に出力する。上述したように、上記一実施の形態に
よれば、予め設定した最小画素ピッチP0を有する液晶パ
ネル２に適応させて、互いの幅が狭くできないディジタ
ルアナログ変換回路13を構成するシリアルダック、バッ
ファアンプ21および信号線選択回路31で、図２(a)に示
すように、一定の回路パターンとして回路ブロック33を
構成し、この回路ブロック33を基本構成として、図２
(b)および図２(c)に示すように、液晶パネル２の画素ピ
ッチP1に応じた間隙を介して、または冗長させてこの液
晶パネル２の画素構成に適応させて回路ブロック33の回
路パターンの間を変更して設定することにより、画素ピ
ッチP1の異なる液晶パネル２毎に、回路ブロック33の構
成を設計変更などする必要がなくなるので、画素ピッチ
P1および基板サイズが異なる液晶パネル２にこの回路ブ
ロック33を設定させた際におけるこの回路ブロック33の
設計精度の維持を容易にできる。

【００２８】また、このＸドライバ４におけるディジタ
ルアナログ変換回路13が配置される領域には、複数の回
路ブロック33が配置されるが、これら回路ブロック33と
この回路ブロック33に隣接する回路ブロック33との間に
は、トランジスタやダイオード、コンデンサなどの能動
素子が配置されないので、これら回路ブロック33に隣接
する回路ブロック33の第３のトランジスタ群18a,18b,18
cや、第５のトランジスタ群23、トランジスタ25a,25b,2
5cなどに入力されるトランジスタ制御信号によるこれら
トランジスタ25a,25b,25cなどへのリークを防止できる
ので、これらトランジスタ25a,25b,25cなどへの寄生容
量を防止できるから、これら回路ブロック33の設計精度
の維持が容易にできる。

【００２９】なお、回路ブロック33の単位は、上記一実
施の形態に限定されるものではなく、例えば階調選択回
路９や第１のサンプリングラッチ７、第２のサンプリン
グラッチ７、さらにはシフトレジスタ５の各段をまとめ
てブロック単位としてもかまわない。また、液晶表示装
置１の液晶パネル２の映像信号線を駆動させるＸドライ
バ4aに用いられるディジタルアナログ変換回路13につい
て説明したが、この液晶パネル２の走査線3bを駆動させ
るシフトレジスタ、バッファ回路にも適応できるととも
に、エレクトロルミネッセンス(ＥＬ)素子を用いた表示
装置などであっても適応できる。

【００３０】

【発明の効果】本発明によれば、予め設定した最小画素
ピッチを有する表示部の映像信号線へ映像信号を供給し
この映像信号線に対応した複数の駆動回路のそれぞれ
を、一定の回路パターンとして回路ブロックを構成し、
この回路ブロックを、最小画素ピッチ以上の所定の画素
ピッチを有する表示部の画素に合わせて回路ブロックの
間隔を変更して設定すれば、画素ピッチの異なる表示部
毎に、複数の駆動回路を有する回路ブロックを設計する
必要がなくなるから、この回路ブロックの設計精度の維
持を容易にできる。

【００３１】また、最小画素ピッチ以上の所定の画素ピ
ッチを有する表示部の画素に合わせて回路ブロックと映
像信号線との間の接続配線パターンを変更して設定して
も、画素ピッチの異なる表示部毎に、複数の駆動回路を
有する回路ブロックを設計する必要がなくなるから、こ
の回路ブロックの設計精度の維持を容易にできる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の液晶表示装置を示す説
明図である。

【図２】同上液晶表示装置の製造方法を示す説明図であ
る。 (a) 最小画素ピッチを有する液晶パネルに回路ブロッ
クを設定した説明図 (b) 所定の画素ピッチを有する液晶パネルに回路ブロ
ックを間隙を介して設定した説明図 (c) 所定の画素ピッチを有する液晶パネルに回路ブロ
ックを冗長して設定した説明図

【図３】同上液晶表示装置のＸドライバの一部を示すブ
ロック図である。

【図４】同上Ｘドライバの一回路ブロックを示す回路図
である。

【符号の説明】

１ 液晶表示装置 ２ 表示部としての液晶パネル 3a 映像信号線 13 駆動回路としてのディジタルアナログ変換回路 33 回路ブロック P0 最小画素ピッチ P1 画素ピッチ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｆ 9/30 ３３８ Ｇ０９Ｆ 9/30 ３３８ 9/35 9/35 Ｆターム(参考） 2H092 GA20 GA24 GA32 JB02 JB22 JB31 JB61 NA29 PA06 2H093 NA16 NC09 NC11 NC22 NC24 NC26 NC27 NC34 NC35 ND42 ND48 ND53 ND54 5C094 AA05 AA43 BA03 BA43 CA19 EA04 EA07 5G435 AA17 BB12 CC09 EE40 KK05 KK09 KK10

Claims (4)

【特許請求の範囲】
1. 【請求項１】 所定の画素ピッチを有する表示部の映像
   信号線へ映像信号を供給してこの表示部で映像を表示さ
   せる表示装置の製造方法であって、 予め設定した最小画素ピッチを有する前記表示部の映像
   信号線へ映像信号を供給しこの映像信号線に対応した複
   数の駆動回路のそれぞれを一定の回路パターンとして回
   路ブロックを構成し、 前記最小画素ピッチ以上の所定の画素ピッチを有する前
   記表示部の画素に合わせて前記回路ブロックの間隔を変
   更して設定することを特徴とする表示装置の製造方法。
2. 【請求項２】 回路ブロックの間隔を表示部の画素ピッ
   チに応じた間隔を介して設定することを特徴とする請求
   項１記載の表示装置の製造方法。
3. 【請求項３】 所定の画素ピッチを有する表示部の映像
   信号線へ映像信号を供給してこの表示部で映像を表示さ
   せる表示装置の製造方法であって、 予め設定した最小画素ピッチを有する前記表示部の映像
   信号線へ映像信号を供給しこの映像信号線に対応した複
   数の駆動回路のそれぞれを一定の回路パターンとして回
   路ブロックを構成し、 前記最小画素ピッチ以上の所定の画素ピッチを有する前
   記表示部の画素に合わせて前記回路ブロックと前記映像
   信号線との間の接続配線パターンを変更して設定するこ
   とを特徴とする表示装置の製造方法。
4. 【請求項４】 接続配線パターンは、回路ブロック側の
   ピッチよりも映像信号線側のピッチが大きいことを特徴
   とする請求項３記載の表示装置の製造方法。