JP2003023084A - Ｅｓｄ保護回路 - Google Patents
Ｅｓｄ保護回路Info
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- JP2003023084A JP2003023084A JP2001204344A JP2001204344A JP2003023084A JP 2003023084 A JP2003023084 A JP 2003023084A JP 2001204344 A JP2001204344 A JP 2001204344A JP 2001204344 A JP2001204344 A JP 2001204344A JP 2003023084 A JP2003023084 A JP 2003023084A
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Abstract
(57)【要約】
【課題】 半導体装置の外部接続端子の許容される電圧
範囲を拡大することができるＥＳＤ保護回路を提供する
ことを目的とする。 【解決手段】 内部回路２と接続された外部接続端子３
に少なくともいずれか一方が２個以上の直列接続のダイ
オード列１２と１３を、それぞれ第１の電源供給線６と
第２の電源供給線７に接続してＥＳＤ保護回路を構成す
ることで、ダイオード列の個数に比例させて外部接続端
子３の許容される電圧範囲を拡大させることを実現する
ものである。
範囲を拡大することができるＥＳＤ保護回路を提供する
ことを目的とする。 【解決手段】 内部回路２と接続された外部接続端子３
に少なくともいずれか一方が２個以上の直列接続のダイ
オード列１２と１３を、それぞれ第１の電源供給線６と
第２の電源供給線７に接続してＥＳＤ保護回路を構成す
ることで、ダイオード列の個数に比例させて外部接続端
子３の許容される電圧範囲を拡大させることを実現する
ものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の内部
回路を静電気放電（ＥＳＤ：Electro Static Discharg
e）による破壊から保護するＥＳＤ保護回路に関するも
のである。
回路を静電気放電（ＥＳＤ：Electro Static Discharg
e）による破壊から保護するＥＳＤ保護回路に関するも
のである。
【０００２】
【従来の技術】近年、半導体装置の製造工程の微細化に
伴い、電源の低電圧化が進んでいる。このような半導体
装置には静電気放電による破壊から保護するＥＳＤ保護
回路が設けられている。上記の電源の低電圧化に伴い、
内部回路の許容される入力あるいは出力電圧の範囲を広
げるＥＳＤ保護回路の提供が必要とされている。
伴い、電源の低電圧化が進んでいる。このような半導体
装置には静電気放電による破壊から保護するＥＳＤ保護
回路が設けられている。上記の電源の低電圧化に伴い、
内部回路の許容される入力あるいは出力電圧の範囲を広
げるＥＳＤ保護回路の提供が必要とされている。
【０００３】以下、従来のＥＳＤ保護回路について説明
する。
する。
【０００４】図１は従来のＥＳＤ保護回路の回路構成図
である。１は従来例のＥＳＤ保護回路、２は内部回路、
３は外部接続端子、４、５はダイオード、６は第１の電
源供給線、７は第２の電源供給線をそれぞれ表す。
である。１は従来例のＥＳＤ保護回路、２は内部回路、
３は外部接続端子、４、５はダイオード、６は第１の電
源供給線、７は第２の電源供給線をそれぞれ表す。
【０００５】以上のように構成されたＥＳＤ保護回路に
ついて、以下その動作を説明する。ここで、第１の電源
供給線６の電圧値をVcc、第２の電源供給線７の電圧値
をGND、ダイオード４，５が順バイアスになった時のオ
ン電圧値をVdとする。外部接続端子３に外部から正の静
電気電荷が印加された場合、充電効果によって外部接続
端子３の電圧値が（Vcc+Vd）付近まで上昇するとダイオ
ード４がオンし、外部から印加された正の静電気電荷は
第１の電源供給線６へ流れていく。このため、外部から
印加された正の静電気電荷が内部回路２に流れ込む量が
制限され、過剰な正の静電気電荷の流入による内部回路
２の静電気破壊から保護する働きをする。
ついて、以下その動作を説明する。ここで、第１の電源
供給線６の電圧値をVcc、第２の電源供給線７の電圧値
をGND、ダイオード４，５が順バイアスになった時のオ
ン電圧値をVdとする。外部接続端子３に外部から正の静
電気電荷が印加された場合、充電効果によって外部接続
端子３の電圧値が（Vcc+Vd）付近まで上昇するとダイオ
ード４がオンし、外部から印加された正の静電気電荷は
第１の電源供給線６へ流れていく。このため、外部から
印加された正の静電気電荷が内部回路２に流れ込む量が
制限され、過剰な正の静電気電荷の流入による内部回路
２の静電気破壊から保護する働きをする。
【０００６】一方、外部接続端子３に外部から負の静電
気電荷が印加された場合、充電効果によって外部接続端
子３の電圧値が（GND-Vd）付近まで下降するとダイオー
ド５がオンし、外部から印加された負の静電気電荷は第
２の電源供給線７へ流れていく。このため、外部から印
加された負の静電気電荷が内部回路２に流れ込む量が制
限され、過剰な負の静電気電荷の流入による内部回路２
の正電気破壊から保護する働きをする。
気電荷が印加された場合、充電効果によって外部接続端
子３の電圧値が（GND-Vd）付近まで下降するとダイオー
ド５がオンし、外部から印加された負の静電気電荷は第
２の電源供給線７へ流れていく。このため、外部から印
加された負の静電気電荷が内部回路２に流れ込む量が制
限され、過剰な負の静電気電荷の流入による内部回路２
の正電気破壊から保護する働きをする。
【０００７】図２は従来のＥＳＤ保護回路における外部
接続端子３の許容された電圧範囲を示すグラフである。
接続端子３の許容された電圧範囲を示すグラフである。
【０００８】内部回路２はハイインピーダンス状態にあ
るとする。外部接続端子３に外部からVoの値の直流電圧
源を印加した時、外部接続端子３に流れ込む電流値をIo
とすると、前述の図１に示したＥＳＤ保護回路の動作か
ら、図２のような特性を示すことになる。
るとする。外部接続端子３に外部からVoの値の直流電圧
源を印加した時、外部接続端子３に流れ込む電流値をIo
とすると、前述の図１に示したＥＳＤ保護回路の動作か
ら、図２のような特性を示すことになる。
【０００９】すなわち、Voが（GND-Vd）以上、（Vcc+V
d）以下の電圧範囲ではダイオード４と５は逆バイアス
状態にあり電流の流れ込みはなく、Ioはほとんど０に近
い値となる。次にVoが（Vcc+Vd）より高くなるとダイオ
ード４が順バイアス状態になってオンし外部接続端子３
からダイオード４を介して第１の電源供給線６へ電流が
流れ込み、Ioは正の大きな値をとるようになる。
d）以下の電圧範囲ではダイオード４と５は逆バイアス
状態にあり電流の流れ込みはなく、Ioはほとんど０に近
い値となる。次にVoが（Vcc+Vd）より高くなるとダイオ
ード４が順バイアス状態になってオンし外部接続端子３
からダイオード４を介して第１の電源供給線６へ電流が
流れ込み、Ioは正の大きな値をとるようになる。
【００１０】一方、Voが（GND-Vd）より低くなるとダイ
オード５が順バイアス状態になってオンし第２の電源供
給線７からダイオード５を介して外部接続端子３へ電流
が流れ出し、Ioは負の大きな値をとるようになる。
オード５が順バイアス状態になってオンし第２の電源供
給線７からダイオード５を介して外部接続端子３へ電流
が流れ出し、Ioは負の大きな値をとるようになる。
【００１１】図２のような電圧電流特性を有する外部接
続端子３では、VoがVcc+Vdより高い電圧範囲とGND-Vdよ
り低い電圧範囲では、内部回路２からの出力あるいは入
力が正または負の大きな値をとるIoのために制限され、
その結果、Voが（GND-Vd）以上、（Vcc+Vd）以下の範囲
で動作が許容されることとなる。
続端子３では、VoがVcc+Vdより高い電圧範囲とGND-Vdよ
り低い電圧範囲では、内部回路２からの出力あるいは入
力が正または負の大きな値をとるIoのために制限され、
その結果、Voが（GND-Vd）以上、（Vcc+Vd）以下の範囲
で動作が許容されることとなる。
【００１２】
【発明が解決しようとする課題】しかしながら、年々進
む半導体装置の製造工程の微細化に伴い、電源の低電圧
化、すなわち、Vccの値が小さくなることが加速するな
かで、前述の従来のＥＳＤ保護回路で許容された（GND-
Vd）以上、（Vcc+Vd）以下の電圧範囲では、Voのとり得
る電圧の範囲が不足するという問題があった。
む半導体装置の製造工程の微細化に伴い、電源の低電圧
化、すなわち、Vccの値が小さくなることが加速するな
かで、前述の従来のＥＳＤ保護回路で許容された（GND-
Vd）以上、（Vcc+Vd）以下の電圧範囲では、Voのとり得
る電圧の範囲が不足するという問題があった。
【００１３】本発明は、上記問題点を解決するもので、
外部接続端子の許容された電圧範囲を従来のＥＳＤ保護
回路におけるVoのとり得る電圧の範囲を大きくとること
ができるＥＳＤ保護回路を提供することを目的とする。
外部接続端子の許容された電圧範囲を従来のＥＳＤ保護
回路におけるVoのとり得る電圧の範囲を大きくとること
ができるＥＳＤ保護回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】この目的を達成するため
に、本発明のＥＳＤ保護回路は、従来の１個のダイオー
ドの代わりに複数個の直列接続のダイオード列によって
ＥＳＤ保護するように構成されている。この構成によっ
て、外部接続端子の許容された電圧範囲は、従来は１個
のダイオードのオン電圧で制限されていたが、本発明で
は、複数倍のダイオードのオン電圧で制限するため、従
来のＥＳＤ保護回路におけるVoのとり得る電圧の範囲を
拡大することが実現できるものである。
に、本発明のＥＳＤ保護回路は、従来の１個のダイオー
ドの代わりに複数個の直列接続のダイオード列によって
ＥＳＤ保護するように構成されている。この構成によっ
て、外部接続端子の許容された電圧範囲は、従来は１個
のダイオードのオン電圧で制限されていたが、本発明で
は、複数倍のダイオードのオン電圧で制限するため、従
来のＥＳＤ保護回路におけるVoのとり得る電圧の範囲を
拡大することが実現できるものである。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００１６】図３は、本発明の実施の形態におけるＥＳ
Ｄ保護回路１１の回路構成図を示すものである。図３に
おいて、２は、ＥＳＤ保護回路により保護すべき内部回
路であり、外部回路への入力あるいは出力のための外部
接続端子３に接続されている。６は第１の電源である第
１の電源供給線、７は第１の電源よりも低い電位を有す
る第２の電源である第２の電源供給線をそれぞれ示す。
Ｄ保護回路１１の回路構成図を示すものである。図３に
おいて、２は、ＥＳＤ保護回路により保護すべき内部回
路であり、外部回路への入力あるいは出力のための外部
接続端子３に接続されている。６は第１の電源である第
１の電源供給線、７は第１の電源よりも低い電位を有す
る第２の電源である第２の電源供給線をそれぞれ示す。
【００１７】第１のダイオード列１２は、直列に接続さ
れた複数のダイオードから構成される。複数のダイオー
ドのうち、外部接続端子３に最も近い位置に接続されて
いるものを１２ａ、その他のダイオードを１２ｂと表
す。第１のダイオード列１２は、アノード側が外部接続
端子３に接続され、カソード側が第１の電源供給線６に
接続されている。
れた複数のダイオードから構成される。複数のダイオー
ドのうち、外部接続端子３に最も近い位置に接続されて
いるものを１２ａ、その他のダイオードを１２ｂと表
す。第１のダイオード列１２は、アノード側が外部接続
端子３に接続され、カソード側が第１の電源供給線６に
接続されている。
【００１８】同様に、第２のダイオード列１３は、直列
に接続された複数のダイオードから構成される。複数の
ダイオードのうち、外部接続端子３に最も近い位置に接
続されているものを１３ａ、その他のダイオードを１３
ｂと表す。第２のダイオード列１３は、アノード側が第
２の電源供給線７に接続され、カソード側が外部接続端
子３に接続されている。
に接続された複数のダイオードから構成される。複数の
ダイオードのうち、外部接続端子３に最も近い位置に接
続されているものを１３ａ、その他のダイオードを１３
ｂと表す。第２のダイオード列１３は、アノード側が第
２の電源供給線７に接続され、カソード側が外部接続端
子３に接続されている。
【００１９】ここで、第１のダイオード列１２のダイオ
ードの個数をｎ個、第２のダイオード列１３のダイオー
ドの個数をｍ個とすると、ｍ＝１，２，３，．．． ｎ
＝１，２，３，．．．となる。ただし、ｍ＝ｎ＝１の場
合は除く。
ードの個数をｎ個、第２のダイオード列１３のダイオー
ドの個数をｍ個とすると、ｍ＝１，２，３，．．． ｎ
＝１，２，３，．．．となる。ただし、ｍ＝ｎ＝１の場
合は除く。
【００２０】以上のように構成された本実施の形態にお
けるＥＳＤ保護回路について、以下、その動作を説明す
る。
けるＥＳＤ保護回路について、以下、その動作を説明す
る。
【００２１】ここで、第１の電源供給線６の電圧値をVc
c、第２の電源供給線７の電圧値をGNDとする。また、ダ
イオード１個が順バイアスになった時のオン電圧をVdと
すると、第１のダイオード列１２が全て順バイアスにな
った時のオン電圧値は、n*Vdとなり、また、第２のダイ
オード列１３が総て順バイアスになった時のオン電圧
は、m*Vdとなる。
c、第２の電源供給線７の電圧値をGNDとする。また、ダ
イオード１個が順バイアスになった時のオン電圧をVdと
すると、第１のダイオード列１２が全て順バイアスにな
った時のオン電圧値は、n*Vdとなり、また、第２のダイ
オード列１３が総て順バイアスになった時のオン電圧
は、m*Vdとなる。
【００２２】外部接続端子３に外部から正の静電気電荷
が印加された場合、充電効果によって外部接続端子３の
電圧値が（Vcc+n*Vd）付近まで上昇すると、第１のダイ
オード列１２がオンし、外部から印加された正の静電気
電荷は第１の電源供給線６へ流れていく。このため、外
部から印加された正の静電気電荷が内部回路２に流れ込
む量が制限され、過剰な正の静電気電荷の流入による内
部回路２の静電気破壊から保護する働きをする。
が印加された場合、充電効果によって外部接続端子３の
電圧値が（Vcc+n*Vd）付近まで上昇すると、第１のダイ
オード列１２がオンし、外部から印加された正の静電気
電荷は第１の電源供給線６へ流れていく。このため、外
部から印加された正の静電気電荷が内部回路２に流れ込
む量が制限され、過剰な正の静電気電荷の流入による内
部回路２の静電気破壊から保護する働きをする。
【００２３】一方、外部接続端子３に外部から負の静電
気電荷が印加された場合、充電効果によって外部接続端
子３の電圧値が（GND-m*Vd）付近まで下降すると第２の
ダイオード列１３がオンし、外部から印加された負の静
電気電荷は第２の電源供給線７へ流れていく。このた
め、外部から印加された負の静電気電荷が内部回路２に
流れ込む量が制限され、過剰な負の静電気電荷の流入に
よる内部回路２の正電気破壊から保護する働きをする。
気電荷が印加された場合、充電効果によって外部接続端
子３の電圧値が（GND-m*Vd）付近まで下降すると第２の
ダイオード列１３がオンし、外部から印加された負の静
電気電荷は第２の電源供給線７へ流れていく。このた
め、外部から印加された負の静電気電荷が内部回路２に
流れ込む量が制限され、過剰な負の静電気電荷の流入に
よる内部回路２の正電気破壊から保護する働きをする。
【００２４】図４は、本発明の実施の形態におけるＥＳ
Ｄ保護回路における外部接続端子３の許容された電圧範
囲を示すグラフである。
Ｄ保護回路における外部接続端子３の許容された電圧範
囲を示すグラフである。
【００２５】内部回路２はハイインピーダンス状態にあ
るとする。外部接続端子３に外部からVoの値の直流電圧
源を印加した時、外部接続端子３に流れ込む電流値をIo
とすると、前述の図３の動作から、図４のような特性を
示すことになる。すなわち、Voが（GND-m*Vd）以上、
（Vcc+n*Vd）以下の電圧範囲では、第１のダイオード列
１２と第２のダイオード列１３は逆バイアス状態にあ
り、電流の流れ込みはなくIoはほとんど０に近い値とな
る。
るとする。外部接続端子３に外部からVoの値の直流電圧
源を印加した時、外部接続端子３に流れ込む電流値をIo
とすると、前述の図３の動作から、図４のような特性を
示すことになる。すなわち、Voが（GND-m*Vd）以上、
（Vcc+n*Vd）以下の電圧範囲では、第１のダイオード列
１２と第２のダイオード列１３は逆バイアス状態にあ
り、電流の流れ込みはなくIoはほとんど０に近い値とな
る。
【００２６】Voが（Vcc+n*Vd）より高くなると、第１の
ダイオード列１２が順バイアス状態になってオンし外部
接続端子３から第１のダイオード列１２を介して第１の
電源供給線６へ電流が流れ込み、Ioは正の大きな値をと
るようになる。
ダイオード列１２が順バイアス状態になってオンし外部
接続端子３から第１のダイオード列１２を介して第１の
電源供給線６へ電流が流れ込み、Ioは正の大きな値をと
るようになる。
【００２７】一方、Voが（GND-m*Vd）よりも低くなる
と、第２のダイオード列１３が順バイアス状態になって
オンし第２の電源供給線７から第２のダイオード列１３
を介して外部接続端子３へ電流が流れ出し、Ioは負の大
きな値をとるようになる。
と、第２のダイオード列１３が順バイアス状態になって
オンし第２の電源供給線７から第２のダイオード列１３
を介して外部接続端子３へ電流が流れ出し、Ioは負の大
きな値をとるようになる。
【００２８】図４のような電圧電流特性を有する外部接
続端子３では、（Vcc+n*Vd）より高い電圧範囲と（GND-
m*Vd）より低い電圧範囲では、内部回路２からの出力あ
るいは入力が正または負の大きな値をとるIoのために制
限され、その結果、（GND-m*Vd）以上、（Vcc+n*Vd）以
下の範囲で動作が許容されることとなる。
続端子３では、（Vcc+n*Vd）より高い電圧範囲と（GND-
m*Vd）より低い電圧範囲では、内部回路２からの出力あ
るいは入力が正または負の大きな値をとるIoのために制
限され、その結果、（GND-m*Vd）以上、（Vcc+n*Vd）以
下の範囲で動作が許容されることとなる。
【００２９】外部接続端子３の許容される電圧範囲は、
従来のＥＳＤ保護回路では、（GND-Vd）以上、（Vcc+V
d）以下であったものが、本発明のＥＳＤ保護回路で
は、（GND-m*Vd）以上、（Vcc+n*Vd）以下に拡大してい
るので、その差 (m-1)*Vd＋(n-1)*Vd が許容される電
圧範囲の拡大効果である。ここで、ｎ＝１，２，３，…
ｍ＝１，２，３， … である。ただし、ｎ＝ｍ＝１は
除く。
従来のＥＳＤ保護回路では、（GND-Vd）以上、（Vcc+V
d）以下であったものが、本発明のＥＳＤ保護回路で
は、（GND-m*Vd）以上、（Vcc+n*Vd）以下に拡大してい
るので、その差 (m-1)*Vd＋(n-1)*Vd が許容される電
圧範囲の拡大効果である。ここで、ｎ＝１，２，３，…
ｍ＝１，２，３， … である。ただし、ｎ＝ｍ＝１は
除く。
【００３０】なお、本実施の形態では、第１の電源供給
線６の電位を正の電源と規定した場合や第２の電源供給
線７を負の電源と規定した場合でも同様の効果が得られ
る。
線６の電位を正の電源と規定した場合や第２の電源供給
線７を負の電源と規定した場合でも同様の効果が得られ
る。
【００３１】また、本実施の形態では、第１のダイオー
ド列１２や第２のダイオード列１３が２個以上で構成さ
れている場合に、それぞれのダイオードのサイズが異な
るもので構成されていても、同様の効果を得ることが出
来る。この場合、外部接続端子３に直接接続されたダイ
オード１２ａまたは１３ａのサイズを基準として、その
他のダイオード１２ｂまたは１３ｂのサイズを大きくす
ることにより、外部接続端子３に付加される寄生の容量
値を外部接続端子３に直接接続されたダイオード１２ａ
または１３ａの寄生の容量値を基準にして大きく増加さ
せることを防ぐことが出来る。また、外部から印加され
た静電気の電荷が流れる経路に付加される寄生の抵抗値
をダイオード１２ａまたは１３ａの寄生の抵抗値を基準
にして大きく増加させることを防ぐことが出来る。
ド列１２や第２のダイオード列１３が２個以上で構成さ
れている場合に、それぞれのダイオードのサイズが異な
るもので構成されていても、同様の効果を得ることが出
来る。この場合、外部接続端子３に直接接続されたダイ
オード１２ａまたは１３ａのサイズを基準として、その
他のダイオード１２ｂまたは１３ｂのサイズを大きくす
ることにより、外部接続端子３に付加される寄生の容量
値を外部接続端子３に直接接続されたダイオード１２ａ
または１３ａの寄生の容量値を基準にして大きく増加さ
せることを防ぐことが出来る。また、外部から印加され
た静電気の電荷が流れる経路に付加される寄生の抵抗値
をダイオード１２ａまたは１３ａの寄生の抵抗値を基準
にして大きく増加させることを防ぐことが出来る。
【００３２】ここで、基準となるダイオード１２ａまた
は１３ａのサイズに比べて、その他のダイオード１２ｂ
または１３ｂのサイズは、１．５以上、２０倍以下の範
囲が有効な効果のあるものであり、また、２倍以上、４
倍以下の範囲がＥＳＤ保護回路全体のサイズを考慮した
場合に実現容易なものである。
は１３ａのサイズに比べて、その他のダイオード１２ｂ
または１３ｂのサイズは、１．５以上、２０倍以下の範
囲が有効な効果のあるものであり、また、２倍以上、４
倍以下の範囲がＥＳＤ保護回路全体のサイズを考慮した
場合に実現容易なものである。
【００３３】なお、第１のダイオード列１２および第２
のダイオード列１３を構成するそれぞれのダイオード
は、半導体基板上にモノリシックに同一のプロセスで形
成されたものであり、チップダイオードを用いた場合の
ように、ダイオードの取り替えができない場合に特に本
発明の効果が発揮される。
のダイオード列１３を構成するそれぞれのダイオード
は、半導体基板上にモノリシックに同一のプロセスで形
成されたものであり、チップダイオードを用いた場合の
ように、ダイオードの取り替えができない場合に特に本
発明の効果が発揮される。
【００３４】
【発明の効果】以上のように本発明によれば、第１のダ
イオード列１２と第２のダイオード列１３でＥＳＤ保護
回路の一部を構成するため、それぞれのダイオード列が
順バイアスになった時のオン電圧が列の個数倍になり、
外部接続端子３の許容される電圧範囲が拡大される効果
を持つ。
イオード列１２と第２のダイオード列１３でＥＳＤ保護
回路の一部を構成するため、それぞれのダイオード列が
順バイアスになった時のオン電圧が列の個数倍になり、
外部接続端子３の許容される電圧範囲が拡大される効果
を持つ。
【図１】従来のＥＳＤ保護回路の回路構成図
【図２】同ＥＳＤ保護回路における外部接続端子の許容
された電圧範囲を示すグラフ
された電圧範囲を示すグラフ
【図３】本発明の実施の形態におけるＥＳＤ保護回路の
回路構成図
回路構成図
【図４】同ＥＳＤ保護回路における外部接続端子の許容
された電圧範囲を示すグラフ
された電圧範囲を示すグラフ
１ ＥＳＤ保護回路
２ 内部回路
３ 外部接続端子
４、５、１２ａ、１２ｂ、１３ａ、１３ｂ ダイオード
６ 第１の電源供給線
７ 第２の電源供給線
１１ ＥＳＤ保護回路
１２ 第１のダイオード列
１３ 第２のダイオード列
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 中谷 俊文
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Ｆターム(参考） 5F038 BH05 BH13 EZ20
Claims (10)
- 【請求項１】 外部接続端子と、第１の電源と、前記第
１の電源よりも低い電位を有する第２の電源と、直接接
続された複数のダイオードから構成され、アノード側が
前記外部接続端子に接続され、カソード側が前記第１の
電源に接続された第１のダイオード列と、直接接続され
た複数のダイオードから構成され、アノード側が前記第
２の電源に接続され、カソード側が前記外部接続端子に
接続された第２のダイオード列とを有することを特徴と
するＥＳＤ保護回路。 - 【請求項２】 前記第１のダイオード列または前記第２
のダイオード列のいずれか一方が単一のダイオードで構
成されていることを特徴とする請求項１記載のＥＳＤ保
護回路。 - 【請求項３】 請求項１または請求項２に記載のＥＳＤ
保護回路であって、前記第１の電源が正の電源であるこ
とを特徴とするＥＳＤ保護回路。 - 【請求項４】 請求項１または請求項２に記載のＥＳＤ
保護回路であって、前記第２の電源が負の電源であるこ
とを特徴とするＥＳＤ保護回路。 - 【請求項５】 請求項１から請求項４のいずれか１項に
記載のＥＳＤ保護回路であって、前記第１のダイオード
列が複数のダイオードを有し、それぞれのダイオードの
サイズが異なることを特徴とするＥＳＤ保護回路。 - 【請求項６】 請求項５に記載のＥＳＤ保護回路であっ
て、前記第１のダイオード列を構成するダイオードのう
ち、前記接続端子側に直接接続されたダイオードを除く
各ダイオードのサイズが、前記接続端子側に直接接続さ
れたダイオードのサイズの１．５倍以上、２０倍以下で
あることを特徴とするＥＳＤ保護回路。 - 【請求項７】 請求項６に記載のＥＳＤ保護回路であっ
て、前記第１のダイオード列を構成するダイオードのう
ち、前記接続端子側に直接接続されたダイオードを除く
各ダイオードのサイズが、前記接続端子側に直接接続さ
れたダイオードのサイズの２倍以上、４倍以下であるこ
とを特徴とするＥＳＤ保護回路。 - 【請求項８】 請求項１から請求項４のいずれか１項に
記載のＥＳＤ保護回路であって、前記第２のダイオード
列が複数のダイオードを有し、それぞれのダイオードの
サイズが異なることを特徴とするＥＳＤ保護回路。 - 【請求項９】 請求項８に記載のＥＳＤ保護回路であっ
て、前記第１のダイオード列を構成するダイオードのう
ち、前記接続端子側に直接接続されたダイオードを除く
各ダイオードのサイズが、前記接続端子側に直接接続さ
れたダイオードのサイズの１．５倍以上、２０倍以下で
あることを特徴とするＥＳＤ保護回路。 - 【請求項１０】 請求項９に記載のＥＳＤ保護回路であ
って、前記第１のダイオード列を構成するダイオードの
うち、前記接続端子側に直接接続されたダイオードを除
く各ダイオードのサイズが、前記接続端子側に直接接続
されたダイオードのサイズの２倍以上、４倍以下である
ことを特徴とするＥＳＤ保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001204344A JP2003023084A (ja) | 2001-07-05 | 2001-07-05 | Ｅｓｄ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001204344A JP2003023084A (ja) | 2001-07-05 | 2001-07-05 | Ｅｓｄ保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003023084A true JP2003023084A (ja) | 2003-01-24 |
Family
ID=19040833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001204344A Pending JP2003023084A (ja) | 2001-07-05 | 2001-07-05 | Ｅｓｄ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003023084A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100713749B1 (ko) | 2004-03-31 | 2007-05-04 | 샤프 가부시키가이샤 | 반도체 장치 |
| JP2007305917A (ja) * | 2006-05-15 | 2007-11-22 | Nec Electronics Corp | 半導体装置 |
| KR100885375B1 (ko) | 2007-02-16 | 2009-02-25 | 매그나칩 반도체 유한회사 | 정전기 방지 회로를 포함하는 반도체 소자 |
| US7595696B2 (en) | 2005-12-26 | 2009-09-29 | Kabushiki Kaisha Toshiba | Power amplifier |
| JP2010153779A (ja) * | 2008-12-24 | 2010-07-08 | Magnachip Semiconductor Ltd | 静電気放電保護回路 |
| JP2013201164A (ja) * | 2012-03-23 | 2013-10-03 | Toshiba Corp | 半導体装置 |
| US10361557B2 (en) | 2016-05-31 | 2019-07-23 | Renesas Electronics Corporation | Semiconductor device |
| JP7490210B2 (ja) | 2019-12-26 | 2024-05-27 | アクア株式会社 | 冷蔵庫 |
-
2001
- 2001-07-05 JP JP2001204344A patent/JP2003023084A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100713749B1 (ko) | 2004-03-31 | 2007-05-04 | 샤프 가부시키가이샤 | 반도체 장치 |
| US7595696B2 (en) | 2005-12-26 | 2009-09-29 | Kabushiki Kaisha Toshiba | Power amplifier |
| JP2007305917A (ja) * | 2006-05-15 | 2007-11-22 | Nec Electronics Corp | 半導体装置 |
| KR100885375B1 (ko) | 2007-02-16 | 2009-02-25 | 매그나칩 반도체 유한회사 | 정전기 방지 회로를 포함하는 반도체 소자 |
| JP2010153779A (ja) * | 2008-12-24 | 2010-07-08 | Magnachip Semiconductor Ltd | 静電気放電保護回路 |
| JP2013201164A (ja) * | 2012-03-23 | 2013-10-03 | Toshiba Corp | 半導体装置 |
| US10361557B2 (en) | 2016-05-31 | 2019-07-23 | Renesas Electronics Corporation | Semiconductor device |
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