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JP2003008165A - Semiconductor package mounting structure and method therefor - Google Patents

Semiconductor package mounting structure and method therefor

Info

Publication number
JP2003008165A
JP2003008165A JP2001188942A JP2001188942A JP2003008165A JP 2003008165 A JP2003008165 A JP 2003008165A JP 2001188942 A JP2001188942 A JP 2001188942A JP 2001188942 A JP2001188942 A JP 2001188942A JP 2003008165 A JP2003008165 A JP 2003008165A
Authority
JP
Japan
Prior art keywords
solder
electrode
mounting
semiconductor package
fillet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001188942A
Other languages
Japanese (ja)
Inventor
Hiroyuki Kurata
博之 倉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
New Japan Radio Co Ltd
Original Assignee
New Japan Radio Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by New Japan Radio Co Ltd filed Critical New Japan Radio Co Ltd
Priority to JP2001188942A priority Critical patent/JP2003008165A/en
Publication of JP2003008165A publication Critical patent/JP2003008165A/en
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  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

PROBLEM TO BE SOLVED: To solve the problem in the prior art that, when a semiconductor package having a side electrode is jointed to a mounting with solder, the solder fillet has an optimul shape in its mountain root, but miniaturization of the package involves unsecured reliability of the shape. SOLUTION: The height (ra) and width (wa) of a package side electrode, and the length (rb) and width (wb) of a mounting part electrode are set to have dimensional mutual relations of ra/rb=0.7 to 1.3 and wa<=wb; and the amount (V) of solder fillet is set to satisfy a relation of (ra×rb×wa÷2)+ ra×rb(wb-wa)÷6<V<π×ra×wa÷4+π×ra×rb(wb-wa)÷12.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、半導体パッケージ
の実装構造及びその実装方法に関し、特にLCC(Leed
less Chip Carrier)構造の半導体パッケージを実装基板
にはんだ付け接合する際の組立条件に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a mounting structure of a semiconductor package and a mounting method thereof, and more particularly to an LCC (Leed
less chip carrier) Assembling conditions for soldering a semiconductor package to a mounting board.

【0002】[0002]

【従来の技術】図3は、LCC構造の半導体パッケージ
(以下LCCパッケージと呼ぶ。)と実装される基板の
電極の相対配置を示した図である。同図(a)はその斜
視図で、LCCパッケージ1の側面には円筒凹面状の側
面電極2が、実装される基板には実装部電極3がそれぞ
れ形成されている。同図(b)は上記電極部のQ平面断
面図である。
2. Description of the Related Art FIG. 3 is a view showing a relative arrangement of a semiconductor package having an LCC structure (hereinafter referred to as an LCC package) and electrodes of a substrate to be mounted. FIG. 1A is a perspective view thereof, in which a side surface electrode 2 having a cylindrical concave surface is formed on the side surface of the LCC package 1, and a mounting portion electrode 3 is formed on a substrate to be mounted. FIG. 3B is a Q plane sectional view of the electrode portion.

【0003】また、図4は、はんだ付けの従来例の説明
図であり、同図(a)はその斜視図、(b)は断面図で
ある。4は、はんだを示す。
FIG. 4 is an explanatory view of a conventional example of soldering, FIG. 4A is a perspective view thereof, and FIG. 4B is a sectional view thereof. 4 indicates solder.

【0004】LCCパッケージの実装基板へのはんだ付
け接合においては、パッケージと基板との熱膨張係数差
により生じる接合部への応力や、実装基板にかかる機械
的応力等は、はんだ接合部のフィレット形状により吸収
され必要があり、一般に、下記の二つの条件が、適正な
はんだ接合の判断基準とされている。
In the soldering joining of the LCC package to the mounting substrate, the stress to the joining portion caused by the difference in thermal expansion coefficient between the package and the substrate, the mechanical stress applied to the mounting substrate, etc. are the fillet shape of the solder joining portion. The following two conditions are generally used as the judgment criteria for proper soldering.

【0005】(1)はんだの這い上がり 例を挙げると、「表面実装技術入門」P226〜227(カーメ
ン・カピロ著,日本アルミット(株)発行)では、はん
だの這い上がり(フィレットの高さ)は、側面電極2の
高さraの50%以上を合格限度としている。
(1) As an example of creeping up of solder, in "Introduction to Surface Mount Technology" P226-227 (Kamen Capiro, published by Nihon Almit Co., Ltd.), the creeping up of solder (fillet height) is The pass limit is 50% or more of the height ra of the side surface electrode 2.

【0006】(2)フィレットの形状 図4(a)、(b)に見られるような、なだらかな山す
そ状が、最適なはんだフィレット形状とされている。
(2) Shape of fillet The optimum shape of the solder fillet is the shape of a gentle mountain skirt shown in FIGS. 4 (a) and 4 (b).

【0007】[0007]

【発明が解決しようとする課題】近年、半導体パッケー
ジの小型化が進み、LCCパッケージの側面電極の面積
も小さくなり、特に側面電極高さra及び側面電極幅w
aが小さくなってきている。それに伴い、下記ような問
題点が顕著となっている。
In recent years, the miniaturization of semiconductor packages has progressed, and the area of the side surface electrodes of the LCC package has also become smaller. In particular, the side surface electrode height ra and the side surface electrode width w.
a is getting smaller. Along with this, the following problems have become prominent.

【0008】はんだ付け接合において大きな問題となる
不具合はクラックであるが、はんだクラックは接合強度
の劣る部分に発生し、一般的には、はんだ量が少ない場
所や合金層などで生じる。
A major problem in soldering and joining is cracking. Solder cracking occurs in a portion having poor joining strength and generally occurs in a place where the amount of solder is small, an alloy layer, or the like.

【0009】上述の従来技術の条件(1)については、
はんだ付け接合の信頼性は、側面電極の高さraが低く
なるにつれ、はんだ量及びそのバラツキに大きく依存す
ることになる。
Regarding the above-mentioned condition (1) of the prior art,
The reliability of the soldering joint largely depends on the amount of solder and its variation as the height ra of the side surface electrode decreases.

【0010】また、条件(2)については、raが低く
なると、表面張力の関係で、はんだ山すそ状のフィレッ
トを形成することは難しく、はんだ温度の調節等により
無理に形成させようとすると、はんだの這い上がりが低
くなるか、はんだ量が少なくなることになり、結果的に
はんだ接合の信頼性が損なわれる。
With respect to the condition (2), when ra is low, it is difficult to form a solder mountain skirt-shaped fillet due to the surface tension, and if it is forcibly formed by adjusting the solder temperature, etc. Crawling is low or the amount of solder is small, and as a result the reliability of the solder joint is impaired.

【0011】ここで、LCCパッケージのはんだ接合に
おけるクラック発生のメカニズムを図4(b)により説
明する。同図において、S1〜S3は、はんだクラック
発生のステップを示したものである。 S1:先ず、パッケージ下面にはんだクラックが発生す
る。 S2:クラックが側面のはんだフィレット部に到達す
る。 S3:はんだフィレット部の薄い(側面電極の最下部か
ら表面までの距離が短い)部分に応力が集中して同部分
にクラックが生じる。
Here, the mechanism of crack generation in the solder joint of the LCC package will be described with reference to FIG. In the figure, S1 to S3 indicate steps of solder crack generation. S1: First, a solder crack occurs on the lower surface of the package. S2: The crack reaches the solder fillet portion on the side surface. S3: Stress concentrates on a thin portion of the solder fillet portion (the distance from the lowermost portion of the side surface electrode to the surface is short), and a crack is generated in the portion.

【0012】上述したように、はんだクラックの問題
は、LCCパッケージの小型化に伴い、より大きくな
り、従来の判断基準では不十分となってきている。
As described above, the problem of solder cracks becomes more serious with the miniaturization of LCC packages, and the conventional judgment criteria are becoming insufficient.

【0013】本発明は上記問題点を解消し、小型のLC
Cパッケージの場合においても、信頼性の高いはんだ接
合が得られる、半導体パッケージの実装構造及び実装方
法を提供しようとするものである。
The present invention solves the above problems and provides a compact LC.
An object of the present invention is to provide a mounting structure and a mounting method for a semiconductor package, which can obtain a highly reliable solder joint even in the case of a C package.

【0014】[0014]

【課題を解決するための手段】上記目的を達成するた
め、本発明は、側面電極を有する半導体パッケージを実
装基板にはんだ接合してなる実装構造において、前記側
面電極の高さをra、幅をwaとし、前記実装基板の実
装部電極の長さをrb、幅をwbとしたとき、前記電極
寸法の相互関係を、ra/rb=0.7〜1.3、wa
≦wb、となし、且つ接合はんだフィレットを下式を満
足するはんだ量(V)により形成するようにしたもので
ある。 ra・rb・wa/2+ra・rb(wb−wa)/6
<V<π・ra・rb・wa/4+π・ra・rb(w
b−wa)/12
In order to achieve the above object, the present invention provides a mounting structure in which a semiconductor package having side electrodes is solder-bonded to a mounting substrate. w a, the length of the mounting portion electrode of the mounting substrate is rb, and the width thereof is w b, the mutual relationship of the electrode dimensions is ra / rb = 0.7 to 1.3, wa
≦ wb, and the joint solder fillet is formed with a solder amount (V) satisfying the following formula. ra ・ rb ・ wa / 2 + ra ・ rb (wb-wa) / 6
<V <π ・ ra ・ rb ・ wa / 4 + π ・ ra ・ rb (w
b-wa) / 12

【0015】また、側面電極を有する半導体パッケージ
を実装基板にはんだ接合してなる実装構造において、前
記側面電極の高さをraとし、前記実装基板の実装部電
極の長さをrbとしたとき、はんだ部断面において、該
側面電極が該実装部電極に接する点からはんだ表面まで
の距離(L)が、下式を満足するように、はんだフィレ
ットを形成したものである。 ra・rb/(ra2 +rb2 1/2 <L<(ra2
+rb2 1/2
In a mounting structure in which a semiconductor package having side electrodes is soldered to a mounting substrate, when the height of the side electrodes is ra and the length of the mounting portion electrode of the mounting substrate is rb, The solder fillet is formed such that the distance (L) from the point where the side surface electrode contacts the mounting portion electrode to the solder surface in the solder section cross section satisfies the following formula. ra ・ rb / (ra 2 + Rb 2 ) 1/2 <L <(ra 2
+ Rb 2 ) 1/2

【0016】また、側面電極を有する半導体パッケージ
の実装基板へのはんだ接合による実装方法において、前
記側面電極の高さをra、幅をwaとし、前記実装基板
の実装部電極の長さをrb、幅をwbとしたとき、前記
電極寸法の相互関係を、ra/rb=0.7〜1.3、
wa≦wb、となし、且つ接合はんだフィレットを下式
を満足するはんだ量(V)により形成するようにしたも
のである。 ra・rb・wa/2+ra・rb(wb−wa)/6
<V<π・ra・rb・wa/4+π・ra・rb(w
b−wa)/12
Further, in a mounting method of soldering a semiconductor package having a side surface electrode to a mounting board, the height of the side surface electrode is ra, the width is wa, and the length of the mounting portion electrode of the mounting board is rb. When the width is wb, the mutual relation of the electrode dimensions is ra / rb = 0.7 to 1.3,
wa ≦ wb, and the joint solder fillet is formed with a solder amount (V) satisfying the following formula. ra ・ rb ・ wa / 2 + ra ・ rb (wb-wa) / 6
<V <π ・ ra ・ rb ・ wa / 4 + π ・ ra ・ rb (w
b-wa) / 12

【0017】また、側面電極を有する半導体パッケージ
の実装基板へのはんだ接合による実装方法において、前
記側面電極の高さをraとし、前記実装基板の実装部電
極の長さをrbとしたとき、はんだ部断面において、該
側面電極が該実装部電極に接する点からはんだ表面まで
の距離(L)が、下式を満足するように、はんだフィレ
ットを形成するようにしたものである。 ra・rb/(ra2 +rb2 1/2 <L<(ra2
+rb2 1/2
In a mounting method of soldering a semiconductor package having a side surface electrode to a mounting board, when the height of the side surface electrode is ra and the length of the mounting portion electrode of the mounting board is rb, soldering is performed. In the partial cross section, the solder fillet is formed so that the distance (L) from the point where the side surface electrode contacts the mounting portion electrode to the solder surface satisfies the following formula. ra ・ rb / (ra 2 + Rb 2 ) 1/2 <L <(ra 2
+ Rb 2 ) 1/2

【0018】[0018]

【発明の実施の形態】図1及び図2は、それぞれ本発明
の実装構造の説明図であり、各図(a)は実装部の斜視
図、各図(b)はその断面図である。図中、ra及びw
aは、それぞれ側面電極2の高さ及び幅、rb及びwb
は、それぞれ実装部電極の長さ及び幅である。
1 and 2 are explanatory views of a mounting structure according to the present invention. Each drawing (a) is a perspective view of a mounting portion and each drawing (b) is a sectional view thereof. In the figure, ra and w
a is the height and width of the side surface electrode 2, rb and wb, respectively.
Are the length and width of the mounting portion electrodes, respectively.

【0019】本発明の実装構造では、はんだフィレット
の形状は従来、標準とされた山すそ状ではなく、側面電
極2が実装部電極3に接する点からはんだ4の表面まで
の距離(L)が従来に比し長く(換言すれば、該点から
のはんだの厚さがより厚く)なるように設定される。
In the mounting structure of the present invention, the shape of the solder fillet is not a standard mountain ridge, but the distance (L) from the point where the side surface electrode 2 contacts the mounting portion electrode 3 to the surface of the solder 4 is conventional. Is set longer (in other words, the thickness of the solder from that point is thicker).

【0020】図1は、距離(L)の設定値が最小の場合
の実施例である。はんだ表面は、側面電極2の上端から
実装部電極3の右端にかけて直線的に形成されており、
該距離は下式で与えられる。 Lmin =ra・rb/(ra2 +rb2 1/2
FIG. 1 shows an embodiment in which the set value of the distance (L) is the minimum. The solder surface is linearly formed from the upper end of the side surface electrode 2 to the right end of the mounting portion electrode 3,
The distance is given by the following equation. Lmin = ra ・ rb / (ra 2 + Rb 2 ) 1/2

【0021】また、図1は、はんだフィレットのはんだ
量(V)設定値が最小の場合の実施例でもある。側面電
極2の円筒凹面を平面と見なし、且つ、フィレットの側
面部のはんだ流れを直線状と見なして計算することによ
り、はんだ量は下式で求められる。 Vmin =ra・rb・wa/2+ra・rb(wb−w
a)/6
FIG. 1 also shows an embodiment in which the set value of the solder amount (V) of the solder fillet is the minimum. By considering the cylindrical concave surface of the side surface electrode 2 as a flat surface and calculating the solder flow on the side surface portion of the fillet as a straight line, the amount of solder is obtained by the following formula. Vmin = ra.rb.wa / 2 + ra.rb (wb-w
a) / 6

【0022】次に、図2は、表面張力によりはんだ表面
が丸みをもつて形成された場合の実施例であり、本発明
におけるはんだ量(V)の設定としては最大の場合であ
る。
Next, FIG. 2 shows an embodiment in which the solder surface is formed to have a roundness due to the surface tension, and shows the maximum setting of the solder amount (V) in the present invention.

【0023】断面形状を4分割円又は4分割楕円とし、
側面電極の形状及びフィレットの側面部のはんだ流れを
前述と同様に見なして計算することにより、はんだ量は
下式で求められる。 Vmax =π・ra・rb・wa/4+π・ra・rb
(wb−wa)/12
The cross-sectional shape is a 4-division circle or 4-division ellipse,
By calculating the shape of the side surface electrode and the solder flow on the side surface portion of the fillet in the same manner as described above, the amount of solder is obtained by the following formula. Vmax = π ・ ra ・ rb ・ wa / 4 + π ・ ra ・ rb
(Wb-wa) / 12

【0024】上記に基づき、本発明では、はんだ量
(V)は下式のように設定する。 ra・rb・wa/2+ra・rb(wb−wa)/6
<V<π・ra・rb・wa/4+π・ra・rb(w
b−wa)/12 図1、図2の実施例の電極寸法の一例を挙げると、 ra:250μm rb:250μm ra:250μm rb:250μm であり、この場合のはんだ量を上式により求めると、以
下のようになる。 図1の場合:Vmin = 7812500μm3 ≒ 0.0078 mm3 図2の場合:Vmax =12265625μm3 ≒ 0.0123 mm3
Based on the above, in the present invention, the amount of solder is
(V) is set as in the following equation. ra ・ rb ・ wa / 2 + ra ・ rb (wb-wa) / 6
<V <π ・ ra ・ rb ・ wa / 4 + π ・ ra ・ rb (w
b-wa) / 12 To give an example of the electrode dimensions of the embodiment of FIGS. 1 and 2, ra: 250 μm rb: 250 μm ra: 250 μm rb: 250 μm And the amount of solder in this case is calculated by the above equation,
It looks like the one below. In case of Figure 1: Vmin = 7812500μm3 ≈ 0.0078 mm3 In the case of FIG. 2: Vmax = 12265625 μm3 ≈ 0.0123 mm3

【0025】図2の場合のように、表面張力を利用した
形状にするには、側面電極2の高さraと実装部電極の
長さrbを等しくするのが最適であるが、実施例の場合
の公差は40μm程度であるので、それらを考慮し、r
a/rb=0.7〜1.3を設定範囲としている。
As in the case of FIG. 2, it is optimal to make the height ra of the side surface electrode 2 and the length rb of the mounting portion electrode equal in order to obtain a shape utilizing surface tension. Since the tolerance in this case is about 40 μm, consider them and take r
The setting range is a / rb = 0.7 to 1.3.

【0026】また、接合面積を多く取るため、側面電極
幅(wa)≦実装部電極幅(wb)とする。
Further, in order to secure a large bonding area, the side electrode width (wa) ≦ the mounting portion electrode width (wb).

【0027】次に、側面電極が該実装部電極に接する点
からはんだ表面までの距離(L)により、本発明の実装
構造を設定する場合は、上述のように、その最小値は、
Lmin =ra・rb/(ra2 +rb2 1/2 で与
ええられる。
Next, when the mounting structure of the present invention is set by the distance (L) from the point where the side surface electrode contacts the mounting portion electrode to the solder surface, as described above, the minimum value is
Lmin = ra ・ rb / (ra 2 + Rb 2 ) 1/2 Given in.

【0028】一方、設定最大値は、図2の実施例のよう
な表面張力に従った形状の場合を包含し、且つ形状にゆ
がみを生じる場合を考慮して、下式のように、方形断面
の対角線長に相当する値として、 Lmax =(ra2 +rb2 1/2 としている。
On the other hand, the set maximum value includes the case of the shape according to the surface tension as in the embodiment of FIG. 2, and in consideration of the case where the shape is distorted, the square cross section is expressed by the following equation. As a value corresponding to the diagonal length of Lmax = (ra 2 + Rb 2 ) 1/2 I am trying.

【0029】上述の実施例の電極寸法の場合、これらの
値は、Lmin = 177μm、Lmax =354μm、となる。
For the electrode dimensions of the above embodiment, these values are Lmin = 177 μm and Lmax = 354 μm.

【0030】上述したように、はんだ量(V)又は距離
(L)を設定してはんだフィレットを形成することによ
り、厚く強度の十分なはんだ部が得られる。そのため、
パッケージ下面ではんだクラックを生じ、それがフィレ
ット部に達しても、その応力は分散され、重要なフィレ
ット部分へのクラックの波及が防止される。
As described above, by forming the solder fillet by setting the solder amount (V) or the distance (L), a thick solder portion having sufficient strength can be obtained. for that reason,
Even if a solder crack is generated on the lower surface of the package and reaches the fillet portion, the stress is dispersed and the spread of the crack to the important fillet portion is prevented.

【0031】[0031]

【発明の効果】以上説明したように、本発明の実装構造
及び実装方法によりはんだ量、又は、該側面電極が該実
装部電極に接する点からはんだ表面までの距離(L)を
設定してはんだ接合を行うことにより、強度のある接合
部を形成することができるので、従来の山すそ状のフィ
レットでは、小型パッケージで生じ易かったクラックの
発生を防止することができ、信頼度の高いはんだ接合を
得ることができる。
As described above, the amount of solder or the distance (L) from the point where the side surface electrode contacts the mounting portion electrode to the solder surface is set by the mounting structure and mounting method of the present invention. Since strong joints can be formed by joining, it is possible to prevent the occurrence of cracks that were easily generated in a small package with conventional fillet-shaped fillets, and to achieve highly reliable solder joints. Obtainable.

【図面の簡単な説明】[Brief description of drawings]

【図1】 本発明の半導体パッケージ実装構造の一実施
例の説明図である。
FIG. 1 is an explanatory diagram of an embodiment of a semiconductor package mounting structure of the present invention.

【図2】 本発明の半導体パッケージ実装構造の別の実
施例の説明図である。
FIG. 2 is an explanatory view of another embodiment of the semiconductor package mounting structure of the present invention.

【図3】 LCCパッケージと実装基板の電極構成の説
明図である。
FIG. 3 is an explanatory diagram of an electrode configuration of an LCC package and a mounting board.

【図4】 従来の半導体パッケージ実装構造の説明図で
ある。
FIG. 4 is an explanatory diagram of a conventional semiconductor package mounting structure.

【符号の説明】[Explanation of symbols]

1:半導体パッケージ、2:側面電極、3:実装部電
極、4:はんだ
1: Semiconductor package, 2: Side electrode, 3: Mounting part electrode, 4: Solder

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 側面電極を有する半導体パッケージを実
装基板にはんだ接合してなる実装構造において、 前記側面電極の高さをra、幅をwaとし、前記実装基
板の実装部電極の長さをrb、幅をwbとしたとき、 前記電極寸法の相互関係を、ra/rb=0.7〜1.
3、wa≦wb、となし、且つ接合はんだフィレットを
下式を満足するはんだ量(V)により形成したことを特
徴とする半導体パッケージの実装構造。 ra・rb・wa/2+ra・rb(wb−wa)/6
<V<π・ra・rb・wa/4+π・ra・rb(w
b−wa)/12
1. In a mounting structure in which a semiconductor package having a side surface electrode is soldered to a mounting board, a height of the side surface electrode is ra, a width is wa, and a length of a mounting portion electrode of the mounting board is rb. , Wb, the mutual relationship of the electrode dimensions is expressed as ra / rb = 0.7 to 1.
3. A packaging structure for a semiconductor package, characterized in that wa ≦ wb, and the joint solder fillet is formed with a solder amount (V) satisfying the following formula. ra ・ rb ・ wa / 2 + ra ・ rb (wb-wa) / 6
<V <π ・ ra ・ rb ・ wa / 4 + π ・ ra ・ rb (w
b-wa) / 12
【請求項2】 側面電極を有する半導体パッケージを実
装基板にはんだ接合してなる実装構造において、 前記側面電極の高さをraとし、前記実装基板の実装部
電極の長さをrbとしたとき、はんだ部断面において、
該側面電極が該実装部電極に接する点からはんだ表面ま
での距離(L)が、下式を満足するように、はんだフィ
レットを形成したことを特徴とする半導体パッケージの
実装構造。 ra・rb/(ra2 +rb2 1/2 <L<(ra2
+rb2 1/2
2. In a mounting structure in which a semiconductor package having a side electrode is soldered to a mounting substrate, the height of the side electrode is ra, and the length of a mounting portion electrode of the mounting substrate is rb, In the solder section,
A mounting structure of a semiconductor package, wherein a solder fillet is formed so that a distance (L) from a point where the side surface electrode contacts the mounting portion electrode to a solder surface satisfies the following expression. ra ・ rb / (ra 2 + Rb 2 ) 1/2 <L <(ra 2
+ Rb 2 ) 1/2
【請求項3】 側面電極を有する半導体パッケージの実
装基板へのはんだ接合によるる実装方法において、 前記側面電極の高さをra、幅をwaとし、前記実装基
板の実装部電極の長さをrb、幅をwbとしたとき、 前記電極寸法の相互関係を、ra/rb=0.7〜1.
3、wa≦wb、となし、且つ接合はんだフィレットを
下式を満足するはんだ量(V)により形成することを特
徴とする半導体パッケージの実装方法。 ra・rb・wa/2+ra・rb(wb−wa)/6
<V<π・ra・rb・wa/4+π・ra・rb(w
b−wa)/12
3. A mounting method for soldering a semiconductor package having a side electrode to a mounting substrate, wherein the side electrode has a height ra and a width wa, and a mounting portion electrode length of the mounting substrate is rb. , Wb, the mutual relationship of the electrode dimensions is expressed as ra / rb = 0.7 to 1.
3. A method of mounting a semiconductor package, characterized in that wa ≦ wb, and forming a joint solder fillet with a solder amount (V) satisfying the following formula. ra ・ rb ・ wa / 2 + ra ・ rb (wb-wa) / 6
<V <π ・ ra ・ rb ・ wa / 4 + π ・ ra ・ rb (w
b-wa) / 12
【請求項4】 側面電極を有する半導体パッケージの実
装基板へのはんだ接合によるる実装方法において、 前記側面電極の高さをraとし、前記実装基板の実装部
電極の長さをrbとしたとき、はんだ部断面において、
該側面電極が該実装部電極に接する点からはんだ表面ま
での距離(L)が、下式を満足するように、はんだフィ
レットを形成することを特徴とする半導体パッケージの
実装方法。 ra・rb/(ra2 +rb2 1/2 <L<(ra
2 +rb2 1/2
4. A mounting method for soldering a semiconductor package having a side electrode to a mounting substrate, wherein the height of the side electrode is ra and the length of a mounting portion electrode of the mounting substrate is rb, In the solder section,
A method for mounting a semiconductor package, wherein a solder fillet is formed so that a distance (L) from a point where the side surface electrode contacts the mounting portion electrode to a solder surface satisfies the following expression. ra ・ rb / (ra 2 + Rb 2 ) 1/2 <L <(ra
2 + rb 2 ) 1/2
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JP2011258612A (en) * 2010-06-04 2011-12-22 Tdk-Lambda Corp Circuit board

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