JP2003008019A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 耐圧を確保しながら縦型ＦＥＴのオン抵抗を
低減する。 【解決手段】 半導体基板に設けられた溝内に絶縁膜を
介してゲート導体層が埋め込まれ、高濃度第１半導体領
域、低濃度第１半導体領域、第２半導体領域、第３半導
体領域が順次形成された縦型のトランジスタを有する半
導体装置の前記低濃度第１半導体領域の中で前記ゲート
導体層側壁近傍部分の不純物濃度を、低濃度第１半導体
領域の他の部分の不純物濃度よりも高くする。また、半
導体基板に設けられた溝内に絶縁膜を介して導体層が埋
め込まれ、高濃度第１半導体領域、低濃度第１半導体領
域、第２半導体領域、第３半導体領域が順次形成された
縦型のトランジスタを有する半導体装置の前記第２領域
の中で前記ゲート導体層側壁近傍部分の不純物濃度を、
第２領域の他の部分の不純物濃度よりも低くする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特に、トレンチゲート構造の半導体装置に適用して
有効な技術に関するものである。

【０００２】

【従来の技術】電力増幅回路、電源回路、コンバータ或
は電源保護回路等にはパワートランジスタが用いられて
いるが、これらのパワートランジスタには大電力を扱う
ために高耐圧化及び大電流化が要求される。ＭＩＳＦＥ
Ｔ（Metal Insulator Semiconductor Field Effect Tra
nsistor）の場合には、大電流化を達成する方法とし
て、チャネル幅を増大させることによって対処してい
る。

【０００３】そして、このようなチャネル幅の増大を行
なうことによってチップ面積が増大するのを回避するた
めに、例えばメッシュゲート構造が用いられている。メ
ッシュゲート構造では、ゲートを平面的に格子状に配置
して単位チップ面積当りのチャネル幅を増加させてい
る。

【０００４】従来、このようなパワーＦＥＴには、工程
が簡単でありゲート絶縁膜となる酸化膜の形成が容易な
ことからプレーナ構造のものが用いられてきた。しかし
ながら、プレーナＦＥＴでは低抵抗化のためにセルサイ
ズを小さくすると、隣接するセルの空乏層がぶつかり、
電流が流れなくなってしまう。このため微細化を図って
も抵抗は下がらない。これをＪＦＥＴ効果といい、これ
ゆえにプレーナＦＥＴでは微細化による低抵抗化には限
界があった。

【０００５】このため、更にセルの集積度を向上させる
ことが可能であり、加えてオン抵抗を低減させることが
できる等の理由からＪＦＥＴ効果のないトレンチゲート
構造のＦＥＴが考えられた。トレンチゲート構造とは、
半導体基板主面に延設した溝に絶縁膜を介してゲートと
なる導体層を設け、前記半導体基板主面の深層部をドレ
イン領域とし、前記主面の表層部をソース領域とし、前
記ドレイン領域及びソース領域間の半導体層をチャネル
形成領域とするものである。この種のトレンチゲート構
造のＭＩＳＦＥＴは、例えば特開平８−２３０９２号公
報に開示されている。

【０００６】

【発明が解決しようとする課題】こうしたパワートラン
ジスタでは、オン抵抗の低減が常に求められており、特
に低耐圧の製品では限界まで低オン抵抗化が求められて
いる。これまでトレンチゲート構造のＦＥＴでは、単位
セル面積を縮小するセルシュリンクによってオン抵抗を
低減してきたが、こうしたオン抵抗低減によって、全体
のオン抵抗に対して前記半導体基板主面を構成するエピ
タキシャル層の抵抗が占める割合が大きくなっている。
そこで、ドレイン領域或いはチャネル領域が形成される
エピタキシャル層の抵抗率を下げる或いはエピタキシャ
ル層の厚さを低減する等の手法が採られてきたが、こう
した方法では耐圧を低下させるという問題があり低抵抗
化には限界がある。

【０００７】本発明の課題は、これらの問題点を解決
し、縦型ＦＥＴのオン抵抗を更に低減し、アバランシェ
耐量を向上させることが可能な技術を提供することにあ
る。本発明の前記ならびにその他の課題と新規な特徴
は、本明細書の記述及び添付図面によって明らかになる
であろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。半導体基板に設けられた溝内に絶
縁膜を介してゲート導体層が埋め込まれ、高濃度第１半
導体領域、低濃度第１半導体領域、第２半導体領域、第
３半導体領域が順次形成された縦型のトランジスタを有
する半導体装置であって、前記低濃度第１半導体領域の
中で前記ゲート導体層側壁近傍部分の不純物濃度を、低
濃度第１半導体領域の他の部分の不純物濃度よりも高く
する。

【０００９】また、半導体基板に設けられた溝内に絶縁
膜を介して導体層が埋め込まれ、高濃度第１半導体領
域、低濃度第１半導体領域、第２半導体領域、第３半導
体領域が順次形成された縦型のトランジスタを有する半
導体装置であって、前記第２領域の中で前記ゲート導体
層側壁近傍部分の不純物濃度を、第２領域の他の部分の
不純物濃度よりも低くする 上述した本発明によれば、低濃度第１半導体領域の中で
前記ゲート導体層側壁近傍部分の不純物濃度を、低濃度
第１半導体領域の他の部分の不純物濃度よりも高くして
あるので低オン抵抗化を図ることができる。加えて、ア
バランシェ降伏の際に空乏層の先端がトレンチ側壁に位
置しトレンチ底部の電界集中を抑制することから、アバ
ランシェ耐量が向上する。

【００１０】また、第２半導体領域の不純物濃度を低濃
度第１半導体領域の不純物濃度よりも低くすることによ
って、耐圧を制限する空乏層が低濃度第１半導体領域よ
りも第２半導体領域側により拡がることから、耐圧が向
上する。

【００１１】以下、本発明の実施の形態を説明する。な
お、実施の形態を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。

【００１２】

【発明の実施の形態】図１及び図２は、本実施の形態の
半導体装置に用いられる縦型パワーＭＩＳＦＥＴの単位
セルの構成を示す部分縦断面図である。この縦型パワー
ＭＩＳＦＥＴは、例えば単結晶珪素からなるｎ＋型半導
体基体１に、例えばエピタキシャル成長によってエピタ
キシャル層２を形成した半導体基板に形成される。この
ＭＩＳＦＥＴは、半導体基板の外周に沿って矩形環状に
設けられたフィールド絶縁膜によって囲まれたセル形成
領域内に、平面形状がストライプ形状，長方形状或いは
多角形状となっているトレンチゲート構造のセルを規則
的に複数配置し、各ゲートを平面的にストライプ状或い
は格子状に配置して各セルを並列接続したストライプ或
いはメッシュゲート構造で構成される。

【００１３】本実施の形態の各セルでは、第１半導体領
域がドレイン領域、第２半導体領域がチャネル領域、第
３半導体領域がソース領域となっており、高濃度ドレイ
ン領域であるｎ＋型の半導体基体１上にｎ−型の低濃度
ドレイン領域２ａが、低濃度ドレイン領域２ａ上にｐ型
のチャネル領域２ｂが、チャネル領域２ｂ上にｎ＋型の
ソース領域２ｃが形成された縦型ＦＥＴとなっている。

【００１４】ゲート導体層３は、半導体基板主面から低
濃度ドレイン領域２ａに達する溝にゲート絶縁膜４を介
して形成される。ゲート導体層３としては、例えば不純
物が導入された多結晶珪素を用い、ゲート絶縁膜４とし
ては、例えば、熱酸化膜と堆積膜とを順次形成した酸化
珪素の多層膜で構成されている。

【００１５】本実施の形態のゲート導体層３の上面はキ
ャップ絶縁膜５によって覆われており、キャップ絶縁膜
５によって規定された半導体基板主面の露出部分のソー
ス領域２ｃには、例えばシリコンを含有させたアルミニ
ウムを用いたソース電極６が電気的に接続されている。
また、ゲート導体層３は半導体基板の周辺部にてソース
電極６と同層のゲート電極と接続されている。

【００１６】半導体基板主面の全面には、例えば、テト
ラエトキシシラン（ＴＥＯＳ）ガスをソースガスの主体
とするプラズマＣＶＤ法による酸化珪素膜及びポリイミ
ドを用いた保護絶縁膜７が形成され、この保護絶縁膜７
に、ゲート導体層３と接続したゲート電極及びソース電
極６を部分的に露出させる開口を設け、この開口が、ゲ
ート及びソースの接続領域となり、この接続領域にワイ
ヤボンディング等により電気的な接続が行なわれる。

【００１７】ドレインの接続領域としては、半導体基板
裏面の全面に、ｎ＋型半導体基体１と導通するドレイン
電極８が、例えばニッケル、チタン、ニッケル及び銀が
順次積層された金属膜、或いはチタン、ニッケル及び金
が順次積層された金属膜として形成され、このドレイン
電極８の銀又は金を用いた表面を例えば導電性の接着材
によってリードフレームに接続することによって電気的
な接続が行なわれる。

【００１８】本実施の形態の縦型トランジスタの図１に
示す構成では、低濃度ドレイン領域２ａの中でゲート絶
縁膜４を介してトレンチゲート導体層３側壁に隣接する
側壁近傍部分に不純物濃度が低濃度ドレイン領域２ａの
他の部分よりも高い高濃度層１０ａを形成する。この高
濃度層１０ａによって、ＦＥＴがオンの状態で低濃度ド
レイン領域２ａの抵抗を低減することができる。また、
高濃度層１０ａによってアバランシェ降伏の際の空乏層
が、破線図示のごとく、トレンチゲート導体層３側壁で
は伸びにくくなる。

【００１９】トレンチゲート下面の角部では電界が集中
するために、従来は、空乏層が伸びることによってこの
部分がアバランシェ降伏の際のブレイクダウンポイント
となることが多いので、耐圧を確保するために、トレン
チゲート導体層３下部の低濃度ドレイン領域２ａの厚さ
を確保して、電界の集中を緩和していた。

【００２０】しかし、本実施の形態では空乏層の先端が
トレンチゲート導体層３下面の角部ではなくトレンチゲ
ートの側壁に位置しているため、トレンチゲート導体層
３下面の角部への電界集中を抑制することができるの
で、この部分がブレイクダウンポイントになりにくくア
バランシェ耐量が向上する。この結果として、トレンチ
ゲート導体層３下部の低濃度ドレイン領域２ａの厚さを
低減することが可能となり、これによって低濃度ドレイ
ン領域２ａの抵抗を低減することができる。

【００２１】加えて、ブレイクダウンポイントが、トレ
ンチゲート導体層３下面の角部以外の場所、具体的には
ソース電極６と接続する部分の直下に生じることから、
寄生バイポーラトランジスタが動作しにくくなりアパラ
ンシェ耐量が高くなる。

【００２２】また、図２に示す構成では、チャネル領域
２ｂの中でゲート絶縁膜４を介してトレンチゲート導体
層３側壁に隣接する側壁近傍部分に不純物濃度がチャネ
ル領域２ｂの他の部分よりも低い低濃度層１０ｂを形成
する。この低濃度層１０ｂによって伝達コンダクタンス
を大きくすることができる。伝達コンダクタンスが大き
くなることによって、許容される作動電圧範囲の狭い低
電圧駆動の際に低いしきい値電圧制御が容易になる。上
述した夫々の構成を一体にまとめた構成を図３に示す。

【００２３】更に本実施の形態では、図４に不純物濃度
プロファイルを示すように、チャネル領域を複数のピー
クを有する不純物プロファイルとすることによって、チ
ャネル領域の濃度プロファイルを平坦化して、更に伝達
コンダクタンスの高い素子を得ることができる。

【００２４】続いて、前述した半導体装置の製造方法に
ついて、図５及び図６を用いて説明する。先ず、例えば
ヒ素（Ａｓ）が導入された単結晶珪素からなるｎ＋型半
導体基体１上に、エピタキシャル成長によって半導体基
体１よりも低濃度のｎ−型のエピタキシャル層２を５μ
ｍ程度形成した半導体基板主面に堆積させた絶縁膜１１
を、ホトリソグラフィによってゲート導体層４のパター
ンを開口させ、この絶縁膜１１をマスクとして用いたド
ライエッチングによって、半導体基板主面にゲート導体
層４のトレンチとして例えば深さ１．６μｍ程度の溝を
形成する。

【００２５】この状態で、トレンチゲートの溝の近傍に
低濃度ドレイン領域２ａの高濃度層１０ａ及びチャネル
領域２ｂの低濃度層１０ｂを形成するために、形成され
たトレンチゲートの溝へ対して不純物を注入する。この
注入では、図５に破線にて示すように、ウェハに対して
斜めにイオンを打ち込むステップを４方向に対して行な
うステップイオン注入によってリン或いはヒ素等のｎ型
不純物を導入して側壁近傍部分に不純物層１０を形成す
る。

【００２６】不純物層１０としては、一括したイオン注
入によって単一の不純物濃度としたが、高濃度層１０ａ
及び低濃度層１０ｂを形成するための不純物導入は、側
壁表面にマスクを形成する等の方法によって、高濃度層
１０ａと低濃度層１０ｂとで選択的にイオン注入を行な
い、夫々の不純物濃度を最適化してもよい。

【００２７】この後、ゲート絶縁膜４を形成し、前記溝
内を含む半導体基板主面全面にゲート導体層３の導電膜
となる多結晶珪素膜をＣＶＤにより形成し、この多結晶
珪素膜をエッチバックして、前記溝内にゲート導体層３
を形成する。

【００２８】続いて、エピタキシャル層２の全面にｐ型
不純物（例えばボロン）のイオン打込みを行ない、熱拡
散処理を行なってチャネル領域２ｂを形成する。このイ
オン注入によって、チャネル領域２ｂの側壁近傍のｎ型
不純物層１０が、注入されたｐ型不純物によって相殺さ
れ、不純物層１０の側壁近傍のチャネル領域２ｂは他の
部分よりも低濃度ｐ型のチャネル領域低濃度層１０ｂに
なり、低濃度ドレイン領域２ａ高濃度層１０ａである低
濃度ドレイン領域２ａの不純物層１０と分離される。

【００２９】更に、ｎ型不純物（例えばヒ素）を選択的
にイオン打込みして、アニール処理を行ない、ソース領
域２ｃを形成する。なお、ソース領域２ｃでは、その側
壁に注入されたｎ型不純物はソース領域２ｃがはるかに
高濃度のｎ型となるため殆ど影響を与えない。そして、
これらの不純物導入が行なわれないエピタキシャル層２
の深部、具体的にはチャネル領域２ｂと半導体基体１と
の間に位置するエピタキシャル層２が、低濃度ドレイン
領域２ａとなる。この状態を図６に示す。

【００３０】この後、全面に堆積させた酸化珪素膜をパ
ターニングしてゲート導体層３を被覆するキャップ絶縁
膜５を形成し、所定パターンのレジストマスクを用いた
エッチングによってコンタクト孔を形成し、コンタクト
孔内を含む半導体基板主面上の全面に例えばシリコンを
含むアルミニウム等の金属からなる導電膜を形成し、こ
の金属膜をパターニングして、前記ゲート電極及びソー
ス電極６を形成し、例えばソースガスの主体としてテト
ラエトキシシラン（ＴＥＯＳ）ガスを用いたプラズマＣ
ＶＤによる酸化珪素膜にポリイミドを塗布積層して半導
体基板主面の全面を覆う保護絶縁膜７を形成し、この保
護絶縁膜７にゲート電極及びソース電極６の前記接続領
域を露出させる開口を形成する。ｎ＋型半導体基体１の
裏面には例えば蒸着によりドレイン電極８を形成して、
図３に示す状態となる。

【００３１】本実施の形態のパワートランジスタでは、
オン抵抗が低くアパランシェ耐量が高いことから、パー
ソナルコンピュータ等に用いられるＶＲＭ(Voltage Reg
ulator Module)等に用いると有効である。パーソナルコ
ンピュータでは、高速処理及び低消費電力化のためにデ
ータを処理する演算ユニット（ＣＰＵ）の動作電圧は２
Ｖ以下として、更に状況に応じて動作電圧を変えている
ものが多い。このため、用意されている電源電圧の５Ｖ
或いは３.３Ｖを降圧した動作電圧を安定して供給する
ためにＶＲＭが用いられている。

【００３２】こうしたＶＲＭでは、図７に示すように、
制御チップによって２つのパワーＦＥＴを交互にオンオ
フさせて、端子Ｖｉｎから入力した５Ｖ或いは３.３Ｖ
の電源電圧を２Ｖ以下の所定の動作電圧に変換し、チョ
ークコイルＬ及びコンデンサＣで平滑して端子Ｖｏｕｔ
からＣＰＵに供給する。

【００３３】本実施の形態のパワートランジスタは、そ
の他に携帯電話に用いられるリチウムイオン電池の保護
回路等に用いても有効である。

【００３４】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。例えば、前述した説明ではｎ型のパワーＭ
ＩＳＦＥＴについて説明したが、本発明は、ｐ型のパワ
ーＭＩＳＦＥＴに適用することも可能であり、パワーＭ
ＩＳＦＥＴ以外にも、ＩＧＢＴ（Integrated Gate Bipo
lar Transistor）等にも適用が可能である。

【００３５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 （１）本発明によれば、低濃度ドレイン領域の中で前記
ゲート導体層側壁近傍部分の不純物濃度を、他の部分の
不純物濃度よりも高くしてあるので低オン抵抗化を図る
ことができるという効果がある。 （２）本発明によれば、低濃度ドレイン領域の中で前記
ゲート導体層側壁近傍部分の不純物濃度を、他の部分の
不純物濃度よりも高くしてあるので、アバランシェ降伏
の際に空乏層の先端がトレンチ側壁に位置しトレンチ底
部の電界集中を抑制することから、耐圧を向上させるこ
とができるという効果がある。 （３）本発明によれば、チャネル層の不純物濃度をドレ
イン層の不純物濃度よりも低くすることによって、耐圧
を制限する空乏層がドレイン領域よりもチャネル領域側
により拡がることから、耐圧が向上するという効果があ
る。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体装置を示す
縦断面図である。

【図２】本発明の一実施の形態である半導体装置を示す
縦断面図である。

【図３】本発明の一実施の形態である半導体装置を示す
縦断面図である。

【図４】図３に示した半導体装置の不純物濃度プロファ
イルを示すグラフである。

【図５】本発明の一実施の形態である半導体装置の製造
工程を示す縦断面図である。

【図６】本発明の一実施の形態である半導体装置の製造
工程を示す縦断面図である。

【図７】本発明の一実施の形態である半導体装置を用い
たＶＲＭの等価回路図である。

【符号の説明】

１…半導体基体、２…エピタキシャル層、２ａ…低濃度
ドレイン領域、２ｂ…チャネル領域、２ｃ…ソース領
域、３…ゲート導体層、４…ゲート絶縁膜、５…キャッ
プ絶縁膜、６…ソース電極、７…保護絶縁膜、８…ドレ
イン電極、１０…不純物層、１０ａ…高濃度層、１０ｂ
…低濃度層、１１…絶縁膜。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板に設けられた溝内に絶縁膜を
   介してゲート導体層が埋め込まれ、高濃度第１半導体領
   域、低濃度第１半導体領域、第２半導体領域、第３半導
   体領域が順次形成された縦型のトランジスタを有する半
   導体装置であって、前記低濃度第１半導体領域の中で前
   記ゲート導体層側壁近傍部分の不純物濃度を、低濃度第
   １半導体領域の他の部分の不純物濃度よりも高くするこ
   とを特徴とする半導体装置。
2. 【請求項２】 半導体基板に設けられた溝内に絶縁膜を
   介して導体層が埋め込まれ、高濃度第１半導体領域、低
   濃度第１半導体領域、第２半導体領域、第３半導体領域
   が順次形成された縦型のトランジスタを有する半導体装
   置であって、前記第２領域の中で前記ゲート導体層側壁
   近傍部分の不純物濃度を、第２領域の他の部分の不純物
   濃度よりも低くすることを特徴とする半導体装置。
3. 【請求項３】 前記第２半導体領域が複数のピークを有
   する不純物プロファイルとなっていることを特徴とする
   請求項１又は請求項２に記載の半導体装置。
4. 【請求項４】 前記第１半導体領域がドレイン領域であ
   り、第２半導体領域がチャネル領域であり、第３半導体
   領域がソース領域であることを特徴とする請求項１乃至
   請求項３の何れか一項に記載の半導体装置。