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JP2002353370A - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof

Info

Publication number
JP2002353370A
JP2002353370A JP2001153521A JP2001153521A JP2002353370A JP 2002353370 A JP2002353370 A JP 2002353370A JP 2001153521 A JP2001153521 A JP 2001153521A JP 2001153521 A JP2001153521 A JP 2001153521A JP 2002353370 A JP2002353370 A JP 2002353370A
Authority
JP
Japan
Prior art keywords
electrode
semiconductor substrate
metal layer
semiconductor device
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2001153521A
Other languages
Japanese (ja)
Inventor
Kazumi Watase
和美 渡瀬
Ryuichi Sawara
隆一 佐原
Nozomi Shimoishizaka
望 下石坂
Noriyuki Kaino
憲幸 戒能
Yoshifumi Nakamura
嘉文 中村
Takahiro Kumakawa
隆博 隈川
Yasutake Yaguchi
安武 矢口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2001153521A priority Critical patent/JP2002353370A/en
Publication of JP2002353370A publication Critical patent/JP2002353370A/en
Withdrawn legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05571Disposition the external layer being disposed in a recess of the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L2224/11Manufacturing methods
    • HELECTRICITY
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    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13022Disposition the bump connector being at least partially embedded in the surface

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 素子電極または電極のピッチが小さい場合に
は、素子電極と配線回路シートから延びる部分リードと
の接続部における部分リードの幅や厚みが小さくなり、
部分リードと素子電極との電気的接続が不安定となる。 【解決手段】 半導体基板11の上面に形成された素子
電極12を除く部分に低弾性絶縁層14を形成し、半田
からなるボール電極13を素子電極12上に形成された
薄膜金属層15、厚膜金属層16の上面に搭載し、ボー
ル電極13を厚膜金属層16および低弾性絶縁層14の
開口部の端部で支持する。
(57) [Problem] When the pitch of element electrodes or electrodes is small, the width and thickness of the partial lead at the connection portion between the element electrode and the partial lead extending from the wiring circuit sheet become small,
The electrical connection between the partial lead and the device electrode becomes unstable. SOLUTION: A low elasticity insulating layer 14 is formed on a portion except for an element electrode 12 formed on an upper surface of a semiconductor substrate 11, and a ball electrode 13 made of solder is formed on the thin film metal layer 15 formed on the element electrode 12 by a thickness. The ball electrode 13 is mounted on the upper surface of the film metal layer 16 and supported by the ends of the openings of the thick film metal layer 16 and the low elasticity insulating layer 14.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体基板上の電
極にボール電極が形成された半導体装置に関するもので
あり、特に、ボール電極が厚膜の金属層に搭載された半
導体装置およびその製造方法に関するものである。
The present invention relates to a semiconductor device having a ball electrode formed on an electrode on a semiconductor substrate, and more particularly to a semiconductor device having a ball electrode mounted on a thick metal layer and a method of manufacturing the same. It is about.

【0002】[0002]

【従来の技術】従来より、電子機器の小型化、高密度
化、高機能化に対応した半導体装置が要求されるように
なってきた。
2. Description of the Related Art Conventionally, there has been a demand for a semiconductor device corresponding to miniaturization, higher density, and higher functionality of electronic equipment.

【0003】以下、従来のμBGA(Micro Ba
ll Grid Array)と称される半導体装置お
よびその製造方法について、図面を参照しながら説明す
る。
A conventional μBGA (Micro Ba
A semiconductor device called “II Grid Array” and a method for manufacturing the same will be described with reference to the drawings.

【0004】図6は、従来の半導体装置を示す断面図で
ある。
FIG. 6 is a sectional view showing a conventional semiconductor device.

【0005】図6に示すように、101は半導体素子が
形成された半導体基板、102は半導体基板101の上
方に形成された柔軟性の配線回路シート、103は半導
体基板101と配線回路シート102との間に介在する
低弾性率層、104は配線層の一部となる部分リード、
105は半導体基板101の表面上に形成され、半導体
素子と電気的に接続されている素子電極、106は配線
回路シート102の表面上に形成され外部装置との電気
的接続を行うための電極であり、107は外部接続端子
としての半田ボールである。
As shown in FIG. 6, reference numeral 101 denotes a semiconductor substrate on which semiconductor elements are formed; 102, a flexible wiring circuit sheet formed above the semiconductor substrate 101; 103, a semiconductor substrate 101 and a wiring circuit sheet 102; A low-modulus layer interposed therebetween, 104 is a partial lead that becomes a part of the wiring layer,
105 is an element electrode formed on the surface of the semiconductor substrate 101 and electrically connected to the semiconductor element, and 106 is an electrode formed on the surface of the printed circuit sheet 102 for making an electrical connection with an external device. Reference numeral 107 denotes a solder ball as an external connection terminal.

【0006】このように、半導体基板101上に低弾性
率層103を介して配線回路シート102が形成された
構造を有しており、半導体基板101上の素子電極10
5と配線回路シート102上の電極106とが部分リー
ド104により電気的に接続され、電極106上に半田
ボール107を搭載したものである。
As described above, the printed circuit board 102 has a structure in which the wiring circuit sheet 102 is formed on the semiconductor substrate 101 with the low elastic modulus layer 103 interposed therebetween.
5 and the electrodes 106 on the printed circuit sheet 102 are electrically connected by the partial leads 104, and the solder balls 107 are mounted on the electrodes 106.

【0007】次に、従来の半導体装置の製造方法につい
て説明する。
Next, a conventional method for manufacturing a semiconductor device will be described.

【0008】まず、半導体基板101上に、低弾性率層
103を介して柔軟性シート状の配線回路シート102
を形成する。この配線回路シート102は内部に配線パ
ターンを有し、配線回路シート102上には配線パター
ンに接続されている電極106が設けられ、さらに電極
106から部分リード104が延びている構造となって
いる。この場合の低弾性率層103は、絶縁材料であ
り、接着機能を有するものである。
First, a flexible sheet-shaped wiring circuit sheet 102 is formed on a semiconductor substrate 101 via a low elastic modulus layer 103.
To form The wiring circuit sheet 102 has a wiring pattern inside, and has an electrode 106 connected to the wiring pattern on the wiring circuit sheet 102, and has a structure in which a partial lead 104 extends from the electrode 106. . In this case, the low elastic modulus layer 103 is an insulating material and has an adhesive function.

【0009】このような従来のμBGAに代表される半
導体装置では、応力を緩和しながら、配線回路シート1
02の上に2次元的に形成される多数の電極106およ
び半田ボール107を介して外部装置との電気的接続が
可能となり、情報通信機器、事務用電子機器等の小型化
を図ろうとするものである。
In such a conventional semiconductor device typified by μBGA, the wiring circuit sheet 1 is formed while relaxing the stress.
02 enables electrical connection to external devices via a large number of electrodes 106 and solder balls 107 formed two-dimensionally on the device 02, thereby reducing the size of information communication devices, office electronic devices, etc. It is.

【0010】[0010]

【発明が解決しようとする課題】しかしながら、前記従
来の半導体装置では、以下のような課題があった。
However, the conventional semiconductor device has the following problems.

【0011】図6に示すように、まず、素子電極105
または電極106のピッチが小さい場合には、素子電極
105と配線回路シート102から延びる部分リード1
04との接続部における部分リード104の幅や厚みが
小さくなり、部分リード104と素子電極105との電
気的接続が不安定となる。
As shown in FIG. 6, first, an element electrode 105 is formed.
Alternatively, when the pitch of the electrode 106 is small, the partial lead 1 extending from the element electrode 105 and the wiring circuit sheet 102
The width and thickness of the partial lead 104 at the connection portion with the element 04 become small, and the electrical connection between the partial lead 104 and the element electrode 105 becomes unstable.

【0012】また、部分リード104の幅が小さくなる
と、部分リード104における抵抗値が大きくなる等、
電気的な特性が悪化するという課題があった。
When the width of the partial lead 104 is reduced, the resistance value of the partial lead 104 is increased.
There was a problem that the electrical characteristics deteriorated.

【0013】さらに、半田ボール107を介して外部基
板と電気的に接続する場合、半田ボール107から受け
る応力が低弾性率層103の上面に形成された電極10
6に直接伝達し、電極106が機械的ダメージを受け、
損傷するといった不具合があった。
Further, when electrically connecting to an external substrate via the solder ball 107, the stress received from the solder ball 107 is applied to the electrode 10 formed on the upper surface of the low elastic modulus layer 103.
6, the electrode 106 is mechanically damaged,
There was a defect such as damage.

【0014】本発明の半導体装置およびその製造方法
は、前記従来の課題を解決するものであり、従来の半導
体装置における部分リードの端部における電気的な接続
の不安定性を解消し、電極が受ける機械的ダメージを軽
減する半導体装置およびその製造方法を提供することを
目的とする。
A semiconductor device and a method of manufacturing the same according to the present invention solve the above-mentioned conventional problems, eliminate the instability of electrical connection at the end of a partial lead in a conventional semiconductor device, and receive an electrode. It is an object of the present invention to provide a semiconductor device that reduces mechanical damage and a method for manufacturing the same.

【0015】[0015]

【課題を解決するための手段】前記従来の課題を解決す
るために、本発明の半導体装置は、半導体基板と、前記
半導体基板の主面上に形成された素子電極と、前記半導
体基板の上面の前記素子電極を除く部分に形成された少
なくとも2層の絶縁層と、前記素子電極上に形成された
金属層と、前記金属層の上面に形成された外部電極とを
備え、前記素子電極の上方近傍における前記絶縁層の各
層の開口部の面積が、前記半導体基板から離れるほど大
きい。
In order to solve the above-mentioned conventional problems, a semiconductor device according to the present invention comprises a semiconductor substrate, an element electrode formed on a main surface of the semiconductor substrate, and an upper surface of the semiconductor substrate. At least two insulating layers formed in a portion excluding the device electrode, a metal layer formed on the device electrode, and an external electrode formed on an upper surface of the metal layer. The area of the opening of each layer of the insulating layer near the upper side increases as the distance from the semiconductor substrate increases.

【0016】また、外部電極はボール電極である。The external electrode is a ball electrode.

【0017】また、外部電極は金属層および絶縁層の開
口部で保持されている。
The external electrodes are held by openings in the metal layer and the insulating layer.

【0018】また、本発明の半導体装置の製造方法は、
上面に素子電極が形成された半導体基板を用意する工程
と、前記素子電極を除く前記半導体基板上に少なくとも
2層の絶縁層を形成するとともに、前記素子電極の上方
近傍における前記絶縁層の各層の開口部の面積を、前記
半導体基板から離れるほど大きくする工程と、前記素子
電極上に金属層を形成する工程と、前記金属層上に外部
電極を形成する工程とからなる。
Further, a method of manufacturing a semiconductor device according to the present invention
Preparing a semiconductor substrate having an element electrode formed on an upper surface thereof, forming at least two insulating layers on the semiconductor substrate excluding the element electrode, and forming each of the insulating layers in the vicinity of above the element electrode. The method includes a step of increasing the area of the opening as the distance from the semiconductor substrate increases, a step of forming a metal layer on the device electrode, and a step of forming an external electrode on the metal layer.

【0019】また、半導体基板は半導体素子である。The semiconductor substrate is a semiconductor device.

【0020】また、半導体基板は複数の前記半導体素子
が形成されたウェハである。
The semiconductor substrate is a wafer on which a plurality of the semiconductor elements are formed.

【0021】以上、外部電極と素子電極とを金属層を介
して電気的に接続することができるので、従来のように
部分リードを用いる必要がなく、電気的に安定した接続
を確保することができる。また、外部電極は素子電極だ
けでなく、絶縁層の開口部の端面にも接触しているの
で、半導体装置を実装後に、外部電極が受ける応力が素
子電極および絶縁層の開口部の端面に分散することが可
能となる。
As described above, since the external electrode and the device electrode can be electrically connected via the metal layer, there is no need to use a partial lead as in the prior art, and an electrically stable connection can be ensured. it can. In addition, since the external electrode is in contact with not only the element electrode but also the end face of the opening of the insulating layer, the stress applied to the external electrode after mounting the semiconductor device is distributed to the end face of the opening of the element electrode and the insulating layer. It is possible to do.

【0022】[0022]

【発明の実施の形態】以下、本発明の半導体装置および
その製造方法について図面を参照しながら説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS A semiconductor device and a method for manufacturing the same according to the present invention will be described below with reference to the drawings.

【0023】まず、本実施形態の半導体装置について説
明する。
First, the semiconductor device of the present embodiment will be described.

【0024】図1は、本実施形態の半導体装置を示す平
面図であり、図2は本実施形態の半導体装置を示す断面
図である。
FIG. 1 is a plan view showing the semiconductor device of the present embodiment, and FIG. 2 is a sectional view showing the semiconductor device of the present embodiment.

【0025】図1および図2に示すように、11は半導
体基板、12は半導体基板の素子電極、13はボール電
極、14は低弾性絶縁層、15は薄膜金属層、16は厚
膜金属層、17はパシベーション膜である。
As shown in FIGS. 1 and 2, 11 is a semiconductor substrate, 12 is a device electrode of the semiconductor substrate, 13 is a ball electrode, 14 is a low elasticity insulating layer, 15 is a thin metal layer, and 16 is a thick metal layer. , 17 are passivation films.

【0026】このような構成要素の位置関係および作用
について説明する。
The positional relationship and operation of such components will be described.

【0027】Siからなる半導体基板11の上面に複数
の素子電極12が形成され、半導体基板11上で素子電
極12が薄膜金属層15で覆われ、薄膜金属層15の上
面に、薄膜金属層15よりも厚みが大きい厚膜金属層1
6が形成されている。そして、素子電極12、薄膜金属
層15および厚膜金属層16を除く半導体基板11上に
低弾性絶縁層14が形成されている。ここで、厚膜金属
層16の上面は、低弾性絶縁層14の上面よりも低く形
成されている。また、厚膜金属層16の上面にボール電
極13が搭載され、ボール電極13は厚膜金属層16の
上面および低弾性絶縁層14の素子電極12上方の開口
部における端部に接触している。なお、本実施形態で
は、ボール電極13として半田からなる半田ボールを用
いている。
A plurality of device electrodes 12 are formed on the upper surface of a semiconductor substrate 11 made of Si, and the device electrodes 12 are covered with a thin metal layer 15 on the semiconductor substrate 11. Thick metal layer 1 thicker than
6 are formed. Then, a low-elasticity insulating layer 14 is formed on the semiconductor substrate 11 except for the element electrode 12, the thin-film metal layer 15, and the thick-film metal layer 16. Here, the upper surface of the thick metal layer 16 is formed lower than the upper surface of the low elasticity insulating layer 14. The ball electrode 13 is mounted on the upper surface of the thick metal layer 16, and the ball electrode 13 is in contact with the upper surface of the thick metal layer 16 and the end of the opening above the element electrode 12 of the low elasticity insulating layer 14. . In the present embodiment, a solder ball made of solder is used as the ball electrode 13.

【0028】なお、低弾性絶縁層14は、少なくとも2
層からなり、素子電極12の上方近傍における各低弾性
絶縁層14の端部で形成される開口部の面積は、半導体
基板11から離れるほど大きくなり、各低弾性絶縁層1
4の開口部の端面により形成される外形は、半導体基板
11または素子電極12に対して傾斜をなしている。し
たがって、ボール電極13の下方の外面は素子電極12
および低弾性絶縁層14の開口部に接触して保持されて
いる。
The low-elasticity insulating layer 14 has at least two layers.
The area of the opening formed at the end of each low-elasticity insulating layer 14 near the upper side of the device electrode 12 increases as the distance from the semiconductor substrate 11 increases.
The outer shape formed by the end face of the opening 4 is inclined with respect to the semiconductor substrate 11 or the element electrode 12. Therefore, the outer surface below the ball electrode 13 is
And it is held in contact with the opening of the low elasticity insulating layer 14.

【0029】以上、本実施形態の半導体装置は、リード
を用いて素子電極と他の電極とを電気的に接続する構造
ではないために、リード端部における電気的な接続の不
安定性を招くことなく、また、リードにおける抵抗率低
下による電気特性の悪化を防止することができる。
As described above, since the semiconductor device of the present embodiment does not have a structure in which the device electrode is electrically connected to another electrode using the lead, instability of the electrical connection at the end of the lead is caused. In addition, it is possible to prevent electrical characteristics from deteriorating due to a decrease in the resistivity of the leads.

【0030】また、ボール電極と半導体基板に形成され
た素子電極とは、各種金属層を介して電気的に接続され
ており、ボール電極の外面の一部は素子電極を除く半導
体基板の上面に形成された低弾性絶縁層の開口部の端面
に接触しているので、半導体装置が外部基板に実装され
たときに、ボール電極を介して受ける応力は、素子電極
だけでなく、低弾性絶縁層でも保持しているので、素子
電極に対するダメージを低減させることができる。
The ball electrode and the device electrode formed on the semiconductor substrate are electrically connected via various metal layers, and a part of the outer surface of the ball electrode is formed on the upper surface of the semiconductor substrate excluding the device electrode. When the semiconductor device is mounted on the external substrate, the stress received via the ball electrode is not only at the element electrode but also at the low elastic insulating layer, since the semiconductor device is in contact with the end face of the opening of the formed low elastic insulating layer. However, since it holds, damage to the device electrode can be reduced.

【0031】次に、本実施形態の半導体装置の製造方法
について説明する。
Next, a method for manufacturing the semiconductor device of the present embodiment will be described.

【0032】なお、前記した実施形態と同様の内容につ
いては省略し、同一の構成要件には同一の符号を付す。
The same contents as those in the above-described embodiment are omitted, and the same components are denoted by the same reference numerals.

【0033】図3〜図5は、本実施形態の半導体装置の
製造方法の各工程を示す断面図である。
FIGS. 3 to 5 are cross-sectional views showing each step of the method for manufacturing a semiconductor device according to the present embodiment.

【0034】まず、図3(a)に示すように、Siから
なる半導体基板11の上面にAlからなる素子電極12
を形成し、素子電極12を除く半導体基板11の上面に
ポリイミド樹脂からなるパシベーション膜17を形成す
る。なお、半導体基板11の表面は、トランジスタ等の
半導体素子によって構成される半導体集積回路を内部に
有する。本実施形態では、半導体基板11は複数の半導
体素子が形成されたウェハーであるが、チップ単位の半
導体素子であってもよい。また、半導体基板11上の素
子電極12は格子状に配列されている。
First, as shown in FIG. 3A, an element electrode 12 made of Al is formed on an upper surface of a semiconductor substrate 11 made of Si.
Is formed, and a passivation film 17 made of a polyimide resin is formed on the upper surface of the semiconductor substrate 11 except for the element electrodes 12. In addition, the surface of the semiconductor substrate 11 has therein a semiconductor integrated circuit including a semiconductor element such as a transistor. In the present embodiment, the semiconductor substrate 11 is a wafer on which a plurality of semiconductor elements are formed, but may be a chip-based semiconductor element. The device electrodes 12 on the semiconductor substrate 11 are arranged in a lattice.

【0035】次に、図3(b)に示すように、半導体基
板11の上面に形成された素子電極12およびパシベー
ション膜17の上面に、スピンコート法により、感光性
を有する低弾性絶縁層14を塗布した後、乾燥させる。
Next, as shown in FIG. 3B, the photosensitive low-elastic insulating layer 14 is formed on the upper surface of the device electrode 12 and the passivation film 17 formed on the upper surface of the semiconductor substrate 11 by spin coating. Is applied and dried.

【0036】さらに、図3(c)に示すように、乾燥し
た低弾性絶縁層14に対して露光および現像とを順次に
行い、パシベーション膜上に少なくとも2層の熱硬化性
樹脂からなる低弾性絶縁層14を形成する。この際、多
層の低弾性絶縁層14の端面で形成される素子電極12
上方の開口部の面積が、半導体基板11から離れるほど
大きくなるように、各層の低弾性絶縁層14を形成す
る。なお、開口部の形状は加熱温度等の加熱条件を調整
することにより、各層の低弾性絶縁層14の端面位置を
調整して開口部の側面に傾斜を形成する。
Further, as shown in FIG. 3C, exposure and development are sequentially performed on the dried low-elasticity insulating layer 14, and a low-elasticity resin made of at least two layers of a thermosetting resin is formed on the passivation film. An insulating layer 14 is formed. At this time, the device electrode 12 formed on the end face of the multilayer low-elasticity insulating layer 14 is formed.
The low-elasticity insulating layer 14 of each layer is formed such that the area of the upper opening increases as the distance from the semiconductor substrate 11 increases. The shape of the opening is adjusted by adjusting the heating conditions such as the heating temperature, thereby adjusting the position of the end face of the low-elasticity insulating layer 14 of each layer to form a slope on the side surface of the opening.

【0037】なお、感光性を有する低弾性絶縁層14と
しては、例えばエステル結合型ポリイミドおよびアクリ
レート系エポキシ等のポリマーが用いられ、絶縁性であ
ればよい。また、感光性を有する低弾性絶縁層14はフ
ィルム状にあらかじめ形成された材料を用いても構わな
い。その場合は、低弾性絶縁層14を半導体基板11上
に貼り合わせ、露光および現像によって低弾性絶縁層1
4に開口部を形成し、半導体基板11上の素子電極12
を露出させる。
As the low elastic insulating layer 14 having photosensitivity, for example, a polymer such as an ester bond type polyimide and an acrylate-based epoxy is used, and any material may be used as long as it is insulating. In addition, the low elastic insulating layer 14 having photosensitivity may use a material formed in a film shape in advance. In that case, the low-elastic insulating layer 14 is bonded to the semiconductor substrate 11 and exposed and developed to form the low-elastic insulating layer 1.
4, an opening is formed in the device electrode 12 on the semiconductor substrate 11.
To expose.

【0038】次に、図4(a)に示すように、低弾性絶
縁層14の上面、側面および素子電極12の上面に、ス
パッタリング法により、厚みが0.2[μm]程度のTi
膜とその上面に形成された厚みが0.5[μm]程度のC
u膜からなる薄膜金属層15を形成する。なお、薄膜金
属層15の形成方法は、スパッタリング法以外の真空蒸
着法、CVD法、無電解めっき法の薄膜形成技術でもよ
い。
Next, as shown in FIG. 4A, the upper surface and the side surfaces of the low-elasticity insulating layer 14 and the upper surface of the device electrode 12 are formed by sputtering to a thickness of about 0.2 [μm].
C having a thickness of about 0.5 μm formed on the film and the upper surface thereof
A thin metal layer 15 made of a u film is formed. The method for forming the thin film metal layer 15 may be a thin film forming technique other than the sputtering method, such as a vacuum deposition method, a CVD method, or an electroless plating method.

【0039】次に、図4(b)に示すように、スピンコ
ート法で、薄膜金属層15上に、ポジ型感光性レジスト
膜またはネガ型感光性レジスト膜18を形成し、露光、
現像により素子電極12の上方を開口し、レジスト膜1
8を形成する。
Next, as shown in FIG. 4B, a positive photosensitive resist film or a negative photosensitive resist film 18 is formed on the thin metal layer 15 by spin coating,
An opening is formed above the element electrode 12 by development, and the resist film 1
8 is formed.

【0040】次に、図4(c)に示すように、素子電極
12の上方を除く部分にパターン形成されたレジスト膜
18以外の部分であって、薄膜金属層15に電解めっき
等の厚膜形成技術により厚膜金属層16を選択的に形成
する。例えばCu膜からなる厚膜金属層16を選択的に
形成する。
Next, as shown in FIG. 4C, the thin film metal layer 15 is formed on the thin film metal layer 15 in a portion other than the resist film 18 except the portion above the device electrode 12 by patterning. The thick metal layer 16 is selectively formed by a forming technique. For example, the thick metal layer 16 made of a Cu film is selectively formed.

【0041】次に、図5(a)に示すように、厚膜金属
層16を形成後、レジスト膜を溶融除去し、薄膜金属層
15を溶融除去できるエッチング液を施す。例えばCu
膜に対しては塩化鉄第二銅溶液で、Ti膜に対してはE
DTA溶液で全面エッチングすると、厚膜金属層16よ
りも層厚が薄い薄膜金属層15が先行して除去される。
この工程により半導体基板11の主面において素子電極
12上および一部の低弾性絶縁層14に厚膜金属層16
が形成される。
Next, as shown in FIG. 5A, after forming the thick film metal layer 16, the resist film is melted and removed, and an etching solution capable of melting and removing the thin film metal layer 15 is applied. For example, Cu
Cupric iron chloride solution for the film, E for the Ti film
When the entire surface is etched with a DTA solution, the thin metal layer 15 having a smaller thickness than the thick metal layer 16 is removed first.
By this step, the thick metal layer 16 is formed on the element electrode 12 and on a part of the low elastic insulating layer 14 on the main surface of the semiconductor substrate 11.
Is formed.

【0042】次に、図5(b)に示すように、厚膜金属
層16の上面および低弾性絶縁層14の端面にボール電
極13を搭載した後、溶融し接合する。
Next, as shown in FIG. 5B, the ball electrode 13 is mounted on the upper surface of the thick film metal layer 16 and the end surface of the low-elasticity insulating layer 14, and then fused and joined.

【0043】この後、ダイシングソーにて半導体基板を
半導体素子ごとに分割する。
Thereafter, the semiconductor substrate is divided into semiconductor elements by a dicing saw.

【0044】なお、薄膜金属層および厚膜金属層を構成
する材料として、Cuを使用したが、Cr、W、Ti/
Cu、Ni等を使用してもよい。また、薄膜金属層15
と厚膜金属層16とをそれぞれ異なる金属材料により構
成しておき、最終的なエッチング工程では薄膜金属層1
5のみを選択的にエッチングしてもよい。
Although Cu was used as a material for forming the thin film metal layer and the thick film metal layer, Cr, W, Ti /
Cu, Ni or the like may be used. Further, the thin film metal layer 15
The thick metal layer 16 and the thick metal layer 16 are made of different metal materials.
Only 5 may be selectively etched.

【0045】以上、本実施形態の半導体装置の製造方法
は、半導体基板上の素子電極と他の電極とを電気的に接
続するリードを用いる必要がないので、接続部の接続不
良またはリード部の抵抗値の低下等の不具合を防止でき
る。
As described above, the method of manufacturing a semiconductor device according to the present embodiment does not require the use of a lead for electrically connecting an element electrode on a semiconductor substrate to another electrode. Problems such as a decrease in resistance can be prevented.

【0046】また、半導体基板の上面の素子電極を除く
部分に2層以上の低弾性絶縁層を形成し、素子電極の上
方を開口させることで、ボール電極を素子電極上および
低弾性絶縁層の開口部の端面で保持し、ボール電極から
伝達される外力を素子電極だけでなく、低弾性率の端面
においても保持する構造となるので、素子電極に対する
ダメージを軽減し、安定した電気的接続を確保すること
ができる。
Further, two or more low-elasticity insulating layers are formed on the upper surface of the semiconductor substrate except for the element electrodes, and the ball electrodes are formed on the element electrodes and the low-elasticity insulating layer by opening the upper part of the element electrodes. It is held at the end face of the opening and the external force transmitted from the ball electrode is held not only at the element electrode but also at the end face of low elastic modulus, so damage to the element electrode is reduced and stable electrical connection Can be secured.

【0047】[0047]

【発明の効果】本発明の半導体装置およびその製造方法
は、接続不良または抵抗値の低下等の不具合を防止でき
る。また、素子電極に対するダメージを軽減し、安定し
た電気的接続を確保することができる。
According to the semiconductor device of the present invention and the method of manufacturing the same, it is possible to prevent problems such as poor connection or reduced resistance. Further, damage to the device electrode can be reduced, and stable electrical connection can be ensured.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の一実施形態の半導体装置を示す平面図FIG. 1 is a plan view showing a semiconductor device according to an embodiment of the present invention.

【図2】本発明の一実施形態の半導体装置を示す断面図FIG. 2 is a sectional view showing a semiconductor device according to one embodiment of the present invention;

【図3】本発明の一実施形態の半導体装置の製造方法の
各工程を示す断面図
FIG. 3 is a sectional view showing each step of a method for manufacturing a semiconductor device according to one embodiment of the present invention

【図4】本発明の一実施形態の半導体装置の製造方法の
各工程を示す断面図
FIG. 4 is a sectional view showing each step of a method for manufacturing a semiconductor device according to one embodiment of the present invention;

【図5】本発明の一実施形態の半導体装置の製造方法の
各工程を示す断面図
FIG. 5 is a sectional view showing each step of a method for manufacturing a semiconductor device according to one embodiment of the present invention;

【図6】従来の半導体装置を示す断面図FIG. 6 is a sectional view showing a conventional semiconductor device.

【符号の説明】[Explanation of symbols]

11 半導体基板 12 素子電極 13 ボール電極 14 低弾性絶縁層 15 薄膜金属層 16 厚膜金属層 17 パシベーション膜 18 レジスト膜 101 半導体基板 102 配線回路シート 103 低弾性率層 104 部分リード 105 素子電極 106 電極 107 半田ボール DESCRIPTION OF SYMBOLS 11 Semiconductor substrate 12 Element electrode 13 Ball electrode 14 Low elastic insulating layer 15 Thin metal layer 16 Thick metal layer 17 Passivation film 18 Resist film 101 Semiconductor substrate 102 Wiring circuit sheet 103 Low elastic modulus layer 104 Partial lead 105 Element electrode 106 Electrode 107 Solder ball

───────────────────────────────────────────────────── フロントページの続き (72)発明者 下石坂 望 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 戒能 憲幸 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 中村 嘉文 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 隈川 隆博 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 矢口 安武 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 ──────────────────────────────────────────────────の Continuing on the front page (72) Inventor Nozomu Shimoishizaka 1006 Kadoma Kadoma, Osaka Prefecture Inside Matsushita Electric Industrial Co., Ltd. (72) Inventor Yoshifumi Nakamura 1006 Kadoma, Kazuma, Osaka Pref. Matsushita Electric Industrial Co., Ltd. (72) Inventor Takahiro Kumakawa 1006 Odaka, Kadoma, Kadoma, Osaka Pref. Matsushita Electric Industrial Co., Ltd. Matsushita Electric Industrial Co., Ltd.

Claims (8)

【特許請求の範囲】[Claims] 【請求項1】 半導体基板と、 前記半導体基板の主面上に形成された素子電極と、 前記半導体基板の上面の前記素子電極を除く部分に形成
された少なくとも2層の絶縁層と、 前記素子電極上に形成された金属層と、 前記金属層の上面に形成された外部電極とを備え、 前記素子電極の上方近傍における前記絶縁層の各層の開
口部の面積が、前記半導体基板から離れるほど大きいこ
とを特徴とする半導体装置。
A semiconductor substrate; an element electrode formed on a main surface of the semiconductor substrate; at least two insulating layers formed on a portion of the upper surface of the semiconductor substrate other than the element electrode; A metal layer formed on the electrode, and an external electrode formed on the upper surface of the metal layer, wherein the area of the opening of each layer of the insulating layer near the upper side of the element electrode increases as the distance from the semiconductor substrate increases. A semiconductor device which is large.
【請求項2】 外部電極はボール電極であることを特徴
とする請求項1に記載の半導体装置。
2. The semiconductor device according to claim 1, wherein the external electrode is a ball electrode.
【請求項3】 外部電極は金属層および絶縁層の開口部
で保持されていることを特徴とする請求項1に記載の半
導体装置。
3. The semiconductor device according to claim 1, wherein the external electrode is held by openings of the metal layer and the insulating layer.
【請求項4】 上面に素子電極が形成された半導体基板
を用意する工程と、 前記素子電極を除く前記半導体基板上に少なくとも2層
の絶縁層を形成するとともに、前記素子電極の上方近傍
における前記絶縁層の各層の開口部の面積を、前記半導
体基板から離れるほど大きくする工程と、 前記素子電極上に金属層を形成する工程と、 前記金属層上に外部電極を形成する工程とからなること
を特徴とする半導体装置の製造方法。
4. A step of preparing a semiconductor substrate on which an element electrode is formed on an upper surface, forming at least two insulating layers on the semiconductor substrate except for the element electrode, A step of increasing the area of the opening of each layer of the insulating layer as the distance from the semiconductor substrate increases, a step of forming a metal layer on the element electrode, and a step of forming an external electrode on the metal layer A method for manufacturing a semiconductor device, comprising:
【請求項5】 外部電極はボール電極であることを特徴
とする請求項4に記載の半導体装置の製造方法。
5. The method according to claim 4, wherein the external electrode is a ball electrode.
【請求項6】 外部電極は金属層および絶縁層の開口部
で保持されていることを特徴とする請求項4に記載の半
導体装置の製造方法。
6. The method according to claim 4, wherein the external electrodes are held by openings of the metal layer and the insulating layer.
【請求項7】 半導体基板は半導体素子であることを特
徴とする請求項4に記載の半導体装置の製造方法。
7. The method according to claim 4, wherein the semiconductor substrate is a semiconductor element.
【請求項8】 半導体基板は複数の半導体素子が形成さ
れたウェハーであることを特徴とする請求項4に記載の
半導体装置の製造方法。
8. The method according to claim 4, wherein the semiconductor substrate is a wafer on which a plurality of semiconductor elements are formed.
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* Cited by examiner, † Cited by third party
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JP2012009822A (en) * 2010-05-21 2012-01-12 Panasonic Corp Semiconductor device and semiconductor device unit

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010100706A1 (en) * 2009-03-05 2010-09-10 パナソニック株式会社 Semiconductor device
JP2012009822A (en) * 2010-05-21 2012-01-12 Panasonic Corp Semiconductor device and semiconductor device unit
US8492896B2 (en) 2010-05-21 2013-07-23 Panasonic Corporation Semiconductor apparatus and semiconductor apparatus unit

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