JP2002329810A - 半導体パッケージ集合体およびその製造方法 - Google Patents
半導体パッケージ集合体およびその製造方法Info
- Publication number
- JP2002329810A JP2002329810A JP2001129999A JP2001129999A JP2002329810A JP 2002329810 A JP2002329810 A JP 2002329810A JP 2001129999 A JP2001129999 A JP 2001129999A JP 2001129999 A JP2001129999 A JP 2001129999A JP 2002329810 A JP2002329810 A JP 2002329810A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- insulating tape
- semiconductor package
- resin layer
- sealing resin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 162
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 28
- 229920005989 resin Polymers 0.000 claims abstract description 48
- 239000011347 resin Substances 0.000 claims abstract description 48
- 238000007789 sealing Methods 0.000 claims abstract description 44
- 239000000463 material Substances 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 10
- 238000005520 cutting process Methods 0.000 claims description 8
- 238000004220 aggregation Methods 0.000 claims 1
- 230000002776 aggregation Effects 0.000 claims 1
- 229910000679 solder Inorganic materials 0.000 description 17
- 235000012431 wafers Nutrition 0.000 description 17
- 239000004020 conductor Substances 0.000 description 12
- 238000005498 polishing Methods 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 239000002184 metal Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000011889 copper foil Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 229910001128 Sn alloy Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 229920001955 polyphenylene ether Polymers 0.000 description 2
- JYEUMXHLPRZUAT-UHFFFAOYSA-N 1,2,3-triazine Chemical compound C1=CN=NN=C1 JYEUMXHLPRZUAT-UHFFFAOYSA-N 0.000 description 1
- XQUPVDVFXZDTLT-UHFFFAOYSA-N 1-[4-[[4-(2,5-dioxopyrrol-1-yl)phenyl]methyl]phenyl]pyrrole-2,5-dione Chemical compound O=C1C=CC(=O)N1C(C=C1)=CC=C1CC1=CC=C(N2C(C=CC2=O)=O)C=C1 XQUPVDVFXZDTLT-UHFFFAOYSA-N 0.000 description 1
- 102100032566 Carbonic anhydrase-related protein 10 Human genes 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 101000867836 Homo sapiens Carbonic anhydrase-related protein 10 Proteins 0.000 description 1
- 229910020220 Pb—Sn Inorganic materials 0.000 description 1
- 229910020888 Sn-Cu Inorganic materials 0.000 description 1
- 229910019204 Sn—Cu Inorganic materials 0.000 description 1
- QCEUXSAXTBNJGO-UHFFFAOYSA-N [Ag].[Sn] Chemical compound [Ag].[Sn] QCEUXSAXTBNJGO-UHFFFAOYSA-N 0.000 description 1
- PQIJHIWFHSVPMH-UHFFFAOYSA-N [Cu].[Ag].[Sn] Chemical compound [Cu].[Ag].[Sn] PQIJHIWFHSVPMH-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 239000004760 aramid Substances 0.000 description 1
- 229920003235 aromatic polyamide Polymers 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- LQBJWKCYZGMFEV-UHFFFAOYSA-N lead tin Chemical compound [Sn].[Pb] LQBJWKCYZGMFEV-UHFFFAOYSA-N 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229920003192 poly(bis maleimide) Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 229920013636 polyphenyl ether polymer Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 229910000597 tin-copper alloy Inorganic materials 0.000 description 1
- 239000013585 weight reducing agent Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 薄型ウェハおよび薄型チップを用いずに、３
次元実装による薄型パッケージを製造するための半導体
パッケージ集合体とその製造方法、およびこの半導体パ
ッケージ集合体を用いた薄型の半導体パッケージの製造
方法を提供する。 【解決手段】 半導体ウェハと同一の平面形状を有し且
つ上面または下面に配線パターンを備えた絶縁性テープ
基材上に、半導体チップを含む半導体パッケージが多数
個形成され、該半導体チップは、アクティブ面を下方に
向けて該絶縁性テープ基材の上面に接着され、周囲を封
止樹脂層で封止され、該絶縁性テープ基材の配線パター
ンと電気的に接続されており、該半導体チップの背面は
該封止樹脂層と共に研削および研磨されて該封止樹脂層
の上面と同一平面を成していることを特徴とする半導体
パッケージ集合体。
次元実装による薄型パッケージを製造するための半導体
パッケージ集合体とその製造方法、およびこの半導体パ
ッケージ集合体を用いた薄型の半導体パッケージの製造
方法を提供する。 【解決手段】 半導体ウェハと同一の平面形状を有し且
つ上面または下面に配線パターンを備えた絶縁性テープ
基材上に、半導体チップを含む半導体パッケージが多数
個形成され、該半導体チップは、アクティブ面を下方に
向けて該絶縁性テープ基材の上面に接着され、周囲を封
止樹脂層で封止され、該絶縁性テープ基材の配線パター
ンと電気的に接続されており、該半導体チップの背面は
該封止樹脂層と共に研削および研磨されて該封止樹脂層
の上面と同一平面を成していることを特徴とする半導体
パッケージ集合体。
Description
【０００１】
【発明の属する技術分野】本発明は、３次元実装による
薄型半導体パッケージの製造に適した半導体パッケージ
集合体およびその製造方法に関し、またこの半導体パッ
ケージ集合体を用いる半導体パッケージの製造方法に関
する。
薄型半導体パッケージの製造に適した半導体パッケージ
集合体およびその製造方法に関し、またこの半導体パッ
ケージ集合体を用いる半導体パッケージの製造方法に関
する。
【０００２】
【従来の技術】電子情報機器に対する小型化、軽量化、
高速化、高機能化の要請はますます高まっているが、従
来のようなＬＳＩ技術のみではこの要請に十分応えられ
ない状況となってきた。すなわち、システムＬＳＩによ
るワンチップ化は、２次元方向への配線展開となるた
め、配線の短縮による高速化に限界があり、開発費およ
び開発期間の増加を招いてしまうからである。その解決
策として、３次元実装が注目されている。
高速化、高機能化の要請はますます高まっているが、従
来のようなＬＳＩ技術のみではこの要請に十分応えられ
ない状況となってきた。すなわち、システムＬＳＩによ
るワンチップ化は、２次元方向への配線展開となるた
め、配線の短縮による高速化に限界があり、開発費およ
び開発期間の増加を招いてしまうからである。その解決
策として、３次元実装が注目されている。
【０００３】３次元実装は、高さ方向に複数のチップを
積層する実装形式であり、３次元接続（特に積層方向で
の接続）による配線の短縮化が可能であり、同時に実装
密度も向上させることができる。更に、ワンチップ化の
必要がないので、ＬＳＩの開発期間の短縮および低コス
ト化が期待される。３次元実装には、パッケージレベ
ル、チップレベル、ウェハレベルの３つの階層がある
が、早期にしかも多くの積層が実現できるのはパッケー
ジレベルでの３次元実装であると考えられる。そして、
パッケージレベルでの３次元実装の高密度化を実現する
には、積層される個々のチップを薄型化する必要があ
る。
積層する実装形式であり、３次元接続（特に積層方向で
の接続）による配線の短縮化が可能であり、同時に実装
密度も向上させることができる。更に、ワンチップ化の
必要がないので、ＬＳＩの開発期間の短縮および低コス
ト化が期待される。３次元実装には、パッケージレベ
ル、チップレベル、ウェハレベルの３つの階層がある
が、早期にしかも多くの積層が実現できるのはパッケー
ジレベルでの３次元実装であると考えられる。そして、
パッケージレベルでの３次元実装の高密度化を実現する
には、積層される個々のチップを薄型化する必要があ
る。
【０００４】従来、薄型チップを製造するには、先ず半
導体ウェハを薄く加工し、この薄いウェハ上に各半導体
素子（各半導体チップに対応）を形成し、半導体素子同
士を切断により分離して薄型半導体チップとする。そし
て、この薄型チップを積層して薄型パッケージを作製す
る。しかし、薄型ウェハおよび薄型チップは、その作製
過程で割れ・反り等が発生し易い上、機械的強度が低い
ために取り扱いに特別のキャリアを用いる等の煩雑な操
作が必要になる、という問題があった。
導体ウェハを薄く加工し、この薄いウェハ上に各半導体
素子（各半導体チップに対応）を形成し、半導体素子同
士を切断により分離して薄型半導体チップとする。そし
て、この薄型チップを積層して薄型パッケージを作製す
る。しかし、薄型ウェハおよび薄型チップは、その作製
過程で割れ・反り等が発生し易い上、機械的強度が低い
ために取り扱いに特別のキャリアを用いる等の煩雑な操
作が必要になる、という問題があった。
【０００５】
【発明が解決しようとする課題】本発明は、上記従来技
術の問題を解消し、薄型ウェハおよび薄型チップを用い
ずに、３次元実装による薄型パッケージを製造するため
の半導体パッケージ集合体とその製造方法、およびこの
半導体パッケージ集合体を用いた薄型の半導体パッケー
ジの製造方法を提供することを目的とする。
術の問題を解消し、薄型ウェハおよび薄型チップを用い
ずに、３次元実装による薄型パッケージを製造するため
の半導体パッケージ集合体とその製造方法、およびこの
半導体パッケージ集合体を用いた薄型の半導体パッケー
ジの製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本願第１発明によれば、半導体ウェハと同一の平
面形状を有し且つ上面または下面に配線パターンを備え
た絶縁性テープ基材上に、半導体チップを含む半導体パ
ッケージが多数個形成され、該半導体チップは、アクテ
ィブ面を下方に向けて該絶縁性テープ基材の上面に接着
され、周囲を封止樹脂層で封止され、該絶縁性テープ基
材の配線パターンと電気的に接続されており、該半導体
チップの背面は該封止樹脂層と共に研削および研磨され
て該封止樹脂層の上面と同一平面を成していることを特
徴とする半導体パッケージ集合体が提供される。
めに、本願第１発明によれば、半導体ウェハと同一の平
面形状を有し且つ上面または下面に配線パターンを備え
た絶縁性テープ基材上に、半導体チップを含む半導体パ
ッケージが多数個形成され、該半導体チップは、アクテ
ィブ面を下方に向けて該絶縁性テープ基材の上面に接着
され、周囲を封止樹脂層で封止され、該絶縁性テープ基
材の配線パターンと電気的に接続されており、該半導体
チップの背面は該封止樹脂層と共に研削および研磨され
て該封止樹脂層の上面と同一平面を成していることを特
徴とする半導体パッケージ集合体が提供される。
【０００７】第１発明の半導体パッケージ集合体におい
て、前記半導体チップと前記絶縁性テープ基材の配線パ
ターンとの電気的接続は、ビームリード、ボンディング
ワイヤ、またはバンプのいずれにより行ってもよい。
て、前記半導体チップと前記絶縁性テープ基材の配線パ
ターンとの電気的接続は、ビームリード、ボンディング
ワイヤ、またはバンプのいずれにより行ってもよい。
【０００８】本願第２発明によれば、上記第１発明の半
導体パッケージ集合体を製造する方法として、下記の工
程：半導体ウェハと同一の平面形状を有し且つ上面また
は下面に配線パターンを備えた絶縁性テープ基材の上面
に、アクティブ面を下方に向けた多数個の半導体チップ
を接着する工程、該半導体チップを該絶縁性テープ基材
の該配線パターンと電気的に接続する工程、該半導体チ
ップの周囲および背面を覆う封止樹脂層を形成する工
程、および該半導体チップおよび該封止樹脂層を、該封
止樹脂層の上面から該半導体チップの上記背面より下方
へ研削および研磨して、該半導体チップを薄くすると共
に該半導体チップの新たな背面と該封止樹脂層の新たな
上面とを同一平面とする工程、を含むことを特徴とする
半導体パッケージ集合体の製造方法が提供される。
導体パッケージ集合体を製造する方法として、下記の工
程：半導体ウェハと同一の平面形状を有し且つ上面また
は下面に配線パターンを備えた絶縁性テープ基材の上面
に、アクティブ面を下方に向けた多数個の半導体チップ
を接着する工程、該半導体チップを該絶縁性テープ基材
の該配線パターンと電気的に接続する工程、該半導体チ
ップの周囲および背面を覆う封止樹脂層を形成する工
程、および該半導体チップおよび該封止樹脂層を、該封
止樹脂層の上面から該半導体チップの上記背面より下方
へ研削および研磨して、該半導体チップを薄くすると共
に該半導体チップの新たな背面と該封止樹脂層の新たな
上面とを同一平面とする工程、を含むことを特徴とする
半導体パッケージ集合体の製造方法が提供される。
【０００９】第２発明の方法において、ビームリード、
ボンディングワイヤ、またはバンプにより、前記半導体
チップを前記絶縁性テープ基材の前記配線パターンと電
気的に接続することができる。
ボンディングワイヤ、またはバンプにより、前記半導体
チップを前記絶縁性テープ基材の前記配線パターンと電
気的に接続することができる。
【００１０】本願第３発明によれば、第１発明の半導体
パッケージ集合体を、前記半導体パッケージ間で切断す
ることにより、前記多数の半導体パッケージを個々に分
離する工程を含むことを特徴とする半導体パッケージの
製造方法が提供される。
パッケージ集合体を、前記半導体パッケージ間で切断す
ることにより、前記多数の半導体パッケージを個々に分
離する工程を含むことを特徴とする半導体パッケージの
製造方法が提供される。
【００１１】本発明においては、半導体ウェハと同一の
平面形状の絶縁性テープ基材に半導体チップを含む多数
個の半導体パッケージを形成した状態で、半導体チップ
の背面を研削および研磨して薄型化する。したがって、
薄型ウェハおよび薄型チップを用いる必要がないため、
従来その作製過程で発生していた割れや反りの問題を生
ずることがない。更に、絶縁性テープ基材上の半導体チ
ップの研削および研磨は、半導体ウェハの研削および研
磨に用いる既存の設備を用いて行えるので、特別なキャ
リア等を用いる煩雑な操作を必要としない。その結果、
薄ウェハ/薄チップによる従来技術に対して、歩留まり
向上、コスト低減、製造期間短縮を容易に達成すること
ができる。
平面形状の絶縁性テープ基材に半導体チップを含む多数
個の半導体パッケージを形成した状態で、半導体チップ
の背面を研削および研磨して薄型化する。したがって、
薄型ウェハおよび薄型チップを用いる必要がないため、
従来その作製過程で発生していた割れや反りの問題を生
ずることがない。更に、絶縁性テープ基材上の半導体チ
ップの研削および研磨は、半導体ウェハの研削および研
磨に用いる既存の設備を用いて行えるので、特別なキャ
リア等を用いる煩雑な操作を必要としない。その結果、
薄ウェハ/薄チップによる従来技術に対して、歩留まり
向上、コスト低減、製造期間短縮を容易に達成すること
ができる。
【００１２】
【発明の実施の形態】以下、添付図面を参照して、本発
明の各実施形態を説明する。 〔実施形態１〕図１および図２に、本発明の実施形態１
による半導体パッケージ集合体を、それぞれ斜視図およ
び断面図で示す。図２は、図１の線Ｘ−Ｘにおける断面
を示す。なお、図２および以下で参照する各断面図にお
いては、非常に薄い構造を明示する便宜上、厚さ方向
（各断面図の上下方向）の寸法を長さ方向（各断面図の
左右方向）の寸法に対してかなり拡大して描いてある。
明の各実施形態を説明する。 〔実施形態１〕図１および図２に、本発明の実施形態１
による半導体パッケージ集合体を、それぞれ斜視図およ
び断面図で示す。図２は、図１の線Ｘ−Ｘにおける断面
を示す。なお、図２および以下で参照する各断面図にお
いては、非常に薄い構造を明示する便宜上、厚さ方向
（各断面図の上下方向）の寸法を長さ方向（各断面図の
左右方向）の寸法に対してかなり拡大して描いてある。
【００１３】図示したように、本発明の半導体パッケー
ジ集合体１は、半導体ウェハと同一の平面形状を有する
絶縁性テープ基材１０上に、半導体チップ１１を含む半
導体パッケージ１２が多数個形成され、該半導体チップ
１１は、該絶縁性テープ基材１０の上面１０Ｓに接着さ
れ、周囲を封止樹脂層１３Ａで封止され、該絶縁性テー
プ基材１０の下面１０Ｒの配線パターン１４と電気的に
接続されており、該半導体チップ１１の背面１１Ｓは該
封止樹脂層１３Ａと共に研削および研磨されて該封止樹
脂層１３Ａの上面１３Ｓと同一平面を成している。
ジ集合体１は、半導体ウェハと同一の平面形状を有する
絶縁性テープ基材１０上に、半導体チップ１１を含む半
導体パッケージ１２が多数個形成され、該半導体チップ
１１は、該絶縁性テープ基材１０の上面１０Ｓに接着さ
れ、周囲を封止樹脂層１３Ａで封止され、該絶縁性テー
プ基材１０の下面１０Ｒの配線パターン１４と電気的に
接続されており、該半導体チップ１１の背面１１Ｓは該
封止樹脂層１３Ａと共に研削および研磨されて該封止樹
脂層１３Ａの上面１３Ｓと同一平面を成している。
【００１４】配線パターン１４は、絶縁性テープ基材１
０の下面１０Ｒに銅箔等により形成されており、これと
一体に形成されたビームリード１４Ｍにより半導体チッ
プ１１と電気的に接続されている。ビームリード１４Ｍ
は、絶縁性テープ基材１０の貫通孔１０Ｈ内に封止樹脂
層１３Ｂにより封止されている。
０の下面１０Ｒに銅箔等により形成されており、これと
一体に形成されたビームリード１４Ｍにより半導体チッ
プ１１と電気的に接続されている。ビームリード１４Ｍ
は、絶縁性テープ基材１０の貫通孔１０Ｈ内に封止樹脂
層１３Ｂにより封止されている。
【００１５】図２に示したように、上方接続端子１５が
配線パターン１４から上方に延びて絶縁性テープ基材１
０および封止樹脂層１３Ａを貫通し、上方接続端子１５
の上端が封止樹脂層１３Ａの上面１３Ｓと同一面を成し
て露出している。上方接続端子１５は、例えば、絶縁性
テープ基材１０を貫通する導体柱１５Ａと、その上の導
体ボール１５Ｂとから成る。図示した例では、上方接続
端子１５は上下両端が露出した形式であるが、絶縁性テ
ープ基材１０の下面をソルダレジスト層で被覆し上方接
続端子１５の上端のみが露出した形式とすることもでき
る。上端のみ露出した形式の場合、３次元実装を可能と
するためには、上方接続端子１５の位置に対応する箇所
のみ配線パターン１４の下面をソルダレジストで被覆せ
ず露出させ、そこに下方接続端子（例えば図５の１９）
を設ける。なお、図１の斜視図においては上方接続端子
１５は省略してある。
配線パターン１４から上方に延びて絶縁性テープ基材１
０および封止樹脂層１３Ａを貫通し、上方接続端子１５
の上端が封止樹脂層１３Ａの上面１３Ｓと同一面を成し
て露出している。上方接続端子１５は、例えば、絶縁性
テープ基材１０を貫通する導体柱１５Ａと、その上の導
体ボール１５Ｂとから成る。図示した例では、上方接続
端子１５は上下両端が露出した形式であるが、絶縁性テ
ープ基材１０の下面をソルダレジスト層で被覆し上方接
続端子１５の上端のみが露出した形式とすることもでき
る。上端のみ露出した形式の場合、３次元実装を可能と
するためには、上方接続端子１５の位置に対応する箇所
のみ配線パターン１４の下面をソルダレジストで被覆せ
ず露出させ、そこに下方接続端子（例えば図５の１９）
を設ける。なお、図１の斜視図においては上方接続端子
１５は省略してある。
【００１６】図３を参照して、上記半導体パッケージ集
合体の製造方法を説明する。図３（１）に示すように、
半導体ウェハと同一の平面形状を有する絶縁性テープ基
材１０を用意する。絶縁性テープ基材１０としては、各
種の有機材料あるいは高分子材料を用いることができる
が、一般にポリイミドフィルム、ガラスやアラミド等の
繊維で強化したエポキシフィルムあるいはＢＴ（ビスマ
レイミドトリアジン）フィルム、ＰＰＥ（ポリフェニレ
ンエーテル）フィルム等の樹脂フィルムあるいは樹脂シ
ートが適している。絶縁性テープ基材１０の厚さは、基
材として必要な強度および剛性が確保される限り薄い方
が半導体装置の薄型化にとっては望ましく、一般には２
５μｍ〜１００μｍの範囲、特に７５μｍ前後が用いら
れる。
合体の製造方法を説明する。図３（１）に示すように、
半導体ウェハと同一の平面形状を有する絶縁性テープ基
材１０を用意する。絶縁性テープ基材１０としては、各
種の有機材料あるいは高分子材料を用いることができる
が、一般にポリイミドフィルム、ガラスやアラミド等の
繊維で強化したエポキシフィルムあるいはＢＴ（ビスマ
レイミドトリアジン）フィルム、ＰＰＥ（ポリフェニレ
ンエーテル）フィルム等の樹脂フィルムあるいは樹脂シ
ートが適している。絶縁性テープ基材１０の厚さは、基
材として必要な強度および剛性が確保される限り薄い方
が半導体装置の薄型化にとっては望ましく、一般には２
５μｍ〜１００μｍの範囲、特に７５μｍ前後が用いら
れる。
【００１７】絶縁性テープ基材１０の下面１０Ｒには銅
箔等により配線パターン１４が形成されており、配線パ
ターン１４の上面から導体柱１５Ａが上方に延びて絶縁
性テープ基材１０を貫通している。導体柱１５Ａの上端
は絶縁性テープ基材１０の上面１０Ｓと同一平面を成し
て露出している。
箔等により配線パターン１４が形成されており、配線パ
ターン１４の上面から導体柱１５Ａが上方に延びて絶縁
性テープ基材１０を貫通している。導体柱１５Ａの上端
は絶縁性テープ基材１０の上面１０Ｓと同一平面を成し
て露出している。
【００１８】導体柱１５Ａは、銅またはニッケル等の金
属の柱状体であり、望ましくははんだ等の低融点金属の
柱状体である。このはんだとしては、銀−錫合金（Ａｇ
−Ｓｎ）、鉛−錫合金（Ｐｂ−Ｓｎ）、銀−錫−銅合金
（Ａｇ−Ｓｎ−Ｃｕ）、これらにビスマス（Ｂｉ）やア
ンチモン（Ｓｂ）を含むはんだを用いることができる。
属の柱状体であり、望ましくははんだ等の低融点金属の
柱状体である。このはんだとしては、銀−錫合金（Ａｇ
−Ｓｎ）、鉛−錫合金（Ｐｂ−Ｓｎ）、銀−錫−銅合金
（Ａｇ−Ｓｎ−Ｃｕ）、これらにビスマス（Ｂｉ）やア
ンチモン（Ｓｂ）を含むはんだを用いることができる。
【００１９】図示したような、絶縁性テープ基材１０を
貫通する直棒状の導体柱１５Ａの形成は、まず下端を配
線パターン１４で塞がれている貫通孔１０Ｔ内にフラッ
クスを適量入れ、その上にはんだボール等の低融点金属
ボールを載せ、リフローすることにより行う。または、
電解めっきにより貫通孔１０Ｔ内に銅等の金属を充填す
ることにより導体柱１５Ａを形成しても良い。
貫通する直棒状の導体柱１５Ａの形成は、まず下端を配
線パターン１４で塞がれている貫通孔１０Ｔ内にフラッ
クスを適量入れ、その上にはんだボール等の低融点金属
ボールを載せ、リフローすることにより行う。または、
電解めっきにより貫通孔１０Ｔ内に銅等の金属を充填す
ることにより導体柱１５Ａを形成しても良い。
【００２０】絶縁性テープ基材１０に形成された貫通孔
１０Ｈの下部開口端から内側に向けて、配線パターン１
４と一体に形成されたインナーリードとしてのビームリ
ード１４Ｍが張り出している。
１０Ｈの下部開口端から内側に向けて、配線パターン１
４と一体に形成されたインナーリードとしてのビームリ
ード１４Ｍが張り出している。
【００２１】次に、図３（２）に示すように、絶縁性テ
ープ基材１０の上面に多数個の半導体チップ１１を接着
し、かつ貫通孔１０Ｈを通してビームリード１４Ｍによ
り半導体チップ１１を絶縁性テープ基材１０の下面１０
Ｒの配線パターン１４と電気的に接続する。なお、図３
（２）では、ビームリード１４Ｍの寸法が図３（１）よ
り長く描かれているが、これは前述したように縦方向を
拡大して描いたためであり、実際には図３（１）と図３
(２)との間でビームリード１４Ｍの寸法に変化はない。
ープ基材１０の上面に多数個の半導体チップ１１を接着
し、かつ貫通孔１０Ｈを通してビームリード１４Ｍによ
り半導体チップ１１を絶縁性テープ基材１０の下面１０
Ｒの配線パターン１４と電気的に接続する。なお、図３
（２）では、ビームリード１４Ｍの寸法が図３（１）よ
り長く描かれているが、これは前述したように縦方向を
拡大して描いたためであり、実際には図３（１）と図３
(２)との間でビームリード１４Ｍの寸法に変化はない。
【００２２】次に、図３（３）に示すように、絶縁性テ
ープ基材１０を貫通する導体柱１５Ａの上端面に、導体
柱１５Ａと同様なはんだ等の低融点金属の導体ボール１
５Ｂを配置し、リフロー処理を行うことにより導体柱１
５Ａと導体ボール１５Ｂとを合体させて上方接続端子１
５とする。その後、半導体チップ１１の周囲および背面
と上方接続端子１５とを覆う封止樹脂層１３Ａを形成す
る。一方、貫通孔１０Ｈ内を充填する封止樹脂層１３Ｂ
を形成してビームリード１４Ｍを貫通孔１０Ｈ内に樹脂
封止する。
ープ基材１０を貫通する導体柱１５Ａの上端面に、導体
柱１５Ａと同様なはんだ等の低融点金属の導体ボール１
５Ｂを配置し、リフロー処理を行うことにより導体柱１
５Ａと導体ボール１５Ｂとを合体させて上方接続端子１
５とする。その後、半導体チップ１１の周囲および背面
と上方接続端子１５とを覆う封止樹脂層１３Ａを形成す
る。一方、貫通孔１０Ｈ内を充填する封止樹脂層１３Ｂ
を形成してビームリード１４Ｍを貫通孔１０Ｈ内に樹脂
封止する。
【００２３】次に、図３（４）に示すように、半導体チ
ップ１１および封止樹脂層１３Ａを、封止樹脂層１３Ａ
の元の上面１３Ｓ0から半導体チップ１１の元の背面１
１Ｓ0より下方まで研削および研磨して、半導体チップ
１１を薄くする。この研削・研磨により、半導体チップ
１１の新たな背面１１Ｓは、封止樹脂層１３Ａの新たな
上面１３Ｓと同一平面を成して上方に露出した状態とな
る。
ップ１１および封止樹脂層１３Ａを、封止樹脂層１３Ａ
の元の上面１３Ｓ0から半導体チップ１１の元の背面１
１Ｓ0より下方まで研削および研磨して、半導体チップ
１１を薄くする。この研削・研磨により、半導体チップ
１１の新たな背面１１Ｓは、封止樹脂層１３Ａの新たな
上面１３Ｓと同一平面を成して上方に露出した状態とな
る。
【００２４】これにより、例えば図３（３）の状態で５
００μｍ程度であった半導体素子１１の厚さを５０〜１
００μｍ程度に薄くすることができる。その結果、１２
０〜３００μｍ程度に薄型化された半導体パッケージ集
合体１が完成する。
００μｍ程度であった半導体素子１１の厚さを５０〜１
００μｍ程度に薄くすることができる。その結果、１２
０〜３００μｍ程度に薄型化された半導体パッケージ集
合体１が完成する。
【００２５】このようにして作製された半導体パッケー
ジ集合体１を各半導体パッケージ間で切断することによ
り、図４（１）に示す薄型の半導体パッケージ２が得ら
れ、これを複数個積層することにより、図４（２）に示
す３次元実装薄型半導体パッケージ３が得られる。図４
（２）には半導体パッケージ２を２段積層した例を示し
たが、もちろん３段以上の積層も可能である。この積層
に際しては、図４（２）に示したように、上段の半導体
パッケージ２Ａの配線パターン１４の下面に形成したは
んだボールから成る外部接続端子１６と、下段の半導体
パッケージ２Ｂの上方接続端子１５の上端とにより、上
段・下段の半導体パッケージ２Ａ・２Ｂ間を電気的に接
続する。
ジ集合体１を各半導体パッケージ間で切断することによ
り、図４（１）に示す薄型の半導体パッケージ２が得ら
れ、これを複数個積層することにより、図４（２）に示
す３次元実装薄型半導体パッケージ３が得られる。図４
（２）には半導体パッケージ２を２段積層した例を示し
たが、もちろん３段以上の積層も可能である。この積層
に際しては、図４（２）に示したように、上段の半導体
パッケージ２Ａの配線パターン１４の下面に形成したは
んだボールから成る外部接続端子１６と、下段の半導体
パッケージ２Ｂの上方接続端子１５の上端とにより、上
段・下段の半導体パッケージ２Ａ・２Ｂ間を電気的に接
続する。
【００２６】〔実施形態２〕図５に、他の実施形態によ
る半導体パッケージ集合体４の一例を示す。本実施形態
は、半導体チップ１１と配線パターン１４との電気的接
続がボンディングワイヤ１７によって行われる以外は、
基本的に実施形態１と同様である。特に、平面構成は、
実施形態１と同じく図１によって示される構成である。
図５は、図１の線Ｘ−Ｘにおける断面を示す。図５にお
いて、実施形態１と対応する部分は図２と同じ参照符号
を付した。
る半導体パッケージ集合体４の一例を示す。本実施形態
は、半導体チップ１１と配線パターン１４との電気的接
続がボンディングワイヤ１７によって行われる以外は、
基本的に実施形態１と同様である。特に、平面構成は、
実施形態１と同じく図１によって示される構成である。
図５は、図１の線Ｘ−Ｘにおける断面を示す。図５にお
いて、実施形態１と対応する部分は図２と同じ参照符号
を付した。
【００２７】配線パターン１４は、絶縁性テープ基材１
０の下面１０Ｒに銅箔等により形成されており、ボンデ
ィングワイヤ１７により半導体チップ１１と電気的に接
続されている。ボンディングワイヤ１７は、絶縁性テー
プ基材１０の貫通孔１０Ｈ内に封止樹脂層１３Ｂにより
封止されている。図５に示した例では、半導体パッケー
ジ集合体４の下面は、ソルダレジスト層１８で被覆して
ある。ただし、貫通孔１０Ｈを充填する上記封止樹脂層
１３Ｂと、上方接続端子１５に位置に対応する箇所の配
線パターン１４の下面に設けた下方接続端子１９とは、
ソルダレジスト層１８で被覆されていない。もちろん、
ソルダレジスト層１８の存在は実施形態２に必須の構成
ではなく、図２を参照して説明した実施形態１のように
ソルダレジスト層１８を設けない態様でもよい。すなわ
ち、ソルダレジスト層１８の有無は実施形態１あるいは
実施形態２の基本構成とは関係なく選択できる。
０の下面１０Ｒに銅箔等により形成されており、ボンデ
ィングワイヤ１７により半導体チップ１１と電気的に接
続されている。ボンディングワイヤ１７は、絶縁性テー
プ基材１０の貫通孔１０Ｈ内に封止樹脂層１３Ｂにより
封止されている。図５に示した例では、半導体パッケー
ジ集合体４の下面は、ソルダレジスト層１８で被覆して
ある。ただし、貫通孔１０Ｈを充填する上記封止樹脂層
１３Ｂと、上方接続端子１５に位置に対応する箇所の配
線パターン１４の下面に設けた下方接続端子１９とは、
ソルダレジスト層１８で被覆されていない。もちろん、
ソルダレジスト層１８の存在は実施形態２に必須の構成
ではなく、図２を参照して説明した実施形態１のように
ソルダレジスト層１８を設けない態様でもよい。すなわ
ち、ソルダレジスト層１８の有無は実施形態１あるいは
実施形態２の基本構成とは関係なく選択できる。
【００２８】図６を参照して、実施形態２の半導体パッ
ケージ集合体の製造方法を説明する。図６（１）に示す
ように、実施形態１と同様に、半導体ウェハと同一の平
面形状を有する絶縁性テープ基材１０を用意する。ただ
し、図６に示した例では、絶縁性テープ基材１０の下面
は、ボンディングワイヤ１７を接合する箇所の配線パタ
ーン１４と、貫通孔１０Ｈと、図５の下方接続端子１９
を形成する箇所の配線パターン１４とを除く全面が、ソ
ルダレジスト層１８で被覆されている。
ケージ集合体の製造方法を説明する。図６（１）に示す
ように、実施形態１と同様に、半導体ウェハと同一の平
面形状を有する絶縁性テープ基材１０を用意する。ただ
し、図６に示した例では、絶縁性テープ基材１０の下面
は、ボンディングワイヤ１７を接合する箇所の配線パタ
ーン１４と、貫通孔１０Ｈと、図５の下方接続端子１９
を形成する箇所の配線パターン１４とを除く全面が、ソ
ルダレジスト層１８で被覆されている。
【００２９】次に、図６（２）に示すように、絶縁性テ
ープ基材１０の上面に多数個の半導体チップ１１を接着
し、かつ貫通孔１０Ｈを通してボンディングワイヤ１７
により半導体チップ１１を絶縁性テープ基材１０の下面
１０Ｒの配線パターン１４と電気的に接続する。
ープ基材１０の上面に多数個の半導体チップ１１を接着
し、かつ貫通孔１０Ｈを通してボンディングワイヤ１７
により半導体チップ１１を絶縁性テープ基材１０の下面
１０Ｒの配線パターン１４と電気的に接続する。
【００３０】次に、図６（３）に示すように、実施形態
１と同様にして、上方接続端子１５および封止樹脂層１
３Ａを形成する。一方、貫通孔１０Ｈ内を充填する封止
樹脂層１３Ｂを形成してボンディングワイヤ１７を貫通
孔１０Ｈ内に樹脂封止する。また、はんだペーストの塗
布により下方接続端子１９を形成する。
１と同様にして、上方接続端子１５および封止樹脂層１
３Ａを形成する。一方、貫通孔１０Ｈ内を充填する封止
樹脂層１３Ｂを形成してボンディングワイヤ１７を貫通
孔１０Ｈ内に樹脂封止する。また、はんだペーストの塗
布により下方接続端子１９を形成する。
【００３１】次に、図６（４）に示すように、実施形態
１と同様に、半導体チップ１１および封止樹脂層１３Ａ
を研削および研磨して半導体チップ１１を薄くする。こ
れにより、半導体チップ１１の新たな背面１１Ｓが、封
止樹脂層１３Ａの新たな上面１３Ｓと同一平面を成して
上方に露出した状態なる。
１と同様に、半導体チップ１１および封止樹脂層１３Ａ
を研削および研磨して半導体チップ１１を薄くする。こ
れにより、半導体チップ１１の新たな背面１１Ｓが、封
止樹脂層１３Ａの新たな上面１３Ｓと同一平面を成して
上方に露出した状態なる。
【００３２】これにより、例えば図６（３）の状態で５
００μｍ程度であった半導体素子１１を５０〜１００μ
ｍ程度に薄くすることができる。その結果、１２０〜３
００μｍ程度に薄型化された半導体パッケージ集合体４
が完成する。
００μｍ程度であった半導体素子１１を５０〜１００μ
ｍ程度に薄くすることができる。その結果、１２０〜３
００μｍ程度に薄型化された半導体パッケージ集合体４
が完成する。
【００３３】このようにして作製された半導体パッケー
ジ集合体４を各半導体パッケージ間で切断することによ
り、実施形態１と同様に、薄型の半導体パッケージが得
られ、これを複数個積層することにより、３次元実装薄
型半導体パッケージが得られる。
ジ集合体４を各半導体パッケージ間で切断することによ
り、実施形態１と同様に、薄型の半導体パッケージが得
られ、これを複数個積層することにより、３次元実装薄
型半導体パッケージが得られる。
【００３４】〔実施形態３〕図７に、他の実施形態によ
る半導体パッケージ集合体５の一例を示す。本実施形態
は、半導体チップ１１と配線パターン１４との電気的接
続がフリップチップボンディングを用いてバンプ２０に
より行われる以外は、基本的に実施形態１と同様であ
る。特に平面構成は、実施形態１と同じく図１によって
示される構成である。図７は、図１の線Ｘ−Ｘにおける
断面を示す。図７において、実施形態１と対応する部分
は図２と同じ参照符号を付した。
る半導体パッケージ集合体５の一例を示す。本実施形態
は、半導体チップ１１と配線パターン１４との電気的接
続がフリップチップボンディングを用いてバンプ２０に
より行われる以外は、基本的に実施形態１と同様であ
る。特に平面構成は、実施形態１と同じく図１によって
示される構成である。図７は、図１の線Ｘ−Ｘにおける
断面を示す。図７において、実施形態１と対応する部分
は図２と同じ参照符号を付した。
【００３５】図示したように、本発明の半導体パッケー
ジ集合体５は、半導体ウェハと同一の平面形状を有する
絶縁性テープ基材１０上に、半導体チップ１１を含む半
導体パッケージ１２が多数個形成され、該半導体チップ
１１は、該絶縁性テープ基材１０の上面１０Ｓに配線パ
ターン１４を介して接着され、周囲を封止樹脂層１３Ａ
で封止され、該絶縁性テープ基材１０の上面１０Ｓの配
線パターン１４と電気的に接続されており、該半導体チ
ップ１１の背面１１Ｓは該封止樹脂層１３Ａと共に研削
および研磨されて該封止樹脂層１３Ａの上面１３Ｓと同
一平面を成している。
ジ集合体５は、半導体ウェハと同一の平面形状を有する
絶縁性テープ基材１０上に、半導体チップ１１を含む半
導体パッケージ１２が多数個形成され、該半導体チップ
１１は、該絶縁性テープ基材１０の上面１０Ｓに配線パ
ターン１４を介して接着され、周囲を封止樹脂層１３Ａ
で封止され、該絶縁性テープ基材１０の上面１０Ｓの配
線パターン１４と電気的に接続されており、該半導体チ
ップ１１の背面１１Ｓは該封止樹脂層１３Ａと共に研削
および研磨されて該封止樹脂層１３Ａの上面１３Ｓと同
一平面を成している。
【００３６】配線パターン１４は、絶縁性テープ基材１
０の上面１０Ｒに銅箔等により形成されており、導体バ
ンプ２０により半導体チップ１１と電気的に接続されて
いる。
０の上面１０Ｒに銅箔等により形成されており、導体バ
ンプ２０により半導体チップ１１と電気的に接続されて
いる。
【００３７】図７に示したように、上方接続端子２１が
配線パターン１４から上方に延びて封止樹脂層１３Ａを
貫通し、上方接続端子２１の上端が封止樹脂層１３Ａの
上面１３Ｓと同一面を成して露出している。上方接続端
子２１は、例えば導体ボールで形成されている。また、
はんだペーストの塗布により下方接続端子２２が形成さ
れている。
配線パターン１４から上方に延びて封止樹脂層１３Ａを
貫通し、上方接続端子２１の上端が封止樹脂層１３Ａの
上面１３Ｓと同一面を成して露出している。上方接続端
子２１は、例えば導体ボールで形成されている。また、
はんだペーストの塗布により下方接続端子２２が形成さ
れている。
【００３８】図８を参照して、実施形態３の半導体パッ
ケージ集合体の製造方法を説明する。図８（１）に示す
ように、実施形態１と同様に、半導体ウェハと同一の平
面形状を有する絶縁性テープ基材１０を用意する。ただ
し、本実施形態においては、図示したように、絶縁性テ
ープ基材１０の上面に配線パターン１４が設けてある。
また、配線パターン１４から下方への接続用の端子を形
成するための貫通孔１０Ｑを形成してある。
ケージ集合体の製造方法を説明する。図８（１）に示す
ように、実施形態１と同様に、半導体ウェハと同一の平
面形状を有する絶縁性テープ基材１０を用意する。ただ
し、本実施形態においては、図示したように、絶縁性テ
ープ基材１０の上面に配線パターン１４が設けてある。
また、配線パターン１４から下方への接続用の端子を形
成するための貫通孔１０Ｑを形成してある。
【００３９】次に、図８（２）に示すように、絶縁性テ
ープ基材１０の上面の配線パターン１４上に多数個の半
導体チップ１１をフリップチップボンディングにより接
合し、半導体チップ１１のバンプ２０により半導体チッ
プ１１を配線パターン１４と電気的に接続する。
ープ基材１０の上面の配線パターン１４上に多数個の半
導体チップ１１をフリップチップボンディングにより接
合し、半導体チップ１１のバンプ２０により半導体チッ
プ１１を配線パターン１４と電気的に接続する。
【００４０】次に、図８（３）に示すように、絶縁性テ
ープ基材１０の貫通孔１０Ｑの位置に対応する箇所の配
線パターン１４の上面に、実施形態１の導体ボール１５
Ｂの形成と同様にして上方接続端子２１を形成し、その
後、実施形態１と同様にして封止樹脂層１３Ａを形成す
る。また、貫通孔１０Ｑ内に、実施形態１の導体柱１５
Ａの形成と同様にして下方接続端子２２を形成する。
ープ基材１０の貫通孔１０Ｑの位置に対応する箇所の配
線パターン１４の上面に、実施形態１の導体ボール１５
Ｂの形成と同様にして上方接続端子２１を形成し、その
後、実施形態１と同様にして封止樹脂層１３Ａを形成す
る。また、貫通孔１０Ｑ内に、実施形態１の導体柱１５
Ａの形成と同様にして下方接続端子２２を形成する。
【００４１】次に、図８（４）に示すように、半導体チ
ップ１１および封止樹脂層１３Ａを、封止樹脂層１３Ａ
の元の上面１３Ｓ0から半導体チップ１１の元の背面１
１Ｓ0より下方まで研削および研磨して、半導体チップ
１１を薄くする。この研削・研磨により、半導体チップ
１１の新たな背面１１Ｓは、封止樹脂層１３Ａの新たな
上面１３Ｓと同一平面を成して上方に露出した状態とな
る。
ップ１１および封止樹脂層１３Ａを、封止樹脂層１３Ａ
の元の上面１３Ｓ0から半導体チップ１１の元の背面１
１Ｓ0より下方まで研削および研磨して、半導体チップ
１１を薄くする。この研削・研磨により、半導体チップ
１１の新たな背面１１Ｓは、封止樹脂層１３Ａの新たな
上面１３Ｓと同一平面を成して上方に露出した状態とな
る。
【００４２】これにより、例えば図８（３）の状態で５
００μｍ程度であった半導体素子１１を５０〜１００μ
ｍ程度に薄くすることができる。その結果、１２０〜３
００μｍ程度に薄型化された半導体パッケージ集合体５
が完成する。
００μｍ程度であった半導体素子１１を５０〜１００μ
ｍ程度に薄くすることができる。その結果、１２０〜３
００μｍ程度に薄型化された半導体パッケージ集合体５
が完成する。
【００４３】このようにして作製された半導体パッケー
ジ集合体５を各半導体パッケージ間で切断することによ
り、実施形態１と同様に、薄型の半導体パッケージが得
られ、これを複数個積層することにより、３次元実装薄
型半導体パッケージ３が得られる。
ジ集合体５を各半導体パッケージ間で切断することによ
り、実施形態１と同様に、薄型の半導体パッケージが得
られ、これを複数個積層することにより、３次元実装薄
型半導体パッケージ３が得られる。
【００４４】
【発明の効果】以上説明したように、本発明によれば、
薄型ウェハおよび薄型チップを用いずに、３次元実装に
よる薄型パッケージを製造するための半導体パッケージ
集合体とその製造方法、およびこの半導体パッケージ集
合体を用いた薄型の半導体パッケージの製造方法が提供
される。
薄型ウェハおよび薄型チップを用いずに、３次元実装に
よる薄型パッケージを製造するための半導体パッケージ
集合体とその製造方法、およびこの半導体パッケージ集
合体を用いた薄型の半導体パッケージの製造方法が提供
される。
【図１】図１は、本発明による半導体パッケージ集合体
の外観を示す斜視図である。
の外観を示す斜視図である。
【図２】図２は、図１に示す外観を有する半導体パッケ
ージ集合体において、実施形態１によるビームリード接
続を行った内部構造を示す断面図である。
ージ集合体において、実施形態１によるビームリード接
続を行った内部構造を示す断面図である。
【図３】図３は、図１に示す外観と図２に示す内部構造
を有する実施形態１による半導体パッケージ集合体の製
造工程を示す断面図である。
を有する実施形態１による半導体パッケージ集合体の製
造工程を示す断面図である。
【図４】図４は、（１）図１および図２に示す実施形態
１による半導体パッケージ集合体を切断して得られる単
一の半導体パッケージおよび（２）この単一の半導体パ
ッケージを複数層に積層した３次元実装半導体パッケー
ジをそれぞれ示す断面図である。
１による半導体パッケージ集合体を切断して得られる単
一の半導体パッケージおよび（２）この単一の半導体パ
ッケージを複数層に積層した３次元実装半導体パッケー
ジをそれぞれ示す断面図である。
【図５】図５は、図１に示す外観を有する半導体パッケ
ージ集合体において、実施形態２によるワイヤボンド接
続を行った内部構造を示す断面図である。
ージ集合体において、実施形態２によるワイヤボンド接
続を行った内部構造を示す断面図である。
【図６】図６は、図１に示す外観と図５に示す内部構造
を有する実施形態２による半導体パッケージ集合体の製
造工程を示す断面図である。
を有する実施形態２による半導体パッケージ集合体の製
造工程を示す断面図である。
【図７】図７は、図１に示す外観を有する半導体パッケ
ージ集合体において、実施形態３によるバンプ接続を行
った内部構造を示す断面図である。
ージ集合体において、実施形態３によるバンプ接続を行
った内部構造を示す断面図である。
【図８】図８は、図１に示す外観と図７に示す内部構造
を有する実施形態３による半導体パッケージ集合体の製
造工程を示す断面図である。
を有する実施形態３による半導体パッケージ集合体の製
造工程を示す断面図である。
１…半導体パッケージ集合体 ２…半導体パッケージ（単体） ３…３次元実装半導体パッケージ ４…半導体パッケージ集合体 ５…半導体パッケージ集合体 １０…絶縁性テープ基材 １０Ｓ…絶縁性テープ基材１０の上面 １０Ｒ…絶縁性テープ基材１０の下面 １０Ｈ…貫通孔（半導体チップと配線パターンの接続
用） １０Ｔ…貫通孔（導体柱１５Ａの形成用） １０Ｑ…貫通孔（下方接続端子２１の形成用） １１…半導体チップ １１Ｓ…半導体チップ１１の背面 １１Ｓ0…研削・研磨前の半導体チップ１１の背面（元
の背面） １２…半導体パッケージ １３Ａ…封止樹脂層 １３Ｂ…封止樹脂層 １３Ｓ…封止樹脂層１３Ａの上面 １３Ｓ0…研削・研磨前の封止樹脂層１３Ａの上面（元
の上面） １４…配線パターン １４Ｍ…ビームリード １５…上方接続端子１５ １５Ａ…導体柱（上方接続端子１５の下半部） １５Ｂ…導体ボール（上方接続端子１５の上半部） １６…外部接続端子 １７…ボンディングワイヤ １８…ソルダレジスト層 １９…下方接続端子 ２０…バンプ ２１…上方接続端子 ２２…下方接続端子
用） １０Ｔ…貫通孔（導体柱１５Ａの形成用） １０Ｑ…貫通孔（下方接続端子２１の形成用） １１…半導体チップ １１Ｓ…半導体チップ１１の背面 １１Ｓ0…研削・研磨前の半導体チップ１１の背面（元
の背面） １２…半導体パッケージ １３Ａ…封止樹脂層 １３Ｂ…封止樹脂層 １３Ｓ…封止樹脂層１３Ａの上面 １３Ｓ0…研削・研磨前の封止樹脂層１３Ａの上面（元
の上面） １４…配線パターン １４Ｍ…ビームリード １５…上方接続端子１５ １５Ａ…導体柱（上方接続端子１５の下半部） １５Ｂ…導体ボール（上方接続端子１５の上半部） １６…外部接続端子 １７…ボンディングワイヤ １８…ソルダレジスト層 １９…下方接続端子 ２０…バンプ ２１…上方接続端子 ２２…下方接続端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 永岡 富夫 長野県長野市大字栗田字舎利田711番地 新光電気工業株式会社内 (72)発明者 水野 茂 長野県長野市大字栗田字舎利田711番地 新光電気工業株式会社内 Ｆターム(参考） 5F061 AA01 BA05 CA10 CB13
Claims (5)
- 【請求項１】 半導体ウェハと同一の平面形状を有し且
つ上面または下面に配線パターンを備えた絶縁性テープ
基材上に、半導体チップを含む半導体パッケージが多数
個形成され、該半導体チップは、アクティブ面を下方に
向けて該絶縁性テープ基材の上面に接着され、周囲を封
止樹脂層で封止され、該絶縁性テープ基材の該配線パタ
ーンと電気的に接続されており、該半導体チップの背面
は該封止樹脂層と共に研削および研磨されて該封止樹脂
層の上面と同一平面を成していることを特徴とする半導
体パッケージ集合体。 - 【請求項２】 前記半導体チップと前記絶縁性テープ基
材の前記配線パターンとが、ビームリード、ボンディン
グワイヤ、またはバンプにより電気的に接続されている
ことを特徴とする請求項１記載の半導体パッケージ集合
体。 - 【請求項３】 下記の工程：半導体ウェハと同一の平面
形状を有し且つ上面または下面に配線パターンを備えた
絶縁性テープ基材の上面に、アクティブ面を下方に向け
た多数個の半導体チップを接着する工程、 該半導体チップを該絶縁性テープ基材の該配線パターン
と電気的に接続する工程、 該半導体チップの周囲および背面を覆う封止樹脂層を形
成する工程、および該半導体チップおよび該封止樹脂層
を、該封止樹脂層の上面から該半導体チップの上記背面
より下方へ研削および研磨して、該半導体チップを薄く
すると共に該半導体チップの新たな背面と該封止樹脂層
の新たな上面とを同一平面とする工程、を含むことを特
徴とする半導体パッケージ集合体の製造方法。 - 【請求項４】 ビームリード、ボンディングワイヤ、ま
たはバンプにより、前記半導体チップを前記絶縁性テー
プ基材の前記配線パターンと電気的に接続することを特
徴とする請求項３記載の半導体パッケージ集合体の製造
方法。 - 【請求項５】 請求項１または２記載の半導体パッケー
ジ集合体を、前記半導体パッケージ間で切断することに
より、前記多数の半導体パッケージを個々に分離する工
程を含むことを特徴とする半導体パッケージの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001129999A JP2002329810A (ja) | 2001-04-26 | 2001-04-26 | 半導体パッケージ集合体およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001129999A JP2002329810A (ja) | 2001-04-26 | 2001-04-26 | 半導体パッケージ集合体およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002329810A true JP2002329810A (ja) | 2002-11-15 |
Family
ID=18978446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001129999A Pending JP2002329810A (ja) | 2001-04-26 | 2001-04-26 | 半導体パッケージ集合体およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002329810A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011101044A (ja) * | 2003-07-18 | 2011-05-19 | Samsung Electronics Co Ltd | スタックパッケージ及びその製造方法 |
| JP2017228619A (ja) * | 2016-06-21 | 2017-12-28 | 富士通株式会社 | 樹脂基板及びその製造方法、並びに回路基板及びその製造方法 |
| JP2019102813A (ja) * | 2017-12-04 | 2019-06-24 | ローム株式会社 | 半導体装置およびその製造方法 |
-
2001
- 2001-04-26 JP JP2001129999A patent/JP2002329810A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011101044A (ja) * | 2003-07-18 | 2011-05-19 | Samsung Electronics Co Ltd | スタックパッケージ及びその製造方法 |
| JP2017228619A (ja) * | 2016-06-21 | 2017-12-28 | 富士通株式会社 | 樹脂基板及びその製造方法、並びに回路基板及びその製造方法 |
| JP2019102813A (ja) * | 2017-12-04 | 2019-06-24 | ローム株式会社 | 半導体装置およびその製造方法 |
| JP7230462B2 (ja) | 2017-12-04 | 2023-03-01 | ローム株式会社 | 半導体装置およびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6506633B1 (en) | Method of fabricating a multi-chip module package | |
| US6022758A (en) | Process for manufacturing solder leads on a semiconductor device package | |
| US6670219B2 (en) | Method of fabricating a CDBGA package | |
| CN104364902B (zh) | 半导体封装、其制造方法及封装体叠层 | |
| JP5280014B2 (ja) | 半導体装置及びその製造方法 | |
| TWI427754B (zh) | 在鋸道上使用通孔晶粒之封裝中的封裝 | |
| KR101346420B1 (ko) | 반도체 패키지 및 그 제조 방법 | |
| US5849608A (en) | Semiconductor chip package | |
| US6731014B2 (en) | Semiconductor package substrate, semiconductor package | |
| CN102456677A (zh) | 球栅阵列封装结构及其制造方法 | |
| KR101809521B1 (ko) | 반도체 패키지 및 그 제조방법 | |
| TWI471991B (zh) | 半導體封裝 | |
| TWI763295B (zh) | 半導體封裝結構及其製備方法 | |
| TW201123402A (en) | Chip-stacked package structure and method for manufacturing the same | |
| US20170207148A1 (en) | Lead frame and semiconductor device | |
| CN111029260A (zh) | 扇出型三维封装结构的制备方法及扇出型三维封装结构 | |
| KR101653563B1 (ko) | 적층형 반도체 패키지 및 이의 제조 방법 | |
| JP5358089B2 (ja) | 半導体装置 | |
| JPH10199924A (ja) | 半導体チップパッケージとその製造方法及びそれを用いた積層パッケージ | |
| CN112768437A (zh) | 多层堆叠封装结构和多层堆叠封装结构的制备方法 | |
| CN107507816A (zh) | 扇出型晶圆级多层布线封装结构 | |
| CN211150512U (zh) | 扇出型三维封装结构 | |
| KR100673379B1 (ko) | 적층 패키지와 그 제조 방법 | |
| KR20140045461A (ko) | 집적회로 패키지 | |
| JP2002329810A (ja) | 半導体パッケージ集合体およびその製造方法 |