JP2002329790A - 半導体素子のキャパシタ製造方法 - Google Patents
半導体素子のキャパシタ製造方法Info
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Abstract
(57)【要約】
【課題】 窒化膜を誘電体膜として使用して、漏洩電流
を抑制し、キャパシタンスを向上させる。 【解決手段】 半導体基板１０１に第１の層間絶縁膜１
０２を形成、第１の層間絶縁膜上に第１、第２、第３の
金属層１０３、１０４、１０５を順次蒸着、第３の金属
層上に第１の絶縁膜１０６を蒸着、第１の絶縁膜の上面
を酸化後、第１の絶縁膜上に第４の金属層１０７を蒸
着、第３金属層が所定部分露出されるように第１の絶縁
膜と第４の金属層を選択的にエッチング、第１の層間絶
縁膜の表面が露出されるように第１、第２の金属層を選
択的にエッチング後、基板を含んだ全面に第２の層間絶
縁膜１１０を蒸着、第２の層間絶縁膜を選択的に除去、
第３、第４の金属層が露出されるように複数個のコンタ
クトホール１１１を形成、コンタクトホールにプラグ金
属層１１２を形成後、プラグ金属層と連結されるように
金属配線１１３ａを形成する。
を抑制し、キャパシタンスを向上させる。 【解決手段】 半導体基板１０１に第１の層間絶縁膜１
０２を形成、第１の層間絶縁膜上に第１、第２、第３の
金属層１０３、１０４、１０５を順次蒸着、第３の金属
層上に第１の絶縁膜１０６を蒸着、第１の絶縁膜の上面
を酸化後、第１の絶縁膜上に第４の金属層１０７を蒸
着、第３金属層が所定部分露出されるように第１の絶縁
膜と第４の金属層を選択的にエッチング、第１の層間絶
縁膜の表面が露出されるように第１、第２の金属層を選
択的にエッチング後、基板を含んだ全面に第２の層間絶
縁膜１１０を蒸着、第２の層間絶縁膜を選択的に除去、
第３、第４の金属層が露出されるように複数個のコンタ
クトホール１１１を形成、コンタクトホールにプラグ金
属層１１２を形成後、プラグ金属層と連結されるように
金属配線１１３ａを形成する。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体素子のキャ
パシタ製造方法に関し、特にＭＩＭ（Ｍｅｔａｌ−Ｉｎ
ｓｕｌａｔｏｒ−Ｍｅｔａｌ）形キャパシタの漏洩電流
を抑制してキャパシタンスを増加させることができる半
導体素子のキャパシタ製造方法に関する。
パシタ製造方法に関し、特にＭＩＭ（Ｍｅｔａｌ−Ｉｎ
ｓｕｌａｔｏｒ−Ｍｅｔａｌ）形キャパシタの漏洩電流
を抑制してキャパシタンスを増加させることができる半
導体素子のキャパシタ製造方法に関する。
【０００２】
【従来の技術】近年、登場しているＭＭＬ（Ｍｅｒｇｅ
ｄ Ｍｅｍｏｒｙ Ｌｏｇｉｃ）素子は、１チップ内に
メモリセルアレイ部、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とアナ
ログ、または、周辺回路が共に集積化された素子であ
る。一方、メモリセルアレイ部とアナログの一般的なキ
ャパシタがＰＩＰ（Ｐｏｌｙ−Ｉｎｓｕｌａｔｏｒ−Ｐ
ｏｌｙ）構造の場合には、上部電極及び下部電極を導電
性ポリシリコンで使用するため、上部電極／下部電極と
誘電体薄膜の界面で酸化反応が生じて自然酸化膜が形成
されて全体キャパシタの容量が減るという問題がある。
ｄ Ｍｅｍｏｒｙ Ｌｏｇｉｃ）素子は、１チップ内に
メモリセルアレイ部、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とアナ
ログ、または、周辺回路が共に集積化された素子であ
る。一方、メモリセルアレイ部とアナログの一般的なキ
ャパシタがＰＩＰ（Ｐｏｌｙ−Ｉｎｓｕｌａｔｏｒ−Ｐ
ｏｌｙ）構造の場合には、上部電極及び下部電極を導電
性ポリシリコンで使用するため、上部電極／下部電極と
誘電体薄膜の界面で酸化反応が生じて自然酸化膜が形成
されて全体キャパシタの容量が減るという問題がある。
【０００３】従来、この問題を解消するために、ＭＩＳ
（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｓｉｌｉｃｏｎ）
もしくはＭＩＭ（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｍ
ｅｔａｌ）形キャパシタが提案されている。このＭＩＭ
形キャパシタは、比抵抗が小さく、かつ内部に空乏によ
る寄生キャパシタンスがないので、高性能な半導体素子
に主として使用されている。しかしながら、このＭＩＭ
形アナログキャパシタは、他の半導体素子と共に組み込
まなければならないので、相互連結配線（Ｉｉｎｔｅｒ
ｃｏｎｎｅｃｔｉｏｎ ｌｉｎｅ）であるである金属配
線を通して半導体素子と電気的に接続することが要求さ
れる。
（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｓｉｌｉｃｏｎ）
もしくはＭＩＭ（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｍ
ｅｔａｌ）形キャパシタが提案されている。このＭＩＭ
形キャパシタは、比抵抗が小さく、かつ内部に空乏によ
る寄生キャパシタンスがないので、高性能な半導体素子
に主として使用されている。しかしながら、このＭＩＭ
形アナログキャパシタは、他の半導体素子と共に組み込
まなければならないので、相互連結配線（Ｉｉｎｔｅｒ
ｃｏｎｎｅｃｔｉｏｎ ｌｉｎｅ）であるである金属配
線を通して半導体素子と電気的に接続することが要求さ
れる。
【０００４】以下、図面を参照して従来の半導体素子の
キャパシタ製造方法について説明する。図１乃至図７は
従来の半導体素子のＭＩＭ形キャパシタ製造方法を説明
するための工程断面図であり、図８の（ａ）、（ｂ）
は、図２において、ドライエッチングによりコンタクト
を形成する際の、キャパシタ領域のレイアウトを示す平
面図である。図１において、メモリ領域とアナログ領域
が限定された半導体基板１１は、トランジスタとビット
ライン（共に図示せず）とを形成する。
キャパシタ製造方法について説明する。図１乃至図７は
従来の半導体素子のＭＩＭ形キャパシタ製造方法を説明
するための工程断面図であり、図８の（ａ）、（ｂ）
は、図２において、ドライエッチングによりコンタクト
を形成する際の、キャパシタ領域のレイアウトを示す平
面図である。図１において、メモリ領域とアナログ領域
が限定された半導体基板１１は、トランジスタとビット
ライン（共に図示せず）とを形成する。
【０００５】次にトランジスタとビットラインとを含ん
だ基板１１の全面に第１の絶縁層１２を蒸着し、平坦化
した後、第１の金属層１３、バリア層１４および反射防
止膜１５を順次蒸着する。ここで、第１の金属層１３は
厚さ５００Åのアルミニウム（Ａｌ）にて、バリア金属
層１４は厚さ１００Åのチタン（Ｔｉ）にて、反射防止
膜１５は厚さ６００Åの窒化チタン（ＴｉＮ）にて形成
する。次に、反射防止膜１５上に第１のホトレジスト１
６を被着し、露光及び現像工程を経てパターニングす
る。そして、パターニングされた第１のホトレジスト１
６をマスクとして用いたエッチング工程で第１の層間絶
縁膜１２が所定部分露出されるように第１の金属層１
３、バリア金属層１４及び反射防止膜１５を選択的に除
去してキャパシタの下部電極１３ａと第１の金属配線１
３ｂを形成する。その際、第１の金属層１３、バリア金
属層１４及び反射防止膜１５は、ドライエッチング工程
を用いて選択的に除去する。
だ基板１１の全面に第１の絶縁層１２を蒸着し、平坦化
した後、第１の金属層１３、バリア層１４および反射防
止膜１５を順次蒸着する。ここで、第１の金属層１３は
厚さ５００Åのアルミニウム（Ａｌ）にて、バリア金属
層１４は厚さ１００Åのチタン（Ｔｉ）にて、反射防止
膜１５は厚さ６００Åの窒化チタン（ＴｉＮ）にて形成
する。次に、反射防止膜１５上に第１のホトレジスト１
６を被着し、露光及び現像工程を経てパターニングす
る。そして、パターニングされた第１のホトレジスト１
６をマスクとして用いたエッチング工程で第１の層間絶
縁膜１２が所定部分露出されるように第１の金属層１
３、バリア金属層１４及び反射防止膜１５を選択的に除
去してキャパシタの下部電極１３ａと第１の金属配線１
３ｂを形成する。その際、第１の金属層１３、バリア金
属層１４及び反射防止膜１５は、ドライエッチング工程
を用いて選択的に除去する。
【０００６】図２に示すように、パターニングされた第
１のホトレジスト１６を除去した後、下部電極１３ａと
第１の金属配線１３ｂとを含んだ基板１１の全面に第２
の層間絶縁膜１７を蒸着し、平坦化する。その際、第２
の層間絶縁膜１７はＩＭＯ（Ｉｎｔｅｒ−Ｍｅｔａｌ
Ｏｘｉｄｅ）である。そして、第２の層間絶縁膜１７上
に第２のホトレジスト１８を被着し、露光及び現像工程
を経てパターニングした後、パターニングされた第２の
ホトレジスト１８をマスクとして用いたエッチング工程
で下部電極１３ａ上にキャパシタが形成される領域だけ
反射防止膜１５が露出されるように、第２の層間絶縁膜
１７を選択的に除去し、第１のコンタクトホール１９を
形成する。その際、第２の層間絶縁膜１７はドライエッ
チング工程を用いて選択的に除去する。
１のホトレジスト１６を除去した後、下部電極１３ａと
第１の金属配線１３ｂとを含んだ基板１１の全面に第２
の層間絶縁膜１７を蒸着し、平坦化する。その際、第２
の層間絶縁膜１７はＩＭＯ（Ｉｎｔｅｒ−Ｍｅｔａｌ
Ｏｘｉｄｅ）である。そして、第２の層間絶縁膜１７上
に第２のホトレジスト１８を被着し、露光及び現像工程
を経てパターニングした後、パターニングされた第２の
ホトレジスト１８をマスクとして用いたエッチング工程
で下部電極１３ａ上にキャパシタが形成される領域だけ
反射防止膜１５が露出されるように、第２の層間絶縁膜
１７を選択的に除去し、第１のコンタクトホール１９を
形成する。その際、第２の層間絶縁膜１７はドライエッ
チング工程を用いて選択的に除去する。
【０００７】ところで、第１のコンタクトホール１９の
形成時、ドライエッチング工程を用いる場合、図８
（ａ）のように、第１のコンタクトホール１９のコーナ
ー部分は丸みを帯びた形状になり面積変化が現れ、この
ような面積変化を減少させるため、図８（ｂ）のように
多角形にパターンを使用する場合、面積変化量は減る
が、全体に対してキャパシタが占める面積が増加する。
形成時、ドライエッチング工程を用いる場合、図８
（ａ）のように、第１のコンタクトホール１９のコーナ
ー部分は丸みを帯びた形状になり面積変化が現れ、この
ような面積変化を減少させるため、図８（ｂ）のように
多角形にパターンを使用する場合、面積変化量は減る
が、全体に対してキャパシタが占める面積が増加する。
【０００８】図３に示すように、パターニングされた第
２のホトレジスト１８を除去した後、第２のコンタクト
ホール１９を含んだ第２の層間絶縁膜１７上に低温工程
であるＰＥ−ＴＥＯＳ（ＰｌａｓｍａＥｎｈａｎｃｅｄ
−Ｔｅｔｒａ ＥｔｈｙｌＯｒｏｔｈｏ Ｓｉｌｉｃａ
ｔｅ）２０を蒸着する。その際、ＰＥ−ＴＥＯＳ２０の
厚さは、１．０ｆＦ／μｍ２のキャパシタンス値に合わ
せるため、３１０Åの厚さで蒸着する。また、ＰＥ−Ｔ
ＥＯＳ２０は誘電体膜として用いられる。
２のホトレジスト１８を除去した後、第２のコンタクト
ホール１９を含んだ第２の層間絶縁膜１７上に低温工程
であるＰＥ−ＴＥＯＳ（ＰｌａｓｍａＥｎｈａｎｃｅｄ
−Ｔｅｔｒａ ＥｔｈｙｌＯｒｏｔｈｏ Ｓｉｌｉｃａ
ｔｅ）２０を蒸着する。その際、ＰＥ−ＴＥＯＳ２０の
厚さは、１．０ｆＦ／μｍ２のキャパシタンス値に合わ
せるため、３１０Åの厚さで蒸着する。また、ＰＥ−Ｔ
ＥＯＳ２０は誘電体膜として用いられる。
【０００９】図４に示すように、ＰＥ−ＴＥＯＳ２０上
に第３のホトレジスト２１を蒸着し、露光及び現像工程
を経てパターニングした後、下部電極１３ａ上の反射防
止膜１５と、金属配線１３ｂ上の反射防止膜１５が所定
部分露出されるようにＰＥ−ＴＥＯＳ２０と第２の層間
絶縁膜１７とを選択的に除去し、第２のコンタクトホー
ル２２を形成する。その際、ＰＥ−ＴＥＯＳ２０と第２
の層間絶縁膜１７はドライエッチング工程を用いて除去
する。
に第３のホトレジスト２１を蒸着し、露光及び現像工程
を経てパターニングした後、下部電極１３ａ上の反射防
止膜１５と、金属配線１３ｂ上の反射防止膜１５が所定
部分露出されるようにＰＥ−ＴＥＯＳ２０と第２の層間
絶縁膜１７とを選択的に除去し、第２のコンタクトホー
ル２２を形成する。その際、ＰＥ−ＴＥＯＳ２０と第２
の層間絶縁膜１７はドライエッチング工程を用いて除去
する。
【００１０】図５に示すように、パターニングされた第
３のホトレジスト２１を除去した後、第２のコンタクト
ホール２２（図４）を含んだＰＥ−ＴＥＯＳ２０上に第
２、第３、第４の金属層２３、２４、２５を順次蒸着す
る。その際、第２の金属層２３はＴｉで厚さ１００Å、
第３の金属層２４はＴｉＮで厚さ１５０Å、そして、第
４の金属層２５は、Ｗで厚さ５０００Åである。ここ
で、第２のコンタクトホール２２に形成される第２の金
属層２３は、第１の金属配線１３ｂと第２の金属層２３
との接触特性を向上させるために純金属の（Ｔｉ）で形
成する。それでもなお、酸化膜界面との不安定によりキ
ャパシタの電極から漏洩電流が発生されやすい。
３のホトレジスト２１を除去した後、第２のコンタクト
ホール２２（図４）を含んだＰＥ−ＴＥＯＳ２０上に第
２、第３、第４の金属層２３、２４、２５を順次蒸着す
る。その際、第２の金属層２３はＴｉで厚さ１００Å、
第３の金属層２４はＴｉＮで厚さ１５０Å、そして、第
４の金属層２５は、Ｗで厚さ５０００Åである。ここ
で、第２のコンタクトホール２２に形成される第２の金
属層２３は、第１の金属配線１３ｂと第２の金属層２３
との接触特性を向上させるために純金属の（Ｔｉ）で形
成する。それでもなお、酸化膜界面との不安定によりキ
ャパシタの電極から漏洩電流が発生されやすい。
【００１１】図６に示すように、第２、第３、第４の金
属層２３、２４、２５にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を用い
て第１、第２のコンタクトホール１９（図２）、２２
（図４）のみに第２、第３、第４の金属層２３、２４、
２５が残るように平坦化及び絶縁を行う。ここで、第１
のコンタクトホール１９のＰＥ−ＴＥＯＳ２０上に形成
された第２、第３、第４の金属層２３、２４、２５が上
部電極であり、第２のコンタクトホール２２に形成され
た第２、第３、第４の金属層２３、２４、２５はプラグ
金属層である。
属層２３、２４、２５にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を用い
て第１、第２のコンタクトホール１９（図２）、２２
（図４）のみに第２、第３、第４の金属層２３、２４、
２５が残るように平坦化及び絶縁を行う。ここで、第１
のコンタクトホール１９のＰＥ−ＴＥＯＳ２０上に形成
された第２、第３、第４の金属層２３、２４、２５が上
部電極であり、第２のコンタクトホール２２に形成され
た第２、第３、第４の金属層２３、２４、２５はプラグ
金属層である。
【００１２】図７に示すように、第４の金属層２５を含
んだＰＥ−ＴＥＯＳ２０上に第５の金属層２６を蒸着
し、フォトリソグラフィ工程とドライエッチング工程と
を実施して選択的に第５の金属層２６を除去して第２の
金属配線２６を形成する。
んだＰＥ−ＴＥＯＳ２０上に第５の金属層２６を蒸着
し、フォトリソグラフィ工程とドライエッチング工程と
を実施して選択的に第５の金属層２６を除去して第２の
金属配線２６を形成する。
【００１３】
【発明が解決しようとする課題】しかし、下部電極を形
成したのち、ドライエッチング工程でキャパシタの大き
さ分だけ下部電極を露出させる場合、コーナー部分が丸
みを帯びた形状になり、面積変化を起こし、多角形パタ
ーンを使用しても、面積変化量は減るが、全体に対して
キャパシタが占める面積が増加するという問題があっ
た。すなわち、Ｃ（キャパシタンス）＝ε（誘電率）×
Ａ（面積）÷ｄ（距離）であるから、キャパシタの誘電
体層の距離（厚さ）（ｄ）を一定とした場合、その誘電
体層の面積（Ａ）が変化すると、そのキャパシタンス
（Ｃ）が変動する。また、ＭＭＬ半導体素子において、
誘電体膜を酸化膜として使用し、ロジック領域の金属配
線の接触特性のため、Ｔｉを使用する場合、メモリ領域
で誘電体膜の界面との不安定接合によりキャパシタ電極
から漏洩電流が発生するという問題があった。
成したのち、ドライエッチング工程でキャパシタの大き
さ分だけ下部電極を露出させる場合、コーナー部分が丸
みを帯びた形状になり、面積変化を起こし、多角形パタ
ーンを使用しても、面積変化量は減るが、全体に対して
キャパシタが占める面積が増加するという問題があっ
た。すなわち、Ｃ（キャパシタンス）＝ε（誘電率）×
Ａ（面積）÷ｄ（距離）であるから、キャパシタの誘電
体層の距離（厚さ）（ｄ）を一定とした場合、その誘電
体層の面積（Ａ）が変化すると、そのキャパシタンス
（Ｃ）が変動する。また、ＭＭＬ半導体素子において、
誘電体膜を酸化膜として使用し、ロジック領域の金属配
線の接触特性のため、Ｔｉを使用する場合、メモリ領域
で誘電体膜の界面との不安定接合によりキャパシタ電極
から漏洩電流が発生するという問題があった。
【００１４】従って、本発明は、上記従来の半導体素子
のキャパシタ製造方法における問題点を解決するために
なされたもので、窒化膜を誘電体膜として使用して、漏
洩電流を抑制し、キャパシタンスを向上させることがで
きる半導体素子のキャパシタ製造方法を提供することを
目的とする。
のキャパシタ製造方法における問題点を解決するために
なされたもので、窒化膜を誘電体膜として使用して、漏
洩電流を抑制し、キャパシタンスを向上させることがで
きる半導体素子のキャパシタ製造方法を提供することを
目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成するため
になされた、本発明による半導体素子のキャパシタ製造
方法は、トランジスタを備えた半導体基板において、前
記半導体基板に第１の層間絶縁膜を形成し、前記第１の
層間絶縁膜上に第１、第２、第３の金属層を順次蒸着す
るステップと、前記第３の金属層上に第１の絶縁膜を蒸
着し、前記第１の絶縁膜の表面を酸化させるステップ
と、前記第１の絶縁膜上に第４の金属層を蒸着し、前記
第３金属層が所定部分露出されるように第１の絶縁膜と
第４の金属層を選択的にエッチングするステップと、前
記第１の層間絶縁膜の表面が露出されるように前記第
１、第２、及び第３の金属層を選択的にエッチングする
ステップと、前記半導体基板を含んだ全面に第２の層間
絶縁膜を蒸着するステップと、前記第２の層間絶縁膜を
選択的に除去し、第３及び第４の金属層が露出されるよ
うに複数個のコンタクトホールを形成するステップと、
前記コンタクトホールにプラグ金属層を形成し、前記プ
ラグ金属層と連結されるように金属配線を形成するステ
ップとを含むことを特徴とする。
になされた、本発明による半導体素子のキャパシタ製造
方法は、トランジスタを備えた半導体基板において、前
記半導体基板に第１の層間絶縁膜を形成し、前記第１の
層間絶縁膜上に第１、第２、第３の金属層を順次蒸着す
るステップと、前記第３の金属層上に第１の絶縁膜を蒸
着し、前記第１の絶縁膜の表面を酸化させるステップ
と、前記第１の絶縁膜上に第４の金属層を蒸着し、前記
第３金属層が所定部分露出されるように第１の絶縁膜と
第４の金属層を選択的にエッチングするステップと、前
記第１の層間絶縁膜の表面が露出されるように前記第
１、第２、及び第３の金属層を選択的にエッチングする
ステップと、前記半導体基板を含んだ全面に第２の層間
絶縁膜を蒸着するステップと、前記第２の層間絶縁膜を
選択的に除去し、第３及び第４の金属層が露出されるよ
うに複数個のコンタクトホールを形成するステップと、
前記コンタクトホールにプラグ金属層を形成し、前記プ
ラグ金属層と連結されるように金属配線を形成するステ
ップとを含むことを特徴とする。
【００１６】また、本発明の半導体素子のキャパシタ製
造方法は、前記第１の金属層は、Ａｌで、厚さは４５０
０〜５５００Åであることが望ましい。また、前記第２
の金属層は、Ｔｉによるバリア金属層で、厚さは５０〜
１５０Åであることが望ましい。また、前記第３の金属
層は、ＴｉＮによる反射防止膜で、厚さは５００〜７０
０Åであることが望ましい。また、前記第１の絶縁膜
は、ＰＥ−Ｎ（ＰｌａｓｍａＥｎｈａｎｃｅｄ−Ｎｉｔ
ｒｉｄｅ）で、厚さは５００〜７００Åであることが望
ましい。また、前記第１の絶縁膜は、キャパシタの誘電
体膜であることが望ましい。また、前記第１の絶縁膜の
表面を酸化させるステップは、２５０〜３５０℃の温度
でオゾン（Ｏ３）を注入することにより実施されること
が望ましい。また、前記第４の金属層は、キャパシタの
上部電極で、ＴｉＮで形成され、厚さは１１００〜１３
００Åであることが望ましい。
造方法は、前記第１の金属層は、Ａｌで、厚さは４５０
０〜５５００Åであることが望ましい。また、前記第２
の金属層は、Ｔｉによるバリア金属層で、厚さは５０〜
１５０Åであることが望ましい。また、前記第３の金属
層は、ＴｉＮによる反射防止膜で、厚さは５００〜７０
０Åであることが望ましい。また、前記第１の絶縁膜
は、ＰＥ−Ｎ（ＰｌａｓｍａＥｎｈａｎｃｅｄ−Ｎｉｔ
ｒｉｄｅ）で、厚さは５００〜７００Åであることが望
ましい。また、前記第１の絶縁膜は、キャパシタの誘電
体膜であることが望ましい。また、前記第１の絶縁膜の
表面を酸化させるステップは、２５０〜３５０℃の温度
でオゾン（Ｏ３）を注入することにより実施されること
が望ましい。また、前記第４の金属層は、キャパシタの
上部電極で、ＴｉＮで形成され、厚さは１１００〜１３
００Åであることが望ましい。
【００１７】また、前記第１の絶縁膜と第４の金属層の
エッチングするステップと、前記第１、第２、及び第３
の金属層のエッチングするステップとは、ドライエッチ
ング工程を用いることが望ましい。また、前記第１の層
間絶縁膜の表面が露出されるように、前記第１、第２、
及び第３の金属層を選択的にエッチングするステップ
は、金属配線と下部電極とを限定するためのものである
ことが望ましい。また、前記プラグ金属層を形成するス
テップは、前記コンタクトホールを含んだ第２の層間絶
縁膜上にプラグ金属層を蒸着するステップと、エッチバ
ック工程によりコンタクトホールのみに前記プラグ金属
層が残るようにプラグ金属層を除去するステップを含む
ことが望ましい。また、前記コンタクトホールは、ドラ
イエッチング工程を用いて形成することが望ましい。ま
た、前記ドライエッチングの際、第３の金属層の厚さが
少なくとも３００〜５００Å残るようにすることが望ま
しい。
エッチングするステップと、前記第１、第２、及び第３
の金属層のエッチングするステップとは、ドライエッチ
ング工程を用いることが望ましい。また、前記第１の層
間絶縁膜の表面が露出されるように、前記第１、第２、
及び第３の金属層を選択的にエッチングするステップ
は、金属配線と下部電極とを限定するためのものである
ことが望ましい。また、前記プラグ金属層を形成するス
テップは、前記コンタクトホールを含んだ第２の層間絶
縁膜上にプラグ金属層を蒸着するステップと、エッチバ
ック工程によりコンタクトホールのみに前記プラグ金属
層が残るようにプラグ金属層を除去するステップを含む
ことが望ましい。また、前記コンタクトホールは、ドラ
イエッチング工程を用いて形成することが望ましい。ま
た、前記ドライエッチングの際、第３の金属層の厚さが
少なくとも３００〜５００Å残るようにすることが望ま
しい。
【００１８】
【発明の実施の形態】次に、本発明による半導体素子の
キャパシタ製造方法の実施の形態の具体例を図面を参照
しながら説明する。図９乃至図１４は、本発明の一実施
による半導体素子のキャパシタ製造方法を説明するため
の工程断面図である。
キャパシタ製造方法の実施の形態の具体例を図面を参照
しながら説明する。図９乃至図１４は、本発明の一実施
による半導体素子のキャパシタ製造方法を説明するため
の工程断面図である。
【００１９】図９に示すように、トランジスタを備えた
半導体基板１０１上に第１の層間絶縁膜１０２を形成
し、第１の層間絶縁膜１０２上に第１、第２、第３の金
属層１０３、１０４、１０５を順次蒸着する。その際、
第１の金属層１０３はＡｌで、厚さは４５００〜５５０
０Åである。そして、第２の金属層１０４は、Ｔｉで、
厚さは５０〜１５０Åであり、第３の金属層１０５はＴ
ｉＮで、厚さは５００〜７００Åである。また、第２の
金属層１０４はバリア金属層で、第３の金属層１０５は
反射防止膜（ＡＲＣ：Ａｎｔｉ Ｒｅｆｌｅｃｔｉｖｅ
Ｃｏａｔｉｎｇ）である。ここで、第３の金属層１０
５は、後工程で形成される誘電膜体との界面特性を向上
させることができる。
半導体基板１０１上に第１の層間絶縁膜１０２を形成
し、第１の層間絶縁膜１０２上に第１、第２、第３の金
属層１０３、１０４、１０５を順次蒸着する。その際、
第１の金属層１０３はＡｌで、厚さは４５００〜５５０
０Åである。そして、第２の金属層１０４は、Ｔｉで、
厚さは５０〜１５０Åであり、第３の金属層１０５はＴ
ｉＮで、厚さは５００〜７００Åである。また、第２の
金属層１０４はバリア金属層で、第３の金属層１０５は
反射防止膜（ＡＲＣ：Ａｎｔｉ Ｒｅｆｌｅｃｔｉｖｅ
Ｃｏａｔｉｎｇ）である。ここで、第３の金属層１０
５は、後工程で形成される誘電膜体との界面特性を向上
させることができる。
【００２０】図１０に示すように、第３の金属層１０５
上に低温工程であるＰＥ−Ｎ（ＰｌａｓｍａＥｎｈａｎ
ｃｅｄ−Ｎｉｔｒｉｄｅ）１０６を蒸着した後、２５０
〜３５０℃の温度でオゾン（Ｏ３）を注入させてＰＥ−
Ｎ１０６の表面を酸化させる。ここで、ＰＥ−Ｎ１０６
は、キャパシタの誘電体膜で、厚さはキャパシタンス値
を１．０ｆＦ／μｍ２に合わせるため、５００〜７００
Åとする。一方、低温ＰＥ−Ｎ１０６を使用することに
より、熱による金属層の劣化を防止することができ、Ｐ
Ｅ−Ｎ１０６を酸化させることは窒化膜のカラム−ロー
（ｃｏｌｕｍｎ−ｒｏｗ）現象による漏洩電流の発生を
防止するためのものである。また、窒化膜はウエハ内の
蒸着均一特性が優れており、チップとチップとのマッチ
ング（ｍａｔｃｈｉｎｇ）特性を確保することができ
る。
上に低温工程であるＰＥ−Ｎ（ＰｌａｓｍａＥｎｈａｎ
ｃｅｄ−Ｎｉｔｒｉｄｅ）１０６を蒸着した後、２５０
〜３５０℃の温度でオゾン（Ｏ３）を注入させてＰＥ−
Ｎ１０６の表面を酸化させる。ここで、ＰＥ−Ｎ１０６
は、キャパシタの誘電体膜で、厚さはキャパシタンス値
を１．０ｆＦ／μｍ２に合わせるため、５００〜７００
Åとする。一方、低温ＰＥ−Ｎ１０６を使用することに
より、熱による金属層の劣化を防止することができ、Ｐ
Ｅ−Ｎ１０６を酸化させることは窒化膜のカラム−ロー
（ｃｏｌｕｍｎ−ｒｏｗ）現象による漏洩電流の発生を
防止するためのものである。また、窒化膜はウエハ内の
蒸着均一特性が優れており、チップとチップとのマッチ
ング（ｍａｔｃｈｉｎｇ）特性を確保することができ
る。
【００２１】図１１に示すように、酸化されたＰＥ−Ｎ
１０６上に第４の金属層１０７を蒸着し、第４の金属層
１０７上に第１のホトレジスト１０８を被着した後、露
光及び現像工程を用いて、第１のホトレジスト１０８を
パターニングする。その際、第４の金属層１０７はＴｉ
Ｎで、厚さは１１００〜１３００Åである。続いて、パ
ターニングされた第１のホトレジスト１０８をマスクと
して用いたエッチング工程で第３の金属層１０５が露出
されるようにＰＥ‐Ｎ１０６と第４の金属層１０７とを
選択的に除去し、キャパシタの上部電極を形成する。そ
の際、エッチング工程はドライエッチング工程を用い
る。一方、上部電極にＴｉＮを使用することにより、誘
電体膜である窒化膜との優れた接触特性を確保すること
ができる。また、上部電極の厚さを１１００〜１３００
Åにすることにより、電極内部のずれ抵抗（ｓｈｅａｒ
ｒｅｓｉｓｔａｎｃｅ）がキャパシタンスの影響を抑
制し、後工程の進行に影響しない段差を有することにな
る。
１０６上に第４の金属層１０７を蒸着し、第４の金属層
１０７上に第１のホトレジスト１０８を被着した後、露
光及び現像工程を用いて、第１のホトレジスト１０８を
パターニングする。その際、第４の金属層１０７はＴｉ
Ｎで、厚さは１１００〜１３００Åである。続いて、パ
ターニングされた第１のホトレジスト１０８をマスクと
して用いたエッチング工程で第３の金属層１０５が露出
されるようにＰＥ‐Ｎ１０６と第４の金属層１０７とを
選択的に除去し、キャパシタの上部電極を形成する。そ
の際、エッチング工程はドライエッチング工程を用い
る。一方、上部電極にＴｉＮを使用することにより、誘
電体膜である窒化膜との優れた接触特性を確保すること
ができる。また、上部電極の厚さを１１００〜１３００
Åにすることにより、電極内部のずれ抵抗（ｓｈｅａｒ
ｒｅｓｉｓｔａｎｃｅ）がキャパシタンスの影響を抑
制し、後工程の進行に影響しない段差を有することにな
る。
【００２２】図１２に示すように、パターニングされた
第１のホトレジスト１０８を除去した後、第４の金属層
１０７を含んだ第３の金属層１０５上に第２のホトレジ
スト１０９を被着し、露光及び現像工程を用いて、パタ
ーニングする。続いて、パターニングされた第２のホト
レジスト１０９をマスクとして用いたエッチング工程
で、第１の層間絶縁膜１０２が所定部分露出されるよう
に第１、第２、第３の金属層１０３、１０４、１０５を
選択的に除去して第１の金属配線１０３ｂとキャパシタ
の下部電極１０３ａとを形成する。その際、エッチング
工程はドライエッチング工程を用いる。
第１のホトレジスト１０８を除去した後、第４の金属層
１０７を含んだ第３の金属層１０５上に第２のホトレジ
スト１０９を被着し、露光及び現像工程を用いて、パタ
ーニングする。続いて、パターニングされた第２のホト
レジスト１０９をマスクとして用いたエッチング工程
で、第１の層間絶縁膜１０２が所定部分露出されるよう
に第１、第２、第３の金属層１０３、１０４、１０５を
選択的に除去して第１の金属配線１０３ｂとキャパシタ
の下部電極１０３ａとを形成する。その際、エッチング
工程はドライエッチング工程を用いる。
【００２３】図１３に示すように、パターニングされた
第２のホトレジスタ１０９を除去した後、全面に第２の
層間絶縁膜１１０を蒸着してから平坦化する。その際、
第２の層間絶縁膜１１０はＩＭＯである。続いて、第３
の金属層１０５と第４の金属層１０７が所定部分露出さ
れるように第２の層間絶縁膜１１０を選択的に除去し、
複数個のコンタクトホール１１１を形成する。その際、
コンタクトホール１１１の形成時、ドライエッチング工
程を用いて、第３の金属層１０５の厚さが３０５〜４０
０Åになるようにエッチング工程をストップさせること
により、第１の金属配線部分のコンタクトホール１１１
ａとキャパシタ部分のコンタクトホール１１１ｂとを共
に形成する。従って、集積素子製作が可能である。
第２のホトレジスタ１０９を除去した後、全面に第２の
層間絶縁膜１１０を蒸着してから平坦化する。その際、
第２の層間絶縁膜１１０はＩＭＯである。続いて、第３
の金属層１０５と第４の金属層１０７が所定部分露出さ
れるように第２の層間絶縁膜１１０を選択的に除去し、
複数個のコンタクトホール１１１を形成する。その際、
コンタクトホール１１１の形成時、ドライエッチング工
程を用いて、第３の金属層１０５の厚さが３０５〜４０
０Åになるようにエッチング工程をストップさせること
により、第１の金属配線部分のコンタクトホール１１１
ａとキャパシタ部分のコンタクトホール１１１ｂとを共
に形成する。従って、集積素子製作が可能である。
【００２４】図１４に示すように、コンタクトホール１
１１を含んだ第２の層間絶縁膜１１０上に第５の金属層
１１２を蒸着し、エッチバック工程を用いてコンタクト
ホール１１１の内部にプラグ金属層１１２を形成する。
ここで、エッチバック工程を用いてプラグ金属層１１２
を形成するので、従来のＣＭＰ工程により残存する金属
層の問題やコスト高の要因を除去することができる。続
いて、プラグ金属層１１２を含んだ第２の層間絶縁膜１
１０上に第６の金属層１１３を蒸着し、プラグ金属層１
１２と連結されるように第６の金属層１１３を選択的に
除去し、第２の金属配線１１３ａを形成する。
１１を含んだ第２の層間絶縁膜１１０上に第５の金属層
１１２を蒸着し、エッチバック工程を用いてコンタクト
ホール１１１の内部にプラグ金属層１１２を形成する。
ここで、エッチバック工程を用いてプラグ金属層１１２
を形成するので、従来のＣＭＰ工程により残存する金属
層の問題やコスト高の要因を除去することができる。続
いて、プラグ金属層１１２を含んだ第２の層間絶縁膜１
１０上に第６の金属層１１３を蒸着し、プラグ金属層１
１２と連結されるように第６の金属層１１３を選択的に
除去し、第２の金属配線１１３ａを形成する。
【００２５】尚、本発明は、本実施例に限られるもので
はない。本発明の技術的範囲から逸脱しない範囲内で多
様に変更実施することが可能である。
はない。本発明の技術的範囲から逸脱しない範囲内で多
様に変更実施することが可能である。
【００２６】
【発明の効果】上述したように、本発明の半導体素子の
キャパシタの製造方法によれば、従来に比べてキャパシ
タンス値が、１．０ｆＦ／μｍ２で同一の場合、誘電率
が高い窒化膜を使用し、キャパシタの上部電極をＴｉＮ
を使用して誘電体膜との界面特性を向上させることがで
き、また、誘電体膜として使用されるＰＥ‐Ｎの表面を
酸化させることにより、漏洩電流の劣化を抑制させるこ
とができるので、高い応答性を要求するＡＤＣ（Ａｎａ
ｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｏ
ｒ）、ＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ
Ｃｏｎｖｅｒｔｏｒ）等のアナログ素子の製造に適して
いる。そして、コンタクト形成のためのドライエッチン
グ工程時、他の回路部分と同時工程が可能であるので、
工程ステップ及び生産コストを低減させることができ
る。そして、ウエハ内の誘電体膜の均一度が向上され、
チップマッチング特性が優れているので、ロジックとＤ
ＲＡＭ素子との集積時に付加される工程が少なく、低温
熱工程にて進行するので、ＭＭＬ等の複合チップ工程に
適用が容易である。
キャパシタの製造方法によれば、従来に比べてキャパシ
タンス値が、１．０ｆＦ／μｍ２で同一の場合、誘電率
が高い窒化膜を使用し、キャパシタの上部電極をＴｉＮ
を使用して誘電体膜との界面特性を向上させることがで
き、また、誘電体膜として使用されるＰＥ‐Ｎの表面を
酸化させることにより、漏洩電流の劣化を抑制させるこ
とができるので、高い応答性を要求するＡＤＣ（Ａｎａ
ｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｏ
ｒ）、ＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ
Ｃｏｎｖｅｒｔｏｒ）等のアナログ素子の製造に適して
いる。そして、コンタクト形成のためのドライエッチン
グ工程時、他の回路部分と同時工程が可能であるので、
工程ステップ及び生産コストを低減させることができ
る。そして、ウエハ内の誘電体膜の均一度が向上され、
チップマッチング特性が優れているので、ロジックとＤ
ＲＡＭ素子との集積時に付加される工程が少なく、低温
熱工程にて進行するので、ＭＭＬ等の複合チップ工程に
適用が容易である。
【図１】従来の半導体素子のＭＩＭ形キャパシタ製造方
法を説明するための工程断面図である。
法を説明するための工程断面図である。
【図２】従来の半導体素子のＭＩＭ形キャパシタ製造方
法を説明するための工程断面図である。
法を説明するための工程断面図である。
【図３】従来の半導体素子のＭＩＭ形キャパシタ製造方
法を説明するための工程断面図である。
法を説明するための工程断面図である。
【図４】従来の半導体素子のＭＩＭ形キャパシタ製造方
法を説明するための工程断面図である。
法を説明するための工程断面図である。
【図５】従来の半導体素子のＭＩＭ形キャパシタ製造方
法を説明するための工程断面図である。
法を説明するための工程断面図である。
【図６】従来の半導体素子のＭＩＭ形キャパシタ製造方
法を説明するための工程断面図である。
法を説明するための工程断面図である。
【図７】従来の半導体素子のＭＩＭ形キャパシタ製造方
法を説明するための工程断面図である。
法を説明するための工程断面図である。
【図８】図２において、ドライエッチングによりコンタ
クトを形成する際の、キャパシタ領域のレイアウトを示
す平面図であり、（ａ）はコンタクトホール形状が四角
形の場合、（ｂ）はコンタクトホール形状が多角形の場
合である。
クトを形成する際の、キャパシタ領域のレイアウトを示
す平面図であり、（ａ）はコンタクトホール形状が四角
形の場合、（ｂ）はコンタクトホール形状が多角形の場
合である。
【図９】本発明の一実施による半導体素子のキャパシタ
製造方法を説明するための工程断面図である。
製造方法を説明するための工程断面図である。
【図１０】本発明の一実施による半導体素子のキャパシ
タ製造方法を説明するための工程断面図である。
タ製造方法を説明するための工程断面図である。
【図１１】本発明の一実施による半導体素子のキャパシ
タ製造方法を説明するための工程断面図である。
タ製造方法を説明するための工程断面図である。
【図１２】本発明の一実施による半導体素子のキャパシ
タ製造方法を説明するための工程断面図である。
タ製造方法を説明するための工程断面図である。
【図１３】本発明の一実施による半導体素子のキャパシ
タ製造方法を説明するための工程断面図である。
タ製造方法を説明するための工程断面図である。
【図１４】本発明の一実施による半導体素子のキャパシ
タ製造方法を説明するための工程断面図である。
タ製造方法を説明するための工程断面図である。
１０１ 半導体基板 １０２ 第１の層間絶縁膜 １０３ 第１の金属層 １０３ａ 下部電極 １０３ｂ 第１の金属配線 １０４ 第２の金属層 １０５ 第３の金属層 １０６ ＰＥ−Ｎ（第１の絶縁膜） １０７ 第４の金属層 １０８ 第１のホトレジスト １０９ 第２のホトレジスト １１０ 第２の層間絶縁膜 １１１ コンタクトホール １１１ａ 第１の金属配線部分のコンタクトホール １１１ｂ キャパシタ部分のコンタクトホール １１２ プラグ金属層 １１３ａ 第２の金属配線
フロントページの続き Ｆターム(参考） 5F033 HH08 HH18 HH33 JJ18 JJ19 JJ33 KK33 MM08 MM13 NN06 NN07 NN33 PP19 QQ03 QQ08 QQ09 QQ11 QQ37 QQ48 RR04 SS04 SS11 VV10 WW02 XX01 XX14 5F038 AC05 AC15 EZ20
Claims (13)
- 【請求項１】 トランジスタを備えた半導体基板におい
て、 前記半導体基板に第１の層間絶縁膜を形成し、前記第１
の層間絶縁膜上に第１、第２、第３の金属層を順次蒸着
するステップと、 前記第３の金属層上に第１の絶縁膜を蒸着し、前記第１
の絶縁膜の表面を酸化させるステップと、 前記第１の絶縁膜上に第４の金属層を蒸着し、前記第３
金属層が所定部分露出されるように第１の絶縁膜と第４
の金属層を選択的にエッチングするステップと、 前記第１の層間絶縁膜の表面が露出されるように前記第
１、第２、及び第３の金属層を選択的にエッチングする
ステップと、 前記半導体基板を含んだ全面に第２の層間絶縁膜を蒸着
するステップと、 前記第２の層間絶縁膜を選択的に除去し、第３及び第４
の金属層が露出されるように複数個のコンタクトホール
を形成するステップと、 前記コンタクトホールにプラグ金属層を形成し、前記プ
ラグ金属層と連結されるように金属配線を形成するステ
ップとを含むことを特徴とする半導体素子のキャパシタ
製造方法。 - 【請求項２】 前記第１の金属層は、Ａｌで、厚さは４
５００〜５５００Åであることを特徴とする請求項１記
載の半導体素子のキャパシタ製造方法。 - 【請求項３】 前記第２の金属層は、Ｔｉによるバリア
金属層で、厚さは５０〜１５０Åであることを特徴とす
る請求項１記載の半導体素子のキャパシタ製造方法。 - 【請求項４】 前記第３の金属層は、ＴｉＮによる反射
防止膜で、厚さは５００〜７００Åであることを特徴と
する請求項１記載の半導体素子のキャパシタ製造方法。 - 【請求項５】 前記第１の絶縁膜は、ＰＥ−Ｎ（Ｐｌａ
ｓｍａＥｎｈａｎｃｅｄ−Ｎｉｔｒｉｄｅ）で、厚さは
５００〜７００Åであることを特徴とする請求項１記載
の半導体素子のキャパシタ製造方法。 - 【請求項６】 前記第１の絶縁膜は、キャパシタの誘電
体膜であることを特徴とする請求項１記載の半導体素子
のキャパシタ製造方法。 - 【請求項７】 前記第１の絶縁膜の表面を酸化させるス
テップは、２５０〜３５０℃の温度でオゾン（Ｏ３）を
注入することにより実施されることを特徴とする請求項
１記載の半導体素子のキャパシタ製造方法。 - 【請求項８】 前記第４の金属層は、キャパシタの上部
電極で、ＴｉＮで形成され、厚さは１１００〜１３００
Åであることを特徴とする請求項１記載の半導体素子の
キャパシタ製造方法。 - 【請求項９】 前記第１の絶縁膜と第４の金属層のエッ
チングするステップと、前記第１、第２、及び第３の金
属層のエッチングするステップとは、ドライエッチング
工程を用いることを特徴とする請求項１記載の半導体素
子のキャパシタ製造方法。 - 【請求項１０】 前記第１の層間絶縁膜の表面が露出さ
れるように、前記第１、第２、及び第３の金属層を選択
的にエッチングするステップは、金属配線と下部電極と
を限定するためのものであることを特徴とする請求項１
記載の半導体素子のキャパシタ製造方法。 - 【請求項１１】 前記プラグ金属層を形成するステップ
は、前記コンタクトホールを含んだ第２の層間絶縁膜上
にプラグ金属層を蒸着するステップと、 エッチバック工程によりコンタクトホールのみに前記プ
ラグ金属層が残るようにプラグ金属層を除去するステッ
プを含むことを特徴とする請求項１記載の半導体素子の
キャパシタ製造方法。 - 【請求項１２】 前記コンタクトホールは、ドライエッ
チング工程を用いて形成することを特徴とする請求項１
記載の半導体素子のキャパシタ製造方法。 - 【請求項１３】 前記ドライエッチングの際、第３の金
属層の厚さが少なくとも３００〜５００Å残るようにす
ることを特徴とする請求項１２記載の半導体素子のキャ
パシタ製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0021187A KR100412128B1 (ko) | 2001-04-19 | 2001-04-19 | 반도체 소자의 커패시터 제조방법 |
| KR2001-021187 | 2001-04-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002329790A true JP2002329790A (ja) | 2002-11-15 |
Family
ID=19708487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001376519A Pending JP2002329790A (ja) | 2001-04-19 | 2001-12-10 | 半導体素子のキャパシタ製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20030008468A1 (ja) |
| JP (1) | JP2002329790A (ja) |
| KR (1) | KR100412128B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002353328A (ja) * | 2001-05-30 | 2002-12-06 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US7042041B2 (en) | 2003-03-11 | 2006-05-09 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2009010380A (ja) * | 2007-06-26 | 2009-01-15 | Dongbu Hitek Co Ltd | 金属絶縁体金属キャパシタの製造方法 |
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| US7981761B2 (en) | 2007-02-27 | 2011-07-19 | Hitachi, Ltd. | Method of manufacturing semiconductor device having MIM capacitor |
| JP2013115371A (ja) * | 2011-11-30 | 2013-06-10 | Sumitomo Electric Device Innovations Inc | 容量素子 |
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