JP2002289702A

JP2002289702A - 半導体集積回路装置の製造方法および半導体集積回路装置

Info

Publication number: JP2002289702A
Application number: JP2001092097A
Authority: JP
Inventors: Dodai Kaminaga; 道台神永; Naokatsu Suwauchi; 尚克諏訪内; Fumiaki Endo; 文昭遠藤; Yasuko Yoshida; 安子吉田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-03-28
Filing date: 2001-03-28
Publication date: 2002-10-04

Abstract

(57)【要約】【課題】スタックトビア構造を有する半導体集積回路
装置において、レイアウトルールを緩和することなく下
層のプラグと上層のプラグとの合わせマージンを向上す
る。【解決手段】酸化シリコン膜１２、プラグ１６および
ＳｉＮ膜１８上にメタル膜１９を形成した後、フォトレ
ジスト膜を用いてメタル膜１９を異方的にエッチングす
ることにより、プラグ１６の酸化シリコン膜１２から突
出した部分の側壁にメタル膜１９を残す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法および半導体集積回路装置に関し、特に、
スタックトビア構造を有する半導体集積回路装置の製造
方法および半導体集積回路装置に適用して有効な技術に
関するものである。

【０００２】

【従来の技術】ＳＲＡＭ（Static Random Access Memor
y）は、電源が印加状態であればリフレッシュ動作が不
要な、随時書き込みおよび読み出しが可能なＲＡＭであ
る。また、ＳＲＡＭはスタンバイ（待機）時の消費電力
を小さくできることから、携帯機器などの部品数が制限
されるシステム、パーソナルコンピュータおよびワーク
ステーションなどのキャッシュメモリとして用いられて
いる。

【０００３】ＳＲＡＭは、１ビットの情報を記憶するフ
リップフロップ回路と２個の情報転送用ＭＩＳＦＥＴ
（Metal Insulator Semiconductor Field Effect Trans
istor）とで構成され、そのフリップフロップ回路は、
たとえば一対の駆動用ＭＩＳＦＥＴと一対の負荷用ＭＩ
ＳＦＥＴとで構成される。

【０００４】このようなメモリセルにおいては、α線に
よるソフトエラーが問題となっている。これは、外界の
宇宙線に含まれるα線やＬＳＩのパッケージ材料中に含
まれる放射性原子から放出されるα線がメモリセル内に
入り、メモリセル中に保存されている情報を破壊する現
象である。このα線対策のために、メモリセル中の情報
蓄積部（前記フリップフロップ回路の入出力部）に容量
を付加し、情報蓄積部の容量を増加させる方法が検討さ
れている。

【０００５】たとえば、特開平１０−１６３４４０号公
報には、情報を記憶するフリップフロップ回路の入出力
端子を交差結合する２本の配線とこれらの間に介在する
薄い絶縁膜とでキャパシタを構成することにより、メモ
リセルの蓄積ノードの容量を増加させ、α線ソフトエラ
ー耐性の低下を防ぐ技術について開示されている。

【０００６】

【発明が解決しようとする課題】本発明者らは、上記Ｓ
ＲＡＭのメモリセルにおけるソフトエラー対策のため
に、メモリセル内の電源電圧と三相ノードとの間に容量
を設ける方法について検討した。その製造工程は、以下
の通りである。

【０００７】半導体基板上に堆積した第１の層間絶縁膜
に、ＭＩＳＦＥＴのソース・ドレインに達する第１の接
続孔および配線溝を形成する。続いて、その第１の接続
孔内に第１のプラグを形成し、配線溝内に配線を形成し
た後、上記第１の層間絶縁膜をエッチバックし、その第
１のプラグおよび配線を突出させる。次に、第１の層間
絶縁膜上および配線上にキャパシタとなる容量絶縁膜お
よび容量電極を形成する。その後、半導体基板上に第２
の層間絶縁膜を堆積し、その第２の層間絶縁膜に第１の
プラグに達する第２の接続孔を形成する。次に、この第
２の接続孔内に、第１のプラグと第１層配線とを電気的
に接続するための第２のプラグを形成し、第１のプラグ
と第２のプラグとで、いわゆるスタックトビア構造を形
成する。

【０００８】ところが、本発明者らは、上記のスタック
トビア構造を形成する方法においては以下のような問題
があること見出した。

【０００９】すなわち、第２の接続孔の底部の径を第１
の接続孔の上部の径と同程度とした場合、第２の接続孔
の開孔位置が所定の位置からずれると、第１のプラグと
第２のプラグとの接触面積が減少し、第１のプラグと第
２のプラグとの接触抵抗が増加する問題がある。

【００１０】また、第２の接続孔を形成する際のエッチ
ング工程では、半導体ウェハ面内におけるエッチング量
のばらつきを考慮して、所定のエッチング量に対してオ
ーバーエッチングを行っている。しかしながら、第２の
接続孔の開孔位置が所定の位置からずれた場合において
は、そのオーバーエッチングにより下層の第１の層間絶
縁膜などがエッチングされてしまう。この状態で第２の
プラグを形成してしまうと、第２のプラグと他の導電層
（たとえばＭＩＳＦＥＴのゲート電極）とが短絡し、電
気的不良が生じる問題がある。

【００１１】本発明の目的は、スタックトビア構造を有
する半導体集積回路装置において、レイアウトルールを
緩和することなく下層のプラグと上層のプラグとの合わ
せマージンを向上する技術を提供することにある。

【００１２】また、本発明の他の目的は、スタックトビ
ア構造を有する半導体集積回路装置において、下層のプ
ラグと上層のプラグとの接触抵抗の増加を防ぐ技術を提
供することにある。

【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１５】すなわち、本発明は、半導体基板の主面上
に第１絶縁膜を形成する工程と、前記第１絶縁膜に第１
接続孔を形成する工程と、前記第１接続孔内に第１プラ
グを形成する工程と、前記第１プラグの一部を前記第１
絶縁膜上に突出させる工程と、前記第１絶縁膜上および
前記第１プラグ上に第１薄膜を堆積した後、前記第１薄
膜を異方的にエッチングし、前記第１絶縁膜上に突出し
た前記第１プラグの突出部の少なくとも側壁に前記第１
薄膜を残す工程と、前記第１絶縁膜、前記第１プラグお
よび残った前記第１薄膜上に第２絶縁膜を形成する工程
と、前記第２絶縁膜に前記第１プラグに達する第２接続
孔を形成する工程とを含むものである。

【００１６】また、本発明は、（ａ）半導体基板の主面
上に形成された第１絶縁膜と、（ｂ）前記第１絶縁膜に
穿孔された第１接続孔内に形成され、前記第１絶縁膜の
表面から突出した突出部を有する第１プラグと、（ｃ）
前記第１プラグの突出部の少なくとも側壁に形成された
第１薄膜と、（ｄ）前記第１絶縁膜、前記第１プラグお
よび前記第１薄膜上に形成された第２絶縁膜と、（ｅ）
前記第２絶縁膜に穿孔された第２接続孔内に形成され、
前記第１プラグに接続される第２プラグとを有するもの
である。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００１８】本実施の形態は、たとえばＳＲＡＭに本発
明を適用したものである。本実施の形態のＳＲＡＭの製
造方法を図１〜図１２を用いて説明する。なお、本実施
の形態においては、本実施の形態のＳＲＡＭの構成をわ
かりやすくするために平面図であってもハッチングを付
す。

【００１９】図１は本実施の形態のＳＲＡＭの製造工程
中の要部平面図であり、図２は図１のＡ−Ａ断面と対応
する。

【００２０】まず、図１および図２に示すように、半導
体基板１の素子形成面（主面）に素子分離を形成する。
続いて、半導体基板１にｐ型不純物（たとえばＢ（ホウ
素））およびｎ型不純物（たとえばＰ（リン））をイオ
ン打ち込みした後、半導体基板１に約１０００℃の熱処
理を施すことにより上記のｐ型不純物およびｎ型不純物
を拡散させることによって、ｐ型ウェル２およびｎ型ウ
ェルを形成する。図１に示すように、半導体基板１に
は、ｐ型ウェル２およびｎ型ウェルの主表面である活性
領域Ａｐ、Ａｎが形成され、これらの活性領域は、たと
えば酸化シリコン膜が埋め込まれた上記素子分離によっ
て囲まれている。

【００２１】次に、フッ酸系の洗浄液を用いて半導体基
板１（ｐ型ウェル２およびｎ型ウェル）の主面をウェッ
ト酸化した後、約８００℃の熱酸化によりｐ型ウェル３
およびｎ型ウェルのそれぞれの表面に膜厚６ｎｍ程度の
清浄なゲート酸化膜３を形成する。

【００２２】次に、たとえばＣＶＤ法にて、ゲート酸化
膜３の上部に膜厚約１００ｎｍ程度の低抵抗多結晶シリ
コン膜を堆積する。続いて、フォトレジスト膜をマスク
にしてその多結晶シリコン膜をドライエッチングし、ゲ
ート電極４を形成する。

【００２３】続いて、ｐ型ウェル２が形成された領域に
おいて、ゲート電極４の両側のｐ型ウェル２にｎ型不純
物（たとえばＰ）をイオン注入することによりｎ^-型半
導体領域５を形成する。また、ｎ型ウェルが形成された
領域において、ゲート電極４の両側のｎ型ウェルにｐ型
不純物（たとえばＢ）をイオン注入することによりｐ ^-
型半導体領域を形成する。

【００２４】続いて、たとえばＣＶＤ法にて、半導体基
板１上に膜厚４０ｎｍ程度のＳｉＮ（窒化シリコン）膜
を堆積した後、そのＳｉＮ膜を異方的にエッチングする
ことにより、ゲート電極４の側壁にサイドウォールスペ
ーサ６を形成する。

【００２５】続いて、ｐ型ウェル２にｎ型不純物（たと
えばＰまたはＡｓ（ヒ素））をイオン注入することによ
りｎ⁺型半導体領域７（ソース、ドレイン）を形成し、
ｎ型ウェルにｐ型不純物（たとえばＢ）をイオン注入す
ることによりｐ⁺型半導体領域（ソース、ドレイン）を
形成する。ここまでの工程により、ＳＲＡＭのメモリセ
ルを構成するＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴＱｄ、
転送用ＭＩＳＦＥＴＱｔ、負荷用ＭＩＳＦＥＴＱＬｄ）
が完成する。駆動用ＭＩＳＦＥＴＱｄおよび転送用ＭＩ
ＳＦＥＴＱｔは、ｎチャネル型ＭＩＳＦＥＴからなり、
負荷用ＭＩＳＦＥＴＱＬｄは、ｐチャネル型ＭＩＳＦＥ
Ｔからなる。また、駆動用ＭＩＳＦＥＴＱｄのゲート電
極４と負荷用ＭＩＳＦＥＴＱＬｄのゲート電極４とは共
通である。

【００２６】次に、半導体基板１の表面を洗浄した後、
たとえばスパッタリング法により、半導体基板１上にＣ
ｏ（コバルト）膜およびＴｉ（チタン）膜を順次堆積す
る。続いて、半導体基板１に約６００℃の熱処理を施す
ことにより、ｎ⁺型半導体領域７、ｐ⁺型半導体領域およ
びゲート電極４上にＣｏＳｉ₂層９を形成する。

【００２７】続いて、未反応のＣｏ膜およびＴｉ膜をエ
ッチングにより除去した後、約７００℃〜８００°の熱
処理によりＣｏＳｉ₂層９を低抵抗化する。

【００２８】次に、ＣＶＤ法にて半導体基板１上に膜厚
５０ｎｍ程度のＳｉＮ（窒化シリコン）膜１０（第１絶
縁膜）を堆積する。このＳｉＮ膜１０は、後述するコン
タクトホールの形成時においてエッチングストッパーと
しての役割を果たす。

【００２９】次に、ＳｉＮ膜１０の上部にＰＳＧ（Phos
pho Silicate Glass）膜１１（第１絶縁膜）を塗布す
る。続いて、熱処理を行うことによりＰＳＧ膜１１を平
坦化した後、酸化シリコン膜１２（第１絶縁膜）を堆積
する。この酸化シリコン膜１２は、たとえばテトラエト
キシシランを原料とし、プラズマＣＶＤ法にて形成する
ことができる。また、ＣＶＤ法にて膜厚７００ｎｍ〜８
００ｎｍ程度の酸化シリコン膜１２を堆積した後に、酸
化シリコン膜１２の表面を化学機械研磨（ＣＭＰ；Chem
ical Mechanical Polishing）法で研磨し、その表面を
平坦化してもよい。

【００３０】次に、図３および図４に示すように、フォ
トレジスト膜をマスクとしてドライエッチングにより、
酸化シリコン膜１２およびＰＳＧ膜１１をドライエッチ
ングする。続いて、ＳｉＮ膜１０をドライエッチングす
ることによって、ｎ⁺型半導体領域７（ソース、ドレイ
ン）およびｐ⁺型半導体領域（ソース、ドレイン）に達
するコンタクトホール１３Ａ（第１接続孔）および配線
溝１３Ｂを形成する。配線溝１３Ｂは、転送用ＭＩＳＦ
ＥＴＱｔのドレイン上から負荷用ＭＩＳＦＥＴＱＬｄの
ゲート電極上まで延在している。

【００３１】次に、酸化シリコン膜１２の上部に、たと
えばスパッタリング法にて膜厚１０ｎｍ程度のＴｉ膜お
よび膜厚２０ｎｍ程度のＴｉＮ膜を順次堆積する。この
時、そのＴｉ膜およびＴｉＮ膜はコンタクトホール１３
Ａおよび配線溝１３Ｂの内部にも堆積される。続いて、
半導体基板１に約５００℃〜７００℃で約１分間の熱処
理を施すことにより、Ｔｉ膜とＴｉＮ膜との積層膜から
なるバリア導体膜１４を形成する。

【００３２】次に、バリア導体膜１４の上部に、たとえ
ばＣＶＤ法によりコンタクトホール１３Ａおよび配線溝
１３Ｂの内部を埋め込むＷ（タングステン）膜１５を堆
積する。続いて、バリア導体膜１４およびＷ膜１５に対
して、酸化シリコン膜１２の表面が現れるまでエッチバ
ックもしくはＣＭＰを施すことにより、コンタクトホー
ル１３Ａおよび配線溝１３Ｂの外部のバリア導体膜１４
およびＷ膜１５を除去する。これにより、コンタクトホ
ール１３Ａ内にプラグ１６（第１プラグ）を形成し、配
線溝１３Ｂ内に配線１７を形成することができる。

【００３３】次に、図５に示すように、酸化シリコン膜
２１の表面をさらに１５０ｎｍ程度エッチングする。こ
の際、プラグ１６および配線１７の側壁上部が露出す
る。なお、ＰＳＧ膜１１を形成している場合には、ＰＳ
Ｇ膜１１の表面が露出しないように酸化シリコン膜１２
の膜厚を調整する。

【００３４】次に、図６および図７に示すように、酸化
シリコン膜１２、プラグ１６および配線１７上に膜厚２
０ｎｍ程度のＳｉＮ膜１８を堆積する。続いて、フォト
レジスト膜を用いてＳｉＮ膜１８をエッチングすること
により、ＳｉＮ膜１８を配線１７の突出表面およびその
周囲にＳｉＮが残されるようにエッチングする。この残
ったＳｉＮ膜１８は、下部（容量）電極となる配線１７
と後述する上部（容量）電極との間に形成され、容量絶
縁膜となる。

【００３５】続いて、酸化シリコン膜１２、プラグ１６
およびＳｉＮ膜１８上にメタル膜１９（第１薄膜（導電
性膜））を形成する。このメタル膜１９は、後の工程で
プラグ１６の上部に形成されるプラグの形成位置が所定
の位置からずれた場合に、そのプラグとプラグ１６との
接触抵抗の増加を防止する目的から、そのプラグのバリ
ア導体膜と同じ材質であることが好ましい。本実施の形
態においては、メタル膜１９としてＴｉＮ膜を例示する
ことができる。

【００３６】上記メタル膜１９をＴｉＮ膜とした場合の
形成方法は、たとえばＣＶＤ法を用いて、酸化シリコン
膜１２、プラグ１６およびＳｉＮ膜１８上に膜厚２０ｎ
ｍ程度のＴｉＮ膜を堆積した後、スパッタリング法によ
り膜厚２０ｎｍ程度のＴｉＮ膜を堆積し、ＣＶＤ法にて
堆積したＴｉＮ膜とスパッタリング法にて堆積したＴｉ
Ｎ膜とを合わせて、膜厚４０ｎｍ程度のメタル膜１９を
形成することができる。このメタル膜１９を形成するに
当たり、まずＣＶＤ法を用いることにより、半導体基板
１の主面内におけるメタル膜１９のカバレージを向上さ
せることができる。

【００３７】次に、図８および図９に示すように、メタ
ル膜１９の表面にフォトリソグラフィ技術によりフォト
レジスト膜Ｒを形成する。このフォトレジスト膜Ｒは、
キャパシタ形成領域を覆い、それ以外が露出されるよう
に形成されている。その後、そのフォトレジスト膜をマ
スクとしてメタル膜１９を異方的にエッチングする。こ
れにより、プラグ１６の上面においてはメタル膜１９が
除去され、その表面が現れる。また、プラグ１６の酸化
シリコン膜１２から突出した部分の側壁においてはメタ
ル膜１９を残すことができ、平面においては、プラグ１
６の周りをメタル膜１９が取り囲んだ状態とすることが
できる。一方、フォトレジスト膜Ｒで覆われていたキャ
パシタ形成領域のメタル膜１９は、配線１９上のＳｉＮ
膜１８の上部に残り、キャパシタの上部電極となる。

【００３８】次に、図１０に示すように、たとえばＣＶ
Ｄ法にて半導体基板１上に膜厚１０００ｎｍ程度の酸化
シリコン膜２０（第２絶縁膜）を堆積する。続いて、た
とえばＣＭＰ法にてその酸化シリコン膜２０を研磨する
ことにより、その膜厚を約５００ｎｍ程度にした後、た
とえばＣＶＤ法にて酸化シリコン膜２０上に膜厚９０ｎ
ｍ程度の酸化シリコン膜２１（第２絶縁膜）を堆積す
る。

【００３９】続いて、フォトリソグラフィ技術により形
成されたフォトレジスト膜を用いて、プラグ１６上の酸
化シリコン膜２０、２１をエッチングすることにより、
コンタクトホール２２（第２接続孔）を形成する。この
時、図１１に示すように、機械的な誤差により、コンタ
クトホール２２の開孔位置が下層のコンタクトホール１
３Ａの平面的な位置に対して相対的にずれてしまった場
合においても、酸化シリコン膜１２から突出したプラグ
１６の側壁に残ったメタル膜１９をエッチングストッパ
とすることができる。すなわち、レイアウトルールを緩
和することなくコンタクトホール２２の開孔位置の合わ
せ余裕を増加することができるので、コンタクトホール
２２の開孔位置が、下層のコンタクトホール１３Ａの平
面的な位置に対して相対的にずれてしまった場合でも、
その下部の酸化シリコン膜１２およびＰＳＧ膜１１など
を削り込んでしまう不具合を防ぐことができる。その結
果、たとえば以降の工程でコンタクトホール２２内にプ
ラグを形成した場合に、そのプラグを形成する導電性膜
とゲート電極４とが短絡してしまう不具合を防ぐことが
可能となる。また、レイアウトルールを緩和せずに済む
ことから、本実施の形態のＳＲＡＭの素子集積度が低下
することを防ぐことができる。

【００４０】さらに、酸化シリコン膜１２から突出した
プラグ１６の突出側壁にはメタル膜１９が残っているこ
とから、コンタクトホール２２の開孔位置がずれてしま
った場合においても、コンタクトホール２２内に形成さ
れるプラグとプラグ１６との接触面積を十分に確保でき
るので、そのプラグとプラグ１６との接触抵抗の増加を
防ぐことができる。

【００４１】一方、コンタクトホール１３Ａおよびコン
タクトホール２２の径が十分に大きい場合には、上記プ
ラグおよびプラグ１６の径を、その接触抵抗が問題とな
らないくらいに大きく設定することができる。このよう
な場合においては、上記メタル膜１９を、たとえばＳｉ
Ｎ膜で置き換えて、エッチングストッパとしての目的の
みで用いることも可能である。

【００４２】次に、図１２に示すように、コンタクトホ
ール２２の底部に露出したプラグ１６の表面の反応層を
除去するために、スパッタエッチングによる表面処理を
行う。続いて、たとえばスパッタリング法により、酸化
シリコン膜２１の上部に膜厚３０ｎｍ程度のＴｉ膜およ
び膜厚１００ｎｍ程度のＴｉＮ膜を順次堆積し、Ｔｉ膜
とＴｉＮ膜との積層膜からなるバリア導体膜２３（第３
導電性膜）を形成する。この時、そのＴｉ膜およびＴｉ
Ｎ膜はコンタクトホール２２の内部にも堆積される。な
お、そのＴｉ膜およびＴｉＮ膜を堆積後に、半導体基板
１に５００℃〜７００℃程度の熱処理を約１分間施して
もよい。

【００４３】続いて、たとえばＣＶＤ法により、コンタ
クトホール２２の内部を含むバリア導体膜２３の上部に
Ｗ膜２４（第４導電性膜）を堆積する。その後、ＣＭＰ
法もしくはエッチバック法などにより、コンタクトホー
ル２２の外部のバリア導体膜２３およびＷ膜２４を除去
することによりプラグ２５（第２プラグ）を形成する。
ここまでの工程で、プラグ１６の上部にプラグ２５が重
なった構造のスタックトビア構造が形成される。

【００４４】この時、前の工程にてコンタクトホール１
３Ａの下部の酸化シリコン膜１２およびＰＳＧ膜１１な
どを削り込んでしまう不具合を防いでいるので、図１３
に示すように、コンタクトホール２２の開孔位置が下層
のコンタクトホール１３Ａの平面的な位置に対して相対
的にずれてしまった状況下（図１１参照）でプラグ２５
を形成しても、プラグ２５を構成する導電性膜が下層の
ゲート電極４と短絡することはない。また、プラグ２５
の底部がメタル膜１９と接触していることから、プラグ
１６とプラグ２５との間の接触抵抗が増加することを防
ぐことができる。

【００４５】次に、図１４に示すように、たとえばスパ
ッタリング法により、酸化シリコン膜２１およびプラグ
２５上にＴｉ膜およびＴｉＮ膜を順次堆積した後、５０
０℃〜７００℃程度の熱処理を施す。続いて、たとえば
ＣＶＤ法により、そのＴｉＮ膜の上部にＡｌ（アルミニ
ウム）膜を堆積した後、そのＡｌ膜の上部にＴｉ膜およ
びＴｉＮ膜を順次堆積する。その後、それらの薄膜をパ
ターニングすることにより、プラグ２５上に配線２６を
形成し、本実施の形態のＳＲＡＭを製造する。

【００４６】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【００４７】上記の実施の形態においては、本発明をＳ
ＲＡＭの製造方法に適用した場合について例示したが、
スタックトビア構造を有するＡＳＩＣ（Application Sp
ecific IC）、マイクロコンピュータまたはＤＲＡＭ（D
ynamic Random Access Memory）など他の半導体集積回
路装置に適用することも可能である。

【００４８】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。（１）スタックトビア構造を有する半導体集積回路装置
において、絶縁膜から突出した下層のプラグの突出部の
側壁に薄膜を形成するので、上層のプラグが形成される
接続孔の開孔位置が下層のプラグが形成された接続孔の
平面的な位置に対して相対的にずれてしまった場合にお
いても、その薄膜をエッチングストッパとしてオーバー
エッチングを防ぐことができる。（２）スタックトビア構造を有する半導体集積回路装置
において、上層のプラグが形成される接続孔の開孔位置
が下層のプラグが形成された接続孔の平面的な位置に対
して相対的にずれてしまった場合においても、その薄膜
をエッチングストッパとしてオーバーエッチングを防ぐ
ことができるので、レイアウトルールを緩和することな
く下層のプラグと上層のプラグとの合わせマージンを向
上することができる。（３）スタックトビア構造を有する半導体集積回路装置
において、下層のプラグの上部側壁に導電性膜を形成す
るので、上層のプラグが形成されるコンタクトホールの
開孔位置が所定の位置からずれてしまった場合において
も、上層のプラグと下層のプラグとの接触面積を確保で
きるので、上層のプラグと下層のプラグとの接触抵抗の
増加を防ぐことができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す要部平面図である。

【図２】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す要部断面図である。

【図３】図１に続く半導体集積回路装置の製造工程中の
要部平面図である。

【図４】図２に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図５】図４に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図６】本発明の一実施の形態である半導体集積回路装
置の製造工程中の要部平面図である。

【図７】図５に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図８】図６に続く半導体集積回路装置の製造工程中の
要部平面図である。

【図９】図７に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図１０】図９に続く半導体集積回路装置の製造工程中
の要部断面図である。

【図１１】図９に続く半導体集積回路装置の製造工程中
において、上層の接続孔の開孔位置が下層の接続孔の平
面的な位置に対して相対的にずれてしまった場合を示す
要部断面図である。

【図１２】図１０に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１３】図１１に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１４】図１２に続く半導体集積回路装置の製造工程
中の要部断面図である。

【符号の説明】１半導体基板２ｐ型ウェル３ゲート酸化膜４ゲート電極５ｎ^-型半導体領域６サイドウォールスペーサ７ｎ⁺型半導体領域（ソース、ドレイン）９ＣｏＳｉ₂層１０ＳｉＮ膜（第１絶縁膜）１１ＰＳＧ膜（第１絶縁膜）１２酸化シリコン膜（第１絶縁膜）１３Ａコンタクトホール（第１接続孔）１３Ｂ配線溝１４バリア導体膜１５Ｗ膜１６プラグ（第１プラグ）１７配線１８ＳｉＮ膜１９メタル膜（第１薄膜）２０酸化シリコン膜（第２絶縁膜）２１酸化シリコン膜（第２絶縁膜）２２コンタクトホール（第２接続孔）２３バリア導体膜（第１導電性膜）２４Ｗ膜（第２導電性膜）２５プラグ（第２プラグ）Ａｎ活性領域Ａｐ活性領域Ｑｄ駆動用ＭＩＳＦＥＴＱｔ転送用ＭＩＳＦＥＴＱＬｄ負荷用ＭＩＳＦＥＴＲフォトレジスト膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/108 21/8242 (72)発明者遠藤文昭東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内 (72)発明者吉田安子東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内Ｆターム(参考） 5F033 HH08 HH18 HH19 HH33 JJ18 JJ19 JJ33 KK01 KK25 MM01 MM08 MM12 MM13 NN06 NN07 NN37 NN38 PP06 PP15 QQ08 QQ09 QQ11 QQ14 QQ16 QQ24 QQ25 QQ37 QQ48 QQ74 QQ92 RR04 RR06 RR14 SS04 SS15 SS21 TT02 TT06 VV16 XX15 XX31 5F048 AA01 AB01 AC10 BA01 BB05 BC06 BE03 BF06 BF07 BF16 DA27 5F083 BS05 BS17 BS27 BS47 BS48 GA09 JA35 JA39 JA40 LA01 MA05 MA06 MA19 PR34 PR39 PR40

Claims

【特許請求の範囲】

【請求項１】（ａ）半導体基板の主面上に第１絶縁膜
を形成する工程、（ｂ）前記第１絶縁膜に第１接続孔を
形成する工程、（ｃ）前記第１接続孔内に第１プラグを
形成する工程、（ｄ）前記第１絶縁膜を所定厚さ除去
し、前記第１プラグの一部を前記第１絶縁膜上に突出さ
せる工程、（ｅ）前記第１絶縁膜上および前記第１プラ
グ上に第１薄膜を堆積した後、前記第１薄膜を異方的に
エッチングし、前記第１絶縁膜上に突出した前記第１プ
ラグの突出部の少なくとも側壁に前記第１薄膜を残す工
程、（ｆ）前記（ｅ）工程後、前記第１絶縁膜、前記第
１プラグおよび前記第１薄膜上に第２絶縁膜を形成する
工程、（ｇ）前記第２絶縁膜に前記第１プラグに達する
第２接続孔を形成する工程、（ｈ）前記第２接続孔内に
第２プラグを形成する工程、を含むことを特徴とする半
導体集積回路装置の製造方法。
【請求項２】（ａ）半導体基板の主面上に第１絶縁膜
を形成する工程、（ｂ）前記第１絶縁膜に第１接続孔を
形成する工程、（ｃ）前記第１接続孔内に第１プラグを
形成する工程、（ｄ）前記第１絶縁膜を所定厚さ除去
し、前記第１プラグの一部を前記第１絶縁膜上に突出さ
せる工程、（ｅ）前記第１絶縁膜上および前記第１プラ
グ上に第１薄膜を堆積した後、前記第１薄膜を異方的に
エッチングし、前記第１絶縁膜上に突出した前記第１プ
ラグの突出部の少なくとも側壁に前記第１薄膜を残す工
程、（ｆ）前記（ｅ）工程後、前記第１絶縁膜、前記第
１プラグおよび前記第１薄膜上に第２絶縁膜を形成する
工程、（ｇ）前記第２絶縁膜に前記第１プラグに達する
第２接続孔を形成する工程、（ｈ）前記第２接続孔内に
第２プラグを形成する工程、を含み、前記第１薄膜は導
電性膜であることを特徴とする半導体集積回路装置の製
造方法。
【請求項３】（ａ）半導体基板の主面上に第１絶縁膜
を形成する工程、（ｂ）前記第１絶縁膜に第１接続孔を
形成する工程、（ｃ）前記第１接続孔内に第１プラグを
形成する工程、（ｄ）前記第１絶縁膜を所定厚さ除去
し、前記第１プラグの一部を前記第１絶縁膜上に突出さ
せる工程、（ｅ）前記第１絶縁膜上および前記第１プラ
グ上に第１薄膜を堆積した後、前記第１薄膜を異方的に
エッチングし、前記第１絶縁膜上に突出した前記第１プ
ラグの突出部の少なくとも側壁に前記第１薄膜を残す工
程、（ｆ）前記（ｅ）工程後、前記第１絶縁膜、前記第
１プラグおよび前記第１薄膜上に第２絶縁膜を形成する
工程、（ｇ）前記第２絶縁膜に前記第１プラグに達する
第２接続孔を形成する工程、（ｈ）前記第２接続孔内を
含む前記第２絶縁膜上に第１導電性膜および第２導電性
膜を順に積層し、前記第２接続孔の外部の前記第１導電
性膜および前記第２導電性膜を除去することにより、前
記第２接続孔内に第２プラグを形成する工程、を含み、
前記第１薄膜は導電性膜であり、前記第１導電性膜と前
記第１薄膜とは同一の材質であることを特徴とする半導
体集積回路装置の製造方法。
【請求項４】半導体基板の主面上に形成された第１絶
縁膜と、前記第１絶縁膜に穿孔された第１接続孔内に形
成され、前記第１絶縁膜の表面から突出した突出部を有
する第１プラグと、前記第１プラグの突出部の少なくと
も側壁に形成された第１薄膜と、前記第１絶縁膜、前記
第１プラグおよび前記第１薄膜上に形成された第２絶縁
膜と、前記第２絶縁膜に穿孔された第２接続孔内に形成
され、前記第１プラグに接続される第２プラグとを有す
ることを特徴とする半導体集積回路装置。
【請求項５】半導体基板の主面上に形成された第１絶
縁膜と、前記第１絶縁膜に穿孔された第１接続孔内に形
成され、前記第１絶縁膜の表面から突出した突出部を有
する第１プラグと、前記第１プラグの突出部の少なくと
も側壁に形成された第１薄膜と、前記第１絶縁膜、前記
第１プラグおよび前記第１薄膜上に形成された第２絶縁
膜と、前記第２絶縁膜に穿孔された第２接続孔内に形成
され、前記第１プラグに接続される第２プラグとを有
し、前記第１薄膜は導電性膜であることを特徴とする半
導体集積回路装置の製造方法。