JP2002259488A - クロックスキュー検証方法 - Google Patents

Abstract

(57)【要約】 【課題】 クロックスキューを検証するための従来の論
理シミュレータでは、判定対象のピンにおいて本来対照
されるべきでない２つのイベントについて判定がなさ
れ、誤ったタミングエラーのレポートが出力されるとい
う課題があった。 【解決手段】 回路素子に係る各種情報およびタイミン
グ検証スペック等を入力するステップと、イベントを順
次伝播させて回路動作をシミュレートするステップと、
回路素子に与えられる複数のイベント間のタイミングを
検証するステップとを有するクロックスキュー検証方法
において、時系列に逐次的に発生するイベントに対して
当該イベントが発生する原因となった外部入力イベント
に係る識別情報を属性データとして付加する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、設計段階におい
て半導体集積回路上の複数の信号線を伝播するクロック
信号間のタイミングのずれ（以下、クロックスキューと
称する）を検証して、回路に誤動作を生じさせるクロッ
クスキューを検出するクロックスキュー検証方法に関す
るものである。

【０００２】

【従来の技術】設計段階においてクロックスキューを検
証する機能を有する従来のイベントドリブンタイプの論
理シミュレータは、ＡＮＤゲート等の論理素子やフリッ
プフロップ等の記憶素子に係る接続情報であるゲートレ
ベルネットリストに基づいてイベント（信号変化）の伝
播を時系列にシミュレートすることで、信号線間のイベ
ントのずれを評価している。

【０００３】図６は、従来の論理シミュレータの検証対
象となるクロック信号線上の信号波形を示すタイミング
チャートである。図６において、ＣＬＫ１，ＣＬＫ２は
信号線、１００等の数字は論理シミュレータにより設定
される時刻を示し、信号線ＣＬＫ１上に与えられたクロ
ック信号の波形および信号線ＣＬＫ２上に与えられたク
ロック信号の波形が表されている。回路に誤動作を生じ
させるクロックスキュー（以下、クロックスキューエラ
ーと称する）に係る判定条件は、例えば「信号線ＣＬＫ
１を伝播するクロック信号がＬレベルからＨレベルへ変
化するイベント（以下、このようなイベントを“０→
１”イベントのように表す。）が生じた時刻と信号線Ｃ
ＬＫ２を伝播するクロック信号がＬレベルからＨレベル
へ変化するイベントが生じた時刻との時間差が所定のし
きい値より大きい場合にクロックスキューエラーとす
る。」のように設定される。シミュレーション時におい
ては、時系列的にイベントを伝播させて、判定対象であ
る信号線ＣＬＫ１に生じる“０→１”イベントと信号線
ＣＬＫ２に生じる“０→１”イベントとの時間差が所定
のしきい値より大きくなると、クロックスキューエラー
が発生したと判定して、タイミングエラーに係るレポー
トを出力する。

【０００４】

【発明が解決しようとする課題】クロックスキューを検
証するための従来の論理シミュレータは以上のように構
成されているので、判定対象である複数の信号線におい
て生じるそれぞれのイベント間において何ら対応付けが
なされておらず、本来対照されるべきでないイベントに
ついて判定を実施することでクロックスキューエラーが
検出され、誤ったタイミングエラーのレポートが出力さ
れることがあるという課題があった。図６に示されたタ
イミングチャートを例にして上記課題について説明する
と、判定対象である信号線ＣＬＫ２について時刻１０２
のイベントが参照され、また判定対象である信号線ＣＬ
Ｋ１について時刻２００のイベントが参照された場合に
は、本来対照されるべき時刻１００のイベントと時刻１
０２のイベント（または時刻２００のイベントと時刻２
０２のイベント）との時間差が所定のしきい値以下であ
っても、クロックスキュエラーであるとの判定がなさ
れ、誤ったタイミングエラーのレポートが出力される。

【０００５】この発明は上記のような課題を解決するた
めになされたもので、クロックスキュー検証において誤
ったタイミングエラーのレポートを削減することができ
るクロックスキュー検証方法を得ることを目的とする。

【０００６】

【課題を解決するための手段】この発明に係るクロック
スキュー検証方法は、少なくとも設計対象の回路を構成
する回路素子に係る接続情報、回路素子に係る遅延情
報、設計対象の回路に誤動作を生じさせないために回路
素子に与えられる複数のイベント間のタイミングについ
ての制約条件を表現するタイミング検証スペックを入力
するステップと、これら入力情報を基にして設計対象の
回路の動作状態を検証するために全てまたは一部の回路
素子に初期条件として与えられるイベントを時系列に逐
次的に接続される回路素子に順次伝播させて回路動作を
シミュレートするステップと、検証の必要な回路素子に
与えられる複数のイベント間のタイミングをタイミング
検証スペックに基づいて検証してクロックスキューエラ
ーが発生するか否かを判定するステップとを有し、回路
動作をシミュレートする上記ステップが、回路素子に発
生するイベントに対して、当該イベントが発生する原因
となった外部入力イベントに係る識別情報を属性データ
として付加するステップを備え、クロックスキューエラ
ーが発生するか否かを判定する上記ステップが、判定の
対象となる複数のピンに含まれる任意の２つのピンに生
じるそれぞれのイベントについて当該イベントが発生す
る原因となった外部入力イベントに係る識別情報が互い
に同一であるか否かを判定するステップを備えるように
したものである。

【０００７】この発明に係るクロックスキュー検証方法
は、クロックスキューエラーが発生するか否かを判定す
るステップにおいて、判定の対象となる複数のピンに含
まれる任意の２つのピンに生じるそれぞれのイベントが
生じた時間差が所定の下限値より大きくかつ所定の上限
値より小さいか否かを判定するステップを備えるように
したものである。

【０００８】この発明に係るクロックスキュー検証方法
は、回路動作をシミュレートするステップにおいて、判
定の対象となるピンから外部入力ピンまで信号の伝播経
路をバックトレースして当該伝播経路上にある少なくと
も回路素子について当該回路素子が伝播経路上にあるこ
とを示す判別情報を作成するステップと、伝播経路上に
ある回路素子についてのみ、該回路素子に発生するイベ
ントに対して、当該イベントが発生する原因となった外
部入力イベントに係る識別情報を属性データとして付加
するステップとを備えるようにしたものである。

【０００９】この発明に係るクロックスキュー検証方法
は、少なくとも設計対象の回路を構成する回路素子に係
る接続情報、回路素子に係る遅延情報、設計対象の回路
に誤動作を生じさせないために回路素子に与えられる複
数のイベント間のタイミングについての制約条件を表現
するタイミング検証スペックを入力するステップと、こ
れら入力情報を基にして前記設計対象の回路の動作状態
を検証するために全てまたは一部の回路素子に初期条件
として与えられるイベントを時系列に逐次的に接続され
る回路素子に順次伝播させて回路動作をシミュレートす
るステップと、検証の必要な回路素子に与えられる複数
のイベント間のタイミングを前記タイミング検証スペッ
クに基づいて検証してクロックスキューエラーが発生す
るか否かを判定するステップとを有し、回路動作をシミ
ュレートする上記ステップが、判定の対象となる複数の
ピンについて、それぞれのピンへクロック信号を与える
外部入力ピンが異なるとともに、それぞれのピンに対応
する外部入力ピンから当該ピンへの信号の伝播経路がそ
れぞれ分離されているか否かを探索するステップを備え
るようにしたものである。

【００１０】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
クロックスキュー検証方法を実施するシステムの構成を
示すブロック図である。図１において、１は設計対象の
回路を構成する回路素子の接続形態に係る情報を入力す
るための接続情報入力部、２は接続情報入力部１を介し
て入力される接続情報を記憶する接続情報格納部、３は
回路を構成する回路素子および配線について信号が伝播
した際に生じる遅延時間に係る情報を入力するための素
子・配線遅延情報入力部、４は素子・配線遅延情報入力
部３を介して入力される遅延情報を記憶する素子・配線
遅延情報格納部、５は設計対象の回路に誤動作を生じさ
せないために回路素子に与えられる複数のイベント間の
タイミングについての制約条件を表現するタイミング検
証スペックを入力するためのタイミング検証スペック入
力部、６はタイミング検証スペック入力部５を介して入
力されるタイミング検証スペックを記憶するタイミング
検証スペック格納部、７は設計対象の回路の動作状態を
検証するために当該回路に適した初期条件として設定さ
れる入力波形を表現するように全てまたは一部の回路素
子に対して所定の時間幅にわたって与えられるイベント
を基に後述する内部イベント情報および外部入力ピン情
報を作成する入力波形データ処理部、８は内部イベント
情報を記憶する内部イベント情報格納部、９は外部入力
ピン情報を記憶する外部入力ピン情報格納部、１０は内
部イベント情報および外部入力ピン情報により特定され
る各イベントを回路接続情報、素子・配線遅延情報等に
基づいて伝播させ新たに発生されたイベント等に係る内
部イベント情報を内部イベント情報格納部８に記憶して
内部イベント情報を更新するイベント伝播処理部、１１
はタイミング検証の対象である回路素子の複数のピンに
伝播するイベントを検出して当該回路素子に設定されて
いるタイミング検証スペックに応じて当該回路素子に生
じるイベント間のタイミングを検証するタイミング検証
処理部、１２は検証対象の回路素子に生じるイベント間
のタイミングについてタイミング検証スペックに基づい
てエラーと判定された場合にタイミングエラーのレポー
トを出力するタイミングエラー出力部である。

【００１１】ここで、上記クロック検証システムで使用
される各種情報の内容について説明する。但し、使用す
る論理シミュレータ毎に各種情報を構成するデータの種
類や当該データを記憶するためのデータ構造に差異があ
るために、以下に記される情報内容は例として与えられ
るものである。タイミング検証スペックは、タイミング
検証対象の回路素子、シミュレーションにおいて当該回
路素子についてタイミングの検証がなされるべき回路動
作、回路動作毎にタイミングを検証する必要のあるピン
および当該ピンについて参照されるべきイベントの種類
を体系的に表現するデータの集合として与えられる。入
力波形データ処理部７へ入力される波形データは、所定
の時間幅にわたって時系列的に各時刻においてイベント
が発生する信号線名と当該イベントが発生した後の信号
線における信号値すなわちイベントの種類とから表さ
れ、信号線名、イベント発生時刻および信号値を単位と
するデータの集合として与えられる。内部イベント情報
は、時系列的に各時刻においてイベントが発生する信号
線名と当該イベントが発生した後の信号線における信号
値すなわちイベントの種類と選択的に属性データとして
与えられる当該イベントが発生する原因となった外部入
力ピンにおいて発生したイベント（以下、外部入力イベ
ントと称する）を識別するための外部入力ピン情報（後
述するように、外部入力ピン名、イベント発生時刻およ
び信号値から構成される）とから表され、信号線名、イ
ベント発生時刻、信号値および属性データとしての外部
入力ピン情報を単位とするデータの集合として与えられ
る。また、外部入力ピン情報は、各外部入力ピン毎に、
時系列的に各時刻においてそれぞれの外部入力ピンに発
生するイベントと当該イベントが発生した後の外部入力
ピンにおける信号値すなわちイベントの種類から表さ
れ、外部入力ピン名、イベント発生時刻および信号値を
単位とするデータの集合として与えられる。なお、イベ
ントの種類とは、信号の変化前の信号値と信号の変化後
の信号値との組み合せにより特定され、“０→１”、
“１→０”および後述する“Ｘ→０”、“Ｘ→１”等の
記述によりそれぞれ識別されるものである。

【００１２】次に動作について説明する。接続情報入力
部１は、設計対象の回路を構成する回路素子の接続形態
に係るデータを入力して、当該接続形態をクロックスキ
ュー検証システム内で処理可能である例えばリスト構造
のようなデータ構造で表現できるように、入力されたデ
ータに対するデータ変換を実施するとともに、データ変
換されたデータを接続情報格納部２に記憶する。素子・
配線遅延情報入力部３は、回路を構成する回路素子およ
び配線について信号が伝播した際に生じる遅延時間に係
るデータを入力して、当該遅延情報をクロックスキュー
検証システム内で処理可能である例えばテーブル構造の
ようなデータ構造で表現できるように、入力されたデー
タに対するデータ変換を実施するとともに、データ変換
されたデータを素子・配線遅延情報格納部４に記憶す
る。

【００１３】タイミング検証スペック入力部５は、設計
対象の回路内においてタイミング検証の必要な回路素子
（例えば、フリップフロップ、ラッチ、セレクタ等）に
対して予めライブラリデータとして設定されているタイ
ミング検証スペック（Ｓｅｔｕｐ、Ｈｏｌｄ等の回路動
作に係るタイミングについての制約条件）をクロックス
キュー検証システム内で処理可能である例えばリスト構
造またはテーブル構造のようなデータ構造で表現できる
ように、入力されたデータに対するデータ変換を実施す
るとともに、データ変換されたデータをタイミング検証
スペック格納部６に記憶する。また、タイミング検証ス
ペック入力部５は、接続情報格納部４に記憶されている
各回路素子に係る接続情報に基づいて、当該回路素子を
対象とするタイミング検証スペックを当該回路素子の入
力ピンおよび出力ピンに対して設定する。

【００１４】上記のように、回路素子に係る接続情報、
遅延情報およびタイミング検証スペック等の情報を入力
する工程が完了すれば、次に回路動作をシミュレートす
る工程に移行する。図２は、回路動作のシミュレート工
程および当該工程と並行して実施されるクロックスキュ
ー判定工程の処理の流れを示すフローチャートである。
第１に、タイミング検証スペック入力部５は、設計対象
の回路に対して与えられた所定のタイミング検証スペッ
クに基づいて、クロックスキュー検証を実施する必要の
ある回路素子においてイベントが参照されるべきピン
（以下、クロックスキュー対象ピンと称する）を抽出し
て、当該クロックスキュー対象ピンをタイミング検証ス
ペック格納部６に登録する（ステップＳＴ１）。なお、
クロックスキュー対象ピンの抽出は、タイミング検証の
対象となるすべてのクロックスキュー対象ピンすべてを
１つの集合として実施することもあれば、クロックスキ
ュー対象ピンをそれぞれ比較対照されるべき集合毎に分
別して実施することもある。

【００１５】次に、入力波形データ処理部７は、設計対
象の回路の動作状態を検証するために全てまたは一部の
回路素子に対して初期条件として与えられる入力波形デ
ータを表現するように所定の時間幅にわたって入力され
るイベントに基づいて内部イベント情報を作成して、作
成された内部イベント情報を内部イベント情報格納部８
に記憶する。また、入力波形データ処理部７は、上記初
期条件として与えられるイベントに基づいて設計対象の
回路の外部入力ピンに生じるイベントを検出して外部入
力ピン情報を作成し、当該外部入力ピン情報を外部入力
ピン情報格納部９に記憶する（ステップＳＴ２）。な
お、設計対象の回路内の各回路素子において発生するイ
ベントに係る情報を時系列に取り出し可能とするデータ
構造を用いて設計対象の回路の各時刻における状態を表
現するデータの集合をタイムホイールと称するものとす
る。

【００１６】次に、イベント伝播処理部１０は、シミュ
レーションを進行する上で逐次的に設定されて解析対象
となっている時刻（以下、現時刻と称する）における内
部イベント情報をタイムホイールから取り出す（ステッ
プＳＴ３）とともに、接続情報格納部２に記憶された各
回路素子の接続情報および素子・配線遅延情報格納部４
に記憶された各回路素子および配線についての遅延情報
を基にして、現時刻において各回路素子の出力ピンに発
生するイベントを検出して当該イベントを出力ピンに接
続される他の回路素子の入力ピンに伝播する処理（ステ
ップＳＴ４）、入力ピンにイベントが伝播された回路素
子について、遅延情報に基づき現時刻より先の時刻にお
いて当該回路素子の出力ピンに発生するイベントをタイ
ムホイールに登録する処理（ステップＳＴ５）等を実施
する。なお、上記のような回路動作をシミュレートする
工程では、各回路素子において入力ピンに到達したイベ
ントに基づいて出力ピンに新たなイベントを発生させる
際において、入力ピンに到達したイベントに属性データ
として付加されていた外部入力ピン情報を出力ピンに新
たに発生したイベントに対して属性データとして付加す
るものとする。また、各回路素子の入力ピンおよび出力
ピンについて、当該ピンにおける信号値の変化を検出す
るとともに発生したイベントの種類を識別するために現
時刻の直前の時刻において当該ピンに与えられていた信
号値を属性データとしてそれぞれ保持するものとする。

【００１７】次に、新たに発生したイベントが伝播され
る回路素子の入力ピンがクロックスキュー対象ピンであ
る場合には、クロックスキューに係るタイミング検証を
実施する（ステップＳＴ６）。ここで、この新たに発生
したイベントが伝播される入力ピンをピンＡとするとと
もに、ステップＳＴ１において抽出されたクロックスキ
ュー対象ピンの集合のなかでピンＡを除く他の任意のク
ロックスキュー対象ピンをピンＸとする。なお、各クロ
ックスキュー対象ピンに対しては、現時刻よりも前の時
刻でありかつ最も現時刻に近い時刻において発生した参
照されるべきイベントの発生時刻、イベント種類、およ
び当該イベントに付加された外部入力ピン情報が属性デ
ータとして付加されるものとする。

【００１８】上記のタイミング検証処理においては、ピ
ンＡについて、他のそれぞれのクロックスキュー対象ピ
ンＸ毎に、ピンＸにおいて最も近傍の時刻に発生したイ
ベントの発生時刻と現時刻との時間差（Ｔｓｋｅｗ）を
計算するとともに、ピンＸに発生したイベントに係るイ
ベント種類および当該イベントに付加された外部入力ピ
ン情報を検出して、以下の３つの条件が満たされるか否
かを判定し、すべての条件が満たされる場合にはクロッ
クスキューエラーであると判定する。 条件１−１： 時間差（Ｔｓｋｅｗ）が所定のクロック
スキューチェック値（Ｃｓｋｅｗ）より大きい。すなわ
ち、Ｃｓｋｅｗ＜Ｔｓｋｅｗが成立する。 条件１−２： ピンＡに新たに到達したイベントに付加
されている外部入力ピン情報の内容（外部入力ピン名、
イベント発生時刻および信号値）とピンＸにおいて最も
近傍の時刻に発生したイベントに付加されている外部入
力ピン情報の内容とが同一である。 条件１−３： ピンＡに新たに到達したイベントの種類
とピンＸにおいて最も近傍の時刻に発生したイベントの
種類とが同一である。

【００１９】なお、上記のタイミング検証処理におい
て、クロックスキューエラーであると判定された場合に
は、タイミングエラー出力部１２からクロックスキュー
エラーに係るレポートを出力する。なお、クロックスキ
ューエラーに係るレポートを出力する場合には、例えば
当該エラーが発生した全てのクロックスキュー対象ピン
名と、それぞれのクロックスキュー対象ピンにおいて参
照されたイベントに係るイベント種類および当該イベン
トの発生時刻等を出力する。

【００２０】次に、現時刻を１単位時間だけ進行する
（ステップＳＴ７）。次に、新たに設定された現時刻に
ついてタイムホイールを参照し、イベントが存在すれば
上記のステップＳＴ３に復帰し、イベントが存在しなけ
ればシミュレーションを終了する（ステップＳＴ８）。

【００２１】以上のように、この発明の実施の形態１に
よれば、クロックスキューエラーに係るタイミング検証
において、判定対象となるクロックスキュー対象ピンに
おいてそれぞれ参照されるイベントについて当該イベン
トに付加される外部入力ピン情報の同一性が判定条件と
して与えられるので、本来対照されるべきでないイベン
トが比較対照されて誤ったタイミングエラーのレポート
が出力されるのを防止することができるから、クロック
スキュー検証に係る誤ったタイミングエラーのレポート
を削減することができるとともに、設計対象の回路のタ
イミング検証に要する期間を短縮して設計作業を効率化
できるという効果を奏する。

【００２２】実施の形態２．この発明の実施の形態２に
よるクロックスキュー検証方法は、クロックスキューエ
ラーを判定する際に対照される２つのイベント間の時間
差に係るチェック値について下限値および上限値の２つ
のチェック値が設定される点で実施の形態１と相違す
る。すなわち、この実施の形態２では、以下の３つの条
件が満たされるか否かを判定し、すべての条件が満たさ
れる場合にはクロックスキューエラーであると判定す
る。 条件２−１： 時間差（Ｔｓｋｅｗ）が所定のクロック
スキュー下限値（ＣｓｋｅｗＭｉｎ）より大きくかつ所
定のクロックスキュー上限値（ＣｓｋｅｗＭａｘ）より
小さい。すなわち、ＣｓｋｅｗＭｉｎ＜Ｔｓｋｅｗ＜Ｃ
ｓｋｅｗＭａｘが成立する。 条件２−２： ピンＡに新たに到達したイベントに付加
されている外部入力ピン情報の内容（外部入力ピン名、
イベント発生時刻および信号値）とピンＸにおいて最も
近傍の時刻に発生したイベントに付加されている外部入
力ピン情報の内容とが同一である。 条件２−３： ピンＡに新たに到達したイベントの種類
とピンＸにおいて最も近傍の時刻に発生したイベントの
種類とが同一である。 上記の判定条件について、条件２−２は条件１−２と同
一であり、条件２−３は条件１−３と同一である。

【００２３】以上のように、この実施の形態２によれ
ば、クロックスキューエラーを判定する際に対照される
２つのイベント間の時間差に係るチェック値について、
下限値および上限値からなる２つのチェック値を設ける
ように構成したので、任意の２つのクロックスキュー対
象ピン間において予めクロック周期以上のスキューが発
生することがないと判明しているような場合には、０＜
ＣｓｋｅｗＭｉｎ＜ＣｓｋｅｗＭａｘ＜（クロック周
期）と設定することで、時間差に係る上記判定条件を満
たす任意の２つのクロックスキュー対象ピンに生じるイ
ベントの組み合せの数を低減することができて、当該判
定条件を満たさないイベントの組み合せについては他の
判定条件２−２または２−３を調べる必要がなくなるか
ら、クロックスキューに係るタイミング検証を高速化で
きるという効果を奏する。

【００２４】実施の形態３．この発明の実施の形態３に
よるクロックスキュー検証方法は、クロックスキューエ
ラーを判定する際に対照される２つのイベントについ
て、外部入力ピン情報の内容の同一性を判定条件から除
外する点で、実施の形態１と相違する。すなわち、この
実施の形態３では、以下の２つの条件が満たされるか否
かを判定し、両方の条件が満たされる場合にはクロック
スキューエラーであると判定する。 条件３−１： 時間差（Ｔｓｋｅｗ）が所定のクロック
スキューチェック値（Ｃｓｋｅｗ）より大きい。すなわ
ち、Ｃｓｋｅｗ＜Ｔｓｋｅｗが成立する。 条件３−２： ピンＡに新たに到達したイベントの種類
とピンＸにおいて最も近傍の時刻に発生したイベントの
種類とが同一である。 上記の判定条件について、条件３−１は条件１−１と同
一であり、条件３−２は条件１−３と同一である。

【００２５】図３は、実施の形態３によるクロックスキ
ュー検証方法で採用される判定条件によりクロックスキ
ューエラーを判定することができる回路例を示す図であ
る。図３において、２１，２２は外部入力ピン、２３は
外部入力ピン２１からクロック信号を入力する組合せ回
路、２４は外部入力ピン２２からクロック信号を入力す
る組合せ回路、２５はクロックスキュー検証が必要とさ
れる回路素子、２６は組合せ回路２３からクロック信号
を入力するクロックスキュー対象ピン、２７は組合せ回
路２４からクロック信号を入力するクロックスキュー対
象ピンである。図３に示されるように、クロック信号入
力用の外部入力ピンが複数存在して、外部入力ピンから
クロックスキュー対象ピンまでのクロック信号の伝播経
路が完全に分離され各伝播経路がそれぞれ独立している
ものとして扱える場合には、クロックスキュー対象ピン
に発生する参照されるべきイベントに付加された外部入
力ピン情報の内容の同一性を求める判定条件を除外する
ことが可能となる。すなわち、外部入力ピン２１に入力
されるクロック信号がクロックスキュー対象ピン２７に
伝播することはなく、また外部入力ピン２２に入力され
るクロック信号がクロックスキュー対象ピン２６に伝播
することはないので、回路素子２５については、外部入
力ピン情報の内容の同一性を判定する意味が無く、実施
の形態１における条件１−２や実施の形態２における条
件２−２を除外することが可能となる。なお、上記のよ
うに複数のクロックスキュー対象ピンについて、それぞ
れのクロックスキュー対象ピンへクロック信号を与える
外部入力ピンが異なるとともに、それぞれのクロックス
キュー対象ピンに対応する外部入力ピンから当該クロッ
クスキュー対象ピンへの信号の伝播経路がそれぞれ分離
されているか否かを探索する処理は、クロックスキュー
対象ピンの抽出処理と同様に、回路動作をシミュレート
する工程の初期段階で実施するのが好適である。

【００２６】以上のように、この実施の形態３によれ
ば、外部入力ピンからクロックスキュー対象ピンまでの
クロック信号の伝播経路がそれぞれに独立しているかを
探索する処理を実施して、独立性が確認される場合に、
外部入力ピン情報の内容の同一性に係る判定条件を除外
する構成としたので、クロックスキューに係るタイミン
グ検証を高速化できるとともに、内部イベント情報生成
においてイベントに外部入力ピン情報を付加する処理を
省くことができるから、シミュレーション全体を高速化
できるという効果を奏する。

【００２７】また、上記の実施の形態３に係る変形例を
以下に説明する。クロックスキューエラーを判定する際
に対照される２つのイベント間の時間差に係るチェック
値について、予め上限値を設定できる場合には、以下の
２つの条件が満たされるか否かを判定し、両方の条件が
満たされる場合にはクロックスキューエラーであると判
定する。 条件３−１’： 時間差（Ｔｓｋｅｗ）が所定のクロッ
クスキュー下限値（ＣｓｋｅｗＭｉｎ）より大きくかつ
所定のクロックスキュー上限値（ＣｓｋｅｗＭａｘ）よ
り小さい。すなわち、ＣｓｋｅｗＭｉｎ＜Ｔｓｋｅｗ＜
ＣｓｋｅｗＭａｘが成立する。 条件３−２’： ピンＡに新たに到達したイベントの種
類とピンＸにおいて最も近傍の時刻に発生したイベント
の種類とが同一である。 上記の判定条件において、条件３−１’は条件２−１と
同一であり、条件３−２’は条件１−３と同一である。

【００２８】上記の変形例においては、実施の形態２と
同様に、時間差に係る上記判定条件を満たす任意の２つ
のクロックスキュー対象ピンに生じるイベントの組み合
せの数を低減することができて、当該判定条件を満たさ
ないイベントの組み合せについては他の判定条件３−
２’を調べる必要がなくなるから、クロックスキューに
係るタイミング検証を高速化できるという効果を奏す
る。

【００２９】実施の形態４．この発明の実施の形態４に
よるクロックスキュー検証方法は、回路動作をシミュレ
ートする工程において、抽出されたクロックスキュー対
象ピンからバックトレースして伝播経路上にある回路素
子並びに信号線（以下、回路素子等と称する）にフラグ
（以下、クロックスキュー対象経路フラグ）を立てると
ともに、回路素子間におけるイベントの伝播処理を実施
する際にクロックスキュー対象経路フラグの立てられた
回路素子についてのみ当該回路素子に発生するイベント
に属性データとして外部入力ピン情報を付加する点で実
施の形態１と相違する。

【００３０】次に、具体的な動作について説明する。図
４は、設計対象の回路に対して与えられるタイミング検
証スペックの一例を示す図である。このタイミング検証
スペックは、「回路素子ＩＸＸＸのクロックスキュー対
象ピンＴと回路素子ＩＹＹＹのクロックスキュー対象ピ
ンＴとについて、“０→１”または“Ｘ→１”または
“０→Ｘ”の信号変化により特定されるイベントがそれ
ぞれ生じた時刻に係る時間差がスキューチェック値（４
００ｐｓ）以上である場合には、タイミングエラーとし
てリポートする」というタイミングエラーに係る判定条
件並びにタイミングエラーが生じた際の処理内容を提示
するものである。なお、タイミング検証スペックにおい
て記載された記号“Ｘ”は、信号値が論理値“０”また
は“１”のいずれかの状態にあることを示すものであ
り、信号の立ち上がりまたは立ち下がりに対応するもの
である。また、図５は、実施の形態４によるクロックス
キュー検証方法の特徴的工程に係る動作を示す図であ
る。図５において、３１は外部入力端子、３２，３３，
３４は組合せ回路、３５，３６，３７はクロック信号の
入力ピン、３８，３９，４０は回路素子である。

【００３１】図５に示されるような回路構成について、
図４に示されるようなタイミング検証スペックが与えら
れた場合には、第１に設計対象の回路を構成するそれぞ
れの回路素子等に付加されたクロックスキュー対象経路
フラグを初期化する。すなわち、各クロックスキュー対
象経路フラグの値を０とする（ＣＳ＝０）。次に、回路
素子３８のクロックスキュー対象ピン３５および回路素
子３９のクロックスキュー対象ピン３６から外部入力ピ
ンまでクロック信号の伝播経路をバックトレースして伝
播経路上にある回路素子３２，３３等に付加されたクロ
ックスキュー対象経路フラグの値を１とする（ＣＳ＝
１）。これにより、設計対象回路上の回路素子等を、ク
ロックスキュー対象ピンに入力されるクロック信号の伝
播経路上にある回路素子等（ＣＳ＝１）と、クロックス
キュー対象ピンに入力されるクロック信号の伝播経路上
にはない回路素子等（ＣＳ＝０）とに類別することがで
きる。

【００３２】また、回路動作をシミュレートする工程内
で実施される回路素子間でのイベントの伝播処理におい
て、イベントが伝播される回路素子等に付加されるクロ
ックスキュー対象経路フラグの値が１（ＣＳ＝１）の場
合には、当該回路素子等に新たにイベントが発生した際
に当該イベントに属性データとして外部入力ピン情報を
付加する処理を省略する。また、イベントが伝播される
回路素子等に付加されるクロックスキュー対象経路フラ
グの値が０（ＣＳ＝０）の場合には、当該回路素子等に
新たにイベントが発生した際に当該イベントに属性デー
タとして外部入力ピン情報を付加する処理を実施する。

【００３３】以上のように、この実施の形態４によれ
ば、クロックスキュー対象ピンから外部入力ピンまで信
号の伝播経路をバックトレースして伝播経路上にある回
路素子等にクロックスキュー経路対象フラグを立てると
ともに、クロックスキュー経路対象フラグが立っている
回路素子についてのみ、回路素子間でのイベントの伝播
処理において、当該イベントに属性データとして外部入
力ピン情報を付加する処理を実施するように構成したの
で、回路素子間でのイベントの伝播処理におけるデータ
処理数を低減することができるから、シミュレーション
を高速化できるという効果を奏する。

【００３４】

【発明の効果】以上のように、この発明によれば、少な
くとも設計対象の回路を構成する回路素子に係る接続情
報、回路素子に係る遅延情報、設計対象の回路に誤動作
を生じさせないために回路素子に与えられる複数のイベ
ント間のタイミングについての制約条件を表現するタイ
ミング検証スペックを入力するステップと、これら入力
情報を基にして設計対象の回路の動作状態を検証するた
めに全てまたは一部の回路素子に初期条件として与えら
れるイベントを時系列に逐次的に接続される回路素子に
順次伝播させて回路動作をシミュレートするステップ
と、検証の必要な回路素子に与えられる複数のイベント
間のタイミングをタイミング検証スペックに基づいて検
証してクロックスキューエラーが発生するか否かを判定
するステップとを有し、回路動作をシミュレートするス
テップが、回路素子に発生するイベントに対して、当該
イベントが発生する原因となった外部入力イベントに係
る識別情報を属性データとして付加するステップを備
え、クロックスキューエラーが発生するか否かを判定す
るステップが、判定の対象となる複数のピンに含まれる
任意の２つのピンに生じるそれぞれのイベントについて
当該イベントが発生する原因となった外部入力イベント
に係る識別情報が互いに同一であるか否かを判定するス
テップを備えるように構成したので、クロックスキュー
エラーを判定する際に、判定の対象となるピンに生じる
イベントについて当該イベントが発生する原因となった
外部入力イベントに係る識別情報の同一性が条件として
与えられるので、本来対照されるべきでないイベントが
比較対照されて誤ったタイミングエラーのレポートが出
力されるのを防止することができるから、クロックスキ
ューエラーに係るタイミング検証において誤ったタイミ
ングエラーのレポート出力を削減することができるとと
もに、設計対象の回路のタイミング検証に要する期間を
短縮して設計作業を効率化できるという効果がある。

【００３５】この発明によれば、クロックスキューエラ
ーが発生するか否かを判定するステップにおいて、判定
の対象となる複数のピンに含まれる任意の２つのピンに
生じるそれぞれのイベントが生じた時間差が所定の下限
値より大きくかつ所定の上限値より小さいか否かを判定
するステップを備えるように構成したので、イベントが
生じた時間差と所定のチェック値とを比較するのみでク
ロックスキューエラーの発生を判定する場合と比べる
と、イベントが生じた時間差に係る判定条件を厳しくし
て当該判定条件を満たすことができる任意の２つのピン
に生じるイベントの組合せの数を低減することができ
て、当該判定条件を満たさないイベントの組合せについ
ては他の判定条件を調べる必要がなくなるから、クロッ
クスキューに係るタイミング検証を高速化できるという
効果がある。

【００３６】この発明によれば、回路動作をシミュレー
トするステップにおいて、判定の対象となるピンから外
部入力ピンまで信号の伝播経路をバックトレースして当
該伝播経路上にある少なくとも回路素子について当該回
路素子が伝播経路上にあることを示す判別情報を作成す
るステップと、伝播経路上にある回路素子についての
み、回路素子に発生するイベントに対して、当該イベン
トが発生する原因となった外部入力イベントに係る識別
情報を属性データとして付加するステップとを備えるよ
うに構成したので、伝播経路上にない回路素子について
は、当該イベントが発生する原因となった外部入力イベ
ントに係る識別情報を属性データとして付加する処理が
必要なくなるので、クロックスキュー検証に要するデー
タ処理数を低減することができてクロックスキュー検証
を高速化できるという効果がある。

【００３７】この発明によれば、少なくとも設計対象の
回路を構成する回路素子に係る接続情報、回路素子に係
る遅延情報、設計対象の回路に誤動作を生じさせないた
めに回路素子に与えられる複数のイベント間のタイミン
グについての制約条件を表現するタイミング検証スペッ
クを入力するステップと、これら入力情報を基にして設
計対象の回路の動作状態を検証するために全てまたは一
部の回路素子に初期条件として与えられるイベントを時
系列に逐次的に接続される回路素子に順次伝播させて回
路動作をシミュレートするステップと、検証の必要な回
路素子に与えられる複数のイベント間のタイミングをタ
イミング検証スペックに基づいて検証してクロックスキ
ューエラーが発生するか否かを判定するステップとを有
し、回路動作をシミュレートするステップが、判定の対
象となる複数のピンについて、それぞれのピンへクロッ
ク信号を与える外部入力ピンが異なるとともに、それぞ
れのピンに対応する外部入力ピンから当該ピンへの信号
の伝播経路がそれぞれ分離されているか否かを探索する
ステップを有するように構成したので、判定の対象とな
る複数のピンについて、それぞれのピンへクロック信号
を与える外部入力ピンが異なるとともに、それぞれのピ
ンに対応する外部入力ピンから当該ピンへの信号の伝播
経路がそれぞれ分離されていることが確認される場合に
は、判定の対象となるピンに生じるイベントについて当
該イベントが発生する原因となった外部入力イベントに
係る識別情報の同一性を判定する必要がなくなるので、
回路動作をシミュレートするステップにおいて各回路素
子に生じるイベントに対して当該イベントが発生する原
因となった外部入力イベントに係る識別情報を属性デー
タとして付加する処理が必要なくなるから、クロックス
キュー検証に要するデータ処理数を低減することができ
てクロックスキュー検証を高速化できるという効果があ
る。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるクロックスキ
ュー検証方法を実施するシステムの構成を示すブロック
図である。

【図２】 クロックスキュー検証方法の要部を示すフロ
ーチャートである。

【図３】 実施の形態３によるクロックスキュー検証方
法が適用可能な回路例を示す図である。

【図４】 設計対象の回路に対して与えられるタイミン
グ検証スペックの一例を示す図である。

【図５】 実施の形態４によるクロックスキュー検証方
法により生じる一部の動作を示す図である。

【図６】 従来の論理シミュレータの検証対象となるク
ロック信号線上の信号波形を示すタイミングチャートで
ある。

【符号の説明】

１ 接続情報入力部、２ 接続情報格納部、３ 素子・
配線遅延情報入力部、４ 素子・配線遅延情報格納部、
５ タイミング検証スペック入力部、６ タイミング検
証スペック格納部、７ 入力波形データ処理部、８ 内
部イベント情報格納部、９ 外部入力ピン情報格納部、
１０ イベント伝播処理部、１１ タイミング検証処理
部、１２ タイミングエラー出力部、２１，２２，３１
外部入力ピン、２３，２４，３２，３３，３４ 組合
せ回路、２５，３８，３９，４０回路素子、２６，２７
クロックスキュー対象ピン、３５，３６，３７ 入力
ピン。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 少なくとも設計対象の回路を構成する回
   路素子に係る接続情報、前記回路素子に係る遅延情報、
   設計対象の前記回路に誤動作を生じさせないために前記
   回路素子に与えられる複数のイベント間のタイミングに
   ついての制約条件を表現するタイミング検証スペックを
   入力するステップと、これら入力情報を基にして前記設
   計対象の回路の動作状態を検証するために全てまたは一
   部の前記回路素子に初期条件として与えられるイベント
   を時系列に逐次的に接続される前記回路素子に順次伝播
   させて回路動作をシミュレートするステップと、検証の
   必要な前記回路素子に与えられる複数のイベント間のタ
   イミングを前記タイミング検証スペックに基づいて検証
   してクロックスキューエラーが発生するか否かを判定す
   るステップとを有し、 回路動作をシミュレートする前記ステップが、前記回路
   素子に発生するイベントに対して、当該イベントが発生
   する原因となった外部入力イベントに係る識別情報を属
   性データとして付加するステップを備え、 クロックスキューエラーが発生するか否かを判定する前
   記ステップが、判定の対象となる複数のピンに含まれる
   任意の２つのピンに生じるそれぞれのイベントについて
   当該イベントが発生する原因となった外部入力イベント
   に係る識別情報が互いに同一であるか否かを判定するス
   テップを備えることを特徴とするクロックスキュー検証
   方法。
2. 【請求項２】 クロックスキューエラーが発生するか否
   かを判定するステップが、判定の対象となる複数のピン
   に含まれる任意の２つのピンに生じるそれぞれのイベン
   トが生じた時間差が所定の下限値より大きくかつ所定の
   上限値より小さいか否かを判定するステップを備えるこ
   とを特徴とする請求項１記載のクロックスキュー検証方
   法。
3. 【請求項３】 回路動作をシミュレートするステップ
   が、判定の対象となるピンから外部入力ピンまで信号の
   伝播経路をバックトレースして当該伝播経路上にある少
   なくとも回路素子について当該回路素子が伝播経路上に
   あることを示す判別情報を作成するステップと、 伝播経路上にある回路素子についてのみ、該回路素子に
   発生するイベントに対して、当該イベントが発生する原
   因となった外部入力イベントに係る識別情報を属性デー
   タとして付加するステップとを備えることを特徴とする
   請求項１記載のクロックスキュー検証方法。
4. 【請求項４】 少なくとも設計対象の回路を構成する回
   路素子に係る接続情報、前記回路素子に係る遅延情報、
   設計対象の前記回路に誤動作を生じさせないために前記
   回路素子に与えられる複数のイベント間のタイミングに
   ついての制約条件を表現するタイミング検証スペックを
   入力するステップと、これら入力情報を基にして前記設
   計対象の回路の動作状態を検証するために全てまたは一
   部の前記回路素子に初期条件として与えられるイベント
   を時系列に逐次的に接続される前記回路素子に順次伝播
   させて回路動作をシミュレートするステップと、検証の
   必要な前記回路素子に与えられる複数のイベント間のタ
   イミングを前記タイミング検証スペックに基づいて検証
   してクロックスキューエラーが発生するか否かを判定す
   るステップとを有し、 回路動作をシミュレートする前記ステップが、判定の対
   象となる複数のピンについて、それぞれの前記ピンへク
   ロック信号を与える外部入力ピンが異なるとともに、そ
   れぞれの前記ピンに対応する外部入力ピンから当該ピン
   への信号の伝播経路がそれぞれ分離されているか否かを
   探索するステップを備えることを特徴とするクロックス
   キュー検証方法。