JP2002258810A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】小型の駆動回路を表示部と同一基板上に形成し
た液晶表示装置を実現する。 【解決手段】画素に階調電圧を供給する駆動回路の幅
を、画素と同じ幅で形成する。駆動回路は複数の表示デ
ータ線により伝えられた表示データをもとに、階調電圧
を出力する電圧選択回路を有し、電圧選択回路を構成す
る演算素子を表示データ線毎に設け、該演算素子を同じ
導電型のトランジスタにより構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置に係
わり、特に、各画素に映像信号電圧を供給する回路に適
用して有効な技術に関する。

【０００２】

【従来の技術】画素毎に能動素子（例えば、薄膜トラン
ジスタ）を有し、この能動素子をスイッチング駆動する
アクティブマトリクス型液晶表示装置は、ノート型パソ
コン等の表示装置として広く使用されている。

【０００３】このアクティブマトリクス型液晶表示装置
の１つに、ＴＦＴ（Thin Film Transistor）方式の液
晶表示モジュールが知られている。ＴＦＴ方式の液晶表
示モジュールでは、薄膜トランジスタ（ＴＦＴ）を介し
て画素電極に映像信号電圧（階調電圧）を印加するた
め、各画素間のクロストークがなく、単純マトリクス型
液晶表示装置のようにクロストーク防止するための特殊
な駆動方法を用いることなく、多階調表示が可能であ
る。しかしながら、階調電圧を画素電極に供給する方法
として、デジタルデータである表示データの値から階調
電圧を選択する所謂Ｄ／Ａ変換の方法を用いる場合に、
多階調化が進むと表示データのビット数が増加し、それ
に伴い、回路規模が大きくなるといった問題や、更には
回路の動作速度が不十分であるといった問題が生じる。
また前記問題は駆動回路を表示部と同一基板上に形成す
る駆動回路一体型の液晶表示装置では、有効表示部以外
の駆動回路部が大きくなってしまうために、特に問題と
なっている。

【０００４】しかしながら、映像機器からの出力信号が
アナログ信号からデジタル信号に変更される傾向に伴
い、駆動回路一体型の液晶表示装置においても、液晶表
示装置にデジタル信号を入力し、液晶パネル上に形成し
た駆動回路で、デジタル信号を多階調の映像信号電圧に
変換する駆動方法がのぞまれている。アクティブマトリ
クス型液晶表示装置において、デジタル信号入力による
多階調表示を可能にするために、各画素に多階調の映像
信号電圧を印加する駆動方法として、特開平５−３５２
００号公報に記載されている方法が知られている。

【０００５】前記公報（特開平５−３５２００号）に記
載されている方法は、２^ｍ個の電圧バスラインを設け、
この２^ｍ個の電圧バスラインから供給される階調電圧
を、１走査期間（１走査ライン）の間２k個の階段状に
変化させる。そして、ｎビットの表示データの上位ｍビ
ットの値により、前記２^ｍ個の電圧バスラインのいずれ
かの一つを選択し、また、ｎビットの表示データの下位
ｋ（ｋ＝ｎ−ｍ）ビットの値により、当該選択された電
圧バスライン上の階調電圧の階段状に変化する電圧レベ
ルの一つ選択して、各画素の画素電極に印加するもので
ある。

【０００６】例えば、表示データが３ビット（ｎ＝３）
であり、また、ｍが１、ｋが２である場合、２本の電圧
バスラインを設け、この２本の電圧バスライン上の階調
電圧の電圧レベルを、１走査期間の間、それぞれ４個の
階段状に変化させるようにし、そして、３ビットの表示
データの上位１ビットの値により、２本の電圧バスライ
ンのいずれか１本の電圧バスライン上の階調電圧を選択
し、当該選択された電圧バスライン上の４個の階段状に
変化する電圧レベルの一つを、３ビットの表示データの
下位２ビットの値により選択し、各画素の画素電極に印
加すようにしたものである。

【０００７】前記公報に記載された駆動方法によれば、
各画素に映像信号電圧を印加する回路の動作速度を低減
でき、画像全体としてＤ／Ａ変換による映像信号電圧の
ばらつきを少なくでき、また、電圧バスラインの本数を
低減することが可能である。

【０００８】しかし、高画質化に対応するために階調数
が増加すると、階段状に変化する電圧レベルを選択する
選択回路の回路規模が大きくなり、当該選択回路を液晶
表示パネル内に組み込む場合には、当該選択回路の占有
面積が大きくなり、液晶表示パネルが大型化するという
問題が生じる。前記問題点を解決する液晶表示装置とし
て、特開２０００−１９４３３０号公報に記載されてい
る選択回路の幅を狭くする方法が知られている。

【０００９】

【発明が解決しようとする課題】近年、液晶表示装置に
おいては、６４階調、あるいは２５６階調へとより多階
調化が進みつつある。そして、前記公報（特開２０００
−１９４３３０号公報）に記載された駆動回路では、６
４階調、あるいはそれ以上の多階調を実現する場合に、
駆動回路が長くなることに伴う問題点については考慮さ
れていない。また、液晶表示装置においては、高解像度
化も進んでおり画素の高密度化に伴い、駆動回路を形成
する領域、所謂占有面積を小さくすること、特に必要最
小限の素子数についても考慮されていない。

【００１０】本発明は前記従来技術の問題点を解決する
ためになされたものであり、本発明は液晶表示装置にお
いて、駆動回路の回路規模を小さくし、回路の占有面積
を小さくすることが可能となる技術を提供することにあ
る。

【００１１】本発明の前記目的と新規な特徴は、本明細
書の記述及び添付図面によって明らかにする。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００１３】液晶表示装置の駆動回路と表示部とを同一
基板上に設け、駆動回路には、電圧レベルが時間ととも
に変化する階調電圧と、表示データ信号と、時間制御信
号とを供給し、駆動回路に設けられた選択回路は表示デ
ータ信号の値に応じて、階調電圧から１つの電圧を選択
し映像信号線に出力する構成とする。選択回路は隣り合
う２本の表示データ信号線の間に設けられた演算回路を
有し、演算回路は表示データ信号線が制御端子に入力す
る表示データ用スイッチング素子と、時間制御信号線が
制御端子に入力する時間信号用スイッチング素子とを有
し、表示データ用スイッチング素子と時間信号用スイッ
チング素子とは並列に接続されて演算回路を形成し、演
算回路は直列に接続されて選択回路を形成する。

【００１４】表示データ用スイッチング素子と時間信号
用スイッチング素子とを並列に接続して演算回路を形成
することで、回路の占有面積が小さな駆動回路を実現で
きる。

【００１５】

【発明の実施の形態】以下、本発明実施の形態を図面を
参照して説明する。なお、発明の実施の形態を説明する
ための全図において、同一機能を有するものは同一符号
を付け、その繰り返しの説明は省略する。

【００１６】図１は、本発明の実施の形態である液晶表
示モジュールの概略構成を示すブロック図である。本実
施の形態の液晶表示モジュールは、液晶パネル（液晶表
示素子）１００と、表示制御装置１１１と、電圧発生回
路１１２とで構成される。液晶パネル１００は、表示部
１１０と、水平駆動回路（映像信号線駆動回路）１２０
と、垂直駆動回路（走査信号線駆動回路）１３０とから
構成される。また、表示部１１０と水平駆動回路１２０
と垂直駆動回路１３０とは同一基板上に設けられてい
る。なお、表示制御装置１１１と電圧発生回路１１２と
を、液晶パネル１００と分離して示しているが、液晶パ
ネル１００と同一基板上に設けることも可能である。

【００１７】表示制御装置１１１は外部から送信されて
くるクロック信号、ディスプレイタイミング信号、水平
同期信号、垂直同期信号等の制御信号を基に、水平駆動
回路１２０および、垂直駆動回路１３０を制御する。表
示制御装置１１１は液晶パネル１００に表示すべき画像
データである表示データを水平駆動回路１２０に供給す
る。電圧発生回路１１２は液晶パネル１００が表示を行
うために必要な電圧を発生する。水平駆動回路１２０は
表示データに従い電圧発生回路１１２から供給される任
意の電圧（階調電圧）を表示部１１０に出力し、表示部
１１０では垂直駆動回路１３０から出力する信号（走査
信号）に従い階調電圧を画素（図示せず）に取り込む。

【００１８】水平駆動回路１２０からは垂直方向（図中
Y方向）に、複数本の映像信号線（ドレイン信号線また
は垂直信号線ともいう）１０３が表示部１１０にまで延
びており、また複数本の映像信号線１０３は水平方向
（X方向）に並んで設けられている。階調電圧は映像信
号線１０３により表示部１１０に供給される。垂直駆動
回路１３０からは水平方向（X方向）に複数本の走査信
号線（ゲート信号線または水平信号線ともいう）１０２
が表示部１１０にまで延びており、また複数本の走査信
号線１０２は垂直方向（Y方向）に並んで設けられてい
る。走査信号は走査信号線１０２により表示部１１０に
伝えられる。

【００１９】水平駆動回路１２０は、水平シフトレジス
タ１２１と、電圧選択回路１２３とから構成される。表
示制御装置１１１からタイミング制御信号線１３１が水
平シフトレジスタ１２１及び垂直駆動回路１３０に接続
され、表示データ線１３２と時間制御信号線１３４とが
電圧選択回路１２３に接続されている。また階調電圧線
１３３が電圧発生回路１１２から電圧選択回路１２３に
接続され階調電圧が供給されている。なお、各回路の電
源電圧線については表示を省略したが、必要な電圧が供
給されているものとする。

【００２０】表示制御装置１１１は、垂直同期信号入力
後に、第１番目のディスプレイタイミング信号が入力さ
れると、これを第１番目の表示ラインと判断してタイミ
ング制御信号線１３１により垂直駆動回路１３０にタイ
ミング制御信号の一つであるスタートパルスを出力す
る。次に、表示制御装置１１１は水平同期信号に基づい
て、１水平走査時間毎に、走査信号線１０２を順次選択
すようにシフトクロックを垂直駆動回路１３０に出力す
る。垂直駆動回路１３０は、シフトクロックに従い走査
信号線１０２を選択し、走査信号線１０２に走査信号を
出力する。

【００２１】また、表示制御装置１１１は、ディスプレ
イタイミング信号が入力されると、これを表示開始と判
断し、表示データを水平駆動回路１２０に出力する。表
示制御回路１１１から表示データは順次出力されるが、
水平シフトレジスタ１２１は表示制御装置１１１から送
られてくるタイミング制御信号の一つであるシフトクロ
ックに従い、各映像信号線１０３に出力すべき表示デー
タを選択するタイミング信号を電圧選択回路１２３に出
力する。

【００２２】電圧選択回路１２３はタイミング信号に従
い表示データを取り込み、該表示データに従い電圧発生
回路１１２が供給する階調電圧の中から任意の電圧を選
択して映像信号線１０３に出力する。なお、電圧選択回
路１２３については後で詳述する。

【００２３】図２に、本発明の実施の形態である液晶パ
ネル１００の等価回路図を示す。なお、図２は回路図で
はあるが、実際の幾何学的配置にも対応している。

【００２４】表示部１１０は、マトリクス状に配置され
る画素部１０１を有している。ただし、図２では図を簡
略化するため１つの画素部だけを示している。各画素部
１０１は、スイッチング素子１０４と画素電極１０９を
有している。各画素部は隣接する２本の走査信号線１０
２と、隣接する２本の映像信号線１０３との交差領域
（４本の信号線で囲まれた領域）に配置される。

【００２５】前述したように、走査信号線１０２には垂
直駆動回路１３０から１水平走査時間毎に、走査信号が
順次出力している。この走査信号によりスイッチング素
子１０４のオン・オフが制御される。映像信号線１０３
には階調電圧が供給されており、スイッチング素子１０
４がオンになると、映像信号線１０３から画素電極１０
９に階調電圧が供給される。画素電極１０９に対向する
ように対向電極（コモン電極）１０７が配置されてお
り、画素電極１０９と対向電極１０７との間には液晶層
（図示せず）が設けられている。なお、図２に示す回路
図上では画素電極１０９と対向電極１０７との間は等価
的に液晶容量１０８が接続されているように表示した。

【００２６】画素電極１０９と対向電極１０７との間に
電圧を印加することにより、液晶層の光に対する性質が
変化し表示が行われる。液晶パネルが表示する画像を構
成する各画素の階調は、画素電極１０９に供給される電
圧に従う。そのため、液晶パネルが表示する階調数の増
加に従い、画素電極１０９に供給される電圧（階調電
圧）の数も増加する。また、表示部１１０においては、
全体の面積に対して画素電極１０９の占める面積に従
い、表示部１１０の明るさが決まるため、画素部１０１
において画素電極１０９はなるべく大きくなるように形
成される。言い換えると、液晶パネルでは画素電極１０
９以外の構成が占める面積はなるべく狭くなるよう工夫
されている。

【００２７】前述したように、画素電極１０９に供給さ
れる階調電圧は電圧選択回路１２３から出力する。液晶
パネル１００の表示する階調数が増加した場合に、電圧
選択回路１２３は多くの階調数の中から映像信号線１０
３に出力する電圧を選択することになる。また、表示制
御装置１１１から電圧選択回路１２３に接続されている
表示データ線１３２で伝えられるデータ量も増加する。
そのため、液晶パネル１００の表示する階調数が増加し
た場合に、表示データ線１３２の本数が増加しそれに伴
い電圧選択回路１２３の回路規模が大きくなってしまう
という問題が生じる。そこで、電圧選択回路１２３をな
るべく小さな回路で構成し、液晶パネル内に効率よく配
置することとした。また、特に駆動回路が表示部と同一
基板上に形成される、所謂駆動回路一体型の液晶表示装
置において、液晶表示装置は小型化が進み、階調数が増
加した場合の問題点についても解決することとした。以
下図３を用いて電圧選択回路１２３について説明する。

【００２８】図３は電圧選択回路１２３の内部回路の幅
と、映像信号線１０３の間隔との関係を説明するブロッ
ク図である。電圧選択回路１２３には表示データ演算回
路３２５と階調電圧出力回路３２６とが設けられてお
り、表示データ演算回路３２５と階調電圧出力回路３２
６とは、映像信号線１０３の延長線上に並ぶように設け
られている。

【００２９】表示制御回路１１１（図示せず）から水平
駆動回路１２０には表示データ線（３２１〜３２３）が
接続されている。この表示データ線（３２１〜３２３）
は、図１及び図２で説明した表示データをデジタルデー
タとした場合に、ビット単位に信号線を設けたものであ
り、図１及び図２の表示データ線１３２をビット単位に
表示したものである。また、表示制御回路１１１からは
制御信号線１３４が電圧選択回路１２３に接続されてい
るが、図３では省略しいる。

【００３０】表示データ線（３２１〜３２３）には順次
表示データが出力されており、水平シフトレジスタ１２
１からは表示データを取り込むタイミング信号が出力さ
れている。タイミング信号線３２９が水平シフトレジス
タ１２１から電圧選択回路１２３に接続されており、こ
のタイミング信号線３２９によりタイミング信号が電圧
選択回路１２３に伝えられる。ＨＳＲ１からＨＳＲｎは
双方向シフトレジスタである。水平シフトレジスタ１２
１は双方向シフトレジスタＨＳＲで構成されている。双
方向シフトレジスタＨＳＲからタイミング制御信号線１
３１の信号（シフトクロック）に従いタイミング信号が
出力する。タイミング信号は映像信号線毎に表示データ
信号線（３２１〜３２３）に出力された表示データを表
示データ演算回路３２５に取り込むタイミングを示して
いる。なお、双方向シフトレジスタＨＳＲ０とＨＳＲｎ
＋１はダミーの双方向シフトレジスタである。また、図
３では液晶パネル１００と同一基板上に電圧発生回路１
１２が設けられており、電圧発生回路１１２から階調電
圧線１３３が階調電圧出力回路３２６に接続されてい
る。

【００３１】表示部１１０には映像信号線１０３が略等
間隔で複数本（ｎ本）設けられている。この映像信号線
１０３の間隔は、表示部１１０に設けられた画素電極１
０９の幅と略同じである。すなわち、一定の面積の表示
部１１０内において、設けられる画素数は規格で定めら
れている。そのため、表示部１１０の大きさと画素数に
より、画素が設けられる領域の大きさが定まる。映像信
号線の間隔も画素を設ける領域の大きさに従い選ばれて
いる。例えば、表示部１１０の図中横方向（Ｘ方向）の
画素数をｎ個とし、表示部１１０の横幅をＷとした場合
に画素ピッチはＷ／ｎとなり、映像信号線１０３の間隔
は画素ピッチとほぼ同じＷ／ｎになる。また、映像信号
線１０３の延長線上に設けられる表示データ演算回路３
２５と階調電圧出力回路３２６の幅も画素ピッチＷ／ｎ
とほぼ同じになるよう設けられる。

【００３２】１本の映像信号線１０３の延長線上には、
当該映像信号線１０３に階調電圧を出力するために、表
示データ演算回路３２５と階調電圧出力回路３２６が設
けられる。例えば、任意の１本の映像信号線を中心に考
えると、隣り合う映像信号線１０３の延長線上にも同じ
く表示データ演算回路３２５と階調電圧出力回路３２６
が設けられている。そのため、表示データ演算回路３２
５と階調電圧出力回路３２６の幅を、画素ピッチの幅内
に収めないと、隣の表示データ演算回路３２５または階
調電圧出力回路３２６と重なってしまうという問題が生
じる。すなわち、表示部を小さくした場合や、画素数を
増加させた場合に、画素ピッチ内に駆動回路を形成する
ためには、回路の幅も考慮しなくてはいけないという問
題が生じる。

【００３３】そこで、表示データ演算回路３２５と階調
電圧出力回路３２６を、画素ピッチの幅内に効率よく収
めるために、本実施の形態では、表示データ演算回路３
２５の配置を表示データ線の配置に合わせて表示データ
線毎に分割して、映像信号線１０３の延長線上に並べて
設けている。

【００３４】図３に示すように、表示データ線（３２１
〜３２３）は表示制御回路１１１から出力して、表示デ
ータ演算回路３２５に接続している。本実施の形態では
８階調の表示データに対応する３ビットの場合を示して
おり、表示データ線（３２１〜３２３）は３本である。
なお、本実施の形態では説明を簡明にするため、表示デ
ータ線数が３本の場合について述べるが、表示データ線
数は、表示データに従い任意に選ぶことが可能である。

【００３５】表示データ演算回路３２５は各表示データ
線（３２１〜３２３）毎、分割して設けられており、表
示データの各ビット毎の値に対して演算を行い、演算結
果を階調電圧出力回路３２６に伝達する。階調電圧出力
回路３２６は表示データ演算回路３２５での演算結果を
もとに表示データに従った階調電圧を出力する。

【００３６】前述したように映像信号線１０３の間隔
は、表示部１１０に設けられた画素電極１０９の大きさ
で制限される。対して隣合う表示データ線の間隔は、表
示データ演算回路３２５が設けられるように、十分に広
くとることが可能である。図３に示すように、表示デー
タ演算回路３２５は映像信号線１０３の延長線上（図中
Y方向）に各表示データ線に対応する構成毎分割して、
一列に並んで設けることで、映像信号線１０３の間隔内
に収まることが可能である。ただし、表示データ線の間
隔は無制限に広くとれるわけではなく、なるべく、小さ
くすることが必要であることを本願発明者は見出した。
表示データ演算回路３２５の幅だけではなく、長さをも
短くすることについては後述する。

【００３７】次に図４を用いて表示データ線毎に分割し
て設けられる電圧選択回路１２３について詳細に説明す
る。図４は、電圧選択回路１２３の回路構成を示す概略
ブロック図である。なお、図４では、図面が複雑になる
ことを避けて、１本の映像信号線１０３について、電圧
選択回路１２３の構成を示している。

【００３８】電圧選択回路１２３には前述したように表
示データ線毎に表示データ演算回路３２５が設けられて
いる。各表示データ演算回路３２５には、時間制御信号
線（１６１〜１６３）が接続されている。なお、時間制
御線（１６１〜１６３）は図１〜図３において制御信号
線１３４で示した信号線の内のひとつであり、図示して
いない表示制御装置１１１から供給されている。同図に
おいて、１２２は表示データ保持回路である。表示デー
タ保持回路１２２は水平シフトレジスタ１２１から出力
するタイミング信号線３２９の信号に従って、表示デー
タ線（３２１〜３２３）の表示データを記録する。

【００３９】また、３３１、３３２、３３３は演算伝達
回路であり、表示データ保持回路１２２の出力と、時間
制御信号線（１６１〜１６３）の信号との間で演算を行
い、演算結果を演算結果信号線１５２に出力する。演算
伝達回路（３３１〜３３３）は、演算結果信号線１５２
で直列に接続されている。また、階調電圧出力回路３２
６も演算結果信号線１５２で演算伝達回路（３３１〜３
３３）と直列に接続されている。階調電圧出力回路３２
６は演算伝達回路（３３１〜３３３）が伝達する演算結
果に従い、電圧バスライン１５１上の階調電圧を選択し
て映像信号線１０３に出力する。なお、電圧バスライン
１５１は図１〜図３において階調電圧線１３３でしめし
た信号線の内で、時間と共に電圧値が変化するものを示
している。また、図４では電圧バスラインを１本の配線
で示したが、複数本の配線で構成することも可能であ
る。

【００４０】本実施の形態では、演算伝達回路（３３１
〜３３３）と階調電圧出力回路３２６とが、表示データ
線の本数よりも少ない演算結果信号線１５２で接続され
ているため、配線領域が省略可能になっている。すなわ
ち、3本の表示データ線（３２１〜３２３）で伝達され
るデータを演算伝達回路（３３１〜３３３）で演算しそ
の結果を１本の演算結果信号線１５２で縦方向に伝えて
おり、配線数が少なくなっている。また、演算伝達回路
（３３１〜３３３）を縦に並べて設けることで、映像信
号線１０３に階調電圧を出力する構成の幅を狭くするこ
とが可能になっている。

【００４１】次に、階調電圧出力回路３２６により階調
電圧が選択され、映像信号線１０３に出力される方法に
ついて説明する。階調電圧出力回路３２６には、電圧バ
スライン１５１が接続されている。電圧バスライン１５
１の電圧値は、時間に従い変化しており、また、電圧値
の変化は一定の周期で繰り返されている。そこで、時間
に従い変化する電圧バスライン１５１上の電圧が希望の
電圧値である時に、階調電圧出力回路３２６により電圧
バスライン１５１と映像信号線１０３とを電気的に接続
し、電圧バスライン１５１上の電圧が希望の電圧値では
ない時に、電圧バスライン１５１と映像信号線１０３と
を電気的に切断することで、希望の電圧を映像信号線上
に階調電圧として出力することができる。

【００４２】以下簡単に電圧選択回路１２３の動作につ
いて説明する。まず、表示データ保持回路１２２に水平
シフトレジスタ１２１が出力するタイミング信号により
表示データが保持される。次に、演算伝達回路（３３１
〜３３３）には表示データ保持回路１２２の値が伝えら
れる。時間制御信号線（１６１〜１６３）の時間制御信
号の値は時間に従い変化しており、演算伝達回路（３３
１〜３３３）では表示データ保持回路１２２の値と時間
制御信号線（１６１〜１６３）の時間制御信号の値との
間で演算が行われる。演算伝達回路（３３１〜３３３）
の演算結果は階調電圧出力回路３２６に伝達される。電
圧バスライン１５１の電圧が表示データの示す階調電圧
と一致した時に、演算伝達回路（３３１〜３３３）の演
算結果が出力され、階調電圧出力回路３２６は電圧バス
ライン１５１から映像信号線１０３に階調電圧を出力す
る。

【００４３】次に引き続き図４を用いて、各演算伝達回
路（３３１〜３３３）をスイッチング回路で構成し、定
電圧線１５３の電位を演算結果信号線１５２に出力して
階調電圧出力回路３２６に伝えることで、階調電圧出力
回路３２６が希望の階調電圧を出力する方法について説
明する。

【００４４】ここで、演算伝達回路（３３１〜３３３）
は、演算結果信号線１５２で直列に接続されているの
で、演算伝達回路（３３１〜３３３）で表現できる状態
は、演算伝達回路（３３１〜３３３）が全てＯＮで、階
調電圧出力回路３２６に定電圧線１５３の電圧が伝えら
れる状態と、演算伝達回路（３３１〜３３３）の１つで
もＯＦＦで、階調電圧出力回路３２６に定電圧線１５３
の電圧が伝わらない状態の２つの状態だけである。階調
電圧出力回路３２６に伝えられるタイミングが２つで
は、多階調の電圧を出力することは困難である。

【００４５】そこで、本実施の形態では、表示データ演
算回路３２５を、ｍ個の演算伝達回路（３３１〜３３
３）の中からスイッチング回路として機能させる回路を
選択する構成としている。本構成とすることで、ｍ個の
演算伝達回路（３３１〜３３３）が、演算結果信号線１
５２で直列に接続されていても、２^ｍの状態を表わすこ
とが可能である。

【００４６】表１に、演算伝達回路（３３１〜３３３）
の内、どの演算伝達回路をスイッチング回路とするかを
選ぶ、選びかたを示す。

【００４７】

【表１】

【００４８】表１の中で、（−）は演算伝達回路（３３
１〜３３３）が常にＯＮである状態を示しており、ま
た、ＳＷは演算伝達回路（３３１〜３３３）がスイッチ
ング回路として働く事を示している。演算伝達回路（３
３１〜３３３）はスイッチング回路であるが、演算伝達
回路（３３１〜３３３）が常にＯＮであるように設定す
るということは、スイッチング回路が無く導通状態と同
じと考えられる。前述したように、スイッチング回路を
直列に接続した場合では、スイッチング回路が全てＯＮ
と１つでもＯＦＦの２つの状態しか選ぶことができない
が、表１に示したように、ｍ個のスイッチング回路の中
からどのスイッチング回路を選ぶかで状態を分けると、
２^ｍ個の状態を選ぶことができる。

【００４９】そこで、時間制御信号線のデータを時間に
従い２^ｍ個の状態に変化するよう設定すれば、時間制御
信号線のデータをもとに、２^ｍ個に区分された時間のう
ち１つの区分間に全ての演算伝達回路（３３１〜３３
３）を導通状態とすることができ、定電圧線１５３の電
圧を階調電圧出力回路３２６に伝えることができる。

【００５０】図５、図６は、本実施の形態において、電
圧選択回路１２３の回路構成を示す回路図である。図
５、図６においても、説明を簡略化するために、表示デ
ータが３ビットの場合を示している。なお、図５のＡで
示す線の端は図６のＡで示す端部につながっている。図
５において、信号線の両端に符号が記されたものについ
ては、左端には信号線に伝えられる各信号を表わす符号
を示し、右端には各信号線を示す符号を記した。

【００５１】図５に示すように、図４の演算伝達回路
（３３１〜３３３）は表示データ演算素子（２０１〜２
０３）と時間データ演算素子（２１１〜２１３）の各２
つのｎ型トランジスタから構成されている。図４の表示
データ演算回路３２５は表示データ演算素子（２０１〜
２０３）と時間データ演算素子（２１１〜２１３）の他
に、データ取り込み素子（１７１〜１７３）とメモリ容
量（１９１〜１９３）と表示データ転送素子（１８１〜
１８３）から構成されている。表示データ演算回路には
表示データ（ＤＤ１〜ＤＤ３）を供給する表示データ線
（３２１〜３２３）と、時間制御信号（ＤＡ１〜ＤＡ
３）を供給する時間制御信号線（１６１〜１６３）と、
表示データ転送素子（１８１〜１８３）を制御する制御
信号ＴＧを供給する転送信号線（１６７〜１６９）が接
続されている。制御信号ＴＧによりメモリ容量（１９１
〜１９３）に保持された表示データが表示データ転送素
子（１８１〜１８３）を介して表示データ演算素子（２
０１〜２０３）に伝えられる。１５３、１５６は定電圧
線で電源電圧ＶＤＤを供給している。１５４も定電圧線
で電源電圧ＧＮＤを供給している。１６５は演算結果信
号線セット信号線で、１６６は演算結果信号線リセット
信号線である。

【００５２】次に、図６に示す、１４１はレベルシフト
回路で、１４２はゲート回路で、１５１は電圧バスライ
ンである。

【００５３】図５に示すように、表示データ演算回路を
表示データ線毎に分割して設け、表示データ演算回路を
同じ導電型のトランジスタで構成することで、液晶表示
装置において電圧選択回路１２３が占める領域の幅だけ
でなく、長さも短くすることが可能である。

【００５４】以下、まず図５の回路について詳述する前
に、図７、図８、図９を用いて表示データ演算回路等を
形成する素子の形成領域の大きさについて説明する。

【００５５】図７は、２個のトランジスタを隣り合わせ
て形成した構成を示す断面概略図である。なお、図７は
従来例であり、一般的なトランジスタの構成を示してい
る。図７（ａ）は同じ導電型のトランジスタを並べて形
成した場合であり、ｎ型トランジスタ２３０を２個並べ
た構成を示している。図７（ｂ）は異なる導電型のトラ
ンジスタを並べた場合であり、図中左側がｎ型トランジ
スタ２３０であり、右側がｐ型トランジスタ２４０であ
る。

【００５６】図７（ａ）において、２３２はｐ型ウエル
であり、半導体基板２３１にイオン打ち込み等の方法に
より形成される。ｐ型ウエル２３２にはソース／ドレイ
ン領域を形成するn型半導体層２３３がイオン打ち込み
等により形成されている。２３４はゲート電極であり、
ゲート絶縁膜を介してｐ型ウエル２３２上に形成され
る。ｐ型ウエル２３２はＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘ
ｉｄａｔｉｏｎ ｏｆＳｉｌｉｃｏｎ）等の素子分離領
域２３５で分離されている。素子分離領域２３５は同一
基板上に多数個の素子を形成する場合に、各素子を電気
的に絶縁して配置するためのものである。各ｎ型トラン
ジスタ２３０は素子分離領域２３５で分離された領域に
形成されている。Ｌ１は素子分離領域２３５の長さであ
る。

【００５７】図７（ｂ）は異なる導電型のトランジスタ
を並べて形成した場合である。２４０はｐ型トランジス
タであり、２４２はｎ型ウエル、２４３はp型半導体
層、２４４はゲート電極である。異なる導電型のトラン
ジスタを並べて形成する場合には、同じ導電型のトラン
ジスタを並べて形成する場合に比較して、素子間の電位
差が大きくなるためや、ｐ型ウエル２３２とｎ型ウエル
２４２が隣接するために、寄生トランジスタが発生しや
すい等の理由で、素子分離領域２４５の長さＬ２は素子
分離領域２３５の長さＬ１に対して長くする必要があ
る。

【００５８】このように、同一基板上にトランジスタを
並べて形成する場合には、異なる導電型のトランジスタ
を隣合わせて並べると、素子分離領域が広くなり、形成
領域の面積に無駄が生じる問題がある。

【００５９】図８を用いて、トランジスタの並べ方と形
成領域の面積について説明する。図８は、一対のトラン
ジスタからなる回路を並べて設ける場合を示している。
図８（ａ）は異なる導電型のトランジスタを横に並べ回
路を構成する場合を示しており、一対のｐ型トランジス
タとｎ型トランジスタからなるトランジスタで回路を形
成している。なお、回路は２個示している。Ｗ１は一つ
の回路を形成するための幅である。図８（ａ）に示すよ
うに、回路の幅Ｗ１には素子分離領域２４５の長さＬ２
が含まれている。また、ｐ型ウエル２３２の大きさとｎ
型ウエル２４２の大きさが同じで無い場合には、利用さ
れない領域２４９が生じてしまう。

【００６０】図８（ｂ）は異なる導電型のトランジスタ
を縦に並べた場合を示している。一対のｐ型のトランジ
スタとｎ型のトランジスタを縦に並べて一つの回路を構
成し、同じ構成の回路を横方向に並べた構成を示してい
る。図８（ｂ）では、一つの回路に必要な幅はW２であ
る。幅W２はW１に対して狭くなるため、前述したよう
に、画素ピッチの幅内に回路を形成する場合には有効で
ある。しかしながら、縦方向に並べられたp型ウエルと
ｎ型ウエルとの間には素子分離領域２４５が設けられて
おり、その長さはＬ２であり、同じ導電型のトランジス
タを並べる場合に比較して長くなっている。

【００６１】図８（ｃ）に、一対の同じ導電型のトラン
ジスタを縦に並べて回路を構成する場合を示す。図８
（ｃ）では素子分離領域２３５の長さがＬ１であり、長
さＬ２に比較して短くなっている。長さＬ１とＬ２の差
は、せいぜい数μｍ程度であるが、一対のトランジスタ
で構成される回路が、縦に連続して設けられる場合に
は、長さの差はその和になるため無視できなくなる。た
とえば、図３の表示データ演算回路３２５に用いる場合
では、表示データ数が３ビットで表現されているため、
３倍の長さとなる。液晶パネルの表示する階調数が増加
し、表示データのビット数が８ビット、1６ビットと増
加する程、トランジスタの並べ方により無駄な領域を減
少させる事が有効になる。

【００６２】本実施の形態では、図５に示すように、デ
ータ取り込み素子（１７１〜１７３）、表示データ転送
素子（１８１〜１８３）、表示データ演算素子（２０１
〜２０３）、時間データ演算素子（２１１〜２１３）を
同じ導電型のトランジスタで構成しており、トランジス
タを並べて設けるために生じる素子分離領域を更に小さ
な面積とすることが可能である。なお、図５ではn型ト
ランジスタを用いて説明しているが、n型トランジスタ
と同様にp型トランジスタを用いて同じ導電型のトラン
ジスタを並べて設ける構成とすることは当然可能であ
る。

【００６３】図９に、図５の表示データ演算素子２０３
と時間データ演算素子２１３のレイアウトを示す。図９
（ａ）はレイアウトを示す概略平面図であり、図９
（ｂ）は図９（ａ）のＩ−Ｉ線に沿った概略断面図であ
る。

【００６４】図９（ａ）において、素子分離領域２３５
はＬＯＣＯＳ法により形成され、フィールド酸化膜とし
て半導体基板２３１を覆っている。２３６は素子分離領
域（フィールド酸化膜）２３５に開けられたアクティブ
領域である。アクティブ領域２３６にはトランジスタで
表示データ演算素子２０３と時間データ演算素子２１３
が形成されている。２３４はゲート電極である。図９
（ａ）では図を簡明にするため、配線の記載を省略し、
図９（ｂ）に接続状態を線で示した。前述した図５に示
すように、表示データ演算素子２０３と時間データ演算
素子２１３には、演算結果信号線１５２が接続されてい
る。また、図５に示すように、表示データ演算素子（２
０１〜２０３）と時間データ演算素子（２１１〜２１
３）は同一基板上に形成可能なためソース／ドレイン領
域の共有化が可能であり、ソース／ドレイン領域が同電
位となるように接続される。このため、図９（ｂ）に示
すように、表示データ演算素子２０３と時間データ演算
素子２１３のソース／ドレイン領域２３３Ａは共有する
ように形成され、他層による配線も不要である。またソ
ース／ドレイン領域２３３Ａを共有することで、表示デ
ータ演算素子（２０１〜２０３）と時間データ演算素子
（２１１〜２１３）の間には、素子分離領域２３５を設
ける必要がない。

【００６５】図９に示すように、表示データ演算素子２
０３と時間データ演算素子２１３は、２トランジスタで
演算伝達回路３３３を構成しているが、同じ導電型のト
ランジスタで構成することで、素子分離領域２３５及び
配線領域が省略可能であるため、２個のトランジスタよ
りも小さなの占有面積となっている。そのため、表示デ
ータ演算回路３２５をコンパクトな構成とすることが可
能である。また、表示データ演算素子（２０１〜２０
３）と時間データ演算素子（２１１〜２１３）の間は、
他層による配線も省略されており、配線により生じる容
量も減少することができ、高速駆動にも適している。

【００６６】また、図５、図９に示すように、演算伝達
回路（３３１〜３３３）は、表示データ演算素子（２０
１〜２０３）が１個のトランジスタで構成され、時間デ
ータ演算素子（２１１〜２１３）も1個のトランジスタ
により構成されている。演算伝達回路（３３１〜３３
３）は表示データと時間制御信号との間で演算を行うも
のであるため、表示データ用の素子と時間制御信号用の
素子が必要である。そのために、演算伝達回路（３３１
〜３３３）は少なくとも２個の素子が必要である。すな
わち、図５に示す演算伝達回路（３３１〜３３３）は最
小の単位の素子で構成されていることになる。さらに図
９に示すように同じ導電型のトランジスタ２個で演算伝
達回路（３３１〜３３３）を構成することで、前述した
ように演算伝達回路（３３１〜３３３）の占有面積を最
小単位である２個のトランジスタにより形成する場合よ
りも小さくすることが可能になっている。

【００６７】図１０に表示データ演算回路３２５のレイ
アウトを示す。図１０では図を簡明にするため、タイミ
ング信号線３２９以外の配線の記載を省略し、接続状態
を線で示している。図９を用いて説明したように、表示
データ演算素子２０３と時間データ演算素子２１３は演
算伝達回路３３３を構成するトランジスタである。デー
タ取り込み素子１７３と表示データ転送素子１８３はメ
モリ容量１９３を構成する電極と同電位のソース／ドレ
イン領域を共有している。そのため、データ取り込み素
子１７３と表示データ転送素子１８３も同一基板上に形
成することができ、データ取り込み素子１７３と表示デ
ータ転送素子１８３との間の素子分離領域及び、配線領
域を省略することが可能である。

【００６８】図１０に示すように、タイミング信号線３
２９はデータ取り込み素子１７３のゲート電極と同じ導
電層で形成されている。また、タイミング信号線３２９
は演算伝達回路３３３とメモリ容量１９３とに隣接して
形成され、データ取り込み素子１７３ではタイミング信
号線３２９の一部がゲート電極として利用されている。

【００６９】データ取り込み素子１７３と表示データ転
送素子１８３のアクティブ領域２７１はゲート電極と重
なる領域の形状が台形となるように形成されている。こ
の形状により、ゲート電極の下に生じる電荷が移動しや
すい方向が生じる。すなわち、トランジスタがオン状態
でゲート電極に電圧が印加されているときに、ゲート電
極下のアクティブ領域には電荷が生じている。この電荷
はオフ状態に変わる時にソース・ドレイン領域のどちら
かに流れ込むことになる。図１０のようにアクティブ領
域と重なるゲート電極端辺の長さに差があると、電荷は
重なる端辺の長さが長い方に流れ込み易くなる。

【００７０】データ取り込み素子１７３の場合、メモリ
容量１９３に正極性の信号を取り込もうとしても、メモ
リ容量１９３から表示データ信号線３２３に流れ込む負
の電荷は微量である。そのため、トランジスタ（データ
取り込み素子１７３）がオフになったときに、ゲート電
極下の電荷がメモリ容量１９３側に流れ込んでしまう
と、メモリ容量１９３に充分な信号を書き込めないこと
になる。そのため、アクティブ領域２７１の形状を図１
０に示すようにして、電荷が表示データ信号線３２３へ
流れ込み易くしている。なお、表示データ転送素子１８
３も同様な効果を有しており信号が次の回路に伝達し易
くなっている。

【００７１】次に以下、図１１、図１２に示す各信号の
タイミングチャートを用いて、図５、図６に示す回路の
動作について説明する。

【００７２】まず図１１に、表示データ線（３２１〜３
２３）に出力される表示データ（ＤＤ１〜ＤＤ３）と、
水平シフトレジスタ１２１から出力されるタイミング信
号ＨＳＲ１〜ＨＳＲ３を示す。図５の表示データ線（３
２１〜３２３）には表示データ（ＤＤ１〜ＤＤ３）が出
力され、水平シフトレジスタ１２１からは順番にタイミ
ング信号（ＨＳＲ１〜ＨＳＲ３）が出力する。なお、図
１１においてはタイミング信号を、ＨＳＲ１からＨＳＲ
３の３個の信号で示したが、タイミング信号は映像信号
線の数に合わせて必要な数が水平シフトレジスタから出
力するものとする。

【００７３】表示データ（ＤＤ１〜ＤＤ３）はＤＤ１が
最下位ビットである３ビットのデータを表わしている。
タイミング信号ＨＳＲ１が出力している期間の各ビット
の値は、表示データＤＤ１の値はハイレベルであり、表
示データＤＤ２の値はロウレベルであり、表示データＤ
Ｄ３の値はハイレベルとなっている。本実施例の場合で
は表示データ（ＤＤ１〜ＤＤ３）は、ハイレベルを
「１」でロウレベルを「０」で表現することとしてお
り、タイミング信号ＨＳＲ１が出力している期間の表示
データの値は下位ビットから（１，０，１）となる。

【００７４】図１１において、表示データ（ＤＤ１〜Ｄ
Ｄ３）が（１，０，１）の状態で、タイミング信号線３
２９にタイミング信号ＨＳＲ１が出力すると、表示デー
タ転送素子１８１〜１８３がオン状態になり、表示デー
タ（ＤＤ１〜ＤＤ３）がメモリ容量（１９１〜１９３）
に取り込まれる。表示データ（ＤＤ１〜ＤＤ３）が
（１，０，１）の場合、メモリ容量１９１はハイレベル
の電圧が取り込まれ、メモリ容量１９２はロウレベル、
メモリ容量１９３はハイレベルの電圧が取り込まれる。

【００７５】次に、メモリ容量（１９１〜１９３）に表
示データが取り込まれた後の動作について、図１２を用
いて説明する。図１２においてＲＭＰは階調電圧であ
り、図６の電圧バスライン１５１に電圧発生回路１１２
（図示せず）から供給される。階調電圧ＲＭＰは図１２
に示すように、時間と共に電圧が階段状に変化する。な
お、図１２では、表示データ（１，１，１）の場合に階
調電圧Ｖ０が画素電極に書き込まれ、表示データ（０，
０，０）の場合に階調電圧Ｖ７が書き込まれるものとす
る。

【００７６】図１２において、まず、転送信号ＴＧがハ
イレベルになることで、表示データ転送素子（１９１〜
１９３）がオン状態になり、メモリ容量（１９１〜１９
３）に保持された表示データが、表示データ演算素子
（２０１〜２０３）に転送される。

【００７７】ここで、表示データに従った電位が、表示
データ演算素子（２０１〜２０３）のゲート電極に伝え
られるが、表示データ演算素子（２０１〜２０３）のゲ
ート電極には、１走査期間前の電位が蓄えられているた
め、各メモリ容量（１９１〜１９３）に蓄えられた電位
と１走査期間前の電位との容量分割で決まる電位が表示
データ演算素子（２０１〜２０３）のゲート電極の電位
となる。なお、表示データ（ＤＤ１〜ＤＤ３）が図１１
に示すような（１，０，１）の場合では、表示データ演
算素子２０１と２０３はオン状態で、表示データ演算素
子２０２はオフ状態となる。

【００７８】次に、時間制御パルス（ＤＡ１〜ＤＡ３）
がハイレベルの状態で、演算結果信号線セット信号ＤＳ
Ｔをロウレベルにして、演算結果信号線セット素子２２
２をオフにする。次に演算結果信号線リセット信号ＤＲ
ＳＴをロウレベルにし演算結果信号線リセット素子２２
１、２２３をオンとすることで、演算結果信号線１５２
は定電圧線１５３、１５６に接続されてハイレベルにな
る。演算結果信号線１５２がハイレベルであると、図６
に示す階調電圧出力回路３２６のレベルシフタ回路１４
１から、ゲート回路１４２は電圧バスライン１５１と映
像信号線１０３とを電気的に接続する電圧が供給され
る。すなわち、演算結果信号線１５２がハイレベルの間
は、映像信号線１０３には電圧バスライン１５１から階
調電圧が出力されていることになる。

【００７９】前述したように、図１２においてＲＭＰは
階調電圧であり、時間と共に電圧が階段状に変化する。
そのため、演算結果信号線１５２がハイレベルである期
間、映像信号線１０３には図１２に示す階調電圧ＲＭＰ
が出力されている。

【００８０】次に、時間制御パルス（ＤＡ１〜ＤＡ３）
を時間制御信号線（１６１〜１６３）に出力開始する。
その後、演算結果信号線リセット信号ＤＲＳＴをハイレ
ベルにし、さらに演算結果信号線セット信号ＤＳＴをハ
イレベルにする。演算結果信号線セット信号ＤＳＴがハ
イレベルになると、演算結果信号線セット素子２２２が
オンとなり演算結果信号線１５２（１）はＧＮＤ線に接
続されロウレベルとなる。

【００８１】図１２においてｔ０のタイミングでは、全
ての時間制御パルス（ＤＡ１〜ＤＡ３）がロウレベルで
あるため、時間データ演算素子（２１１〜２１３）は全
てオフである。そのため、表示データ演算素子の全てが
オンでなければ、すなわち表示データが（１、１、１）
でなければ、演算結果信号線１５２（４）の電位はＶＤ
Ｄに保たれており、ゲート回路１４２はオン状態のまま
である。

【００８２】例えば、図１１に示した表示データは
（１、０、１）であるので、ｔ０では表示データ演算回
路２０２がオフとなり、演算結果信号線１５２（４）の
電位はＶＤＤに保たれることになる。その後時間が経過
して、ｔ３では時間制御パルス（ＤＡ１〜ＤＡ３）が
（０、１、０）となるために、時間データ演算素子２１
２がオンとなる。このため、表示データが（１、０、
１）であるため、表示データ演算回路２０３と２０１と
がオン状態であることから、演算結果信号線１５２
（１）〜（４）がＧＮＤ線１５４に接続されて、演算結
果信号線１５２（４）がロウレベルとなり、ゲート回路
１４２は電圧バスライン１５１と映像信号線１０３とを
電気的に接続を切断する。そのため、映像信号線１０３
には切断時の電圧バスライン１５１の電圧Ｖ３が保持さ
れる。

【００８３】これ以降は、演算結果信号線リセット信号
ＤＲＳＴがロウレベルになり、演算結果信号線１５２を
ハイレベルにするまで、映像信号線１０３と電圧バスラ
イン１５１とが電気的に接続されることはない。

【００８４】次に図１３を用いて、水平シフトレジスタ
１２１の回路構成を示す。ＨＳＲは双方向シフトレジス
タであり、左右双方向に信号をシフトすることが可能で
ある。双方向シフトレジスタＨＳＲはクロックドインバ
ータ６１、６２、６５、６６で構成されている。

【００８５】２５は水平走査リセット信号入力端子であ
る。２６は水平走査スタート信号入力端子で、クロック
ドインバータ６１により図１３の左から右へ走査が行わ
れるスタート信号が水平シフトレジスタ１２１に供給さ
れ、右から左へ走査が行われる場合には、クロックドイ
ンバータ６２によりスタート信号が水平シフトレジスタ
１２１に供給される。２７は水平走査終了信号出力端子
である。

【００８６】次に、図１４（ａ）（ｂ）を用いて、双方
向シフトレジスタＨＳＲに用いられるクロックドインバ
ータ６１、６２を説明する。ＲＬ１は第１水平方向設定
線、ＲＬ２は第２水平方向設定線である。

【００８７】第１水平方向設定線ＲＬ１は、図１３では
左から右に走査する場合Ｈレベルで、第２水平方向設定
線ＲＬ２は、図１３では右から左に走査する場合Ｈレベ
ルである。図１３では図を見やすくするために結線を省
略してあるが、第１水平方向設定線ＲＬ１、第２水平方
向設定線ＲＬ２は共に双方向シフトレジスタＨＳＲを構
成するクロックドインバータ６１、６２に接続されてい
る。

【００８８】クロックドインバータ６１は図１４（ａ）
に示すように、ｐ型トランジスタ７１、７２とＮ型トラ
ンジスタ７３、７４からなる。ｐ型トランジスタ７２は
第２水平方向設定線ＲＬ２に接続されており、ｎ型トラ
ンジスタ７３は第１水平方向設定線ＲＬ１に接続されて
いる。そのため第１水平方向設定線ＲＬ１がＨレベルで
第２水平方向設定線ＲＬ２がＬレベルの場合、クロック
ドインバータ６１はインバータとして働き、第２水平方
向設定線ＲＬ２がＨレベルで第１水平方向設定線ＲＬ１
がＬレベルの場合ハイインピーダンスとなる。

【００８９】逆にクロックドインバータ６２は図１４
（ｂ）に示すように、ｐ型トランジスタ７２は第１水平
方向設定線ＲＬ１に接続されており、ｎ型トランジスタ
７３は第２水平方向設定線ＲＬ２に接続されている。そ
のため第２水平方向設定線ＲＬ２がＨレベルの場合イン
バータとして働き、第１水平方向設定線ＲＬ１がＨレベ
ルの場合ハイインピーダンスとなる。

【００９０】次にクロックドインバータ６５は図１４
（ｃ）に示す回路構成であり、ＣＬＫ１がＨレベルで、
ＣＬＫ２がＬレベルの場合に、入力を反転出力し、ＣＬ
Ｋ１がＬレベルで、ＣＬＫ２がＨレベルのの場合に、ハ
イインピーダンスとなる。

【００９１】また、クロックドインバータ６６は、図１
４（ｄ）に示す回路構成であり、ＣＬＫ２がＨレベル
で、ＣＬＫ１がＬレベルの場合に、入力を反転出力し、
ＣＬＫ２がＬレベルで、ＣＬＫ１がＨレベルのの場合
に、ハイインピーダンスとなる。図１３では、クロック
信号線の結線を省略してあるが図１４のクロックドイン
バータ６５、６６にはクロック信号線ＣＬＫ１、ＣＬＫ
２が接続されている。

【００９２】次に図１５を用いて、水平駆動回路１２０
を構成するトランジスタのレイアウトを示す。図１５
（ａ）は概略平面図で、図を簡明にするために、映像信
号線１０３（図示せず）４本分の水平駆動回路１２０を
示している。映像信号線図毎に設けられる水平駆動回路
１２０の幅ＡＷは、前述したように画素ピッチにより定
められている。図１５（ｂ）は図１５（ａ）のＩＩ−Ｉ
Ｉ線での概略断面図である。

【００９３】１２１は水平シフトレジスタである。水平
シフトレジスタ１２１は図１４に示すように、ｎ型トラ
ンジスタとｐ型トランジスタが並んで構成されている。
２４６はｐ型トランジスタのアクティブ領域で、２３６
はｎ型トランジスタのアクティブ領域である。２４６
（１）には例えば図１３、図１４に示すクロックドイン
バータ６１とクロックドインバータ６２のｐ型トランジ
スタが横に並んで、幅ＡＷに収まるように設けられる。
同じく２３６（１）にはクロックドインバータ６１とク
ロックドインバータ６２のｎ型トランジスタが設けら
れ、２４６（２）にはクロックドインバータ６５とクロ
ックドインバータ６６のｐ型トランジスタが設けられ、
２３６（２）にはクロックドインバータ６５とクロック
ドインバータ６６のｎ型トランジスタが設けられる。

【００９４】図１５（ｂ）に示す２４２はｎ型ウエル
で、２３２はｐ型ウエル。２４５はｎ型ウエルとｐ型ウ
エルとの間に設けられる素子分離領域である。ＡＬ２は
水平シフトレジスタ１２１の形成領域の長さを示してい
る。

【００９５】３２５は表示データ演算回路である。図１
５では縦に６個並んで設けられたものを示した。表示デ
ータ演算回路３２５（１）〜（６）は各表示データ線毎
に設けられるため、表示データのビット数が増加すると
その構成も縦に長くなってしまう。そのため、表示デー
タ演算回路３２５は図５に示すようにｎ型のトランジス
タから構成されている。２３６は図５に示す表示データ
演算素子（図５中２０１〜２０３）と時間データ演算素
子（図５中２１１〜２１３）が形成されるアクティブ領
域である。表示データ演算素子と時間データ演算素子は
図９に示すようにアクティブ領域２３６に図中横に並ぶ
ように設けられる。図１５（ｂ）に示す２３２はｎ型ウ
エルで、２３５はｎ型ウエルとｎ型ウエルとの間に設け
られる素子分離領域である。ＡＬ１は表示データ演算回
路３２５の形成領域の長さを示している。

【００９６】２６１は図５に示すメモリ容量（１９１〜
１９３）が設けられる領域である。２７１は図５に示す
データ取り込み素子（図５中１７１〜１７３）と表示デ
ータ転送素子（図５中１８１〜１８３）が形成されるア
クティブ領域である。データ取り込み素子と表示データ
転送素子も、表示データ演算素子と時間データ演算素子
と同じように、アクティブ領域２７１に横に並べて設け
られる。

【００９７】３２９はタイミング信号線で、水平シフト
レジスタ１２１から出力して各データ取り込み素子に接
続されている（ただし図１５では、データ取り込み素子
への配線は省略した）。タイミング信号線３２９は表示
データ演算回路３２５にタイミング信号を伝えるため、
表示データ演算回路３２５（１）から３２５（６）ま
で、表示データ演算回路に沿って形成される。そのた
め、表示データのビット数が増加して、表示データ演算
回路の数が増加した場合に、タイミング信号線３２９は
縦に長くなる。

【００９８】タイミング信号線３２９が長くなると、配
線抵抗値が大きくなる。タイミング信号は高周波数のパ
ルスであるため、配線抵抗値が大きくなると、波形なま
りが生じる。タイミング信号に波形なまりが生じると、
データ取り込み素子に表示データを取り込むタイミング
にずれが生じる。たとえば、表示データ演算回路３２５
（１）では表示データを取り込んでいるのに、表示デー
タ演算回路３２５（６）では表示データを取り込んでい
ないといった不具合が生じ、表示品質を低下させる。タ
イミング信号線３２９の配線抵抗値及び、容量を考慮す
ると、表示データ演算回路３２５の長さＡＬ１はなるべ
く短い方が望ましい。

【００９９】水平シフトレジスタ１２１の長さＡＬ２
と、表示データ演算回路３２５の長さＡＬ１とを単体で
比べると、ＡＬ２の方が長いが、表示データのビット数
が増加すると、表示データ演算回路３２５全体の長さは
ＡＬ１とビット数の積となるため、表示データ演算回路
３２５の長さＡＬ１を短くすることが、回路全体の長さ
を短くすることにも、タイミング信号線３２９の長さを
短くすることに有効である。そのため、表示データ演算
回路３２５はｎ型のトランジスタで構成され、素子分離
領域２３５の長さを短くすることで、表示データ演算回
路３２５の長さＡＬ１を短くしている。

【０１００】３２６は階調電圧出力回路で、２７２はレ
ベルシフタ回路１４１のｐ型トランジスタのアクティブ
領域で、２７３はレベルシフタ回路１４１のｎ型トラン
ジスタのアクティブ領域である。アクティブ領域２７３
はトランジスタのオン／オフする速度を速くするため
に、他のアクティブ領域に比較して大きくなっている。

【０１０１】以上説明したように、水平駆動回路１２０
を構成するトランジスタのレイアウトについて考慮した
場合に、同じ導電型のトランジスタを用いて回路を構成
し、画素ピッチの幅に収まるように駆動回路を構成し、
駆動回路の長さを短くすることが可能である。また、液
晶パネルの表示部の面積が小さくなり、表示階調数や画
素数が増えても、表示部に対して小さな面積の駆動回路
を実現できる。また、駆動回路の長さを短くすること
で、階調数が増加しても表示データを取り込むタイミン
グ信号線の配線抵抗を低く押さえることができ、表示デ
ータ取り込みエラーを低減することが可能である。

【０１０２】次に図１６に２系統の水平駆動回路１２０
を設けた場合の構成をしめす。図１６では上下に分けて
記載したが、片側に２系統の水平駆動回路１２０を設け
ることも可能である。また、図１７に２系統の水平駆動
回路１２０を設けた場合に可能となる電圧選択回路１２
３の回路構成を示す。図１６に示す水平駆動回路１２０
では、１系統の電圧選択回路１２３に表示データを取り
込む間に、他方の系統の電圧選択回路１２３で階調電圧
を選択することが可能である。そのために、図１７に示
すように、表示データ転送素子を省略することが可能と
なる。

【０１０３】次に図１８を用いて、本発明による液晶表
示装置の画素部を説明する。図１８は本発明の一実施例
を説明する模式断面図である。図１８において、１００
は液晶パネル、１は第１の基板である駆動回路基板、２
は第２の基板である透明基板、３は液晶組成物、４はス
ペーサである、スペーサ４は駆動回路基板１と透明基板
２との間に一定の間隔であるセルギャップ(cell gap)
ｄを形成している。このセルギャップｄに液晶組成物３
が挟持されている。５は反射電極で駆動回路基板１に形
成されている。６は対向電極で反射電極５との間で液晶
組成物３に電圧を印加する。７、８は配向膜で液晶分子
を一定方向に配向させる。３０はアクティブ素子で反射
電極５に電圧を供給する。

【０１０４】３４はドレイン領域、３５はソース領域、
３６はゲート電極、３８は絶縁膜、３９はトランジスタ
間を電気的に分離するフィールド酸化膜、４０は保持電
極で絶縁膜３８を介し駆動回路基板１との間で容量を形
成する。４１は第１の層間膜、４２は第１の導電膜、４
３は第２の層間膜、４４は第１の遮光膜、４５は第３の
層間膜、４６は第２の遮光膜、４７は第４の層間膜、４
８は反射電極５を形成する第２の導電膜である。

【０１０５】本実施例の液晶パネルは反射型であり、液
晶パネル１００に照射された光は、透明基板２側（図中
上側）から入射し、液晶組成物３を透過し反射電極５で
反射し再度液晶組成物３、透明基板２を透過して液晶パ
ネル１００から出射する。液晶パネルを反射型とし、駆
動回路基板１の液晶組成物３側の面に反射電極５を形成
した場合、駆動回路基板１に不透明なシリコン基板等を
用いることが可能である。また、アクティブ素子３０や
配線を反射電極５の下に設けることができ、画素となる
反射電極５を広くし、所謂高開口率を実現することがで
きる利点がある。また、液晶パネル１００に照射される
光による熱を駆動回路基板１の裏面から放熱できるとい
った利点もある。

【０１０６】次に液晶パネルに電界制御複屈折モード
（ELECTRICALLY CONTROLLED BIRIEFRINGENCE MODE）
を用いた場合の動作を説明する。液晶パネル１００には
偏光素子により直線偏光となった光が入射する。反射電
極５と対向電極６との間に電圧を印加すると液晶組成物
３の誘電異方性により、液晶分子配列が変化しその結
果、液晶パネル１００中の複屈折率が変化する。電界制
御複屈折モードは、この複屈折率の変化を光透過率の変
化として利用し像を形成するものである。

【０１０７】さらに図１９を用いて、電界制御複屈折モ
ードの１つである単偏光板ツイストネマティクモード
（ＳＰＴＮ）について説明する。９は偏光ビームスプリ
ッタで光源（図示せず）からの入射光Ｌ１を２つの偏光
に分割し、直線偏光となった光Ｌ２を出射する。図１９
では、液晶パネル１００に入射させる光に、偏光ビーム
スプリッタ９を透過した光（Ｐ波）を用いる場合を示し
ているが、偏光ビームスプリッタ９で反射した光（Ｓ
波）を用いることも可能である。液晶組成物３は液晶分
子長軸が駆動回路基板１と透明基板２に対して平行に配
列し、誘電異方性が正のネマティク液晶を用いる。ま
た、液晶分子は配向膜７、８により約９０度ねじれた状
態で配向している。

【０１０８】まず図１９（ａ）に電圧が印加されていな
い場合を示す。液晶パネル１００に入射した光は液晶組
成物３の複屈折性により楕円偏光となり反射電極５面で
は円偏光となる。反射電極５で反射した光は再度液晶組
成物３中を通過し再び楕円偏光となり出射時には直線偏
光に戻り、入射光Ｌ２に対して９０度位相が回転した光
Ｌ３（Ｓ波）として出射する。出射光Ｌ３は再び偏光ビ
ームスプリッタ９に入射するが、偏光面で反射され出射
光Ｌ４となる。この出射光Ｌ４をスクリーン等に照射し
て表示を行う。この場合、電圧を印加していない場合に
光が出射する所謂ノーマリーホワイト（ノーマリオープ
ン）と呼ばれる表示方式となる。

【０１０９】対して図１９（ｂ）に液晶組成物３に電圧
が印加されている場合を示す。液晶組成物３に電圧が印
加されると、液晶分子が電界方向に配列するため、液晶
内で複屈折が起こらない。そのため、直線偏光で液晶パ
ネル１００に入射した光Ｌ２はそのまま反射電極５で反
射され入射光Ｌ２と同じ偏光方向の光Ｌ５として出射す
る。出射光Ｌ５は偏光ビームスプリッタ９を透過し光源
に戻る。そのため、スクリーン等に光が照射されないた
め、黒表示となる。

【０１１０】単偏光板ツイストネマティクモードでは、
液晶の配向方向が基板と平行であるため、一般的な配向
方法を用いることができ、プロセス安定性が良い。また
ノーマリーホワイトで使用するため、低電圧側でおこる
表示不良に対して裕度を持たせることができる。すなわ
ち、ノーマリーホワイト方式では、暗レベル（黒表示）
が高電圧を印加した状態で得られる。この高電圧の場合
には液晶分子のほとんどが基板面に垂直な電界方向に揃
っているので、暗レベルの表示は、低電圧時の初期配向
状態にあまり依存しない。さらに、人間の目は、輝度ム
ラを輝度の相対的な比率として認識し、かつ、輝度に対
し対数スケールに近い反応を有する。そのため、人間の
目は暗レベルの変動には敏感である。こうした理由か
ら、ノーマリーホワイト方式は、初期配向状態による輝
度ムラに対して有利な表示方式である。

【０１１１】上述した電界制御複屈折モードでは高いセ
ルギャップの精度が求められる。すなわち、電界制御複
屈折モードでは、光が液晶中を通過する間に生じる異常
光と常光との間の位相差を利用しているため、透過光強
度は異常光と常光との間のリタデーションΔｎ・ｄに依
存する。ここで、Δｎは屈折率異方性で、ｄはスペーサ
４によって形成される透明基板２と駆動回路基板１との
間のセルギャップである。

【０１１２】このため、本実施例の場合、表示ムラを考
慮しセルギャップ精度は、±０．０５μｍ以下とした。
また、反射型では液晶に入射した光は反射電極で反射し
再度液晶を通過するため、同じ屈折率異方性Δｎの液晶
を用いる場合、透過型に対してセルギャップｄは半分に
なる。一般の透過型液晶表示素子の場合セルギャップｄ
は５〜６μｍ程度であるのに対し、本実施例では約２μ
ｍである。

【０１１３】本実施例では高いセルギャップ精度と、よ
り狭いセルギャップに対応するため、従来からあるビー
ズ分散法に代わり柱状のスペーサを駆動回路基板１上に
形成する方法を用いた。

【０１１４】図２０に駆動回路基板１上に設けられた反
射電極５とスペーサ４との配置を説明する模式平面図を
示す。一定の間隔を保つように多数のスペーサ４が駆動
回路基板全面にマトリックス状に形成されている。反射
電極５は液晶表示素子が形成する像の最小の画素であ
る。図２０では簡略化のため、符号５Ａ、５Ｂで示す縦
４画素、横５画素で示した。

【０１１５】図２０では縦４画素、横５画素の画素が、
表示領域を形成している。液晶表示素子で表示する像は
この表示領域に形成される。表示領域の外側にはダミー
画素１０が設けられている。このダミー画素１０の周辺
にスペーサ４と同じ材料で周辺枠１１が設けられてい
る。さらに、周辺枠１１の外側にはシール材１２が塗布
される。１３は外部接続端子で液晶パネル１００に外部
からの信号を供給するのに用いられる。

【０１１６】スペーサ４と周辺枠１１の材料には、樹脂
材料を用いた。樹脂材料として例えば、株式会社ＪＳＲ
製の化学増幅型ネガタイプレジスト「ＢＰＲ−１１３」
（商品名）を用ることができる。反射電極５が形成され
た駆動回路基板１上にスピンコート法等でレジスト材を
塗布し、マスクを用いてレジストをスペーサ４と周辺枠
１１のパターンに露光する。その後除去剤を用いレジス
トを現像してスペーサ４と周辺枠１１とを形成する。

【０１１７】スペーサ４と周辺枠１１とをレジスト材等
を原料として形成すると、塗布する材料の膜厚でスペー
サ４と周辺枠１１の高さを制御でき、高い精度でスペー
サ４と周辺枠１１を形成することが可能である。また、
スペーサ４の位置はマスクパターンで決めることがで
き、希望する位置に正確にスペーサ４を設けることが可
能である。液晶プロジェクタでは画素上にスペーサ４が
存在すると、拡大投映された像にスペーサによる影が見
えてしまう問題がある。スペーサ４をマスクパターンに
よる露光、現像で形成することで、映像表示した際に、
問題とならな位置にスペーサ４を設けることができる。

【０１１８】また、スペーサ４と同時に周辺枠１１を形
成しているので、液晶組成物３を駆動回路基板１と透明
基板２との間に封入する方法として、液晶組成物３を駆
動回路基板１に滴下しその後透明基板２を駆動回路基板
１に貼り合せる方法を用いることができる。

【０１１９】液晶組成物３を駆動回路基板１と透明基板
２の間に配置し、液晶パネル１００を組立てた後は、周
辺枠１１により囲まれた領域内に液晶組成物３が保持さ
れる。また、周辺枠１１の外側にはシール材１２が塗布
され、液晶組成物３を液晶パネル１００内に封入する。
前述したように、周辺枠１１はマスクパターンを用いて
形成されるので、高い位置精度で駆動回路基板１上に形
成することができる。そのため、液晶組成物３の境界を
高い精度で定めることが可能である。また、周辺枠１１
はシール材１２の形成領域の境界も高い精度で定めるこ
とが可能である。

【０１２０】シール材１２は駆動回路基板１と透明基板
２とを固定する役目と、液晶組成物３にとって有害な物
質が進入することを阻止する役目がある。流動性がある
シール材１２を塗布した場合に、周辺枠１１はシール材
１２のストッパとなる。シール材１２のストッパとし
て、周辺枠１１を設けることで、液晶組成物３の境界や
シール材１２の境界での設計裕度を狭くすることがで
き、液晶パネル１００の端辺から表示領域までの間を狭
く（挟額縁化）することが可能である。

【０１２１】周辺枠１１と表示領域との間にはダミー画
素１０が設けられている。ダミー画素１０は最外部の画
素５Ｂと内部の画素５Ａとの表示品質を均一にするため
のものである。内部の画素５Ａには隣合う画素が存在す
るため、隣合う画素との間で不要な電界が生じ、隣合う
画素が無い場合に比較して表示品質が低下している。対
して最外部の画素５Ｂで、ダミー画素１０が無い場合で
は、表示品質を低下する不要な電界が生じていないの
で、表示品質が内部の画素５Ｂに比較して良くなってい
る。一部の画素に表示品質の差が生じると、それが表示
ムラとなる。そのため、ダミー画素１０を設けて画素５
Ａ、５Ｂと同じように信号を供給し最外部の画素５Ｂと
内部の画素５Ａとの表示品質を同等にしている。

【０１２２】さらに、表示領域を囲むように周辺枠１１
が形成されていることから、駆動回路基板１をラビング
処理する際に、周辺枠１１により周辺枠１１の近傍がう
まくラビングできない問題がある。液晶組成物３を一定
の方向に配向するため、配向膜を形成しラビング処理が
行われる。本実施例の場合、駆動回路基板１にスペーサ
４、周辺枠１１が形成された後に、配向膜７が塗布され
る。その後、液晶組成物３が一定方向に配向するよう、
配向膜７を布等を用いて擦ることでラビング処理が行わ
れる。

【０１２３】ラビング処理において、周辺枠１１が駆動
回路基板１より突出しているため、周辺枠１１の近傍の
配向膜７は、周辺枠１１による段差により充分に擦られ
ない。そのため、周辺枠１１の近傍には液晶組成物３の
配向が不均一な部分が生じやすい。液晶組成物３の配向
不良による表示ムラを目立たなくするため、周辺枠１１
の内側数画素をダミー画素１０とすることで、表示に寄
与しない画素としている。

【０１２４】ところが、ダミー画素１０を設け、画素５
Ａ、５Ｂと同じように信号を供給すると、ダミー画素１
０と透明基板２との間には液晶組成物３が存在するた
め、ダミー画素１０による表示も観察されてしまうとい
う問題が生じる。ノーマリホワイトで使用する場合、液
晶組成物３に電圧を印加しないと、ダミー画素１０が白
く表示される。そのため、表示領域の境が明確でなくな
り、表示品質をそこなう。ダミー画素１０を遮光するこ
とも考えられるが、画素と画素の間隔は数μｍのため、
表示領域の境に精度良く遮光枠を形成することは困難で
ある。そこで、ダミー画素１０には黒表示となるような
電圧を供給し、表示領域を囲む黒枠として観察されるよ
うにした。

【０１２５】次に、図２１、図２２を用いて駆動回路基
板１上に設けられるアクティブ素子３０とその周辺の構
成を説明する。図２１、図２２において図１８と同じ符
号は同じ構成を示す。図２１はアクティブ素子３０周辺
を示す概略平面図である。図２１は図２２のＩＩＩ−Ｉ
ＩＩ線における断面図であるが、図２１と図２２との各
構成間の距離は一致していない。また図２２は走査信号
線５１とゲート電極３６、映像信号線５２とドレイン領
域３５、ソース領域３４、保持電極４０、と第１の導電
層４２と、コンタクトホール３５ＣＨ、３４ＣＨ、４０
ＣＨ，４２ＣＨの位置関係を示すもので、その他の構成
は省略した。

【０１２６】図２１において、３１は駆動回路基板であ
るシリコン基板、３２は駆動回路基板３１にイオン打ち
込みで形成した半導体領域（ｎ型ウエル）、３３はチャ
ネルストッパ、３４はｎ型ウエル３２にイオン打ち込み
で導電化し形成したソース領域、３５はｎ型ウエル３２
にイオン打ち込みで形成したドレイン領域である。な
お、ソース、ドレインは本来その間のバイアス極性によ
って決まるもので、液晶表示素子ではその極性は動作中
反転する。そのため、ドレイン領域とソース領域は動作
中入れ替わる。しかし、以下の説明では、便宜上一方を
ドレイン領域、他方をソース領域と固定して表現する。

【０１２７】３６はゲート電極、３７はゲート電極端部
の電界強度を緩和するオフセット領域、３８は絶縁膜、
３９はトランジスタ間を電気的に分離するフィールド酸
化膜、４０は保持電極で絶縁膜３８を介しシリコン基板
３１との間で容量を形成する。ゲート電極３６と保持電
極４０は、絶縁膜３８にアクティブ素子３０のしきい値
を低くするための導電層と低抵抗の導電層とを積層した
２層膜からなっている。２層膜としては例えばポリシリ
コンとタングステンシリサイドの膜を用いることができ
る。４１は第１の層間膜、４２は第１の導電膜である。
第１の導電膜４２は接触不良を防止するバリアメタルと
低抵抗の導電膜の多層膜からなっている。第１の導電膜
として、例えばチタンタングステンとアルミの多層金属
膜をスパッタで形成して用いることができる。

【０１２８】図２２において５１は走査信号線である。
走査信号線５１は、図２２中、Ｘ方向に延在しＹ方向に
並設されていて、アクティブ素子３０をオン・オフする
走査信号が供給される。走査信号線５１はゲート電極と
同じ２層膜からなっており、例えばポリシリコンとタン
グステンシリサイドを積層した２層膜を用いることがで
きる。映像信号線５２はＹ方向に延在しＸ方向に並設さ
れていて、反射電極５に書き込まれる映像信号が供給さ
れる。映像信号線５２は第１の導電膜４２と同じ多層金
属膜からなっており、例えばチタンタングステンとアル
ミの多層金属膜を用いることができる。

【０１２９】映像信号は絶縁膜３８と第１の層間膜４１
に空けられたコンタクトホール３５ＣＨを通り第１の導
電膜４２によりドレイン領域３５に伝わる。走査信号線
５１に走査信号が供給されると、アクティブ素子３０は
オンになり、映像信号は半導体領域（ｎ型ウエル）３２
からソース領域３４に伝わり、コンタクトホール３４Ｃ
Ｈを通り第１の導電膜４２に伝わる。第１の導電膜４２
に伝わった映像信号は、コンタクトホール４０ＣＨを通
り保持電極４０に伝わる。また、図２１に示すようにコ
ンタクトホール４２ＣＨを通り反射電極５へと伝わって
いく。コンタクトホール４２ＣＨはフィールド酸化膜３
９の上に形成されている。フィールド酸化膜３９は膜厚
が厚いため、フィールド酸化膜の上は他の構成に比較し
て高い位置となっている。コンタクトホール４２ＣＨは
フィールド酸化膜３９上に設けられることで、上層の導
電膜により近い位置とすることができ、コンタクトホー
ルの接続部の長さを短くしている。

【０１３０】第２の層間膜４３は、第１の導電膜４２と
第２の導電膜４４とを絶縁している。第２の層間膜４３
は、各構成物により生じている凹凸を埋める平坦化膜４
３Ａとその上を覆う絶縁膜４３Ｂとの２層で形成されて
いる。平坦化膜４３ＡはＳＯＧ（spin on grass）を
塗布して形成している。絶縁膜４３ＢはＴＥＯＳ膜であ
り、反応ガスとしてＴＥＯＳ（Tetraethylorthosilicat
e）を用いＳｉＯ２膜をＣＶＤにより形成したものであ
る。

【０１３１】第２の層間膜４３の形成後、ＣＭＰ（ケミ
カル・メカニカル・ポリシング）により第２の層間膜４
３は研磨される。第２の層間膜４３はＣＭＰにより研磨
することで平坦化する。平坦化された第２の層間膜の上
に第１の遮光膜４４が形成される。第１の遮光膜４４は
第１の導電膜４２と同じタングステンとアルミの多層金
属膜で形成している。

【０１３２】第１の遮光膜４４は駆動回路基板１の略全
面を被っており、開口は図２１に示すコンタクトホール
４２ＣＨの部分だけある。第１の遮光膜４４の上に第３
の層間膜４５がＴＥＯＳ膜で形成されている。さらに第
３の層間膜４５の上に第２の遮光膜４６が形成されてい
る。第２の遮光膜４６は第１の導電膜４２と同じタング
ステンとアルミの多層金属膜で形成している。第２の遮
光膜４６はコンタクトホール４２ＣＨで第１の導電膜４
２と接続されている。コンタクトホール４２ＣＨでは、
接続をとるために第１の遮光膜４４を形成する金属膜と
第２の遮光膜４６を形成する金属膜とが積層されてい
る。

【０１３３】第１の遮光膜４４と第２の遮光膜４６を導
電膜で形成し、間に第３の層間膜４５を絶縁膜（誘電
膜）で形成し、第１の遮光膜４４に電圧を供給すると、
第１の遮光膜４４と第２の遮光膜４６とで保持容量を形
成することができる。また、駆動電圧に対する第３の層
間膜４５の耐圧と、膜厚を薄くして容量を大きくするこ
とを考慮すると、第３の層間膜４５は１５０ｎｍから４
５０ｎｍが好ましく、より好ましくは、約３００ｎｍで
ある。

【０１３４】次に、図２３に駆動回路基板１に透明基板
２を重ね合わせた図を示す。駆動回路基板１の周辺部に
は、周辺枠１１が形成されており、液晶組成物３は周辺
枠１１と駆動回路基板１と透明基板２とに囲まれた中に
保持さる。重ね合わされた、駆動回路基板１と透明基板
２との間で周辺枠１１の外側には、シール材１２が塗布
される。シール材１２により駆動回路基板１と透明基板
２とが接着固定され液晶パネル１００が形成される。

【０１３５】次に図２４に示すように、液晶パネル１０
０に外部からの信号を供給するフレキシブルプリント配
線板８０が外部接続端子１３に接続される。

【０１３６】フレキシブルプリント配線板８０の両外側
の端子は他の端子に比較して長く形成され、透明基板２
に形成された対向電極５に接続され、対向電極用端子８
１を形成している。すなわち、フレキシブルプリント配
線板８０は、駆動回路基板１と透明基板２の両方に接続
されている。

【０１３７】従来の対向電極５への配線は駆動回路基板
１に設けられた外部接続端子にフレキシブルプリント配
線板が接続され、駆動回路基板１を経由して対向電極５
に接続されるものであった。本実施例の透明基板２には
フレキシブルプリント配線板８０との接続部８２がもう
けられ、フレキシブルプリント配線板８０と対向電極５
とが直接接続される。すなわち、液晶パネル１００は透
明基板２と駆動回路基板１とが重ね合わされて形成され
るが、透明基板２の一部は駆動回路基板１より外側に出
て接続部８２を形成しており、この透明基板２の外側に
出た部分でフレキシブルプリント配線板８０と接続され
ている。

【０１３８】図２５、図２６に液晶表示装置２００の構
成を示す。図２５は液晶表示装置２００を構成する各構
成物の分解組立て図である。また図２６は液晶表示装置
２００の平面図である。

【０１３９】図２５に示すように、フレキシブルプリン
ト配線板８０が接続された液晶パネル１００は、クッシ
ョン材６１を間に挟んで、放熱板６２に配置される。ク
ッション材６１は高熱伝導性であり、放熱板６２と液晶
パネル１００との隙間を埋めて、液晶パネル１００の熱
が放熱板６２に伝わり易すくする役目を持つ。６３はモ
ールドで、放熱板６２に接着固定されている。

【０１４０】また図２６に示すように、フレキシブルプ
リント配線板８０はモールド６３と放熱板６２との間を
通りモールド６３の外側に取り出されている。６５は遮
光板で、光源からの光が液晶表示装置２００を構成する
他の部材にあたることを防いでいる。６６は遮光枠で液
晶表示装置２００の表示領域の外枠を表示する。

【０１４１】以上、本発明者によってなされた発明を、
前記発明の実施の形態に基づき具体的に説明したが、本
発明は、前記発明の実施の形態に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。

【０１４２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【０１４３】本発明によれば、液晶パネル内に水平駆動
回路を組み込む場合に、水平駆動回路が占有する面積を
少なくすることが可能となる。また、本発明によれば、
液晶表示素子を小型化することが可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態の液晶表示装置の全体の概
略構成を示すブロック図である。

【図２】本発明の実施の形態の液晶表示装置の液晶パネ
ルの等価回路を示す回路図である。

【図３】本発明の実施の形態の液晶表示装置の水平駆動
回路と表示部の概略構成を示すブロック図である。

【図４】本発明の実施の形態の液晶表示装置の水平駆動
回路の概略構成を示すブロック図である。

【図５】本発明の実施の形態の液晶表示装置の電圧選択
回路の概略構成を示す回路図である。

【図６】本発明の実施の形態の液晶表示装置の電圧選択
回路の概略構成を示す回路図である。

【図７】従来のトランジスタを２個並べて設ける場合の
構成を示す概略断面図である。

【図８】トランジスタの並べ方と形成領域の面積を説明
する概略平面図である。

【図９】本発明の実施の形態の液晶表示装置に用いられ
る素子のレイアウトを示すの概略平面図である。

【図１０】本発明の実施の形態の液晶表示装置に用いら
れる演算回路のレイアウトを示すの概略平面図である。

【図１１】本発明の実施の形態の液晶表示装置の動作を
説明するタイミング波形図である。

【図１２】本発明の実施の形態の液晶表示装置の動作を
説明するタイミング波形図である。

【図１３】本発明の実施の形態の液晶表示装置に用いら
れるシフトレジスタを示すの概略回路図である。

【図１４】本発明の実施の形態の液晶表示装置に用いら
れるクロックドインバータを示すの概略回路図である。

【図１５】本発明の実施の形態の液晶表示装置に用いら
れる水平駆動回路を構成するトランジスタのレイアウト
を示すの概略平面図である。

【図１６】本発明の実施の形態の液晶表示装置に用いら
れるたの水平駆動回路を構成を示すの概略ブロック図で
ある。

【図１７】本発明の実施の形態の液晶表示装置に用いら
れるたの水平駆動回路を構成を示すの概略回路図であ
る。

【図１８】本発明による液晶表示装置の画素部の構成を
示すの概略断面図である。

【図１９】本発明による液晶表示装置の一実施の形態を
説明する概略図である。

【図２０】本発明による液晶表示装置の一実施の形態を
説明する表示領域の概略平面図である。

【図２１】本発明による液晶表示装置の一実施の形態を
説明するアクティブ素子周辺の概略断面図である。

【図２２】本発明による液晶表示装置の一実施の形態を
説明するアクティブ素子周辺の概略平面図である。

【図２３】本発明による液晶表示装置の模式組立て図で
ある。

【図２４】本発明による液晶表示装置の模式組立て図で
ある。

【図２５】本発明による液晶表示装置の模式組立て図で
ある。

【図２６】本発明による液晶表示装置の模式組立て図で
ある。

【符号の説明】

１０…ダミー画素、１１…周辺枠、１２…シール材、１
３…外部接続端子、２５…水平走査リセット信号入力端
子、２６…水平走査スタート信号入力端子、２７…水平
走査終了信号出力端子、２８…リセット用トランジス
タ、３０…アクティブ素子、３４…ドレイン領域、３５
…ソース領域、３６…ゲート領域、３８…絶縁膜、３９
…フィールド酸化膜、６１〜６２…クロックドインバー
タ、６５〜６６…クロックドインバータ、１００…液晶
パネル、１０１…画素部、１０２…走査信号線、１０３
…映像信号線、１０４…スイッチング素子、１０７…対
向電極、１０８…液晶容量、１０９…画素電極、１１０
…表示部、１１１…表示制御装置、１１２…電圧発生回
路、１２０…水平駆動回路、１２１…水平シフトレジス
タ、１２２…表示データ保持回路、１２３…電圧選択回
路、１３０…垂直駆動回路、１３１…タイミング制御信
号線、１３２…表示データ線、１３３…階調電圧線、１
３４…時間制御信号線、１４１…レベルシフタ回路、１
４２…ゲート回路、１５１…電圧バスライン、１５２…
演算結果信号線、１５３〜１５７…定電圧線、１６１〜
１６３…時間制御信号線、１６５…演算結果信号線セッ
ト信号線、１６６…演算結果信号線リセット信号線、１
６７〜１６９…転送信号線、１７１〜１７３…データ取
り込み素子、１８１〜１８３…表示データ転送素子、１
９１〜１９３…メモリ容量、２０１〜２０３…表示デー
タ演算素子、２１１〜２１３…時間データ演算素子、２
２１…演算結果信号線リセット素子、２２２…演算結果
信号線セット素子、２２３…演算結果信号線リセット素
子、２３０…ｎ型トランジスタ、２３１…半導体基板、
２３２…ｐ型ウエル、２３３…ｎ型半導体層、２３４…
ゲート電極、２３５…素子分離領域、２３６…アクティ
ブ領域、２４０…ｐ型トランジスタ、２４２…ｎ型ウエ
ル、２４３…ｐ型半導体層、２４４…ゲート電極、２４
５…素子分離領域、２４６…アクティブ領域、２４９…
利用されない領域、２６０…コンデンサ、２６１…コン
デンサアクティブ領域、２７１〜２７３…アクティブ領
域、３２１〜３２３…表示データ線、３２５…表示デー
タ演算回路、３２６…階調電圧出力回路、３２８…表示
データ保持回路、３２９…タイミング信号線、３３１〜
３３３…演算伝達回路。

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６８０ Ｇ０９Ｇ 3/20 ６８０Ｇ (72)発明者 竹本 一八男 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 (72)発明者 宮沢 敏夫 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 (72)発明者 松本 克巳 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 Ｆターム(参考） 2H093 NA16 NC03 NC16 NC22 NC24 NC34 NC50 ND06 ND22 ND34 ND42 NE01 NE03 5C006 AA02 AC21 BB16 BC11 BC16 BC20 BF03 BF49 BF50 FA41 5C080 AA10 BB05 DD22 GG02 JJ02 JJ03 JJ04 JJ06 KK02

Claims (9)

【特許請求の範囲】
1. 【請求項１】第1の基板と、第２の基板と、上記第１の
   基板と第２の基板とに挟まれた液晶組成物と、上記第１
   の基板に設けられた複数の画素と、 前記複数の画素に映像信号電圧を供給する複数の映像信
   号線と、 前記映像信号線に映像信号電圧を出力する駆動回路とを
   備える液晶表示装置であって、 前記駆動回路は、電圧レベルが時間とともに変化する階
   調電圧と、表示データ信号と、時間制御信号とが入力
   し、前記表示データ信号の値に応じて、前記階調電圧か
   ら１つの電圧を選択し前記映像信号線に出力する選択回
   路を具備し、 前記選択回路には前記表示データ信号を供給する複数の
   表示データ信号線が接続され、前記表示データ信号線の
   隣り合う２本の間には演算回路が設けられ、 前記演算回路は表示データ信号が制御端子に入力する表
   示データ用スイッチング素子と、時間制御信号が制御端
   子に入力する時間信号用スイッチング素子とを有し、 前記表示データ用スイッチング素子と前記時間信号用ス
   イッチング素子とは並列に接続されて前記演算回路を形
   成し、 前記演算回路は直列に接続されて前記選択回路を形成す
   ることを特徴とする液晶表示装置。
2. 【請求項２】前記表示データ用スイッチング素子と前記
   時間信号用スイッチング素子とは同じ導電型のトランジ
   スタであることを特徴とする請求項１に記載の液晶表示
   装置。
3. 【請求項３】前記第１の基板はシリコン基板であること
   を特徴とする請求項１に記載の液晶表示装置。
4. 【請求項４】第1の基板と、第２の基板と、上記第１の
   基板と第２の基板とに挟まれた液晶組成物と、上記第１
   の基板にマトリクス状に設けられた複数の画素と、 列方向に延在し行方向に複数本並んで配置され前記複数
   の画素に映像信号電圧を供給する映像信号線と、 前記映像信号線に映像信号電圧を出力する駆動回路とを
   備える液晶表示装置であって、 前記駆動回路は、複数の階調電圧の中から映像信号電圧
   を選択する選択回路と、前記選択回路にタイミング信号
   を出力するシフトレジスタと、前記選択回路に電圧レベ
   ルが時間とともに変化する階調電圧を供給する階調電圧
   線と、前記選択回路に表示データ信号を供給する複数の
   表示データ信号線と、時間に応じて値が変化する時間制
   御信号を前記選択回路に供給する時間制御信号線と、前
   記選択回路にシフトレジストからのタイミング信号を供
   給するタイミング信号線とを有し、 前記選択回路は、行方向に延在し列方向に複数本並んで
   配置された前記表示データ信号線の隣り合う２本の間に
   設けられた演算回路と表示データ取り込み回路とを有
   し、 前記演算回路は表示データ信号が制御端子に入力する表
   示データ用スイッチング素子と、時間制御信号が制御端
   子に入力する時間信号用スイッチング素子とを有し、 前記表示データ用スイッチング素子と前記時間信号用ス
   イッチング素子とは並列に接続されて前記演算回路を形
   成し、 前記演算回路は直列に接続されて前記選択回路を形成
   し、 前記タイミング信号線は前記シフトレジスタから列方向
   に延在して、複数の前記表示データ取り込み回路に接続
   され、 前記タイミング信号線を形成する導電層は、前記表示デ
   ータ取り込み回路の制御端子と同層の導電層からなるこ
   とを特徴とする液晶表示装置。
5. 【請求項５】前記表示データ用スイッチング素子と前記
   時間信号用スイッチング素子とは同じ導電型のトランジ
   スタであることを特徴とする請求項４に記載の液晶表示
   装置。
6. 【請求項６】前記第１の基板はシリコン基板であること
   を特徴とする請求項４に記載の液晶表示装置。
7. 【請求項７】第1の基板と、第２の基板と、上記第１の
   基板と第２の基板とに挟まれた液晶組成物と、上記第１
   の基板に設けられた複数の画素と、 前記複数の画素に映像信号電圧を供給する複数の映像信
   号線と、 前記映像信号線に映像信号電圧を出力する駆動回路とを
   備える液晶表示装置であって、 前記駆動回路は、電圧レベルが時間とともに変化する階
   調電圧を供給する階調電圧線と、表示データ信号を供給
   する複数の表示データ信号線と、時間制御信号を供給す
   る時間制御信号線と、前記表示データ信号線の値に応じ
   て、前記階調電圧から１つの電圧を選択し前記映像信号
   線に出力する選択回路とを有し、 前記選択回路は表示データ信号線毎に演算回路と、前記
   演算回路の演算結果に従い前記階調電圧を前記映像信号
   線に出力する出力回路とを有し、 前記演算回路は表示データ信号が制御端子に入力する表
   示データ用スイッチング素子と、時間制御信号が制御端
   子に入力する時間信号用スイッチング素子とを有し、 前記表示データ用スイッチング素子と前記時間信号用ス
   イッチング素子とは並列に接続されて前記演算回路を形
   成し、 前記表示データ信号線毎に形成された演算回路と前記出
   力回路は直列に接続されて選択回路を形成し、 前記演算回路は、前記表示データ用スイッチング素子と
   時間信号用スイッチング素子のＯＲ回路であり、 前記選択回路は直列に接続された全ての前記演算回路
   が、オン状態となることで、定電圧を演算結果として前
   記出力回路に出力することを特徴とする液晶表示装置。
8. 【請求項８】前記表示データ用スイッチング素子と前記
   時間信号用スイッチング素子とは同じ導電型のトランジ
   スタであることを特徴とする請求項７に記載の液晶表示
   装置。
9. 【請求項９】前記第１の基板はシリコン基板であること
   を特徴とする請求項７に記載の液晶表示装置。