JP2002196047A - Ｂｉｓｔ回路内蔵半導体集積回路装置およびテスト方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】複数の内部データ出力を有する被テスト回路を
少ない外部ピンを用いて、個々の内部データ出力のテス
ト結果を調べる装置及び方法の提供。 【解決手段】被テスト回路２０をテストするＢＩＳＴ回
路１０を備え、判定イネーブル信号３１がアクティブの
とき被テスト回路２０から出力される内部出力信号２１
とＢＩＳＴ回路から出力される期待値１１とを比較し
て、一致、不一致に対応した論理値の判定結果信号４０
を出力し、判定イネーブル信号がインアクティブ状態の
ときには、予め定められた所定の論理値を出力する構成
とされた比較回路３０を、被テスト回路から出力される
複数の前記内部出力信号２１のそれぞれに対応して複数
備え、前記複数の比較回路３０から出力される複数の判
定結果信号４０を入力しこれらの信号の所定の論理演算
結果である１つの出力信号を結果出力端子５０に出力す
る論理回路４１を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、特にＢＩＳＴ内蔵半導体集積回路に関する。

【０００２】

【従来の技術】半導体集積回路の大規模化の進展によ
り、半導体集積回路チップは多数の外部端子を持つよう
になってきている。

【０００３】このような半導体集積回路をテストするＬ
ＳＩテスタは、高速化と多くの端子に信号を供給する必
要があるため非常に高価になるという問題点があった。

【０００４】また、チップに内蔵する回路をテストする
ための外部端子も必要とし、チップサイズが大きくな
る、という問題点もあった。

【０００５】このような問題点を解決するために、ＢＩ
ＳＴ（Ｂｕｉｌｔ Ｉｎ ＳｅｌｆＴｅｓｔ）回路を内
蔵することが有効である。よく知られているように、Ｂ
ＩＳＴ回路は、ＬＳＩ内部にテスト回路を組み込んで自
己診断を行うものであり、例えば、パターン発生器、テ
スト結果解析器を含み、テストパタン発生器でテストパ
タンを自動発生し、テスト対象回路にテストパタンを与
え、テスト対象回路の応答出力をデータ圧縮器に取り込
み圧縮し、予め用意しておいたシグネチャ内の符号とデ
ータ圧縮器の出力を比較し、比較結果を出力する。

【０００６】この種のＢＩＳＴ回路を内蔵する半導体集
積回路は、例えば図１２に示されるように、複数のメモ
リブロック２０１、２０２に対して、メモリブロック毎
に、ＢＩＳＴ回路２１１、２１２が設けられ、テスト結
果を出力する構成とされている。

【０００７】また、従来のＢＩＳＴ回路を内蔵する半導
体集積回路の他の例として、図１３に示されるように、
２つのＢＩＳＴ回路３１１、３１２により２つのメモリ
ブロック３０１、３０２をテストして、メモリブロック
３０１、３０２からの２つの出力データを排他的論理和
回路３１０に入力して、その結果を出力結果３１１とし
て出力する構成のものも知られている。

【０００８】図１２に示した、従来のＢＩＳＴ回路を内
蔵する半導体集積回路は、ＢＩＳＴのテスト結果を出力
するピンの数が増加する、という問題点を有している。

【０００９】図１３に示した、従来のＢＩＳＴ回路を内
蔵する半導体集積回路は、２つのメモリブロックの出力
データを圧縮して、１つの出力結果としているので、ど
のメモリブロックで不良になっているかを判断すること
ができない、という問題点を有している。

【００１０】なお特開２０００−２１５６９３号公報に
は、テスト時の観測ピンを減らし出力データレートを落
として出力することが可能と同期型半導体記憶装置の構
成として、入出力回路部に、複数のデータ端子に出力さ
れるデータの一致を検出する一致検出回路を備え、テス
ト時に二つのラッチに同じ結果が書き込まれ、クロック
信号に応じて交互に読み出されるようにした構成が開示
されている。

【００１１】

【発明が解決しようとする課題】したがって、本発明が
解決しようとする課題は、テスト結果観測用のピン数の
増加を抑止し、ブロックの不良を特定可能とする半導体
集積回路装置及びそのテスト方法を提供することであ
る。

【００１２】

【課題を解決するための手段】前記課題を解決するため
の手段を提供する本発明は、被テスト回路をテストする
ＢＩＳＴ（Built In Self Test）回路を備えたＢＩ
ＳＴ回路内蔵半導体集積回路装置において、入力される
判定イネーブル信号がアクティブ状態のとき、前記被テ
スト回路から出力される内部出力信号と前記ＢＩＳＴ回
路から出力される期待値とを比較して、一致、不一致に
対応した論理値の判定結果信号を出力し、前記判定イネ
ーブル信号がインアクティブ状態のときには、予め定め
られた所定の論理値を出力する比較回路を、前記被テス
ト回路から出力される複数の前記内部出力信号のそれぞ
れに対応して複数備え、前記複数の比較回路から出力さ
れる複数の判定結果信号を入力しこれらの信号の所定の
論理演算結果である１つの出力信号を出力する論理回路
と、を備え、前記論理回路の出力が結果出力端子から装
置外部に出力される。

【００１３】本発明の方法は、ＬＳＩテスタ等の自動テ
スト装置（ＡＴＥ）からテスト実行のためのクロックを
前記ＢＩＳＴ回路に入力し、前記結果出力ピンからの判
定結果を前記自動テスト装置上で良品期待値と比較し
て、不良の場合には該当するクロックに対する不良ログ
を生成し、一つの前記判定イネーブル信号のみを真とし
て、残りの判定イネーブル信号を偽としてＢＩＳＴに搭
載される一連のテストシーケンスを実行しながら不良ロ
グを生成した後、続いて次の前記判定イネーブル信号を
真として、残りの判定イネーブル信号を偽として、ＢＩ
ＳＴに搭載する一連のテストシーケンスを実行しながら
不良ログを生成する。上記課題は、以下の説明でも明ら
かとされるように、特許請求の範囲の各請求項の発明に
よっても同様に解決される。

【００１４】

【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、図１を参照すると、入力される判定イ
ネーブル信号（３１）がアクティブ状態（判定許可状態
を示す）のとき、被テスト回路（２０）から出力される
内部出力信号（２１）とＢＩＳＴ回路（１０）から出力
される期待値とを比較し、一致、不一致に対応した論理
値の判定結果信号（４０）を出力し、前記判定イネーブ
ル信号がインアクティブ状態（判定不可状態を示す）の
ときには、判定結果信号として、予め定められた所定の
論理値を出力する比較回路（３０）を、被テスト回路か
ら出力される複数の内部出力信号（２１）のそれぞれに
対応して複数備え、複数の比較回路（３０）から出力さ
れる複数の判定結果信号（４０）を入力しこれらの信号
の所定の論理演算結果である１つの出力信号を出力する
論理回路（４１）と、を備え、論理回路（４１）の出力
が結果出力端子（５０）から装置外部に出力される。

【００１５】論理回路（４１）は、比較回路（３０）に
入力される前記判定イネーブル信号（３１）がアクティ
ブ状態であり、比較回路（３０）に入力される前記内部
出力信号（２１）が、期待値（１１）と一致しない比較
回路が少なくとも一つ存在する場合に、不良（ＦＡＩ
Ｌ）を示す論理値を出力し、それ以外の場合には正常
（ＰＡＳＳ）を示す論理値を出力する。

【００１６】本発明において、装置外部からシリアルに
入力される判定イネーブル信号を入力して保持し、パラ
レルに出力する保持手段（図２のシフトレジスタ３２）
を備え、前記保持手段（３２）から並列に出力される複
数の信号が、複数の判定イネーブル信号（図２の３１₁
〜３１₄）として、比較回路（図２の３０Ａ）に並列に
入力される。

【００１７】本発明においては、被テスト回路から出力
される複数の内部出力信号と前記ＢＩＳＴ回路から出力
される期待値とを比較し、複数の内部出力信号の全てが
正常の場合には正常値を、１個でも不良の場合は第１の
結果出力ピンには不良値を、圧縮信号として、第１の結
果出力ピン（図３の５０₁）に出力するとともに、各内
部出力信号と対応する期待値との一致、不一致に対応し
た論理値の判定結果信号を出力する比較回路（図３の３
０Ｂ）を備え、比較回路から出力される複数の判定結果
信号を受け取り保持する複数の保持手段（図３の４２）
を備え、ＢＩＳＴの一連のテストシーケンス実行のうち
一回でも不良が発生すれば、前記比較回路から出力され
る不良の内部出力信号に対応する判定結果信号を入力と
する前記保持手段（図３の４２）に不良値が書き込ま
れ、前記第１の結果出力ピンとは別の結果出力ピン（５
０₂、５０₃）から出力される。

【００１８】前記第１の結果出力ピン（図３の５０₁）
に不良が出力された場合、第１の結果出力ピン（図３の
５０₁）とは別の結果出力ピン（図３の５０₂、５０₃）
から前記複数の保持手段（図３の４２₁〜４２₄）の保持
値を調べることにより、複数の内部出力信号のうちのど
れが不良になったかを調べることを可能としている。

【００１９】ＢＩＳＴの一連のテストシーケンス実行
中、比較回路（３０Ｂ）の比較動作が行われる毎に、比
較回路（３０Ｂ）は、前記複数の保持手段（４２）の判
定保持値を更新する。

【００２０】比較回路（３０Ｂ）から、前記複数の保持
手段（図４の４４）への判定結果信号の書き込みは、並
列入力で行われ、前記複数の保持手段を縦続接続したシ
フトレジスタ（図４の４４）により、外部端子（５０）
からシリアルに出力する。

【００２１】縦続接続された前記複数の保持手段（図４
のシフトレジスタ４４）からのシリアル出力と、圧縮信
号（図４の４０₅）との切替えて結果出力ピンに出力す
る切替え回路（図４の４５）を備える。

【００２２】本発明において、外部クロック入力ピンか
らの外部クロックを入力し、周波数逓倍したクロック
（「高速クロック」という）を生成する高速クロック発
生回路（図５の７０）と、高速クロックで駆動されるＢ
ＩＳＴ回路（図５の１０）と、被テスト回路の出力を入
力とする結果出力回路（図５の６０）と、結果出力ピン
（図５の５０₁、５０₂）と、前記ＢＩＳＴ回路が前記被
テスト回路をテストし、前記結果出力回路から前記高速
クロックに同期してシフトレジスタ（図５の６１）にテ
スト結果をシリアルに出力し、シフトレジスタ（６１）
から並列出力されるテスト結果を圧縮して結果出力端子
に出力する圧縮回路（８０）を備える。

【００２３】本発明において、被テスト回路がメモリア
レイよりなり、ＬＳＩテスタ又はメモリテスタ等の自動
テスト装置（ＡＴＥ）を用いてテストするにあたり、不
良ログを、メモリアレイのアドレスに対応して二次元表
示する（図８参照）。

【００２４】被テスト回路がメモリアレイを含み、自動
テスト装置（ＡＴＥ）の不良ログ記録手段が二次元マト
リックスのアドレス（Ｘ、Ｙアドレス）を有し、前記テ
スト実行のための各クロックに対応して、前記ＢＩＳＴ
回路が選択する前記メモリアレイのアドレスに対応する
不良ログ記録手段のアドレスに不良情報を記録する（図
９参照）。

【００２５】本発明において、ＢＩＳＴ回路に搭載され
る一連のテストシーケンスを順次実行し、不良が発生し
た場合にテストを停止して、前記保持手段の保持データ
を調べる（図１０参照）。

【００２６】ＢＩＳＴに搭載する一連のテストシーケン
スを不良判定しながら順次実行し、不良が発生した場合
にテストを一次停止して、判定保持レジスタの保持デー
タを調べ、判定保持レジスタの保持データを初期化し
て、次に、ＢＩＳＴに搭載する一連のテストシーケンス
のうち、停止したテストの次のテストから再びテストを
実行する（図１１参照）。

【００２７】

【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して詳細に説明する。以下の実施例は、ＢＩＳＴ回路を
内蔵するＬＳＩとしては、複数のＩＰ（Intellectual
Property：ソフトコア、ハードコア、ファームコア等）
を内蔵したＬＳＩ、ロジックとメモリの混載、ＢＩＳＴ
機能付メモリＬＳＩなどの半導体集積回路に適用され
る。

【００２８】図１は、本発明の第１の実施例の構成を示
す図である。被テスト回路２０の内部データ出力２１₁
〜２１₄は、比較回路３０₁〜３０₄にそれぞれ入力され
る。

【００２９】内部データ出力としては、例えば被テスト
回路２０から同一チップに内蔵されているＣＰＵ（不図
示）へのデータ出力バス、複数の被テスト回路からのデ
ータ出力、被テスト回路を複数のテスト領域に分割して
並列テストを行う場合の各テスト領域から出力されるテ
スト専用のデータ出力、などである。なお内部データ出
力２１₁〜２１₄は４本並列とされているが、本発明にお
いて、内部データ出力の本数は４本に限定されるもので
ないことは勿論である。

【００３０】ＢＩＳＴ回路１０からテストの期待値１
（１１₁）、期待値２（１１₂）が比較回路３０₁〜３０₄
に入力される。２つの内部データ出力が同一出力値とな
る場合の例について、同一出力値の信号線に対する期待
値信号線を一つにまとめているが、期待値信号線は、内
部データ出力信号線と同じ個数であってもよい。内部デ
ータ出力１（２１₁）と内部データ出力２（２１₂）を入
力とする比較回路３０₁と３０₂には、ＢＩＳＴ回路１０
からテストの期待値１（１１₁）が共通に入力され、内
部データ出力３（２１₃）と内部データ出力４（２１₄）
を入力とする比較回路３０₃と３０₄には、テストの期待
値２（１１₂）が共通に入力されているが、ＢＩＳＴ回
路１０からテストの期待値が、個別に各比較回路に入力
される構成としてもよいことは勿論である。

【００３１】内部データ出力（「内部出力信号」ともい
う）の個数に対応して、判定イネーブル信号３１₁〜３
１₄が比較回路３０₁〜３０₄に入力される。判定イネー
ブル信号３１₁〜３１₄の信号値は、例えば、真は「１」
であり（インアクティブ：判定をイネーブルとする）、
偽は「０」である（アクティブ：判定をディセーブルと
する）。

【００３２】図１において、被テスト回路２０を動作さ
せるために必要とされるＢＩＳＴ回路１０から被テスト
回路２０へのその他の信号は、本発明の主題とは直接関
係しないため、省略されている。

【００３３】比較回路３０₁〜３０₄では、入力される判
定イネーブル信号３１₁〜３１₄の値が真（「１」）の場
合は、期待値と内部データ出力値が同一であるとき、比
較回路３０₁〜３０₄の出力値４０₁〜４０₄を正常値と
し、期待値と内部データ出力値が異なるときは、比較回
路の出力値４０₁〜４０₄を不良値とする。例えば、比較
回路３０₁〜３０₄の出力値４０₁〜４０₄の正常値は
「１」であり、不良値は「０」である。

【００３４】判定イネーブル信号３１₁〜３１₄が偽
（「０」）の場合は、比較回路３０₁〜３０₄は、期待値
と内部データ出力値の一致、不一致にかかわらず、出力
値を正常値「１」とする。

【００３５】比較回路３０₁〜３０₄の出力値４０₁〜４
０₄のうち、全てが正常値（「１」）の場合には、結果
出力ピン５０に出力正常値を出力し、比較回路３０₁〜
３０₄の出力値のうち１個でも不良値がある場合には、
結果出力ピン５０に不良値を出力する。例えば、４個の
比較回路３０₁〜３０₄の出力４０₁〜４０₄を４入力ＮＡ
ＮＤ回路４１に入力し、ＮＡＮＤ回路４０の出力を結果
出力ピン５０に出力する。この場合の出力正常値は
「０」であり、出力不良値は「１」である。

【００３６】本実施例の半導体集積回路は、結果出力ピ
ンの本数を少なくしても、被テスト回路の全ての出力を
選択的に調べられる、という利点を有している。本実施
例の半導体集積回路（ＢＩＳＴ回路内蔵半導体集積回
路）をＤＵＴ（Device UnderTest；被試験デバイス）
として、ＬＳＩテスタを用いてテストする場合、後述さ
れるように、一つの判定イネーブル信号を真として、残
りの判定イネーブル信号を偽としてＢＩＳＴに搭載する
一連のテストシーケンスを実行しながら不良ログを生成
し、続いて次の判定イネーブル信号を真として、残りの
判定イネーブル信号を偽として、ＢＩＳＴに搭載する一
連のテストシーケンスを実行しながら不良ログを生成す
る。

【００３７】次に、本発明の第２の実施例について説明
する。図２は、本発明の第２の実施例の構成を示す図で
ある。図２を参照すると、本発明の第２の実施例におい
て、被テスト回路２０の内部データ出力２１₁〜２１
₄と、ＢＩＳＴ回路１０の期待値信号１１が比較回路３
０に入力される。

【００３８】外部ピン３３からシリアルに入力される信
号を４段のフリップフロップ構成のシフトレジスタ３２
に入力し、４個の信号値（判定イネーブル信号）を保持
する。

【００３９】シフトレジスタ３２に保持されている４個
の信号値を４個の判定イネーブル信号３１₁〜３１₄とし
て比較回路３０Ａに入力する。比較回路３０Ａは、判定
イネーブル信号３１₁〜３１₄とそれぞれ入力し、内部信
号２１₁〜２１₄を期待値と比較する４個の比較回路（図
１参照）と、４個の比較回路の出力の比較結果から結果
出力信号を出力するＮＡＮＤ回路（図１参照）を備えて
構成されている。

【００４０】比較回路３０Ａでは、被テスト回路２０の
４個の内部データ出力２１₁〜２１₄に対応するそれぞれ
の判定イネーブル信号１２₁〜１２₄が真（アクティブ状
態）の場合に、期待値信号と出力信号を比較する。比較
結果の全てが正常であれば結果出力ピン５０に正常値を
出力し、１個でも不良であれば結果出力ピンに不良値を
出力する。

【００４１】本実施例では、前記第１の実施例の利点に
加えて、判定イネーブル信号の入力ピン３３が１本で済
むという利点を有する。

【００４２】次に、本発明の第３の実施例について説明
する。図３は、本発明の第３の実施例の構成を示す図で
ある。図３を参照すると、本発明の第３の実施例におい
て、ＢＩＳＴ回路１０の期待値信号１１と、被テスト回
路２０の４個の内部出力信号２１₁〜２１₄が比較回路３
０Ｂに入力される。

【００４３】第１の結果出力ピン５０₁には比較回路３
０Ｂより、４個の比較結果が圧縮して出力される。圧縮
方法は、４個の内部出力信号値の全てが正常の場合には
結果出力ピン５０₁に正常値を出力し、１個でも不良の
場合は結果出力ピン５０₁に不良値を出力するものであ
り、比較回路３０Ｂは、内部信号２１₁〜２１₄を期待値
と比較する４個の比較回路（図１参照）と、４個の比較
回路の出力の比較結果から結果出力信号を出力するＮＡ
ＮＤ回路（図１参照）を備えて構成されている。

【００４４】図３において、判定イネーブル信号が明示
されていないが、前記第１の実施例と同様に、比較回路
３０Ｂには、図１又は図２に示した構成で判定イネーブ
ル信号が入力されるものとする。

【００４５】４個の判定保持レジスタ４２₁〜４２₄には
４個の内部出力信号２１₁〜２１₄に対応する４個の比較
回路のそれぞれの判定結果４０₁〜４０₄がそれぞれ保持
される。

【００４６】ＢＩＳＴの一連のテストシーケンス実行の
うち、一回でも不良が発生すれば内部出力信号に対応す
る判定保持レジスタに不良値を書き込む。

【００４７】判定保持レジスタ４２₁〜４２₄の保持値
は、判定保持結果出力回路４３を介して第２、第３の結
果出力ピン５０₂、５０₃に出力することができる。本実
施例では、第１の結果出力ピン５０₁に不良が出力され
た場合、第２、第３の結果出力ピン５０₂あるいは５０₃
から、判定保持レジスタ４１₁〜４１₄の保持値を調べる
ことにより、４個の内部出力信号のうちのどれが不良に
なったかを、少ないピンを用いて調べることができる。

【００４８】本発明の第４の実施例として、図３におい
て、ＢＩＳＴの一連のテストシーケンス実行中、比較回
路３０の比較動作が行われる毎に、判定保持レジスタ４
１₁〜４１₄の判定値を更新する構成としてもよい。

【００４９】かかる構成とした本発明の第４の実施例
は、前記第３の実施例の利点に加えて、テストサイクル
毎の良・不良を調べることができるという利点がある。

【００５０】次に、本発明の第５の実施例について説明
する。図４は、本発明の第５の実施例の構成を示す図で
ある。図４を参照すると、本発明の第５の実施例におい
て、結果出力ピン５０には、被テスト回路２０の４個の
内部データ出力２１₁〜２１₄の期待値との比較判定結果
を圧縮した出力４０₅と、各比較回路における４個の判
定結果４０₁〜４０₄を切替え回路４５を介して個別に出
力することができる。

【００５１】判定結果を個別に出力する方法は、被テス
ト回路２０の４個の内部出力に対して、４個の判定結果
４０₁〜４０₄を４段のシフトレジスタ４４に並列入力し
て保持する。保持データは、シフトレジスタ４４からシ
リアルに外部出力ピン５０に読み出すことができる。切
り替え回路４５で、圧縮出力４０₅と個別出力４０₁〜４
０₄のいずれかを選択して出力の切り替えを行うことに
より、外部出力ピンの数を少なくすることができる。本
実施例では、４個の判定結果を１個の外部出力ピンに出
力することが出来るため、チップサイズを縮小すること
ができる。

【００５２】図５は、本発明の第６の実施例の構成を示
す図である。図５を参照すると、本発明の第６の実施例
において、外部クロック入力ピン７１から低い周波数の
クロックを入力する。高速クロック発生回路７０で周波
数を逓倍した高い周波数のクロック（「高速クロック」
という）を生成する。高速クロック発生回路７０として
は、位相の異なる２つの外部クロックの排他的論理和を
発生する回路などがある（この場合、２逓倍する）。

【００５３】高速クロックをＢＩＳＴ回路１０に入力
し、ＢＩＳＴ回路１０は被テスト回路２０を高速のクロ
ックによりテストする（被テスト回路２０の動作周波数
は高速クロックで規定される）。

【００５４】結果出力回路６０は、被テスト回路２０の
テスト結果を受け取り、テスト結果を高速クロックに同
期して出力する。テスト結果は、シフトレジスタ６１に
入力され、第２の結果出力ピン５０₂には、個々の判定
結果がシリアルに出力される。

【００５５】シフトレジスタ６１の並列出力（高速クロ
ック周波数が外部クロックを２逓倍した周波数である場
合、シフトレジスタ６１の段数は例えば２段で構成され
る）は、圧縮回路８０に入力され、圧縮回路８０では、
複数の高速クロックのテスト結果を圧縮して、低い周波
数で第１の結果出力ピン５０₁に出力する。結果出力回
路６０から出力する高速のテスト結果はシフトレジスタ
６１に順次保持される。シフトレジスタ６１の入力端
（結果出力回路６０）から遠端側では、過去の高速クロ
ックにおけるテスト結果が保持されている。

【００５６】これらのシフトレジスタ６１の保持値を並
列に入力する圧縮回路８０で圧縮する際、低速クロック
毎に、圧縮値を、更新する。

【００５７】本実施例では、安価な低速のＬＳＩテスタ
を用いて被テスト回路２０を高速にテストすることがで
きる、という利点がある。

【００５８】図６は、本発明の第７の実施例を説明する
ためのフローチャート図である。図６を参照して、図１
に示した第１の実施例の構成のＢＩＳＴ回路内蔵半導体
集積回路をテストする方法について説明する。

【００５９】ＬＳＩテスタは、テスト実行のためのクロ
ックをＢＩＳＴ回路１０に入力し、結果出力ピン５０か
らの判定結果をＬＳＩテスタのコンパレータにて良品期
待値と比較して、不良の場合には該当するクロックに対
する不良ログを生成する手段を有している。

【００６０】ＬＳＩテスタの不良ログを取得する状態に
して、判定イネーブル信号（図１の３１₁〜３１₄）のｅ
番目のみ真としその他を偽とし、テストを実行するにあ
たり（ステップＳ３、Ｓ４）、ｅを１から最大値までの
それぞれについて、ＢＩＳＴに搭載する一連のテストシ
ーケンスを実行し（ステップＳ２〜Ｓ５、Ｓ６）、不良
ログを終了する。

【００６１】本実施例では、少ない外部出力ピンを用い
て内部データ出力の全てのテスト結果を不良ログに取得
できる利点がある。

【００６２】図７は、本発明の第８の実施例を説明する
ためのフローチャート図である。図７は、前記第３の実
施例の構成のＢＩＳＴ回路内蔵半導体集積回路をテスト
する方法について示している。前述した第３の実施例で
は、判定イネーブル信号が明示されていないが、前記第
１の実施例と同様に、比較回路３０に入力される判定イ
ネーブル信号があるものとする。

【００６３】全ての判定イネーブル信号を真として、Ｂ
ＩＳＴに搭載する一連のテストを実行する（ステップＳ
１０、Ｓ１１）。

【００６４】テスト結果は４個の内部データ出力のうち
１個でも不良があれば、結果出力ピン１に不良として圧
縮されて出力される。

【００６５】次に、不良があった場合は（ステップＳ１
２のＹＥＳ分岐）、判定保持レジスタ４２₁〜４２₄を調
べる。

【００６６】不良値が保持されている判定保持レジスタ
４２の番号に対応する内部データ出力のみ、選択的に判
定イネーブル信号を真として、ＢＩＳＴに搭載する一連
のテストを実行する。

【００６７】図７では、不良保持値は、内部データ出力
の番号に対応してH(1)〜H(4)である。判定保持レジスタ
４２₁〜４２₄の番号（添え字）に対応する番号をｅとす
る。ｅを１から最大値までの間で、H(e)が正常値であれ
ば、ｅ＝ｅ＋１とする。

【００６８】H(e)が不良値であれば（ステップＳ１５の
ＹＥＳ分岐）、ｅ番目の判定イネーブル信号のみ真とし
て、他の判定イネーブル信号を偽として、ＢＩＳＴに搭
載する一連のテストを実行する（ステップＳ１６、Ｓ１
７）。これをｅが最大値となるまで繰り返す（ステップ
Ｓ１８）。

【００６９】本実施例では、不良が存在する内部データ
出力に対する部分のみ選択的にテストできるのでテスト
時間を短縮できる利点がある。

【００７０】図８は、本発明の第９の実施例を説明する
ための図である。図８を参照すると、被テスト回路が内
蔵メモリアレイである場合に、第７の実施例における不
良ログを、変換部１１０により内蔵メモリアレイと同様
の二次元アレイ状に変換して、不良表示部１２０に表示
する。

【００７１】アレイ上の同一アドレスに対して複数回の
テストを行った場合は、同一アドレスのテスト結果に一
回でも不良があれば、不良表示部１２０の対応するアド
レス部には不良を表示する。本実施例では、内蔵メモリ
アレイに対応した二次元の不良表示ができるという利点
がある。

【００７２】図９は、本発明の第１０の実施例を説明す
るための図である。図９を参照すると、不良記録部１３
０あるいは不良表示部１２０の二次元のマトリックスの
座標を指定するＸレジスタ１０３とＹレジスタ１０４を
有している。

【００７３】テストクロック番号のそれぞれに対して、
Ｘレジスタ１０３とＹレジスタ１０４の値を割り当て
る。レジスタの値は、各クロックに対して数値で与えて
も良いし、演算式で与えても良い。演算式で与える場合
は、レジスタの値を指定するための設定が少なくです
む。

【００７４】あるテストクロックにおけるテスト結果が
不良である場合は、Ｘレジスタ１０３とＹレジスタ１０
４の値に対応する不良記録部１３０に不良情報を記録
し、不良表示部１３１に不良を表示する。

【００７５】本実施例では、不良ログのサイズがテスト
サイズに依存せず、メモリアレイのサイズで良く、内蔵
メモリアレイに対応した二次元の不良表示ができるとい
う利点がある。

【００７６】図１０は、本発明の第１１の実施例を説明
するためのフローチャート図である。図１０を参照する
と、前記した第４の実施例の構成のＢＩＳＴ回路内蔵半
導体集積回路をテストする方法において、ＢＩＳＴに搭
載する一連のテストシーケンスを不良判定しながら順次
実行し、不良が発生した場合にテストを停止して、判定
保持レジスタ４２の保持データを調べる（ステップＳ２
４）。

【００７７】本実施例では、テスト実行時には結果出力
のための処理を必要とせず、テストすべき本来のスピー
ドでテストを実行でき、不良が発生した場合は、内部デ
ータ出力のどれが不良になったかを調べることが可能と
なる。

【００７８】図１１は、本発明の第１２の実施例のフロ
ーチャートを示す図である。図１１を参照すると、この
実施例のテスト方法は、前期第４の実施例のＢＩＳＴ回
路内蔵半導体集積回路をテストする方法において、ＢＩ
ＳＴに搭載する一連のテストシーケンスを不良判定しな
がら順次実行し（ステップＳ３２、Ｓ３３）、不良が発
生した場合にテストを一次停止して、判定保持レジスタ
４２の保持データを調べる（ステップＳ３４）。

【００７９】次に、ＢＩＳＴに搭載する一連のテストシ
ーケンスのうち、停止したテストの次のテストから再び
テストを実行する（ステップＳ３５、Ｓ３６、Ｓ３
２）。

【００８０】本実施例では、個々のテストはテストすべ
き本来のスピードでテストを実行でき、不良が発生した
場合は、内部データ出力のどれが不良になったかを調べ
ることができ、全テストについての不良を調べることが
できる。

【００８１】

【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。

【００８２】本発明の第１の効果は、複数の内部出力信
号を有する被テスト回路の判定結果を出力する結果出力
ピンの数を縮減する構成とし、少ない外部ピンを用いて
内部の被テスト回路をテストすることができる、という
ことである。

【００８３】本発明の第２の効果は、複数の内部出力信
号を有する被テスト回路を少ない外部ピンを用いて、個
々の内部出力信号の良、不良を調べることができる、と
いうことである。

【００８４】本発明の第３の効果は、低速クロックを逓
倍した高速クロックで被テスト回路、ＢＩＳＴ回路を駆
動し、結果出力を低速クロックサイクルで出力される構
成としたため、安価な低速のテスタを用いて、高速に被
テスト回路をテストすることができる、ということであ
る。

【００８５】本発明の第４の効果は、被テスト回路がメ
モリ装置である場合、メモリアレイに対応した二次元の
不良ログを生成し、二次元表示等することで、不良解析
を容易化する、ということである。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成を示す図である。

【図２】本発明の第２の実施例の構成を示す図である。

【図３】本発明の第３の実施例の構成を示す図である。

【図４】本発明の第５の実施例の構成を示す図である。

【図５】本発明の第６の実施例の構成を示す図である。

【図６】本発明の第７の実施例の動作を説明するための
フローチャートである。

【図７】本発明の第８の実施例の動作を説明するための
フローチャートである。

【図８】本発明の第９の実施例を説明するための図であ
る。

【図９】本発明の第１０の実施例を説明するための図で
ある。

【図１０】本発明の第１１の実施例の動作を説明するた
めのフローチャートである。

【図１１】本発明の第１２の実施例の動作を説明するた
めのフローチャートである。

【図１２】従来のＢＩＳＴ回路の備えた半導体記憶装置
の構成を示す図である。

【図１３】従来のＢＩＳＴ回路の備えた半導体記憶装置
の構成を示す図である。

【符号の説明】

１０ ＢＩＳＴ回路 １１、１１₁、１１₂ 期待値 ２０ 被テスト回路 ２１₁〜２１₄ 内部データ出力 ３０、３０₁〜３０₄ 比較回路 ３１₁〜３１₄ 判定イネーブル信号 ３２ シフトレジスタ ３３ ピン ４０ 判定結果出力 ４０₁〜４０₄ 判定結果出力 ４０₅ 圧縮出力 ４１ ＮＡＮＤ回路 ４２₁ 〜４２₄ 判定保持レジスタ ４３ 判定保持結果出力 ４４ シフトレジスタ ４５ 切替回路 ５０ 結果出力ピン ６０ 結果出力回路 ７０ 高速クロック発生回路 ８０ 圧縮回路 １０１ テストクロック番号 １０２ 不良ログ（テスト結果） １０３ Ｘレジスタ １０４ Ｙレジスタ １１０ 変換部 １２０ 不良表示部 １３０ 不良記憶部

Claims (18)

【特許請求の範囲】
1. 【請求項１】被テスト回路をテストするＢＩＳＴ（Buil
   t In Self Test）回路を備えたＢＩＳＴ回路内蔵半
   導体集積回路装置において、 入力される判定イネーブル信号がアクティブ状態のと
   き、前記被テスト回路から出力される内部出力信号と前
   記ＢＩＳＴ回路から出力される期待値とを比較して、一
   致、不一致に対応した論理値の判定結果信号を出力し、
   前記判定イネーブル信号がインアクティブ状態のときに
   は、予め定められた所定の論理値を出力する構成とされ
   た比較回路を、前記被テスト回路から出力される複数の
   前記内部出力信号のそれぞれに対応して複数備え、 前記複数の比較回路から出力される複数の判定結果信号
   を入力しこれらの信号の所定の論理演算結果である１つ
   の出力信号を出力する論理回路を備え、 前記論理回路の出力が結果出力端子から装置外部に出力
   される、ことを特徴とするＢＩＳＴ回路内蔵半導体集積
   回路装置。
2. 【請求項２】前記論理回路は、前記複数の比較回路のう
   ち、入力される判定イネーブル信号がアクティブ状態で
   あり、入力される前記内部出力信号が前記期待値と一致
   しない比較回路が少なくとも一つ存在する場合に、不良
   （ＦＡＩＬ）を示す論理値を出力し、それ以外の場合に
   は正常（ＰＡＳＳ）を示す論理値を出力する、ことを特
   徴とする請求項１記載のＢＩＳＴ回路内蔵半導体集積回
   路装置。
3. 【請求項３】装置外部からシリアルに入力される複数の
   判定イネーブル情報を入力して保持しパラレルに出力す
   る手段を備え、 前記パラレルに出力される複数の信号が、前記複数の判
   定イネーブル信号として、前記複数の比較回路にそれぞ
   れ入力される、ことを特徴とする請求項１記載のＢＩＳ
   Ｔ回路内蔵半導体集積回路装置。
4. 【請求項４】前記比較回路から出力される判定結果信号
   を記憶保持する保持手段を備え、 前記保持手段は、一連のテストシーケンスが終了するま
   での間に一回でも不良が発生した場合に不良値を保持
   し、その保持データを装置外部に出力する、ことを特徴
   とする請求項１記載のＢＩＳＴ回路内蔵半導体集積回路
   装置。
5. 【請求項５】被テスト回路をテストするＢＩＳＴ（Buil
   t In Self Test）回路を備えたＢＩＳＴ回路内蔵半
   導体集積回路装置において、 前記被テスト回路から出力される複数の内部出力信号と
   前記ＢＩＳＴ回路から出力される期待値とを比較し、複
   数の内部出力信号の全てが正常の場合には正常値とし、
   １個でも不良の場合には不良値を表す圧縮信号を出力す
   るとともに、各内部出力信号と対応する期待値との一
   致、不一致に対応した論理値の判定結果信号を出力する
   比較回路を備え、 前記圧縮信号は、第１の結果出力端子から装置外部に出
   力され、 前記比較回路から出力される複数の判定結果信号を受け
   取り保持する複数の保持手段を備え、 ＢＩＳＴの一連のテストシーケンス実行のうち一回でも
   不良が発生すれば、前記比較回路から出力される、不良
   の内部出力信号に対応する判定結果信号を入力とする前
   記保持手段に、不良値が書き込まれ、前記第１の結果出
   力端子とは別の結果出力端子から、前記保持手段に保持
   される不良値が出力される、ことを特徴とするＢＩＳＴ
   回路内蔵半導体集積回路装置。
6. 【請求項６】入力される判定イネーブル信号がアクティ
   ブ状態のとき、前記被テスト回路から出力される内部出
   力信号と前記ＢＩＳＴ回路から出力される期待値とを比
   較し、一致、不一致に対応した論理値の判定結果信号を
   出力し、前記判定イネーブル信号がインアクティブ状態
   のときには、予め定められた所定の論理値を出力する比
   較回路を、前記被テスト回路から出力される複数の前記
   内部出力信号のそれぞれに対応して複数備えて構成され
   ており、 前記複数の比較回路のうち、入力される前記判定イネー
   ブル信号がアクティブ状態であり、入力される前記内部
   出力信号が、前記期待値と一致しない比較回路が少なく
   とも一つ存在する場合には、不良（ＦＡＩＬ）を示す論
   理値を、それ以外の場合には正常（ＰＡＳＳ）を示す論
   理値を、前記圧縮信号として出力する、ことを特徴とす
   る請求項５記載のＢＩＳＴ回路内蔵半導体集積回路装
   置。
7. 【請求項７】前記第１の結果出力端子に不良値が出力さ
   れた場合、前記第１の結果出力端子とは別の結果出力端
   子から前記複数の保持手段の保持値を調べることによ
   り、複数の内部出力信号のうちのどれが不良になったか
   を調べることを可能とした、ことを特徴とする請求項５
   又は６記載のＢＩＳＴ回路内蔵半導体集積回路装置。
8. 【請求項８】ＢＩＳＴの一連のテストシーケンス実行
   中、前記比較回路の比較動作が行われる毎に、前記比較
   回路は、前記複数の保持手段の判定保持値を更新する、
   ことを特徴とする請求項５又は６記載のＢＩＳＴ回路内
   蔵半導体集積回路装置。
9. 【請求項９】前記比較回路から、前記複数の保持手段へ
   の判定結果信号の書き込みは、パラレルに行われ、前記
   複数の保持手段を縦続接続し、前記複数の保持手段に保
   持される保持データを外部端子からシリアルに出力す
   る、ことを特徴とする請求項５又は６記載のＢＩＳＴ回
   路内蔵半導体集積回路装置。
10. 【請求項１０】縦続接続された前記複数の保持手段の出
    力端からのシリアル出力と、圧縮信号との切替えて結果
    出力端子に出力する切替え回路を備えている、ことを特
    徴とする請求項９記載のＢＩＳＴ回路内蔵半導体集積回
    路装置。
11. 【請求項１１】被テスト回路をテストするＢＩＳＴ（Bu
    ilt In Self Test）回路を備えたＢＩＳＴ回路内蔵
    半導体集積回路装置において、 外部クロック入力端子からの外部クロックを入力し、前
    記外部クロックの周波数を逓倍したクロック（「高速ク
    ロック」という）を生成する高速クロック発生回路を備
    え、 前記ＢＩＳＴ回路は、前記高速クロック発生回路から出
    力される前記高速クロックで前記被テスト回路を駆動し
    てテストし、 前記被テスト回路の出力を入力とする結果出力回路と、 縦続接続された複数の保持手段と、を備え、 前記結果出力回路からの出力は、前記高速クロックに同
    期して、前記複数の保持手段にシリアルに入力され縦続
    接続された前記複数の保持手段の出力端から、前記複数
    の保持手段に保持されるテスト結果が第１の結果出力端
    子からシリアルに出力され、 前記複数の保持手段から並列に出力されるテスト結果を
    入力して圧縮し第２の結果出力端子に出力する圧縮回路
    を備えている、ことを特徴とするＢＩＳＴ回路内蔵半導
    体集積回路装置。
12. 【請求項１２】前記ＢＩＳＴ回路は、同一の値が出力さ
    れる内部出力信号を比較する複数の比較回路に対して期
    待値を共通に供給する、ことを特徴とする請求項１又は
    ６記載のＢＩＳＴ回路内蔵半導体集積回路装置。
13. 【請求項１３】被テスト回路をテストするＢＩＳＴ（Bu
    ilt In Self Test）回路を備え、入力される判定イ
    ネーブル信号がアクティブ状態のとき、前記被テスト回
    路から出力される内部出力信号と前記ＢＩＳＴ回路から
    出力される期待値とを比較して、一致、不一致に対応し
    た論理値の判定結果信号を出力し、前記判定イネーブル
    信号がインアクティブ状態のときには、予め定められた
    所定の論理値を出力する構成とされた比較回路を、前記
    被テスト回路から出力される複数の前記内部出力信号の
    それぞれに対応して複数備え、前記複数の比較回路から
    出力される複数の判定結果信号を入力しこれらの信号の
    所定の論理演算結果である１つの出力信号を出力する論
    理回路を備え、前記論理回路の出力が結果出力端子から
    装置外部に出力される半導体集積回路装置を、自動テス
    ト装置を用いてテストする方法であって、 前記自動テスト装置から、テスト実行のためのクロック
    を、前記ＢＩＳＴ回路に入力し、 前記結果出力端子からの判定結果を前記自動テスト装置
    上で良品期待値と比較して、不良の場合には該当するク
    ロックに対する不良ログを生成し、 一つの前記判定イネーブル信号のみを真として、残りの
    判定イネーブル信号を偽として前記ＢＩＳＴ回路に搭載
    される一連のテストシーケンスを実行しながら不良ログ
    を生成した後、続いて次の前記判定イネーブル信号を真
    として、残りの判定イネーブル信号を偽として前記ＢＩ
    ＳＴ回路に搭載される一連のテストシーケンスを実行し
    ながら不良ログを生成する、ことを特徴とするテスト方
    法。
14. 【請求項１４】前記半導体集積回路装置が、前記比較回
    路から出力される判定結果信号を記憶保持する保持手段
    を備え、前記保持手段は、一連のテストシーケンスが終
    了するまでの間に一回でも不良が発生した場合に、不良
    値を保持し、保持データを装置外部に出力し、 一の前記判定イネーブル信号をイネーブルとして前記Ｂ
    ＩＳＴ回路に搭載される一連のテストシーケンスを実行
    した後、前記結果出力端子に不良値が出力された場合、
    前記保持手段の保持データが不良値となっている前記内
    部出力信号に対応する判定イネーブル信号の一つのみを
    順次真として、前記ＢＩＳＴ回路に搭載される一連のテ
    ストシーケンスを実行する、ことを特徴とする請求項１
    ３記載のテスト方法。
15. 【請求項１５】前記被テスト回路がメモリアレイを含
    み、前記不良ログを前記メモリアレイのアドレスに対応
    して二次元表示する、ことを特徴とする請求項１３又は
    １４記載のテスト方法。
16. 【請求項１６】前記被テスト回路がメモリアレイを含
    み、 前記自動テスト装置の不良ログ記録手段が二次元マトリ
    ックスのアドレスを有し、 前記テスト実行のための各クロックに対応して、前記Ｂ
    ＩＳＴ回路が選択する前記メモリアレイのアドレスに対
    応する前記不良ログ記録手段のアドレスに不良情報を記
    録する、ことを特徴とする請求項１３又は１４記載のテ
    スト方法。
17. 【請求項１７】前記半導体集積回路装置が、前記比較回
    路から出力される複数の判定結果信号を受け取り保持す
    る複数の保持手段を備え、 前記ＢＩＳＴ回路の一連のテストシーケンス実行のうち
    一回でも不良が発生すれば、前記比較回路から出力され
    る不良の内部出力信号に対応する判定結果信号を入力と
    する前記保持手段に不良値が書き込まれ、前記第１の結
    果出力端子とは別の結果出力端子から出力される半導体
    集積回路装置をテストするにあたり、前記ＢＩＳＴ回路
    に搭載される一連のテストシーケンスを順次実行し、不
    良が発生した場合にテストを停止して、前記保持手段の
    保持データを調べる、ことを特徴とする請求項１３記載
    テスト方法。
18. 【請求項１８】前記ＢＩＳＴ回路に搭載される一連のテ
    ストシーケンスを不良判定しながら順次実行し、不良が
    発生した場合にテストを一次停止して、前記保持手段の
    保持データを調べた後、前記保持手段の保持データを初
    期化して、テストシーケンスのうち、停止したテストの
    次のテストから再び実行する、ことを特徴とする請求項
    １３記載のテスト方法。