JP2002184999A - 表示装置用アレイ基板の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 液晶表示装置等に用いる、エッチングスト
ッパ型のＴＦＴアレイ基板の製造方法において、必要な
パターニング工程数やマスクパターンの数を削減するこ
とができるものを提供する。 【解決手段】走査線１１、ゲート電極１１ａ及び走査線
パッド部１１ｂを形成し、ゲート絶縁膜１５、半導体膜
３６及び絶縁保護被膜２を堆積する。この上にレジスト
６を塗布した後、マスクパターン６５を用いる強度の大
きい表側からの露光と、走査線１１等をマスクとする強
度の小さい裏面からの露光とにより、一種のハーフトー
ン露光を実現する。このようにして得られた段差付きレ
ジストパターン６１の下で、まずコンタクトホール２５
を作成する。次いで、適度のアッシングにより、膜厚の
大きい走査線１１上等の個所のみレジストパターンを残
すようにする。そして、この縮小したレジストパターン
６２の下で、チャネル保護膜（エッチングストッパ）２
１を作成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置等の
平面表示装置に用いられるアレイ基板の製造方法に関す
る。

【０００２】

【従来の技術】近年、ＣＲＴディスプレイに代わる平面
型の表示装置が盛んに開発されており、中でも液晶表示
装置は軽量、薄型、低消費電力、目の疲れの少なさ等の
利点から特に注目を集めている。

【０００３】例えば、各表示画素毎にスイッチ素子が配
置された光透過型のアクティブマトリクス型の液晶表示
装置を例にとり説明する。アクティブマトリクス型液晶
表示装置は、アレイ基板と対向基板との間に配向膜を介
して液晶層が保持されて成っている。アレイ基板は、ガ
ラスや石英等の透明絶縁基板上に複数本の信号線と走査
線とが格子状に配置され、各交点部分にアモルファスシ
リコン（ａ−Ｓｉ：Ｈ）等の半導体薄膜を用いた薄膜ト
ランジスタ（以下、ＴＦＴと略称する。）が接続されて
いる。そしてＴＦＴのゲート電極は走査線に、ドレイン
電極は信号線にそれぞれ電気的に接続され、さらにソー
ス電極は画素電極を構成する透明導電材料、例えばＩＴ
Ｏ(Indium-Tin-Oxide)に電気的に接続されている。

【０００４】対向基板は、ガラス等の透明絶縁基板上に
ＩＴＯから成る対向電極が配置され、またカラー表示を
実現するのであればカラーフィルタ層が配置されて構成
されている。

【０００５】このように表示画素ごとにＴＦＴを配置す
るにあたり、ＴＦＴのチャネル部を覆う個所にチャネル
保護膜を設けるタイプ（エッチングストッパ型）と、設
けないタイプ（バックチャネルカット型）とがあるが、
それぞれに一長一短があり、いずれも広く製造されてい
る。

【０００６】従前、エッチングストッパ型のＴＦＴアレ
イ基板は、例えば、次のような７回のパターニング工程
（Photo Engraving Process)により行われ、各パターニ
ング工程ごとにマスクパターン（アレイマスク）を必要
としていた。

【０００７】(1)走査線及びゲート電極を含む第１配線
層パターンを形成する工程→(2)チャネル保護膜を形成
する工程→(3)ＴＦＴの半導体活性層のパターンを形成
する工程→(4)画素電極を含む導電層パターンを形成す
る工程→(5)第１配線層パターンを覆うゲート絶縁膜に
スルーホール（コンタクトホール）を形成する工程→
(6)信号線、ソース電極及びドレイン電極を含む第２配
線層パターンを形成する工程→(7)第２配線層パターン
を覆う層間絶縁膜（パッシベーション膜）を設けてパッ
ド部を露出させる工程。

【０００８】ところが、アクティブマトリクス液晶表示
装置の製造コストを低減する上で、アレイ基板製造のた
めの工程数が多く、そのためアレイ基板のコスト比率が
高いという問題があった。

【０００９】そこで、特願平８−２６０５７２号におい
ては、画素電極を最上層に配置し、これに伴い信号線、
ソース、ドレイン電極と共に、半導体被膜等を同一のマ
スクパターンに基づいて一括してパターニングを行った
後、ソース電極と画素電極とを接続するソース電極用コ
ンタクトホールの作製と共に、信号線や走査線の接続端
を露出するための外周部コンタクトホールの作製を同時
に行うことが提案されている。

【００１０】特願平８−２６０５７２号に提案された方
法によると、次のように、５枚のマスクパターンを用い
る５回のパターニング工程によりアレイ基板を製造する
ことができる。

【００１１】(1)走査線及びゲート電極を含む第１配線
層パターンを形成する工程→(2)チャネル保護膜を形成
する工程→(3)ＴＦＴの半導体活性層のパターンと上記
第２配線層パターンとを一括して形成する工程→(4)層
間絶縁膜を堆積後コンタクトホールを形成する工程→
(5)画素電極を含む導電層パターンを形成する工程。

【００１２】

【発明が解決しようとする課題】そして、更に装置全体
の低価格化の要求から、アレイ基板の製造効率の向上及
び製造コスト低減についてが近年求められるようになっ
てきた。

【００１３】本発明は、上記問題点に鑑みなされたもの
であり、エッチングストッパ型のＴＦＴを有するアレイ
基板の製造方法において、パターニングのための工程操
作、またはマスクパターンの数をさらに削減することが
でき、これにより、製造効率の向上及び製造コストの削
減を図ることができる製造方法を提供するものである。

【００１４】

【課題を解決するための手段】請求項１のアレイ基板の
製造方法は、絶縁基板上に複数本の走査線、ゲート電極
及び走査線パッド部を含む第１配線層パターンを形成す
る工程と、この第１導電層パターンを覆うゲート絶縁
膜、半導体被膜及び保護絶縁被膜を堆積またはコーティ
ングした後、前記保護絶縁被膜をパターニングして前記
ゲート電極を覆う個所にチャネル保護膜を形成する工程
と、前記走査線に略直交する信号線、ソース電極、及び
ドレイン電極を含む第２配線層パターンを形成する工程
と、前記ゲート絶縁膜を貫いて前記走査線パッド部を露
出させるコンタクトホール形成工程と、前記ソース電極
と電気的に接続される画素電極を含む導電層パターンを
形成する工程とを含む表示装置用アレイ基板の製造方法
において、前記コンタクトホール形成工程は、前記走査
線パッド部の個所に抜き部分を有するとともに、前記ゲ
ート電極を覆う個所の厚さが、この個所をソース電極側
及びドレイン電極側から挟み込む個所の厚さよりも大き
い段差付きレジストパターンを形成する工程と、この段
差付きレジストパターンの下でエッチングを行なう工程
とからなり、前記チャネル保護膜を形成する工程は、前
記段差付きレジストパターンから、このうちの厚さの大
きい個所のみが残留した縮小レジストパターンを形成す
る工程と、該縮小レジストパターンの下でエッチングを
行うことにより前記チャネル保護膜を形成する工程とか
らなることを特徴とする。

【００１５】上記構成により、パターニングのための工
程操作、またはマスクパターンの数を削減することがで
き、これにより、製造効率の向上及び製造コストの削減
を図ることができる。

【００１６】請求項２記載のアレイ基板の製造方法は、
前記絶縁基板が光透過性であり、前記段差付きレジスト
パターンを形成するための露光が、前記抜き部分を形成
するための表側からの露光と、この表側からの露光とは
異なる強度により前記絶縁基板の裏面側から前記第１配
線層をマスクとして露光を行う裏面露光とにより行われ
ることを特徴とする。

【００１７】このような構成により、段差付きレジスト
パターンを形成するにあたりスクリーンパターン等を設
けた比較的高価なマスクパターンを用いる必要がない。

【００１８】

【発明の実施の形態】本発明の実施例について、図１〜
８を参照して説明する。

【００１９】図１は、アレイ基板上の各画素及び接続用
周縁部の構成を模式的に示す平面図である。また、図８
には完成したアレイ基板の要部の積層構造を示す。

【００２０】図１に示すように、下層の走査線１１と上
層の信号線３１との交点付近には、走査線１１に順次印
加される走査パルスにしたがい信号線３１から画素電極
４２への信号入力をスイッチングするためのＴＦＴ７が
配置されている。ＴＦＴ７のゲート電極１１ａは走査線
１１と一体の延在部により形成されており、ＴＦＴ７の
ドレイン電極３２は、信号線３１と一体の延在部により
形成されている。そして、ＴＦＴ７のソース電極３３
は、部分的に画素電極４２によって直接覆われることに
より、画素電極４２に電気的に接続している。各画素電
極４２にあって、ソース電極３３との接続個所から見て
逆側の縁には、走査線１１を覆う画素電極延在部４２ａ
が設けられて走査線１１との間で補助容量（Ｃｓ）を形
成している。

【００２１】また、各走査線１１の一端からは、アレイ
基板１０の接続用周縁部１０ａに引き出し配線１１ｃが
引き出され、その先端に走査線パッド部１１ｂを形成し
ている。走査線パッド部１１ｂの個所には、ゲート絶縁
膜１５を貫くコンタクトホールが設けられている。

【００２２】次に、実施例のアレイ基板の製造工程につ
いて、図２〜８を用いて詳細に説明する。

【００２３】図２〜８のアレイ基板の部分縦断面図に
は、各工程における、ＴＦＴの個所（図１のＡ−Ａ断
面）、補助容量（Ｃｓ）形成部（図１のＢ−Ｂ断面）、
及び走査線接続パッドの個所（図１のＣ−Ｃ断面）の積
層構造を模式的に示す。

【００２４】(1) 第１のパターニング（図１） ガラス基板１８上に、スパッタ法によりモリブデン−タ
ングステン合金膜（ＭｏＷ膜）等の金属あるいは合金を
２３０ｎｍ堆積させる。そして、レジストを塗布後、第
１のマスクパターンを用いて露光、現像を行なってか
ら、リン酸、酢酸、硝酸及び水からなるエッチング液に
よりエッチングを行なう。

【００２５】このような合金膜のパターニングにより、
７５６本の走査線１１と、アレイ基板１０の一端辺側に
引き出された、引き出し線１１ｃ及びその先端のパッド
部１１ｂとが形成される。また、画素領域では各画素に
対応して、走査線１１の延在部からなるゲート電極１１
ａが作成される。

【００２６】(2) 第２のパターニング (2-1) 多層膜の堆積及び段差付きレジストパターンの形
成（図３） プラズマＣＶＤ法により、３５０ｎｍ厚の酸化シリコン
膜からなる第１ゲート絶縁膜１６、および、５０ｎｍ厚
の窒化シリコン膜からなる第２ゲート絶縁膜１７を堆積
させ、さらに、ＴＦＴ９の半導体活性層をなすための、
５０ｎｍ厚のアモルファスシリコン(a-Si:H)からなる半
導体被膜３６、及び２００ｎｍ厚の窒化シリコンからな
る保護絶縁被膜２を、連続して堆積させる。

【００２７】このようにして得られた多層膜の上に、１
μｍ以上例えば２μｍ程度の膜厚でネガタイプ（光照射
部が抜けるタイプ）のレジスト６を塗布した後、第２の
マスクパターン６５を用いて、基板上方、すなわち、多
層膜が形成された側から、例えば比較的強度の大きい光
により露光が行われる。第２のマスクパターン６５は、
走査線パッド部１１ｂに対応する抜きパターン６６を有
するものである。

【００２８】表側からの露光と同時に、または前後し
て、基板下方、すなわち、ガラス基板１８の裏面から、
例えば比較的強度の小さい光が照射される。このような
基板裏面側からの照射により、走査線１１及びゲート電
極１１ａなどのパターンをマスクとする裏面露光が行わ
れる。

【００２９】このような露光操作の後に現像及び未硬化
レジストの除去を行うことにより、強い光を受けた走査
線パッド部１１ｂの個所にはレジストの抜き部分６３が
形成され、全く光を受けなかったゲート電極１１ａ上、
及び走査線１１上には、膜厚の大きいレジスト層が形成
される。一方、その他の領域、すなわち裏面からの弱い
光を受けた領域では、膜厚の小さいレジスト層が形成さ
れる。したがって、図３に模式的に示すような段差付き
レジストパターン６１が形成される。

【００３０】これは、マスクパターン中にスクリーンパ
ターン領域や半透過領域を設けて露光操作を行うハーフ
トーン露光の場合と全く同様である。

【００３１】(2-2) エッチングによるコンタクトホール
の形成（図４） 上記の段差付きレジストパターン６１の下でエッチング
操作を行うことにより、ゲート絶縁膜１５を貫いて走査
線パッド部１１ｂの上面を露出させるコンタクトホール
２５を形成する。

【００３２】(2-3) アッシングによるレジストパターン
の縮小（図５） 次に、適度のアッシング、即ち段差付きレジストパター
ン６１における膜厚の大きい個所のみが残るように時間
を制御してアッシングを行う。すなわち、ゲート電極１
１ａ上及び走査線１１上などの個所のみを被覆する縮小
レジストパターン６２を得る。

【００３３】(2-4) チャネル保護膜の形成（図６） 縮小レジストパターン６２の下でエッチングを行なうこ
とにより、ゲート電極１１ａ上に、チャネル保護膜２１
を形成する。このとき、走査線１１上にも線状に絶縁保
護被膜２が残留して線状保護膜２２が形成される。この
線状保護膜２２は、ゲート絶縁膜１５に欠陥があった場
合に走査線１１とこれに重なる導電層との間の短絡を防
ぐ役割を果たす。

【００３４】(3) 第３のパターニング プラズマＣＶＤ法により５０ｎｍ厚のリンドープアモル
ファスシリコン(n+a-Si:H)からなる低抵抗半導体被膜３
７を堆積する。そして、良好なオーミックコンタクトが
得られるようにフッ酸で処理した後、スパッタリングに
より、２５ｎｍ厚のＭｏ層、２５０ｎｍのアルミニウム
（Ａｌ）層、及び５０ｎｍ厚のＭｏ層をこの順に堆積さ
せる。このようにして得られた三層金属膜及び半導体層
３６，３７について、第３のマスクパターンを用いて露
光、現像して得られるレジストパターンの下で一括して
パターニングを行なう。まず、リン酸、酢酸、硝酸及び
水からなるエッチング液によって三層金属膜をエッチン
グし、次いで、プラズマエッチング(Plasma Etching)に
より半導体膜３６，３７をパターニングする。

【００３５】このようにして、信号線３１、この延在部
から成るドレイン電極３２、及びソース電極３３を形成
する。

【００３６】(4) 第４のパターニング（図８） 透明導電層として、４０ｎｍ厚のＩＴＯを堆積した後、
パッド部１１ｂを覆うパッド部ＩＴＯ膜４１、画素電極
４２、及び、補助容量（Ｃｓ）形成用の画素電極延在部
４２ａを作成する。このようにして完成した、実施例の
アレイ基板の積層構成を図８に模式的に示す。

【００３７】本実施例では、画素電極延在部４２ａと走
査線１１との間に、チャネル保護膜２１と同時に形成さ
れる線状保護膜２２が存在するため、補助容量を形成す
る導電体４２ａ，１１間の間隔が大きくなる。しかし、
通常は、画素電極延在部４２ａにおける走査線１１に沿
った寸法を適宜大きくとることで適当な大きさの補助容
量を実現することができる。

【００３８】なお、図には示さないが、アレイ基板の最
上層には、通常、有機又は無機の保護膜、更に液晶表示
装置用であれば配向膜が適宜形成される。

【００３９】上記実施例によると、４枚のマスクパター
ンを用いたパターニング操作によって、ＴＦＴ個所にチ
ャネル保護膜を有するタイプのアレイ基板を製造するこ
とができる。従来のように５枚のマスクパターンを用い
た場合に比べて、マスクパターンの枚数を減らせる他、
チャネル保護膜形成用のパターニング工程とコンタクト
ホール形成用のパターニング工程とで、別個に行ってい
たレジスト塗布、露光・現像、レジスト除去及び洗浄の
工程をそれぞれ一回で行うことができる。そのため、ア
レイ基板の製造効率の向上とコストの低減とを図ること
ができる。

【００４０】特には、段差付きレジストパターン６１を
形成するにあたり、特殊なマスクパターンを用いること
なく、裏面露光の照度あるいは照射時間と、表側からの
露光の照度あるいは照射時間とを旨く制御することで特
殊なレジストパターンの形成を可能とし、これにより、
マスクパターン製造のためのコスト上昇を防ぐことがで
きる。裏面露光の強度を表側からの露光の強度と異なる
ものとするためには、単に、照射時間や照度を変えるこ
とにより積算光量を調整する他、波長や波長構成を違え
ても良い。

【００４１】しかし、言うまでもなく、段差付きレジス
トパターン６１を形成するにあたり、一般的なハーフト
ーン技術と同様に、マスクパターンの特定領域に、スク
リーンパターンやメッシュパターンを設けたり、半透過
性の材料をコーティングする等の方法を採用することも
できる。この場合、絶縁保護被膜２をゲート電極１１ａ
上、すなわちチャネル保護膜２１をなす個所のみ残すよ
うにすることができる。

【００４２】なお、ここでいう光には、言うまでもな
く、可視光線のみならず紫外線等を含む。

【００４３】上記の実施例の製造方法であると、画素電
極等の例えばＩＴＯ膜パターンを形成する前に、信号線
等の上層金属配線層パターンを覆う層間絶縁膜（パッシ
ベーション膜）を設けることができない。しかし、ＩＴ
Ｏ膜パターンの上に適当な保護膜を設けることにより、
信号線等から液晶中への金属の溶出等の悪影響を防ぐこ
とが可能である。また、信号線等の材料として、上記実
施例で用いたモリブデン（Ｍｏ）やアルミニウム（Ａ
ｌ）に代えて、銅（Ｃｕ）、銀（Ａｇ）またはパラジウ
ム（Ｐｄ）等を用いれば、液晶層への悪影響が効果的に
抑えられる。

【００４４】上記実施例においては、走査線１１及びゲ
ート電極１１ａ等のパターンの外には一切絶縁保護被膜
２が残留しないものとして説明したが、場合によって
は、ソース電極３３及びドレイン電極３２が半導体層３
６と接触するための個所以外の任意の領域に絶縁保護被
膜２のパターンを配置しておくこともできる。但し、こ
のためには、スクリーンパターン等を有するマスクパタ
ーンを用いる必要がある。

【００４５】次に図９の積層図を用いて変形例のアレイ
基板の製造方法について説明する。

【００４６】変形例においては、上記に説明した実施例
と同様の製造方法において、上記第３のパターニングの
完了後であって上記第４のパターニング（ＩＴＯ膜のパ
ターニング）の前に、他の膜より格段に膜厚の大きい有
機保護膜５のパターンを形成する工程が行われる。有機
保護膜５の厚さは、一般に１μｍ以上であり、典型的に
は１．５〜４μｍ、更には２〜３μｍである。このよう
な有機保護膜５のパターンの配置により、画素電極４２
の四周の縁を走査線１１及び信号線３１と重ね合わせて
この個所でのブラックマトリクスを省くことが可能とな
り、これにより、画素開口率を向上させることができ
る。このような有機保護膜５のパターンには、ソース電
極３３の個所、及び補助容量形成用の画素電極延在部４
２ａの個所を露出させる抜き部分が設けられている。

【００４７】図示の例で、有機保護膜５は、上面の高さ
が等しい平坦な膜であり、アレイ基板上面の凹凸を吸収
する平坦化膜の役割を果たすものである。また、有機保
護膜５は、信号線３１等の上層配線層の金属が液晶中に
染み出すことなどを防ぐ層間絶縁膜としての役割も果た
す。

【００４８】有機保護膜５は、例えば、光硬化性の透明
樹脂からなり、マスクパターンを用いた露光及び未硬化
樹脂の除去により、直接、パターンが形成される。すな
わちエッチング操作なしにパターンが形成される。有機
保護膜５は、インクジェット技術等を用いる染色により
カラーフィルターの役割を果たすこともできる。

【００４９】以上に説明したように、変形例のアレイ基
板の製造方法であると、マスクパターンの数、及びパタ
ーニングの数が一つ増加するものの、画素開口率を増大
させることができる他、有機保護膜５に、カラーフィル
ター層を作り込むことや、層間絶縁膜の役割をもたすこ
とができる。

【００５０】上記実施例及び変形例においては、画素電
極がＩＴＯ膜により形成されるとしたが、他の透明導電
材料を用いることもでき、また、反射型液晶表示装置に
用いるのであれば、金属材料を用いることもできる。

【００５１】また、アレイ基板は、液晶表示装置に用い
るものとして説明したが、有機ＥＬ(Electro Luminecen
ce)等の他の平面表示装置に用いることもできる。

【００５２】アレイ基板のＴＦＴにおける半導体活性層
が、アモルファスシリコン層に代えて多結晶シリコン膜
であっても全く同様であることは言うまでもない。

【００５３】

【発明の効果】エッチングストッパ型のＴＦＴを有する
アレイ基板の製造方法において、パターニングのための
工程操作、またはマスクパターンの数を削減することが
でき、これにより、製造効率の向上及び製造コストの削
減を図ることができる。

【図面の簡単な説明】

【図１】実施例のアレイ基板における各画素及び接続用
周縁部の構成を模式的に示す平面図である。

【図２】実施例のアレイ基板の製造工程における、第１
のパターニングの後の様子を示す要部断面斜視図であ
る。

【図３】実施例のアレイ基板の製造工程における、第２
のパターニングのための段差付きレジストパターンの形
成について説明するための、図２に対応する要部断面斜
視図である。

【図４】実施例に係る第２のパターニング工程にあって
第１のエッチング後、すなわち、段差付きレジストパタ
ーンの下でのコンタクトホールの形成後の様子を示す、
図２に対応する要部断面斜視図である。

【図５】実施例に係る第２のパターニング工程にあっ
て、レジストパターンにアッシングを加えて厚膜部分の
みを残した様子を示す、図２に対応する要部断面斜視図
である。

【図６】実施例のアレイ基板の製造工程における、第２
のパターニングの終了時、すなわち、チャネル保護膜形
成後の様子を示す、図２に対応する要部断面斜視図であ
る。

【図７】実施例のアレイ基板の製造工程における、第３
のパターニングの後の様子を示す、図２に対応する要部
断面斜視図である。

【図８】実施例のアレイ基板の製造工程における、第４
のパターニングの後の様子、すなわちアレイ基板完成時
の様子を示す、図２に対応する要部断面斜視図である。

【図９】変形例のアレイ基板の製造工程について説明す
るための、図８に対応する要部断面斜視図である。

【符号の説明】

１０ アレイ基板 １１ 走査線 １１ａ ゲート電極 １１ｂ 走査線パッド部 １５ ２層重ねのゲート絶縁膜 １６ 第１ゲート絶縁膜 １７ 第２ゲート絶縁膜 ２ 保護絶縁被膜 ２１ チャネル保護膜 ２２ チャネル保護膜と同時に形成される線状保護膜 ２５ 走査線パッド部１１ｂを露出させるコンタクトホ
ール ３１ 信号線 ４１ パッド部ＩＴＯ膜 ４２ 画素電極 ６１ 段差付きレジストパターン ６２ アッシング後の縮小レジストパターン

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Claims (5)

【特許請求の範囲】
1. 【請求項１】絶縁基板上に複数本の走査線、ゲート電極
   及び走査線パッド部を含む第１配線層パターンを形成す
   る工程と、 この第１導電層パターンを覆うゲート絶縁膜、半導体被
   膜及び保護絶縁被膜を堆積またはコーティングした後、
   前記保護絶縁被膜をパターニングして前記ゲート電極を
   覆う個所にチャネル保護膜を形成する工程と、 前記走査線に略直交する信号線、ソース電極、及びドレ
   イン電極を含む第２配線層パターンを形成する工程と、 前記ゲート絶縁膜を貫いて前記走査線パッド部を露出さ
   せるコンタクトホール形成工程と、 前記ソース電極と電気的に接続される画素電極を含む導
   電層パターンを形成する工程とを含む表示装置用アレイ
   基板の製造方法において、前記コンタクトホール形成工
   程は、 前記走査線パッド部の個所に抜き部分を有するととも
   に、前記ゲート電極を覆う個所の厚さが、この個所をソ
   ース電極側及びドレイン電極側から挟み込む個所の厚さ
   よりも大きい段差付きレジストパターンを形成する工程
   と、この段差付きレジストパターンの下でエッチングを
   行なう工程とからなり、 前記チャネル保護膜を形成する工程は、 前記段差付きレジストパターンから、このうちの厚さの
   大きい個所のみが残留した縮小レジストパターンを形成
   する工程と、 該縮小レジストパターンの下でエッチングを行うことに
   より前記チャネル保護膜を形成する工程とからなること
   を特徴とするアレイ基板の製造方法。
2. 【請求項２】前記絶縁基板が光透過性であり、 前記段差付きレジストパターンを形成するための露光
   が、前記抜き部分を形成するための表側からの露光と、
   この表側からの露光とは異なる強度により前記絶縁基板
   の裏面側から前記第１配線層をマスクとして露光を行う
   裏面露光とにより行われることを特徴とする請求項１記
   載のアレイ基板の製造方法。
3. 【請求項３】前記第２配線層パターンを形成する工程
   が、金属層と前記半導体被膜とを一つのレジストパター
   ンの下で一括してパターニングすることにより行われる
   ことを特徴とする請求項１記載のアレイ基板の製造方
   法。
4. 【請求項４】前記第２配線層パターンを形成する工程に
   引き続いて、前記画素電極を含む導電層パターンを形成
   する工程が行われることを特徴とする請求項１記載のア
   レイ基板の製造方法。
5. 【請求項５】前記第２配線層パターンを形成する工程の
   後、前記画素電極を含む導電層パターンを形成する工程
   の前に、膜厚が１μｍ以上の有機保護膜のパターンを形
   成する工程を含むことを特徴とする請求項１記載のアレ
   イ基板の製造方法。