JP2002184819A - ウェハテスト装置およびウェハテスト方法 - Google Patents
ウェハテスト装置およびウェハテスト方法Info
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【課題】ウェハテスト装置およびウェハテスト方法にお
いて、テスタの稼働率を低下させることなく、タ−ゲッ
トとなるパタ−ンの無いウェハでも半導体ウェハの測定
装置のウェハマップずれが生じさせない。 【解決手段】ウェハテスト装置に独立して基準ペレット
マ−キングプロ−バ１を設け、基準ペレットマ−キング
プロ−バ１により各ペレットの位置基準となる基準ペレ
ットをウェハに配置させ、基準ペレットを基準にし各ペ
レットの位置座標を順次設定し共通のウェハマップを作
成する。
いて、テスタの稼働率を低下させることなく、タ−ゲッ
トとなるパタ−ンの無いウェハでも半導体ウェハの測定
装置のウェハマップずれが生じさせない。 【解決手段】ウェハテスト装置に独立して基準ペレット
マ−キングプロ−バ１を設け、基準ペレットマ−キング
プロ−バ１により各ペレットの位置基準となる基準ペレ
ットをウェハに配置させ、基準ペレットを基準にし各ペ
レットの位置座標を順次設定し共通のウェハマップを作
成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板である
ウェハに縦横に形成された複数の半導体素子形成領域
（以下ペレットと記す）のそれぞれの性能の良否を選別
するウェハテスト装置およびウェハテスト方法に関す
る。
ウェハに縦横に形成された複数の半導体素子形成領域
（以下ペレットと記す）のそれぞれの性能の良否を選別
するウェハテスト装置およびウェハテスト方法に関す
る。
【０００２】
【従来の技術】従来、ウェハ上のペレットの不良を明記
するために、ウェハマッピングデ−タを基にマ−キング
プロ−バによりマ−キングしている。そして、この不良
を示すマ−キング方法において、ウェハ測定時のペレッ
トの座標値とマ−キング時の座標と一致させるのに、ウ
ェハ上にタ−ゲットとなるパタ−ンがある場合は、その
タ−ゲットの認識機能を用いていたが、タ−ゲットの無
いウェハの座標の一致を確実にする方法が無かった。
するために、ウェハマッピングデ−タを基にマ−キング
プロ−バによりマ−キングしている。そして、この不良
を示すマ−キング方法において、ウェハ測定時のペレッ
トの座標値とマ−キング時の座標と一致させるのに、ウ
ェハ上にタ−ゲットとなるパタ−ンがある場合は、その
タ−ゲットの認識機能を用いていたが、タ−ゲットの無
いウェハの座標の一致を確実にする方法が無かった。
【０００３】この問題を解消するマ−キング方法が特開
平３−６２５４３号公報に開示されている。このマ−キ
ング方法は、半導体ウェハ上の不良ペレットのマッピン
グデ−タを記憶媒体にて記憶し、マ−キング専用装置に
てマ−キングする場合、半導体ウェハ測定時に半導体ウ
ェハ上に指定したペレットにマ−キングを施し、次いで
マ−キング専用装置で不良ペレットへのマ−キングを開
始する前に、半導体ウェハ測定時にマ−キングしたマ−
クを自動認識することにより半導体ウェハ測定装置での
ペレット座標とウェハテスト装置でのペレット座標とを
一致させることを特徴としている。
平３−６２５４３号公報に開示されている。このマ−キ
ング方法は、半導体ウェハ上の不良ペレットのマッピン
グデ−タを記憶媒体にて記憶し、マ−キング専用装置に
てマ−キングする場合、半導体ウェハ測定時に半導体ウ
ェハ上に指定したペレットにマ−キングを施し、次いで
マ−キング専用装置で不良ペレットへのマ−キングを開
始する前に、半導体ウェハ測定時にマ−キングしたマ−
クを自動認識することにより半導体ウェハ測定装置での
ペレット座標とウェハテスト装置でのペレット座標とを
一致させることを特徴としている。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
たマ−キング方法では、ウェハテスト実施中に、マ−キ
ング専用装置のプロ−バが一つのペレットにマ−キング
を施しているため、テスタの稼働率を低下させるという
問題がある。
たマ−キング方法では、ウェハテスト実施中に、マ−キ
ング専用装置のプロ−バが一つのペレットにマ−キング
を施しているため、テスタの稼働率を低下させるという
問題がある。
【０００５】また、ウェハテストプロ−バでマ−キング
したペレットの座標情報を不良マ−キングプロ−バに取
得させるために、例えば、ＦＤＤのような記憶媒体を使
用している。しかし、かかる記憶媒体を作業者が持ち回
ることは、記憶媒体の紛失やデ−タの入れ替わりの可能
性が懸念される。
したペレットの座標情報を不良マ−キングプロ−バに取
得させるために、例えば、ＦＤＤのような記憶媒体を使
用している。しかし、かかる記憶媒体を作業者が持ち回
ることは、記憶媒体の紛失やデ−タの入れ替わりの可能
性が懸念される。
【０００６】従って、本発明の目的は、テスタの稼働率
を低下させることなく、タ−ゲットとなるパタ−ンの無
いウェハでも半導体ウェハの測定装置のウェハマップず
れが生じないウェハテスト装置および方法を提供するこ
とにある。
を低下させることなく、タ−ゲットとなるパタ−ンの無
いウェハでも半導体ウェハの測定装置のウェハマップず
れが生じないウェハテスト装置および方法を提供するこ
とにある。
【０００７】
【課題を解決するための手段】本発明の特徴は、縦横に
並べて形成された複数の半導体素子形成領域と前記半導
体素子が形成されない非形成領域とをもつウェハの該非
形成領域に前記半導体素子形成領域の座標位置の基準と
なるマ−クを施しかつ前記マ−クを基にそれぞれの前記
半導体素子形成領域の座標位置を記録しウェハマップを
作成する基準ペレットマ−キングプロ−バと、前記ウェ
ハマップを基に各座標位置の前記半導体素子形成領域の
検査を行うとともに該検査の良否を前記ウェハマップに
記録するウェハテストプロ−バと、前記ウェハマップに
不良と記録された前記半導体素子形成領域にマ−キング
する不良マ−キングプロ−バとを備えるウェハテスト装
置である。
並べて形成された複数の半導体素子形成領域と前記半導
体素子が形成されない非形成領域とをもつウェハの該非
形成領域に前記半導体素子形成領域の座標位置の基準と
なるマ−クを施しかつ前記マ−クを基にそれぞれの前記
半導体素子形成領域の座標位置を記録しウェハマップを
作成する基準ペレットマ−キングプロ−バと、前記ウェ
ハマップを基に各座標位置の前記半導体素子形成領域の
検査を行うとともに該検査の良否を前記ウェハマップに
記録するウェハテストプロ−バと、前記ウェハマップに
不良と記録された前記半導体素子形成領域にマ−キング
する不良マ−キングプロ−バとを備えるウェハテスト装
置である。
【０００８】また、前記基準ペレットマ−キングで作成
された前記ウェハマップを記憶し該ウェハマップを前記
ウェハテストプロ−バに転送し、しかる後、前記ウェハ
テストプロ−バにより良否が記録された前記ウェハマッ
プを前記不良マ−キングプロ−バに転送するコンピュ−
タを備えることが望ましい。さらに、前記ウェハテスト
プロ−バとは別に他のウェハテストプロ−バを備え、前
記ウェハテストプロ−バによって良否が記録されたウェ
ハマップに前記他のウェハテストプロ−バにおける良否
を重ねて記録し前記半導体素子形成領域の良否を更新す
ることが望ましい。
された前記ウェハマップを記憶し該ウェハマップを前記
ウェハテストプロ−バに転送し、しかる後、前記ウェハ
テストプロ−バにより良否が記録された前記ウェハマッ
プを前記不良マ−キングプロ−バに転送するコンピュ−
タを備えることが望ましい。さらに、前記ウェハテスト
プロ−バとは別に他のウェハテストプロ−バを備え、前
記ウェハテストプロ−バによって良否が記録されたウェ
ハマップに前記他のウェハテストプロ−バにおける良否
を重ねて記録し前記半導体素子形成領域の良否を更新す
ることが望ましい。
【０００９】本発明の他の特徴は、縦横に並べて形成さ
れた複数の半導体素子形成領域と前記半導体素子が形成
されない非形成領域とをもつウェハの該非形成領域に前
記半導体素子形成領域の座標位置の基準となるマ−クを
施しかつ前記マ−クを基にそれぞれの前記半導体素子形
成領域の座標位置を記録しウェハマップを作成する基準
ペレットマ−キングプロ−バと、前記ウェハマップを基
に各座標位置の前記半導体素子形成領域の検査を行うと
ともに該検査の良否を前記ウェハマップに記録するウェ
ハテストプロ−バと、前記ウェハマップに不良と記録さ
れた前記半導体素子形成領域にマ−キングする不良マ−
キングプロ−バとを備えるウェハテスト装置において、
前記基準ペレットマ−キングに作成された前記ウェハマ
ップは前記ウェハテストプロ−バおよび前記不良マ−キ
ングプロ−バに共用されるウェハテスト方法である。
れた複数の半導体素子形成領域と前記半導体素子が形成
されない非形成領域とをもつウェハの該非形成領域に前
記半導体素子形成領域の座標位置の基準となるマ−クを
施しかつ前記マ−クを基にそれぞれの前記半導体素子形
成領域の座標位置を記録しウェハマップを作成する基準
ペレットマ−キングプロ−バと、前記ウェハマップを基
に各座標位置の前記半導体素子形成領域の検査を行うと
ともに該検査の良否を前記ウェハマップに記録するウェ
ハテストプロ−バと、前記ウェハマップに不良と記録さ
れた前記半導体素子形成領域にマ−キングする不良マ−
キングプロ−バとを備えるウェハテスト装置において、
前記基準ペレットマ−キングに作成された前記ウェハマ
ップは前記ウェハテストプロ−バおよび前記不良マ−キ
ングプロ−バに共用されるウェハテスト方法である。
【００１０】また、前記半導体素子形成領域が方形状で
あるとき、前記マ−クは前記半導体素子形成領域の角部
にある前記非形成領域に形成されることが望ましい。さ
らに、前記ウエハマップを次工程であるペレットマウン
ト装置に転送すること望ましい。
あるとき、前記マ−クは前記半導体素子形成領域の角部
にある前記非形成領域に形成されることが望ましい。さ
らに、前記ウエハマップを次工程であるペレットマウン
ト装置に転送すること望ましい。
【００１１】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１２】図１は本発明の一実施の形態におけるウェ
ハテスト装置を説明するための構成を示す図である。こ
のウェハテスト装置は、図１に示すように、縦横に並べ
て形成された複数のペレットとペレットが形成されない
非形成領域とをもつウェハの該非形成領域に前記ペレッ
トの座標位置の基準となる基準ペレットのマ−クを施し
かつ前記基準ペレットを基にそれぞれの前記ペレットの
座標位置を記録しウェハマップを作成する基準ペレット
マ−キングプロ−バ１と、前記ウェハマップを基に各座
標位置の前記ペレットの検査を行うとともに該検査の良
否を前記ウェハマップに記録するウェハテストプロ−バ
２と、前記ウェハマップに不良と記録されたペレットに
マ−キングする不良マ−キングプロ−バ３とを備えてい
る。
ハテスト装置を説明するための構成を示す図である。こ
のウェハテスト装置は、図１に示すように、縦横に並べ
て形成された複数のペレットとペレットが形成されない
非形成領域とをもつウェハの該非形成領域に前記ペレッ
トの座標位置の基準となる基準ペレットのマ−クを施し
かつ前記基準ペレットを基にそれぞれの前記ペレットの
座標位置を記録しウェハマップを作成する基準ペレット
マ−キングプロ−バ１と、前記ウェハマップを基に各座
標位置の前記ペレットの検査を行うとともに該検査の良
否を前記ウェハマップに記録するウェハテストプロ−バ
２と、前記ウェハマップに不良と記録されたペレットに
マ−キングする不良マ−キングプロ−バ３とを備えてい
る。
【００１３】なお、ペレットは、集積回路素子及び配線
が形成された半導体素子形成領域とし、非形成領域は、
ペレットが形成されないウェハ上の領域である。言い換
えれば、ペレットが形成されないウェハの周辺部を示し
ている。また、ウェハマップとは、基準ペレットを基準
にし各ペレットの座標位置のそれぞれをウェハに示した
ものである。
が形成された半導体素子形成領域とし、非形成領域は、
ペレットが形成されないウェハ上の領域である。言い換
えれば、ペレットが形成されないウェハの周辺部を示し
ている。また、ウェハマップとは、基準ペレットを基準
にし各ペレットの座標位置のそれぞれをウェハに示した
ものである。
【００１４】また、基準ペレットマ−キングプロ−バ１
で作成されたウェハマップを転送ライン５を介しポスト
コピュ−タ４に記憶し、ポストコピュ−タ４に記憶され
たウェハマップをウェハテストプロ−バ２に転送し、し
かる後、ウェハテストプロ−バ２により良否が記録され
たウェハマップを転送ライン７を介してポストコピュ−
タ４に登録し、ホストコピュ−タ４に登録されたペレッ
トの良否情報を転送ライン８を介し不良マ−キングプロ
−バ３に転送する。そして、不良マ−キングプロ−バ３
は良否情報を基に指定座標位置のペレットに不良マ−キ
ングを行う。
で作成されたウェハマップを転送ライン５を介しポスト
コピュ−タ４に記憶し、ポストコピュ−タ４に記憶され
たウェハマップをウェハテストプロ−バ２に転送し、し
かる後、ウェハテストプロ−バ２により良否が記録され
たウェハマップを転送ライン７を介してポストコピュ−
タ４に登録し、ホストコピュ−タ４に登録されたペレッ
トの良否情報を転送ライン８を介し不良マ−キングプロ
−バ３に転送する。そして、不良マ−キングプロ−バ３
は良否情報を基に指定座標位置のペレットに不良マ−キ
ングを行う。
【００１５】さらに、不良マ−クがマ−キングされたウ
ェハマップは、太いラインで示された転送ラインを介し
てホストコンピュ−タ４に登録されると同時に後工程で
あるペレットマウント工程に転送される。このように各
専用装置からの情報を収集しウェハマップに位置情報に
基ずき登録された各ペレットの情報をホストコンピュ−
タ４によって更新し管理することが望ましい。
ェハマップは、太いラインで示された転送ラインを介し
てホストコンピュ−タ４に登録されると同時に後工程で
あるペレットマウント工程に転送される。このように各
専用装置からの情報を収集しウェハマップに位置情報に
基ずき登録された各ペレットの情報をホストコンピュ−
タ４によって更新し管理することが望ましい。
【００１６】図２は本発明の一実施の形態におけるウェ
ハテスト方法を説明するためのフロ−チャ−ト、図３は
ウェハマップ図、図４（ａ）〜（ｃ）は各工程における
ウェハマップの状態を示す図である。まず、ステップＡ
でウェハの一枚を図１の基準ペレットマ−キングプロ−
バ１にロ−ドする。次に、ステップＢで基準ペレットマ
−キングプロ−バ１は、図３に示すように、素子形成領
域外であるオリフラ１４より反対側のウェハ１３の外縁
上に基準ペレット１０を設定しインクマ−ク（図４）を
施す。そして、この位置座標は、（１，１）とし以下順
に（１，２）、（２，１）、（２，２）〜（６，２）と
いうように設定したペレット１１の位置情報を図１のホ
ストコンピュ−タにその座標値を転送する。
ハテスト方法を説明するためのフロ−チャ−ト、図３は
ウェハマップ図、図４（ａ）〜（ｃ）は各工程における
ウェハマップの状態を示す図である。まず、ステップＡ
でウェハの一枚を図１の基準ペレットマ−キングプロ−
バ１にロ−ドする。次に、ステップＢで基準ペレットマ
−キングプロ−バ１は、図３に示すように、素子形成領
域外であるオリフラ１４より反対側のウェハ１３の外縁
上に基準ペレット１０を設定しインクマ−ク（図４）を
施す。そして、この位置座標は、（１，１）とし以下順
に（１，２）、（２，１）、（２，２）〜（６，２）と
いうように設定したペレット１１の位置情報を図１のホ
ストコンピュ−タにその座標値を転送する。
【００１７】次に、ステップＣで、ウェハテストプロ−
バ２は、基準ペレット１０の位置を自動認識し、ぺレッ
ト１１の座標値を設定し基準ペレットマ−キングプロ−
バ１で作成した同一のウェハマップを作成する。そし
て、図４（ｂ）に示すように、このウェハマップに基づ
き各ペレットの測定を行う。このときテスタの測定結果
は、不良ペレット１１ｂおよび良品ペレット１１ａを，
Ｆ（不良），Ｐ（良）としてホストコンピュ−タ４にペ
レットに応じて登録する。
バ２は、基準ペレット１０の位置を自動認識し、ぺレッ
ト１１の座標値を設定し基準ペレットマ−キングプロ−
バ１で作成した同一のウェハマップを作成する。そし
て、図４（ｂ）に示すように、このウェハマップに基づ
き各ペレットの測定を行う。このときテスタの測定結果
は、不良ペレット１１ｂおよび良品ペレット１１ａを，
Ｆ（不良），Ｐ（良）としてホストコンピュ−タ４にペ
レットに応じて登録する。
【００１８】次に、ステップＤで、不良マ−キングプロ
−バ３は、ウェハテストプロ−バ２と同様にウェハマッ
プを作成し、ホストコンピュ−タ４の測定結果に基づき
不良マ−ク１２をマ−キングする。そして、図４（ｃ）
に示す完成したウェハマップ図を下流工程、例えば、ダ
イマウント工程へ転送する。なお、基準ペレット１０
は、完全なペレットの形状でなく大きさも小さい。しか
し座標値を決定する観点から、ペレットの中心点を含む
大きさであることが望ましい。
−バ３は、ウェハテストプロ−バ２と同様にウェハマッ
プを作成し、ホストコンピュ−タ４の測定結果に基づき
不良マ−ク１２をマ−キングする。そして、図４（ｃ）
に示す完成したウェハマップ図を下流工程、例えば、ダ
イマウント工程へ転送する。なお、基準ペレット１０
は、完全なペレットの形状でなく大きさも小さい。しか
し座標値を決定する観点から、ペレットの中心点を含む
大きさであることが望ましい。
【００１９】図５は図１のウェハテスト装置の変形例を
示す図、図６（ａ）〜（ｃ）はウェハマップの状態を示
す図である。このウェハテスト装置は、図５に示すよう
に、図１のウェハテスト装置のウェハテストプロ−バ２
を第１回目ウェハテストプロ−バ２ａと第２回目ウェハ
テストプロ−バ２ｂとに分けた場合である。その他は、
図１に示したウェハテスト装置と同じである。
示す図、図６（ａ）〜（ｃ）はウェハマップの状態を示
す図である。このウェハテスト装置は、図５に示すよう
に、図１のウェハテスト装置のウェハテストプロ−バ２
を第１回目ウェハテストプロ−バ２ａと第２回目ウェハ
テストプロ−バ２ｂとに分けた場合である。その他は、
図１に示したウェハテスト装置と同じである。
【００２０】この場合も同様に、基準ペレットマ−キン
グプロ−バ１で作成したウェハマップに基づき、ホスト
コピュ−タ４は各プロ−バにウェハマップを送信する。
そして、第１回目ウェハテストプロ−バ２ａは、図６
（ａ）に示すように、良品ペレット１５や不良ペレット
１６が含む測定結果を示すウェハマップ図をホストコン
ピュ−タ４に転送する。引き続き、第２回目ウェハテス
トプロ−バ２ｂがウェハ１３を測定し、図６（ｂ）に示
すように、良品ペレット１５や不良ペレット１６が含む
測定結果をホストコンピュ−タ４に転送する。
グプロ−バ１で作成したウェハマップに基づき、ホスト
コピュ−タ４は各プロ−バにウェハマップを送信する。
そして、第１回目ウェハテストプロ−バ２ａは、図６
（ａ）に示すように、良品ペレット１５や不良ペレット
１６が含む測定結果を示すウェハマップ図をホストコン
ピュ−タ４に転送する。引き続き、第２回目ウェハテス
トプロ−バ２ｂがウェハ１３を測定し、図６（ｂ）に示
すように、良品ペレット１５や不良ペレット１６が含む
測定結果をホストコンピュ−タ４に転送する。
【００２１】ホストコンピュ−タ４は、演算部により図
６（ａ）のウェハマップと図６（ｂ）のウェハマップと
重ね合わせ演算し、図６（ｃ）に示す最終結果が得られ
る。ここで、不良を示すＦを０とし、良品を示すＰを１
とすれば、Ｆ＊Ｆ＝０＊０＝０，Ｆ＊Ｐ＝０＊１＝０と
いうように、いずれもＦとなる。このように最終結果を
不良マ−キングプロ−バ３に送信し、不良マ−キングプ
ロ−バ３はＦと名付けられたペレット１６にインクマ−
クを施す。
６（ａ）のウェハマップと図６（ｂ）のウェハマップと
重ね合わせ演算し、図６（ｃ）に示す最終結果が得られ
る。ここで、不良を示すＦを０とし、良品を示すＰを１
とすれば、Ｆ＊Ｆ＝０＊０＝０，Ｆ＊Ｐ＝０＊１＝０と
いうように、いずれもＦとなる。このように最終結果を
不良マ−キングプロ−バ３に送信し、不良マ−キングプ
ロ−バ３はＦと名付けられたペレット１６にインクマ−
クを施す。
【００２２】なお、ここでは、不良マ−キングプロ−バ
４をウェハテスト装置に加えているが、ライン上必ずし
も必要としない。何となれば、一つのウェハマップで最
終検査結果が明示されることから、ペレットの位置座標
は変わらない。従って、次工程であるペレットマウント
工程に直接ウェハマップを転送しても良い。
４をウェハテスト装置に加えているが、ライン上必ずし
も必要としない。何となれば、一つのウェハマップで最
終検査結果が明示されることから、ペレットの位置座標
は変わらない。従って、次工程であるペレットマウント
工程に直接ウェハマップを転送しても良い。
【００２３】
【発明の効果】以上説明したように本発明は、ウェハテ
スト装置に独立して基準ペレットマ−キングプロ−バを
設け、基準ペレットマ−キングプロ−バにより各ペレッ
トの位置基準となる基準ペレットをウェハに配置させ、
基準ペレットを基準にし各ペレットの位置座標を順次設
定し共通のウェハマップを作成することによって、ウェ
ハマップのずれが無くなり検査の確度の向上が図れると
いう効果がある。
スト装置に独立して基準ペレットマ−キングプロ−バを
設け、基準ペレットマ−キングプロ−バにより各ペレッ
トの位置基準となる基準ペレットをウェハに配置させ、
基準ペレットを基準にし各ペレットの位置座標を順次設
定し共通のウェハマップを作成することによって、ウェ
ハマップのずれが無くなり検査の確度の向上が図れると
いう効果がある。
【００２４】また、不良マ−キングプロ−バを独立して
設けたので、ウェハテストプロ−バの稼働率が向上す
る。
設けたので、ウェハテストプロ−バの稼働率が向上す
る。
【図１】本発明の一実施の形態におけるウェハテスト装
置を説明するための構成を示す図である。
置を説明するための構成を示す図である。
【図２】本発明の一実施の形態におけるウェハテスト方
法を説明するためのフロ−チャ−トである。
法を説明するためのフロ−チャ−トである。
【図３】ウェハマップ図である。
【図４】各工程におけるウェハマップの状態を示す図で
ある。
ある。
【図５】図１のウェハテスト装置の変形例を示す図であ
る。
る。
【図６】ウェハマップの状態を示す図である。
１ 基準ペレットマ−キングプロ−バ ２ ウェハテストプロ−バ ３ 不良マ−キングプロ−バ ４ ホストコンピュ−タ
Claims (6)
- 【請求項１】 縦横に並べて形成された複数の半導体素
子形成領域と前記半導体素子が形成されない非形成領域
とをもつウェハの該非形成領域に前記半導体素子形成領
域の座標位置の基準となるマ−クを施しかつ前記マ−ク
を基にそれぞれの前記半導体素子形成領域の座標位置を
記録しウェハマップを作成する基準ペレットマ−キング
プロ−バと、前記ウェハマップを基に各座標位置の前記
半導体素子形成領域の検査を行うとともに該検査の良否
を前記ウェハマップに記録するウェハテストプロ−バ
と、前記ウェハマップに不良と記録された前記半導体素
子形成領域にマ−キングする不良マ−キングプロ−バと
を備えることを特徴とするウェハテスト装置。 - 【請求項２】 前記基準ペレットマ−キングで作成され
た前記ウェハマップを記憶し該ウェハマップを前記ウェ
ハテストプロ−バに転送し、しかる後、前記ウェハテス
トプロ−バにより良否が記録された前記ウェハマップを
前記不良マ−キングプロ−バに転送するコンピュ−タを
備えることを特徴とする請求項１記載のウェハテスト装
置。 - 【請求項３】 前記ウェハテストプロ−バとは別に他の
ウェハテストプロ−バを備え、前記ウェハテストプロ−
バによって良否が記録されたウェハマップに前記他のウ
ェハテストプロ−バにおける良否を重ねて記録し前記半
導体素子形成領域の良否を更新することを特徴とする請
求項１または２記載のウェハテスト装置。 - 【請求項４】 縦横に並べて形成された複数の半導体素
子形成領域と前記半導体素子が形成されない非形成領域
とをもつウェハの該非形成領域に前記半導体素子形成領
域の座標位置の基準となるマ−クを施しかつ前記マ−ク
を基にそれぞれの前記半導体素子形成領域の座標位置を
記録しウェハマップを作成する基準ペレットマ−キング
プロ−バと、前記ウェハマップを基に各座標位置の前記
半導体素子形成領域の検査を行うとともに該検査の良否
を前記ウェハマップに記録するウェハテストプロ−バ
と、前記ウェハマップに不良と記録された前記半導体素
子形成領域にマ−キングする不良マ−キングプロ−バと
を備えるウェハテスト装置において、前記基準ペレット
マ−キングに作成された前記ウェハマップは前記ウェハ
テストプロ−バおよび前記不良マ−キングプロ−バに共
用されることを特徴とするウェハテスト方法。 - 【請求項５】 前記半導体素子形成領域が方形状である
とき、前記マ−クは前記半導体素子形成領域の角部にあ
る前記非形成領域に形成されることを特徴とする請求項
４記載のウェハテスト方法。 - 【請求項６】 前記ウエハマップを次工程であるペレッ
トマウント工程に転送することを請求項４または請求項
５記載のウェハテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000380879A JP2002184819A (ja) | 2000-12-14 | 2000-12-14 | ウェハテスト装置およびウェハテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000380879A JP2002184819A (ja) | 2000-12-14 | 2000-12-14 | ウェハテスト装置およびウェハテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002184819A true JP2002184819A (ja) | 2002-06-28 |
Family
ID=18848992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000380879A Withdrawn JP2002184819A (ja) | 2000-12-14 | 2000-12-14 | ウェハテスト装置およびウェハテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002184819A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011091286A (ja) * | 2009-10-26 | 2011-05-06 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
| US8445906B2 (en) | 2007-08-10 | 2013-05-21 | Fujitsu Semiconductor Limited | Method for sorting and acquiring semiconductor element, method for producing semiconductor device, and semiconductor device |
| CN118471863A (zh) * | 2024-07-09 | 2024-08-09 | 成都高投芯未半导体有限公司 | 一种晶圆坐标图谱生成方法、装置、存储介质及电子设备 |
| DE102024109935A1 (de) | 2023-05-30 | 2024-12-05 | Mitsubishi Electric Corporation | Verfahren einer Fertigung einer Halbleitervorrichtung und Halbleiterfertigungsvorrichtung |
-
2000
- 2000-12-14 JP JP2000380879A patent/JP2002184819A/ja not_active Withdrawn
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| CN118471863A (zh) * | 2024-07-09 | 2024-08-09 | 成都高投芯未半导体有限公司 | 一种晶圆坐标图谱生成方法、装置、存储介质及电子设备 |
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