JP2002182245A - アクティブマトリクス基板の製造方法 - Google Patents
アクティブマトリクス基板の製造方法Info
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Landscapes
- Liquid Crystal (AREA)
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Abstract
(57)【要約】
【課題】 工程数を増加させることなく、補助容量に必
要な所定の容量値を確保して、開口率を増加させる。 【解決手段】 透明絶縁基板１上にＴＦＴ５２のゲー
ト電極と走査配線５４と補助容量５３を設ける補助配線
６０とを形成する工程と、透明絶縁基板１上の全面に層
間絶縁膜４、半導体層５、コンタクト層６を順次形成す
る工程と、所定領域の半導体層５およびコンタクト層６
をレジストパターン１１によりパターニングするととも
に、パターニングされた半導体層５およびコンタクト層
６上をレジストパターン１１をマスクとして層間絶縁膜
４をエッチングする工程と、ＴＦＴ５２のソース電極お
よびドレイン電極と信号配線５５とを形成する工程と、
ＴＦＴ５２のドレイン電極と電気的に接続する絵素電極
９とを形成する工程と、を包含する
要な所定の容量値を確保して、開口率を増加させる。 【解決手段】 透明絶縁基板１上にＴＦＴ５２のゲー
ト電極と走査配線５４と補助容量５３を設ける補助配線
６０とを形成する工程と、透明絶縁基板１上の全面に層
間絶縁膜４、半導体層５、コンタクト層６を順次形成す
る工程と、所定領域の半導体層５およびコンタクト層６
をレジストパターン１１によりパターニングするととも
に、パターニングされた半導体層５およびコンタクト層
６上をレジストパターン１１をマスクとして層間絶縁膜
４をエッチングする工程と、ＴＦＴ５２のソース電極お
よびドレイン電極と信号配線５５とを形成する工程と、
ＴＦＴ５２のドレイン電極と電気的に接続する絵素電極
９とを形成する工程と、を包含する
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置に用
いられるアクティブマトリクス基板の製造方法に関し、
特に、高品位の表示が得られる液晶表示装置において、
スイッチング素子として薄膜トランジスタを用いたアク
ティブマトリクス基板の製造方法に関する。
いられるアクティブマトリクス基板の製造方法に関し、
特に、高品位の表示が得られる液晶表示装置において、
スイッチング素子として薄膜トランジスタを用いたアク
ティブマトリクス基板の製造方法に関する。
【０００２】
【従来の技術】アクティブマトリクス型液晶表示装置で
は、マトリクス状に絵素電極が設けられたアクティブマ
トリクス基板と、全ての絵素電極に対向する対向電極が
設けられた対向基板との間に、液晶層が配置されて構成
されている。アクティブマトリクス基板の各絵素電極に
は、薄膜トランジスタ（以下、ＴＦＴと表記）等のスイ
ッチング素子がそれぞれ接続されている。
は、マトリクス状に絵素電極が設けられたアクティブマ
トリクス基板と、全ての絵素電極に対向する対向電極が
設けられた対向基板との間に、液晶層が配置されて構成
されている。アクティブマトリクス基板の各絵素電極に
は、薄膜トランジスタ（以下、ＴＦＴと表記）等のスイ
ッチング素子がそれぞれ接続されている。
【０００３】図６（ａ）は、スイッチング素子としてＴ
ＦＴを使用したアクティブマトリクス基板における１絵
素分の概略平面図である。このアクティブマトリクス基
板では、透明絶縁基板上に絵素電極９０がマトリクス状
に形成されている。各絵素電極９０の周囲には、相互に
平行となった各一対の走査配線５４と信号配線５５とが
相互に絶縁状態で交差するように形成されており、その
交差部の一カ所に、ＴＦＴ５２がそれぞれ設けられてい
る。各ＴＦＴ５２は、ゲート電極が走査配線５４に接続
され、ソース電極が信号配線５５に接続され、ドレイン
電極が絵素電極９０に接続されている。
ＦＴを使用したアクティブマトリクス基板における１絵
素分の概略平面図である。このアクティブマトリクス基
板では、透明絶縁基板上に絵素電極９０がマトリクス状
に形成されている。各絵素電極９０の周囲には、相互に
平行となった各一対の走査配線５４と信号配線５５とが
相互に絶縁状態で交差するように形成されており、その
交差部の一カ所に、ＴＦＴ５２がそれぞれ設けられてい
る。各ＴＦＴ５２は、ゲート電極が走査配線５４に接続
され、ソース電極が信号配線５５に接続され、ドレイン
電極が絵素電極９０に接続されている。
【０００４】各絵素電極９０の下方には、走査配線５４
の一部を絵素電極９０側に拡幅させて、この走査配線５
４の拡幅部５３ａと絵素電極９０との間に絶縁層を設け
ることにより、補助容量５３を有するコンデンサ部が形
成されている。この場合の１つの絵素の等価回路を図５
に、アクティブマトリクス基板の等価回路を図６（ｂ）
に示す。図６（ｂ）の等価回路では、ＴＦＴ５２のゲー
ト電極およびソース電極は、それぞれ走査配線５４およ
び信号配線５５に接続されている。ＴＦＴ５２のドレイ
ン電極は、絵素電極９０（図６（ａ）参照）に接続され
ており、絵素電極９０と対向電極５６との間の液晶層に
よって形成される液晶容量５１および絵素電極９０と走
査配線５４との間の絶縁層によって形成される補助容量
５３がそれぞれＴＦＴ５２のドレイン電極に接続されて
いる。
の一部を絵素電極９０側に拡幅させて、この走査配線５
４の拡幅部５３ａと絵素電極９０との間に絶縁層を設け
ることにより、補助容量５３を有するコンデンサ部が形
成されている。この場合の１つの絵素の等価回路を図５
に、アクティブマトリクス基板の等価回路を図６（ｂ）
に示す。図６（ｂ）の等価回路では、ＴＦＴ５２のゲー
ト電極およびソース電極は、それぞれ走査配線５４およ
び信号配線５５に接続されている。ＴＦＴ５２のドレイ
ン電極は、絵素電極９０（図６（ａ）参照）に接続され
ており、絵素電極９０と対向電極５６との間の液晶層に
よって形成される液晶容量５１および絵素電極９０と走
査配線５４との間の絶縁層によって形成される補助容量
５３がそれぞれＴＦＴ５２のドレイン電極に接続されて
いる。
【０００５】ＴＦＴ５２は、ゲート電極に走査配線（ゲ
ート配線）５４から走査電圧を印加されることによって
駆動される。ＴＦＴ５２がＯＮ状態であれば信号配線５
５からソース電極に入力された信号電圧がドレイン電極
を経て絵素電極９０に与えられ、絵素電極９０と対向電
極５６との間にある液晶層に対して液晶容量５１として
電荷が蓄積される。その後、各行の走査配線５４から各
ＴＦＴ５２のゲート電極への走査電圧の印加が完了し、
各ＴＦＴ５２は、次の絵素電極９０への信号電圧を印加
するための走査電圧がゲート電極に印加されるまでＯＦ
Ｆ状態となり、絵素電極９０と対向電極５６との間の液
晶層には、信号電圧により蓄積された電荷が保持され
る。
ート配線）５４から走査電圧を印加されることによって
駆動される。ＴＦＴ５２がＯＮ状態であれば信号配線５
５からソース電極に入力された信号電圧がドレイン電極
を経て絵素電極９０に与えられ、絵素電極９０と対向電
極５６との間にある液晶層に対して液晶容量５１として
電荷が蓄積される。その後、各行の走査配線５４から各
ＴＦＴ５２のゲート電極への走査電圧の印加が完了し、
各ＴＦＴ５２は、次の絵素電極９０への信号電圧を印加
するための走査電圧がゲート電極に印加されるまでＯＦ
Ｆ状態となり、絵素電極９０と対向電極５６との間の液
晶層には、信号電圧により蓄積された電荷が保持され
る。
【０００６】この時、絵素電極９０と対向電極５６との
間の電圧は、変動しないことが望ましい。液晶層は、液
晶容量５１を有するコンデンサとして動作するため、蓄
積された電荷を保持することが可能である。しかし、液
晶層の容量値が小さいために、液晶層のみでは、画像信
号の書き込み（保持）動作が不充分となるため表示映像
等の不具合が発生したり、さらには液晶表示装置の信頼
性が低下するおそれがあるが液晶層が有する液晶容量５
１の容量値を補うために、補助容量５３を有するコンデ
ンサ部が絵素電極９０の領域に設けられている。
間の電圧は、変動しないことが望ましい。液晶層は、液
晶容量５１を有するコンデンサとして動作するため、蓄
積された電荷を保持することが可能である。しかし、液
晶層の容量値が小さいために、液晶層のみでは、画像信
号の書き込み（保持）動作が不充分となるため表示映像
等の不具合が発生したり、さらには液晶表示装置の信頼
性が低下するおそれがあるが液晶層が有する液晶容量５
１の容量値を補うために、補助容量５３を有するコンデ
ンサ部が絵素電極９０の領域に設けられている。
【０００７】図６（ａ）に示す補助容量５３を有するコ
ンデンサ部の配置では、開口率を大きくとれるが、行方
向に隣接する走査配線５４に拡幅部５３ａを設けて、補
助容量５３を形成しているために、走査配線５４のゲー
ト信号と絵素電極９０の電位との干渉、または、走査配
線５４のゲート信号の遅延が発生する。
ンデンサ部の配置では、開口率を大きくとれるが、行方
向に隣接する走査配線５４に拡幅部５３ａを設けて、補
助容量５３を形成しているために、走査配線５４のゲー
ト信号と絵素電極９０の電位との干渉、または、走査配
線５４のゲート信号の遅延が発生する。
【０００８】図７（ａ）は、補助容量５３を有するコン
デンサ部が設けられたアクティブマトリクス基板の他の
例を示す１絵素分の概略平面図である。絵素電極９０の
中央部分の下方に、走査配線５４と平行に補助配線６０
が形成されており、この補助配線６０と絵素電極９０と
の間に絶縁層が設けられて、補助容量５３を有するコン
デンサ部が形成されている。補助容量５３を有するコン
デンサ部以外の構成は、図６（ａ）に示すアクティブマ
トリクス基板の構成と同様である。図７（ａ）に示す絵
素の構成を有するアクティブマトリクス基板上における
各絵素の等価回路を図７（ｂ）に示す。図７（ｂ）の等
価回路では、各走査配線５４と平行に補助配線６０がそ
れぞれ設けられており、補助容量５３を有するコンデン
サ部が絵素電極９０と補助配線６０とに接続されてい
る。補助容量５３以外の接続は、図６（ｂ）に示す等価
回路の構成と同様である。
デンサ部が設けられたアクティブマトリクス基板の他の
例を示す１絵素分の概略平面図である。絵素電極９０の
中央部分の下方に、走査配線５４と平行に補助配線６０
が形成されており、この補助配線６０と絵素電極９０と
の間に絶縁層が設けられて、補助容量５３を有するコン
デンサ部が形成されている。補助容量５３を有するコン
デンサ部以外の構成は、図６（ａ）に示すアクティブマ
トリクス基板の構成と同様である。図７（ａ）に示す絵
素の構成を有するアクティブマトリクス基板上における
各絵素の等価回路を図７（ｂ）に示す。図７（ｂ）の等
価回路では、各走査配線５４と平行に補助配線６０がそ
れぞれ設けられており、補助容量５３を有するコンデン
サ部が絵素電極９０と補助配線６０とに接続されてい
る。補助容量５３以外の接続は、図６（ｂ）に示す等価
回路の構成と同様である。
【０００９】図７（ａ）に示す補助容量５３を有するコ
ンデンサ部の配置では、絵素電極９０の中央部分に補助
配線６０を設けて、補助容量５３を形成しているため
に、開口率は大きくとれないが、走査配線５４のゲート
信号による絵素電極９０の電位との干渉は減少し、画像
表示の品位は向上する。
ンデンサ部の配置では、絵素電極９０の中央部分に補助
配線６０を設けて、補助容量５３を形成しているため
に、開口率は大きくとれないが、走査配線５４のゲート
信号による絵素電極９０の電位との干渉は減少し、画像
表示の品位は向上する。
【００１０】次に、図７（ａ）に示す補助容量５３を有
するアクティブマトリクス基板の製造方法を、図８
（ａ）〜（ｉ）に基づいて説明する。各図の左側および
右側は、それぞれ図７（ａ）のＡ−Ａ’断面（ＴＦＴ５
２部分）およびＢ−Ｂ’断面（補助容量５３部分）であ
る。
するアクティブマトリクス基板の製造方法を、図８
（ａ）〜（ｉ）に基づいて説明する。各図の左側および
右側は、それぞれ図７（ａ）のＡ−Ａ’断面（ＴＦＴ５
２部分）およびＢ−Ｂ’断面（補助容量５３部分）であ
る。
【００１１】図８（ａ）に示すように、ガラス等の透明
絶縁基板１９上に、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ等の金属を
スパッタリング法等により成膜し、成膜された金属にフ
ォトリソグラフィ、エッチングを施すことによりパター
ニングして、走査配線５４（図示せず）とともに、断面
が台形状のゲート電極２０および断面が台形状の補助配
線６０を形成する。
絶縁基板１９上に、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ等の金属を
スパッタリング法等により成膜し、成膜された金属にフ
ォトリソグラフィ、エッチングを施すことによりパター
ニングして、走査配線５４（図示せず）とともに、断面
が台形状のゲート電極２０および断面が台形状の補助配
線６０を形成する。
【００１２】次に、図８（ｂ）に示すように、ゲート電
極２０および補助配線６０を被覆するように、Ｓｉ
ＮX、ＳｉＯ2等の層間絶縁膜４０を形成し、ＴＦＴ５２
部分の層間絶縁膜４０上に、アモルファスシリコン、ポ
リシリコン等の半導体層５０を形成する。さらに、半導
体層５０上に、リン（Ｐ）等の不純物がドープされたア
モルファスシリコン、微結晶シリコン等から成るコンタ
クト層６５を連続して成膜し、パターニングを行う。パ
ターニング後、半導体層５０およびコンタクト層６５を
エッチングにより除去し、所定領域に島状のパターンを
形成する。この時、層間絶縁膜４０は、殆どエッチング
されない。
極２０および補助配線６０を被覆するように、Ｓｉ
ＮX、ＳｉＯ2等の層間絶縁膜４０を形成し、ＴＦＴ５２
部分の層間絶縁膜４０上に、アモルファスシリコン、ポ
リシリコン等の半導体層５０を形成する。さらに、半導
体層５０上に、リン（Ｐ）等の不純物がドープされたア
モルファスシリコン、微結晶シリコン等から成るコンタ
クト層６５を連続して成膜し、パターニングを行う。パ
ターニング後、半導体層５０およびコンタクト層６５を
エッチングにより除去し、所定領域に島状のパターンを
形成する。この時、層間絶縁膜４０は、殆どエッチング
されない。
【００１３】次に、図８（ｃ）に示すように、ＴＦＴ５
２部分のコンタクト層６５および層間絶縁膜４０の上
に、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ等の金属をスパッタリング
法等により成膜し、成膜された金属にフォトリソグラフ
ィ、エッチングを施すことによりパターニングして、信
号配線５５（図示せず）とともに、ソース電極７０およ
びドレイン電極８０を相互に分離して形成する。
２部分のコンタクト層６５および層間絶縁膜４０の上
に、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ等の金属をスパッタリング
法等により成膜し、成膜された金属にフォトリソグラフ
ィ、エッチングを施すことによりパターニングして、信
号配線５５（図示せず）とともに、ソース電極７０およ
びドレイン電極８０を相互に分離して形成する。
【００１４】次に、図８（ｄ）に示すように、透明のＩ
ＴＯ膜をアクティブマトリクス基板１９の全体にわたっ
て成膜し、ＴＦＴ５２部分のドレイン電極８０と電気的
に接続されるように、パターニングして絵素電極９０を
形成する。これにより、補助配線６０と絵素電極９０と
の間に誘電体である層間絶縁膜４０が形成されて、図７
（ａ）に示す補助容量５３が形成される。
ＴＯ膜をアクティブマトリクス基板１９の全体にわたっ
て成膜し、ＴＦＴ５２部分のドレイン電極８０と電気的
に接続されるように、パターニングして絵素電極９０を
形成する。これにより、補助配線６０と絵素電極９０と
の間に誘電体である層間絶縁膜４０が形成されて、図７
（ａ）に示す補助容量５３が形成される。
【００１５】次に、図８（ｅ）に示すように、ＴＦＴ５
２部分のソース電極７０とドレイン電極８０との間のコ
ンタクト層６５を全て、半導体層５０の一部をエッチン
グにより除去し、ＴＦＴ５２のチャネル領域およびソー
ス電極７０、ドレイン電極８０を電気的に分離する。
２部分のソース電極７０とドレイン電極８０との間のコ
ンタクト層６５を全て、半導体層５０の一部をエッチン
グにより除去し、ＴＦＴ５２のチャネル領域およびソー
ス電極７０、ドレイン電極８０を電気的に分離する。
【００１６】次に、図８（ｆ）に示すように、ＴＦＴ５
２部分にＳｉＮX等からなるパッシペーション膜１００
を成膜し、パターニングする。これにより液晶表示装置
に用いられるアクティブマトリクス基板が得られる。
２部分にＳｉＮX等からなるパッシペーション膜１００
を成膜し、パターニングする。これにより液晶表示装置
に用いられるアクティブマトリクス基板が得られる。
【００１７】
【発明が解決しようとする課題】アクティブマトリクス
基板では、液晶表示装置の高輝度、高コントラスト化の
ために、開口率を増加させる必要があるが、ドットマト
リクスの高精細化、高微細化に伴い絵素電極の面積を小
さくすると、所定の補助容量を得るためには、絵素電極
の面積に対して補助容量の面積の占める割合を増加させ
なければならない。これにより、アクティブマトリクス
基板の開口率が低下し、表示される映像の輝度およびコ
ントラストが低下するという問題がある。
基板では、液晶表示装置の高輝度、高コントラスト化の
ために、開口率を増加させる必要があるが、ドットマト
リクスの高精細化、高微細化に伴い絵素電極の面積を小
さくすると、所定の補助容量を得るためには、絵素電極
の面積に対して補助容量の面積の占める割合を増加させ
なければならない。これにより、アクティブマトリクス
基板の開口率が低下し、表示される映像の輝度およびコ
ントラストが低下するという問題がある。
【００１８】特開平７−１９１３４８号公報および特開
平９−３２５３６４号公報には、層間絶縁膜をエッチン
グして薄くすることにより、絵素電極の面積に対して補
助容量の面積の占める割合を抑えることができ、この結
果、開口率を向上させる方法が開示されている。しかし
ながら、この方法では、層間絶縁膜をエッチングするた
めにフォトリソグラフィ、エッチング等により特別なパ
ターニングが必要となり、工数が増加するという問題が
ある。
平９−３２５３６４号公報には、層間絶縁膜をエッチン
グして薄くすることにより、絵素電極の面積に対して補
助容量の面積の占める割合を抑えることができ、この結
果、開口率を向上させる方法が開示されている。しかし
ながら、この方法では、層間絶縁膜をエッチングするた
めにフォトリソグラフィ、エッチング等により特別なパ
ターニングが必要となり、工数が増加するという問題が
ある。
【００１９】本発明は、このような課題を解決するもの
であり、その目的は、工程数を増加させることなく、補
助容量に必要な所定の容量値を確保して、開口率を増加
させることができるアクティブマトリクス基板の製造方
法を提供することである。
であり、その目的は、工程数を増加させることなく、補
助容量に必要な所定の容量値を確保して、開口率を増加
させることができるアクティブマトリクス基板の製造方
法を提供することである。
【００２０】
【課題を解決するための手段】本発明のアクティブマト
リクス基板の製造方法は、絶縁基板上にマトリクス状に
配置された複数の絵素電極と、隣接する絵素電極間にそ
れぞれ配置された複数の第１配線と、隣接する絵素電極
間に第１配線と交差するようにそれぞれ配置された複数
の第２配線と、各絵素電極と所定の第１配線および第２
配線とにそれぞれ接続された選択用スイッチング素子
と、各絵素電極と層間絶縁膜を介して補助配線が積層さ
れることによってそれぞれ形成された補助容量とを有す
るアクティブマトリクス基板の製造方法であって、該絶
縁基板上に該選択用スイッチング素子のゲート電極と、
第１配線と、補助容量を形成する補助配線とを形成する
工程と、該絶縁基板上の全面に該層間絶縁膜、半導体層
およびコンタクト層を順次形成する工程と、所定領域の
該半導体層および該コンタクト層を感光性樹脂によりパ
ターニングするとともに、パターニングされた該半導体
層および該コンタクト層上を該感光性樹脂をマスクとし
て該層間絶縁膜をエッチングする工程と、該選択用スイ
ッチング素子のソース電極およびドレイン電極と、第２
配線とを形成する工程と、該選択用スイッチング素子の
該ドレイン電極と電気的に接続する絵素電極を形成する
工程と、を包含することを特徴とする。
リクス基板の製造方法は、絶縁基板上にマトリクス状に
配置された複数の絵素電極と、隣接する絵素電極間にそ
れぞれ配置された複数の第１配線と、隣接する絵素電極
間に第１配線と交差するようにそれぞれ配置された複数
の第２配線と、各絵素電極と所定の第１配線および第２
配線とにそれぞれ接続された選択用スイッチング素子
と、各絵素電極と層間絶縁膜を介して補助配線が積層さ
れることによってそれぞれ形成された補助容量とを有す
るアクティブマトリクス基板の製造方法であって、該絶
縁基板上に該選択用スイッチング素子のゲート電極と、
第１配線と、補助容量を形成する補助配線とを形成する
工程と、該絶縁基板上の全面に該層間絶縁膜、半導体層
およびコンタクト層を順次形成する工程と、所定領域の
該半導体層および該コンタクト層を感光性樹脂によりパ
ターニングするとともに、パターニングされた該半導体
層および該コンタクト層上を該感光性樹脂をマスクとし
て該層間絶縁膜をエッチングする工程と、該選択用スイ
ッチング素子のソース電極およびドレイン電極と、第２
配線とを形成する工程と、該選択用スイッチング素子の
該ドレイン電極と電気的に接続する絵素電極を形成する
工程と、を包含することを特徴とする。
【００２１】本発明のアクティブマトリクス基板の製造
方法は、絶縁基板上にマトリクス状に配置された複数の
絵素電極と、隣接する絵素電極間にそれぞれ配置された
複数の第１配線と、隣接する絵素電極間に第１配線と交
差するようにそれぞれ配置された複数の第２配線と、各
絵素電極と所定の第１配線および第２配線とに接続され
た選択用スイッチング素子と、各絵素電極と層間絶縁膜
を介して第１配線の一部が積層されることによってそれ
ぞれ形成された補助容量とを有するアクティブマトリク
ス基板の製造方法であって、該絶縁基板上に該選択用ス
イッチング素子のゲート電極と、補助容量を形成する部
分を有する第１配線とを形成する工程と、該絶縁基板上
の全面に該層間絶縁膜、半導体層およびコンタクト層を
順次形成する工程と、所定領域の該半導体層および該コ
ンタクト層を感光性樹脂によりパターニングするととも
に、パターニングされた該半導体層および該コンタクト
層上を該感光性樹脂をマスクとして該層間絶縁膜をエッ
チングする工程と、該選択用スイッチング素子のソース
電極およびドレイン電極と、第２配線とを形成する工程
と、該選択用スイッチング素子の該ドレイン電極と電気
的に接続する絵素電極を形成する工程と、を包含するこ
とを特徴とする。
方法は、絶縁基板上にマトリクス状に配置された複数の
絵素電極と、隣接する絵素電極間にそれぞれ配置された
複数の第１配線と、隣接する絵素電極間に第１配線と交
差するようにそれぞれ配置された複数の第２配線と、各
絵素電極と所定の第１配線および第２配線とに接続され
た選択用スイッチング素子と、各絵素電極と層間絶縁膜
を介して第１配線の一部が積層されることによってそれ
ぞれ形成された補助容量とを有するアクティブマトリク
ス基板の製造方法であって、該絶縁基板上に該選択用ス
イッチング素子のゲート電極と、補助容量を形成する部
分を有する第１配線とを形成する工程と、該絶縁基板上
の全面に該層間絶縁膜、半導体層およびコンタクト層を
順次形成する工程と、所定領域の該半導体層および該コ
ンタクト層を感光性樹脂によりパターニングするととも
に、パターニングされた該半導体層および該コンタクト
層上を該感光性樹脂をマスクとして該層間絶縁膜をエッ
チングする工程と、該選択用スイッチング素子のソース
電極およびドレイン電極と、第２配線とを形成する工程
と、該選択用スイッチング素子の該ドレイン電極と電気
的に接続する絵素電極を形成する工程と、を包含するこ
とを特徴とする。
【００２２】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。
の実施の形態を説明する。
【００２３】図１（ａ）は、アクティブマトリクス基板
の１絵素部分平面図を示す。
の１絵素部分平面図を示す。
【００２４】図１（ａ）には、透明絶縁基板１上に絵素
電極９がマトリクス状に形成されている。絵素電極９の
周囲には、相互に平行となった各一対の走査配線５４と
信号配線５５とが相互に絶縁状態で交差するように形成
されており、その交差部の一カ所にＴＦＴ５２がそれぞ
れ設けられている。各ＴＦＴ５２は、ゲート電極を走査
配線５４に接続され、ソース電極が信号配線５５に接続
され、ドレイン電極が絵素電極９に接続されている。
電極９がマトリクス状に形成されている。絵素電極９の
周囲には、相互に平行となった各一対の走査配線５４と
信号配線５５とが相互に絶縁状態で交差するように形成
されており、その交差部の一カ所にＴＦＴ５２がそれぞ
れ設けられている。各ＴＦＴ５２は、ゲート電極を走査
配線５４に接続され、ソース電極が信号配線５５に接続
され、ドレイン電極が絵素電極９に接続されている。
【００２５】隣接する走査配線５４間の中央部に、各走
査配線５４と平行に補助配線６０が形成されており、こ
の補助配線６０と絵素電極９との間に誘電体である層間
絶縁膜を設けることにより、補助容量５３を有するコン
デンサ部が形成されている。
査配線５４と平行に補助配線６０が形成されており、こ
の補助配線６０と絵素電極９との間に誘電体である層間
絶縁膜を設けることにより、補助容量５３を有するコン
デンサ部が形成されている。
【００２６】図２（ａ）〜（ｇ）は、それぞれ図１
（ａ）に示すアクティブマトリクス基板の製造方法にお
ける各工程を示す断面図であり、このアクティブマトリ
クス基板の製造方法を、図２（ａ）〜（ｇ）を用いて説
明する。各図の左側および右側は、それぞれ図１（ａ）
のＡ−Ａ’断面（ＴＦＴ５２部分）およびＢ−Ｂ’断面
（補助容量５３部分）である。
（ａ）に示すアクティブマトリクス基板の製造方法にお
ける各工程を示す断面図であり、このアクティブマトリ
クス基板の製造方法を、図２（ａ）〜（ｇ）を用いて説
明する。各図の左側および右側は、それぞれ図１（ａ）
のＡ−Ａ’断面（ＴＦＴ５２部分）およびＢ−Ｂ’断面
（補助容量５３部分）である。
【００２７】図２（ａ）に示すように、透明絶縁基板１
上にＡｌ、Ｃｒ、Ｔａ、Ｔｉ等の金属をスパッタリング
法等により成膜し、成膜された金属にフォトリソグラフ
ィ、エッチングを施すことによりパターニングして、走
査配線５４（図示せず）を形成するとともに、断面が台
形状のゲート電極２および断面が台形状の補助配線６０
を形成する。各走査配線５４は、信号配線５５との交差
部近傍に、絵素電極９側に突出したＴＦＴ形成部５４ａ
がそれぞれ設けられている。
上にＡｌ、Ｃｒ、Ｔａ、Ｔｉ等の金属をスパッタリング
法等により成膜し、成膜された金属にフォトリソグラフ
ィ、エッチングを施すことによりパターニングして、走
査配線５４（図示せず）を形成するとともに、断面が台
形状のゲート電極２および断面が台形状の補助配線６０
を形成する。各走査配線５４は、信号配線５５との交差
部近傍に、絵素電極９側に突出したＴＦＴ形成部５４ａ
がそれぞれ設けられている。
【００２８】次に、図２（ｂ）に示すように、ゲート電
極２および補助配線６０を被覆するように、膜厚が０．
３〜０．６μｍであるＳｉＮX、ＳｉＯ2等の層間絶縁膜
４を透明絶縁基板１上の全面にわたって形成し、層間絶
縁膜４上に、膜厚が０．０７〜０．２５μｍであるａ−
Ｓｉ：Ｈ（アモルファスシリコン）、ｐ−Ｓｉ：Ｈ（ポ
リシリコン）等から成る半導体層５を形成する。さら
に、半導体層５上に、膜厚が０．０３〜０．０７μｍで
あるリン（Ｐ）がドープされたａ−Ｓｉ：Ｈ（アモルフ
ァスシリコン）、μｃ−Ｓｉ：Ｈ（微結晶シリコン）等
から成るコンタクト層６をＣＶＤ法等により連続して成
膜する。本実施形態では、例えば、層間絶縁膜４を、膜
厚が０．３５μｍであるＳｉＮXにより形成し、半導体
層５を膜厚が０．１５μｍであるａ−Ｓｉ：Ｈにより形
成し、コンタクト層６を膜厚が０．０６μｍであるリン
（Ｐ）がドープされたμｃ−Ｓｉ：Ｈにより形成した。
極２および補助配線６０を被覆するように、膜厚が０．
３〜０．６μｍであるＳｉＮX、ＳｉＯ2等の層間絶縁膜
４を透明絶縁基板１上の全面にわたって形成し、層間絶
縁膜４上に、膜厚が０．０７〜０．２５μｍであるａ−
Ｓｉ：Ｈ（アモルファスシリコン）、ｐ−Ｓｉ：Ｈ（ポ
リシリコン）等から成る半導体層５を形成する。さら
に、半導体層５上に、膜厚が０．０３〜０．０７μｍで
あるリン（Ｐ）がドープされたａ−Ｓｉ：Ｈ（アモルフ
ァスシリコン）、μｃ−Ｓｉ：Ｈ（微結晶シリコン）等
から成るコンタクト層６をＣＶＤ法等により連続して成
膜する。本実施形態では、例えば、層間絶縁膜４を、膜
厚が０．３５μｍであるＳｉＮXにより形成し、半導体
層５を膜厚が０．１５μｍであるａ−Ｓｉ：Ｈにより形
成し、コンタクト層６を膜厚が０．０６μｍであるリン
（Ｐ）がドープされたμｃ−Ｓｉ：Ｈにより形成した。
【００２９】コンタクト層６上には、フォトレジストを
塗布して、露光および現像処理を行いレジストパターン
１１を形成し、レジストパターン１１の形成部以外のコ
ンタクト層６および半導体層５をドライエッチングによ
り除去し、図１（ｂ）に示すように、走査配線５４おけ
るＴＦＴ形成部５４ａ上、および、信号配線５５の交差
部となる部分上、また、補助配線６０における信号配線
５５との交差部となる部分上に、半導体層５およびコン
タクト層６がの島状にパターンになるようにパターニン
グする。この時、層間絶縁膜４は、殆どエッチングされ
ない。
塗布して、露光および現像処理を行いレジストパターン
１１を形成し、レジストパターン１１の形成部以外のコ
ンタクト層６および半導体層５をドライエッチングによ
り除去し、図１（ｂ）に示すように、走査配線５４おけ
るＴＦＴ形成部５４ａ上、および、信号配線５５の交差
部となる部分上、また、補助配線６０における信号配線
５５との交差部となる部分上に、半導体層５およびコン
タクト層６がの島状にパターンになるようにパターニン
グする。この時、層間絶縁膜４は、殆どエッチングされ
ない。
【００３０】この場合のドライエッチング条件は、圧
力：１５０ｍＴｏｒｒ、ガス流量：ＨＣｌ（３００ｓｃ
ｃｍ）／ＳＦ６（３００ｓｃｃｍ）、ＲＦ電力：５００
Ｗ、電極間距離：５０ｍｍ、電極温度：６０℃、オーバ
ーエッチ時間：エッチング時間の１０％であり、エンド
ポイント検出を実施しながらコンタクト層６および半導
体層５のエッチングを行った。
力：１５０ｍＴｏｒｒ、ガス流量：ＨＣｌ（３００ｓｃ
ｃｍ）／ＳＦ６（３００ｓｃｃｍ）、ＲＦ電力：５００
Ｗ、電極間距離：５０ｍｍ、電極温度：６０℃、オーバ
ーエッチ時間：エッチング時間の１０％であり、エンド
ポイント検出を実施しながらコンタクト層６および半導
体層５のエッチングを行った。
【００３１】ここで、ＴＦＴ形成部５４ａ、走査配線５
４と信号配線５５の交差部、補助配線６０と信号配線５
５との交差部に設けられたコンタクト層６および半導体
層５のパターンは、次工程での層間絶縁膜４がドライエ
ッチングされる際に、これらの部分に設けられた層間絶
縁膜４がエッチングされないためのものである。走査配
線５４と信号配線５５の交差部、補助配線６０と信号配
線５５との交差部に設けられる層間絶縁膜４が、後工程
の処理によりエッチングされると、走査配線５４と信号
配線５５との間の容量および補助配線６０と信号配線５
５との容量が増大し、ゲート信号、ソース信号、画像信
号の干渉およびそれぞれの信号の遅延等の不具合が発生
し、液晶表示装置における画像表示の品位が低下する。
このために、走査配線５４と信号配線５５との交差部お
よび補助配線６０と信号配線５５との交差部に、半導体
層５とコンタクト層６を設けることにより、その部分に
おける容量を小さく抑えることができる。
４と信号配線５５の交差部、補助配線６０と信号配線５
５との交差部に設けられたコンタクト層６および半導体
層５のパターンは、次工程での層間絶縁膜４がドライエ
ッチングされる際に、これらの部分に設けられた層間絶
縁膜４がエッチングされないためのものである。走査配
線５４と信号配線５５の交差部、補助配線６０と信号配
線５５との交差部に設けられる層間絶縁膜４が、後工程
の処理によりエッチングされると、走査配線５４と信号
配線５５との間の容量および補助配線６０と信号配線５
５との容量が増大し、ゲート信号、ソース信号、画像信
号の干渉およびそれぞれの信号の遅延等の不具合が発生
し、液晶表示装置における画像表示の品位が低下する。
このために、走査配線５４と信号配線５５との交差部お
よび補助配線６０と信号配線５５との交差部に、半導体
層５とコンタクト層６を設けることにより、その部分に
おける容量を小さく抑えることができる。
【００３２】次に、図２（ｃ）に示すように、前述のレ
ジストパターン１１によりパターン形成された半導体層
５およびコンタクト層６が設けられているＴＦＴ形成部
５４ａ、走査配線５４と信号配線５５の交差部、補助配
線６０と信号配線５５との交差部以外の層間絶縁膜４が
露出した部分に対して、さらに、レジストパターン１１
にて覆われた半導体層５およびコンタクト層６をマスク
として連続してドライエッチングを行い、レジストパタ
ーン１１の形成部以外の層間絶縁膜４の膜厚が０．１５
〜０．４５μｍになるように調整する。このドライエッ
チングは、レジストパターン１１によるＴＦＴ５２形成
部、走査配線５４と信号配線５５の交差部、補助配線６
０と信号配線５５との交差部のパターン形成の際のドラ
イエッチング後、ドライエッチング装置内よりアクティ
ブマトリクス基板を取り出すことなくエッチング条件の
みを変更し連続して実施する。
ジストパターン１１によりパターン形成された半導体層
５およびコンタクト層６が設けられているＴＦＴ形成部
５４ａ、走査配線５４と信号配線５５の交差部、補助配
線６０と信号配線５５との交差部以外の層間絶縁膜４が
露出した部分に対して、さらに、レジストパターン１１
にて覆われた半導体層５およびコンタクト層６をマスク
として連続してドライエッチングを行い、レジストパタ
ーン１１の形成部以外の層間絶縁膜４の膜厚が０．１５
〜０．４５μｍになるように調整する。このドライエッ
チングは、レジストパターン１１によるＴＦＴ５２形成
部、走査配線５４と信号配線５５の交差部、補助配線６
０と信号配線５５との交差部のパターン形成の際のドラ
イエッチング後、ドライエッチング装置内よりアクティ
ブマトリクス基板を取り出すことなくエッチング条件の
みを変更し連続して実施する。
【００３３】この場合のドライエッチング条件は、例え
ば、圧力：２００ｍＴｏｒｒ、ガス流量：ＨＣｌ（７５
ｓｃｃｍ）／ＳＦ６（３００ｓｃｃｍ）／Ｈｅ（３００
ｓｃｃｍ）、ＲＦ電力：３００Ｗ、電極間距離：５０ｍ
ｍ、電極温度：６０℃、エッチング時間：１８０秒、エ
ッチングレート：約６５０Å/分であり、層間絶縁膜４
の膜厚が、初期膜厚０．３５μｍに対して、エッチング
完了時点に０．１５μｍになるように調整する。これに
より、層間絶縁膜４がドライエッチングされて、その膜
厚が薄くなる。
ば、圧力：２００ｍＴｏｒｒ、ガス流量：ＨＣｌ（７５
ｓｃｃｍ）／ＳＦ６（３００ｓｃｃｍ）／Ｈｅ（３００
ｓｃｃｍ）、ＲＦ電力：３００Ｗ、電極間距離：５０ｍ
ｍ、電極温度：６０℃、エッチング時間：１８０秒、エ
ッチングレート：約６５０Å/分であり、層間絶縁膜４
の膜厚が、初期膜厚０．３５μｍに対して、エッチング
完了時点に０．１５μｍになるように調整する。これに
より、層間絶縁膜４がドライエッチングされて、その膜
厚が薄くなる。
【００３４】尚、この工程での層間絶縁膜４のエッチン
グは、本実施形態ではドライエッチングを用いたが、
１：１０のバッファードフッ酸等を使用するウエットエ
ッチング法で行っても良い。層間絶縁膜４のエッチング
は、例えば、コンタクト層６および半導体層５のエッチ
ングをドライエッチング法で行い、層間絶縁膜４のエッ
チングをウエットエッチング法で行うというように、コ
ンタクト層６および半導体層５のエッチングと異なる方
法でも良いし、本実施形態のように同一の方法を用いて
も良い。
グは、本実施形態ではドライエッチングを用いたが、
１：１０のバッファードフッ酸等を使用するウエットエ
ッチング法で行っても良い。層間絶縁膜４のエッチング
は、例えば、コンタクト層６および半導体層５のエッチ
ングをドライエッチング法で行い、層間絶縁膜４のエッ
チングをウエットエッチング法で行うというように、コ
ンタクト層６および半導体層５のエッチングと異なる方
法でも良いし、本実施形態のように同一の方法を用いて
も良い。
【００３５】層間絶縁膜４のドライエッチング完了後、
レジストパターン１１のフォトレジストを剥離洗浄また
は酸素ブラズマアッシングにより除去する。
レジストパターン１１のフォトレジストを剥離洗浄また
は酸素ブラズマアッシングにより除去する。
【００３６】次に、図２（ｄ）に示すように、ＴＦＴ形
成部５４ａのコンタクト層６および層間絶縁膜４の上
に、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ等の金属をスパッタリング
法等により成膜し、成膜された金属にフォトリソグラフ
ィ、エッチングを施すことによりパターニングして、信
号配線５５とともに、ソース電極７およびドレイン電極
８を相互に分離して形成する。
成部５４ａのコンタクト層６および層間絶縁膜４の上
に、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ等の金属をスパッタリング
法等により成膜し、成膜された金属にフォトリソグラフ
ィ、エッチングを施すことによりパターニングして、信
号配線５５とともに、ソース電極７およびドレイン電極
８を相互に分離して形成する。
【００３７】次に、図２（ｅ）に示すように、透明のＳ
ｎＯ2、Ｉｎ2Ｏ3から成るＩＴＯ膜を成膜して、ＴＦＴ
形成部５４ａのドレイン電極８と電気的に接続されるよ
うに、パターニングして絵素電極９を形成する。これに
より、補助配線６０と絵素電極９との間に誘電体である
層間絶縁膜４が形成されて図１（ａ）に示す補助容量５
３が形成される。
ｎＯ2、Ｉｎ2Ｏ3から成るＩＴＯ膜を成膜して、ＴＦＴ
形成部５４ａのドレイン電極８と電気的に接続されるよ
うに、パターニングして絵素電極９を形成する。これに
より、補助配線６０と絵素電極９との間に誘電体である
層間絶縁膜４が形成されて図１（ａ）に示す補助容量５
３が形成される。
【００３８】次に、図２（ｆ）に示すように、ＴＦＴ５
２部分のソース電極７とドレイン電極８との間のコンタ
クト層６を全て、半導体層５の一部をドライエッチング
等により除去し、ＴＦＴ５２のチャネル領域およびソー
ス電極７、ドレイン電極８を電気的に分離する。
２部分のソース電極７とドレイン電極８との間のコンタ
クト層６を全て、半導体層５の一部をドライエッチング
等により除去し、ＴＦＴ５２のチャネル領域およびソー
ス電極７、ドレイン電極８を電気的に分離する。
【００３９】次に、図２（ｇ）に示すように、ＴＦＴ５
２部分にＳｉＮX等からなるパッシペーション膜１０を
成膜し、パターニングする。これにより、図１（ａ）に
示す構成を有する液晶表示装置用のアクティブマトリク
ス基板が得られる。
２部分にＳｉＮX等からなるパッシペーション膜１０を
成膜し、パターニングする。これにより、図１（ａ）に
示す構成を有する液晶表示装置用のアクティブマトリク
ス基板が得られる。
【００４０】ここで、補助容量５３の容量値Ｃｓは、Ｃ
ｓ＝εＳ／ｄ（ε：層間絶縁膜の誘電率、Ｓ：層間絶縁
膜両側の電極面積、ｄ：層間絶縁膜の膜厚）で表され
る。この式より、層間絶縁膜４の膜厚ｄを薄くすると、
補助容量５３の形成部の電極面積Ｓが小さくてなっても
所定の容量を確保できる。本実施形態では、補助容量５
３の電極面積は、補助配線６０の配線幅によって決めら
れており、したがって、層間絶縁膜４の膜厚を薄くする
ことによって補助配線６０の配線幅を狭くできるととも
に、補助容量５３の電極面積を小さくすることができ各
絵素の開ロ率を大きくできる。しかし、層間絶縁膜４の
膜厚を薄くしすぎると、層間絶縁膜４の耐電圧が低下す
るおそれがあるので、層間絶縁膜４の膜厚は、最低でも
０．１５μｍ程度は確保する必要がある。
ｓ＝εＳ／ｄ（ε：層間絶縁膜の誘電率、Ｓ：層間絶縁
膜両側の電極面積、ｄ：層間絶縁膜の膜厚）で表され
る。この式より、層間絶縁膜４の膜厚ｄを薄くすると、
補助容量５３の形成部の電極面積Ｓが小さくてなっても
所定の容量を確保できる。本実施形態では、補助容量５
３の電極面積は、補助配線６０の配線幅によって決めら
れており、したがって、層間絶縁膜４の膜厚を薄くする
ことによって補助配線６０の配線幅を狭くできるととも
に、補助容量５３の電極面積を小さくすることができ各
絵素の開ロ率を大きくできる。しかし、層間絶縁膜４の
膜厚を薄くしすぎると、層間絶縁膜４の耐電圧が低下す
るおそれがあるので、層間絶縁膜４の膜厚は、最低でも
０．１５μｍ程度は確保する必要がある。
【００４１】図３（ａ）は、アクティブマトリクス基板
の他の例の１絵素部分の平面図を示す。このアクティブ
マトリクス基板では、走査配線５４の一部を絵素電極９
側に拡幅させて、この走査配線５４の拡幅部５３ａと絵
素電極９との間に誘電体である層間絶縁膜４を設けるこ
とにより補助容量５３を有するコンデンサ部が形成され
る。その他の構成は、図１（ａ）に示すアクティブマト
リクス基板の構成と同様である。
の他の例の１絵素部分の平面図を示す。このアクティブ
マトリクス基板では、走査配線５４の一部を絵素電極９
側に拡幅させて、この走査配線５４の拡幅部５３ａと絵
素電極９との間に誘電体である層間絶縁膜４を設けるこ
とにより補助容量５３を有するコンデンサ部が形成され
る。その他の構成は、図１（ａ）に示すアクティブマト
リクス基板の構成と同様である。
【００４２】図４（ａ）〜（ｇ）は、それぞれ図３
（ａ）に示すアクティブマトリクス基板の製造方法にお
ける各工程を示す断面図であり、このアクティブマトリ
クス基板の製造方法を図４（ａ）〜（ｇ）を用いて説明
する。各図の左側および右側は、それぞれ図３（ａ）の
Ａ−Ａ’断面（ＴＦＴ５２部分）およびＢ−Ｂ’断面
（補助容量５３部分）である。
（ａ）に示すアクティブマトリクス基板の製造方法にお
ける各工程を示す断面図であり、このアクティブマトリ
クス基板の製造方法を図４（ａ）〜（ｇ）を用いて説明
する。各図の左側および右側は、それぞれ図３（ａ）の
Ａ−Ａ’断面（ＴＦＴ５２部分）およびＢ−Ｂ’断面
（補助容量５３部分）である。
【００４３】図４（ａ）に示すように、透明絶縁基板１
上にＡｌ、Ｃｒ、Ｔａ、Ｔｉ等の金属をスパッタリング
法等により成膜し、成膜された金属にフォトリソグラフ
ィ、エッチングを施すことによりパターニングして、拡
幅部５３ａを有する走査配線５４を形成するとともに、
断面が台形状のゲート電極２を形成する。各走査配線５
４は、信号配線５５との交差部近傍に、絵素電極９側に
突出したＴＦＴ形成部５４ａがそれぞれ設けられてい
る。
上にＡｌ、Ｃｒ、Ｔａ、Ｔｉ等の金属をスパッタリング
法等により成膜し、成膜された金属にフォトリソグラフ
ィ、エッチングを施すことによりパターニングして、拡
幅部５３ａを有する走査配線５４を形成するとともに、
断面が台形状のゲート電極２を形成する。各走査配線５
４は、信号配線５５との交差部近傍に、絵素電極９側に
突出したＴＦＴ形成部５４ａがそれぞれ設けられてい
る。
【００４４】次に、図４（ｂ）に示すように、ゲート電
極２および走査配線５４、走査配線５４の拡幅部５３ａ
を被覆するように、膜厚が０．３〜０．６μｍであるＳ
ｉＮ X、ＳｉＯ2等の層間絶縁膜４を、透明絶縁基板１上
の全面にわたって形成し、層間絶縁膜４上に、膜厚が
０．０７〜０．２５μｍであるａ−Ｓｉ：Ｈ（アモルフ
ァスシリコン）、ｐ−Ｓｉ：Ｈ（ポリシリコン）等から
成る半導体層５を形成する。さらに、半導体層５上に、
膜厚が０．０３〜０．０７μｍであるリン（Ｐ）がドー
プされたａ−Ｓｉ：Ｈ（アモルファスシリコン）、μｃ
−Ｓｉ：Ｈ（微結晶シリコン）等から成るコンタクト層
６をＣＶＤ法等により連続して成膜する。本実施形態で
は、例えば、層間絶縁膜４を、膜厚が０．３５μｍであ
るＳｉＮXにより形成し、半導体層５を膜厚が０．１５
μｍであるａ−Ｓｉ：Ｈにより形成し、コンタクト層６
を膜厚が０．０６μｍであるリン（Ｐ）がドープされた
μｃ−Ｓｉ：Ｈにより形成した。
極２および走査配線５４、走査配線５４の拡幅部５３ａ
を被覆するように、膜厚が０．３〜０．６μｍであるＳ
ｉＮ X、ＳｉＯ2等の層間絶縁膜４を、透明絶縁基板１上
の全面にわたって形成し、層間絶縁膜４上に、膜厚が
０．０７〜０．２５μｍであるａ−Ｓｉ：Ｈ（アモルフ
ァスシリコン）、ｐ−Ｓｉ：Ｈ（ポリシリコン）等から
成る半導体層５を形成する。さらに、半導体層５上に、
膜厚が０．０３〜０．０７μｍであるリン（Ｐ）がドー
プされたａ−Ｓｉ：Ｈ（アモルファスシリコン）、μｃ
−Ｓｉ：Ｈ（微結晶シリコン）等から成るコンタクト層
６をＣＶＤ法等により連続して成膜する。本実施形態で
は、例えば、層間絶縁膜４を、膜厚が０．３５μｍであ
るＳｉＮXにより形成し、半導体層５を膜厚が０．１５
μｍであるａ−Ｓｉ：Ｈにより形成し、コンタクト層６
を膜厚が０．０６μｍであるリン（Ｐ）がドープされた
μｃ−Ｓｉ：Ｈにより形成した。
【００４５】コンタクト層６上には、フォトレジストを
塗布して、露光および現像処理を行いレジストパターン
１１を形成し、レジストパターン１１の形成部以外のコ
ンタクト層６および半導体層５をドライエッチングによ
り除去し、図３（ｂ）に示すように、走査配線５４にお
けるＴＦＴ形成部５４ａ上、および、信号配線５５の交
差部となる部分上に半導体層５およびコンタクト層６が
島状のパターンになるようにパターニングする。この
時、層間絶縁膜４は、殆どエッチングされない。
塗布して、露光および現像処理を行いレジストパターン
１１を形成し、レジストパターン１１の形成部以外のコ
ンタクト層６および半導体層５をドライエッチングによ
り除去し、図３（ｂ）に示すように、走査配線５４にお
けるＴＦＴ形成部５４ａ上、および、信号配線５５の交
差部となる部分上に半導体層５およびコンタクト層６が
島状のパターンになるようにパターニングする。この
時、層間絶縁膜４は、殆どエッチングされない。
【００４６】この場合のドライエッチング条件は、圧
力：１５０ｍＴｏｒｒ、ガス流量：ＨＣｌ（３００ｓｃ
ｃｍ）／ＳＦ６（３００ｓｃｃｍ）、ＲＦ電力：５００
Ｗ、電極間距離：５０ｍｍ、電極温度：６０℃、オーバ
ーエッチ時間：エッチング時間の１０％であり、エンド
ポイント検出を実施しながらコンタクト層６および半導
体層５のエッチングを行った。
力：１５０ｍＴｏｒｒ、ガス流量：ＨＣｌ（３００ｓｃ
ｃｍ）／ＳＦ６（３００ｓｃｃｍ）、ＲＦ電力：５００
Ｗ、電極間距離：５０ｍｍ、電極温度：６０℃、オーバ
ーエッチ時間：エッチング時間の１０％であり、エンド
ポイント検出を実施しながらコンタクト層６および半導
体層５のエッチングを行った。
【００４７】ここで、ＴＦＴ形成部５４ａ、走査配線５
４と信号配線５５の交差部に設けられたコンタクト層６
および半導体層５のパターンは、次工程での層間絶縁膜
４がドライエッチングされる際に、これらの部分に設け
られた層間絶縁膜４がエッチングされないためのもので
ある。走査配線５４と信号配線５５の交差部に設けられ
る層間絶縁膜４が、後工程の処理によりエッチングされ
ると、走査配線５４と信号配線５５との間の容量が増大
し、ゲート信号、ソース信号、画像信号の干渉およびそ
れぞれの信号の遅延等の不具合が発生し、液晶表示装置
における画像表示の品位が低下する。このために、走査
配線５４と信号配線５５との交差部に半導体層５および
コンタクト層６を設けることにより、その部分の容量を
小さく抑えることができる。
４と信号配線５５の交差部に設けられたコンタクト層６
および半導体層５のパターンは、次工程での層間絶縁膜
４がドライエッチングされる際に、これらの部分に設け
られた層間絶縁膜４がエッチングされないためのもので
ある。走査配線５４と信号配線５５の交差部に設けられ
る層間絶縁膜４が、後工程の処理によりエッチングされ
ると、走査配線５４と信号配線５５との間の容量が増大
し、ゲート信号、ソース信号、画像信号の干渉およびそ
れぞれの信号の遅延等の不具合が発生し、液晶表示装置
における画像表示の品位が低下する。このために、走査
配線５４と信号配線５５との交差部に半導体層５および
コンタクト層６を設けることにより、その部分の容量を
小さく抑えることができる。
【００４８】次に、図４（ｃ）に示すように、前述のレ
ジストパターン１１によりパターン形成された半導体層
５およびコンタクト層６が設けられているＴＦＴ形成部
５４ａ、走査配線５４と信号配線５５の交差部以外の層
間絶縁膜４が露出した部分に対して、さらに、レジスト
パターン１１にて覆われた半導体層５およびコンタクト
層６をマスクとして連続してドライエッチングを行い、
レジストパターン１１の形成部以外の層間絶縁膜４の膜
厚が０．１５〜０．４５μｍになるように調整する。こ
のドライエッチングは、レジストパターン１１によるＴ
ＦＴ形成部５４ａ、走査配線５４と信号配線５５の交差
部のパターン形成の際のドライエッチング後、ドライエ
ッチング装置内よりアクティブマトリクス基板を取り出
すことなくエッチング条件のみを変更し連続して実施す
る。
ジストパターン１１によりパターン形成された半導体層
５およびコンタクト層６が設けられているＴＦＴ形成部
５４ａ、走査配線５４と信号配線５５の交差部以外の層
間絶縁膜４が露出した部分に対して、さらに、レジスト
パターン１１にて覆われた半導体層５およびコンタクト
層６をマスクとして連続してドライエッチングを行い、
レジストパターン１１の形成部以外の層間絶縁膜４の膜
厚が０．１５〜０．４５μｍになるように調整する。こ
のドライエッチングは、レジストパターン１１によるＴ
ＦＴ形成部５４ａ、走査配線５４と信号配線５５の交差
部のパターン形成の際のドライエッチング後、ドライエ
ッチング装置内よりアクティブマトリクス基板を取り出
すことなくエッチング条件のみを変更し連続して実施す
る。
【００４９】この場合のドライエッチング条件は、例え
ば、圧力：２００ｍＴｏｒｒ、ガス流量：ＨＣｌ（７５
ｓｃｃｍ）／ＳＦ６（３００ｓｃｃｍ）／Ｈｅ（３００
ｓｃｃｍ）、ＲＦ電力：３００Ｗ、電極間距離：５０ｍ
ｍ、電極温度：６０℃、エッチング時間：１８０秒、エ
ッチングレート：約６５０Å/分であり、層間絶縁膜４
の膜厚が、初期膜厚０．３５μｍに対して、エッチング
完了時点に０．１５μｍになるように調整する。これに
より、層間絶縁膜４がドライエッチングされて、その膜
厚が薄くなる。
ば、圧力：２００ｍＴｏｒｒ、ガス流量：ＨＣｌ（７５
ｓｃｃｍ）／ＳＦ６（３００ｓｃｃｍ）／Ｈｅ（３００
ｓｃｃｍ）、ＲＦ電力：３００Ｗ、電極間距離：５０ｍ
ｍ、電極温度：６０℃、エッチング時間：１８０秒、エ
ッチングレート：約６５０Å/分であり、層間絶縁膜４
の膜厚が、初期膜厚０．３５μｍに対して、エッチング
完了時点に０．１５μｍになるように調整する。これに
より、層間絶縁膜４がドライエッチングされて、その膜
厚が薄くなる。
【００５０】尚、この工程での層間絶縁膜４のエッチン
グは、本実施形態ではドライエッチングを用いたが、
１：１０のバッファードフッ酸等を使用するウエットエ
ッチング法で行っても良い。層間絶縁膜４のエッチング
は、例えば、コンタクト層６および半導体層５のエッチ
ングをドライエッチング法で行い、層間絶縁膜４のエッ
チングをウエットエッチング法で行うというように、コ
ンタクト層６および半導体層５のエッチングと異なる方
法でも良いし、本実施形態のように同一の方法を用いて
も良い。
グは、本実施形態ではドライエッチングを用いたが、
１：１０のバッファードフッ酸等を使用するウエットエ
ッチング法で行っても良い。層間絶縁膜４のエッチング
は、例えば、コンタクト層６および半導体層５のエッチ
ングをドライエッチング法で行い、層間絶縁膜４のエッ
チングをウエットエッチング法で行うというように、コ
ンタクト層６および半導体層５のエッチングと異なる方
法でも良いし、本実施形態のように同一の方法を用いて
も良い。
【００５１】層間絶縁膜４のドライエッチング完了後、
レジストパターン１１のフォトレジストを剥離洗浄また
は酸素ブラズマアッシングにより除去する。
レジストパターン１１のフォトレジストを剥離洗浄また
は酸素ブラズマアッシングにより除去する。
【００５２】次に、図４（ｄ）に示すように、ＴＦＴ形
成部５４ａのコンタクト層６および層間絶縁膜４の上
に、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ等の金属をスパッタリング
法等により成膜し、成膜された金属にフォトリソグラフ
ィ、エッチングを施すことによりパターニングして、信
号配線５５とともに、ソース電極７およびドレイン電極
８を相互に分離して形成する。
成部５４ａのコンタクト層６および層間絶縁膜４の上
に、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ等の金属をスパッタリング
法等により成膜し、成膜された金属にフォトリソグラフ
ィ、エッチングを施すことによりパターニングして、信
号配線５５とともに、ソース電極７およびドレイン電極
８を相互に分離して形成する。
【００５３】次に、図４（ｅ）に示すように、透明のＳ
ｎＯ2、Ｉｎ2Ｏ3から成るＩＴＯ膜を成膜して、ＴＦＴ
形成部５４ａのドレイン電極８と電気的に接続されるよ
うに、パターニングして絵素電極９を形成する。これに
より、走査配線５４の拡幅部５３ａと絵素電極９との間
に誘電体である層間絶縁膜４が形成されて図３（ａ）に
示す補助容量５３が形成される。
ｎＯ2、Ｉｎ2Ｏ3から成るＩＴＯ膜を成膜して、ＴＦＴ
形成部５４ａのドレイン電極８と電気的に接続されるよ
うに、パターニングして絵素電極９を形成する。これに
より、走査配線５４の拡幅部５３ａと絵素電極９との間
に誘電体である層間絶縁膜４が形成されて図３（ａ）に
示す補助容量５３が形成される。
【００５４】次に、図４（ｆ）に示すように、ＴＦＴ５
２部分のソース電極７とドレイン電極８との間のコンタ
クト層６を全て、半導体層５の一部をドライエッチング
等により除去し、ＴＦＴ５２のチャネル領域およびソー
ス電極７、ドレイン電極８を電気的に分離する。
２部分のソース電極７とドレイン電極８との間のコンタ
クト層６を全て、半導体層５の一部をドライエッチング
等により除去し、ＴＦＴ５２のチャネル領域およびソー
ス電極７、ドレイン電極８を電気的に分離する。
【００５５】次に、図４（ｇ）に示すように、ＴＦＴ５
２部分にＳｉＮX等からなるパッシペーション膜１０を
成膜し、パターニングする。これにより、図３（ａ）に
示す構成を有する液晶表示装置用のアクティブマトリク
ス基板が得られる。
２部分にＳｉＮX等からなるパッシペーション膜１０を
成膜し、パターニングする。これにより、図３（ａ）に
示す構成を有する液晶表示装置用のアクティブマトリク
ス基板が得られる。
【００５６】補助容量５３の容量値Ｃｓは、前述したよ
うに、層間絶縁膜４の膜厚ｄを薄くすると、補助容量５
３の形成部の電極面積Ｓが小さくてなっても所定の容量
を確保できる。本実施形態では、補助容量５３の電極面
積は、走査配線５４の拡幅部５４ａによって決められて
おり、したがって、層間絶縁膜４の膜厚を薄くすること
によって走査配線５４における拡幅部５４ａを狭くでき
るとともに、補助容量５３の電極面積を小さくすること
ができ各絵素の開ロ率を大きくできる。しかし、層間絶
縁膜４の膜厚を薄くしすぎると、層間絶縁膜４の耐電圧
が低下するおそれがあるので、層間絶縁膜４の膜厚は、
最低でも０．１５μｍ程度は確保する必要がある。
うに、層間絶縁膜４の膜厚ｄを薄くすると、補助容量５
３の形成部の電極面積Ｓが小さくてなっても所定の容量
を確保できる。本実施形態では、補助容量５３の電極面
積は、走査配線５４の拡幅部５４ａによって決められて
おり、したがって、層間絶縁膜４の膜厚を薄くすること
によって走査配線５４における拡幅部５４ａを狭くでき
るとともに、補助容量５３の電極面積を小さくすること
ができ各絵素の開ロ率を大きくできる。しかし、層間絶
縁膜４の膜厚を薄くしすぎると、層間絶縁膜４の耐電圧
が低下するおそれがあるので、層間絶縁膜４の膜厚は、
最低でも０．１５μｍ程度は確保する必要がある。
【００５７】
【発明の効果】本発明のアクティブマトリクス基板の製
造方法によれば、絶縁基板上の全面に層間絶縁膜、半導
体層、コンタクト層を順次形成し、所定領域の半導体層
およびコンタクト層を感光性樹脂によりパターニングす
るとともに、パターニングされた半導体層およびコンタ
クト層上を感光性樹脂をマスクとして、層間絶縁膜をエ
ッチングして薄くすることによって、工程数を増加させ
ることなく、補助容量に必要な容量値を十分に確保しつ
つ、高開口率が達成可能となり、高輝度、高コントラス
トの画像が得られる。
造方法によれば、絶縁基板上の全面に層間絶縁膜、半導
体層、コンタクト層を順次形成し、所定領域の半導体層
およびコンタクト層を感光性樹脂によりパターニングす
るとともに、パターニングされた半導体層およびコンタ
クト層上を感光性樹脂をマスクとして、層間絶縁膜をエ
ッチングして薄くすることによって、工程数を増加させ
ることなく、補助容量に必要な容量値を十分に確保しつ
つ、高開口率が達成可能となり、高輝度、高コントラス
トの画像が得られる。
【図１】（ａ）は、アクティブマトリクス基板の１絵素
分の平面図である。（ｂ）は、その製造工程における概
略平面図である。
分の平面図である。（ｂ）は、その製造工程における概
略平面図である。
【図２】（ａ）〜（ｇ）は、それぞれ本発明の実施形態
であるアクティブマトリクス基板の製造方法における各
工程を示す断面図である。
であるアクティブマトリクス基板の製造方法における各
工程を示す断面図である。
【図３】（ａ）は、アクティブマトリクス基板の他の例
を示す１絵素分の平面図、（ｂ）は、その製造工程にお
ける概略平面図である。
を示す１絵素分の平面図、（ｂ）は、その製造工程にお
ける概略平面図である。
【図４】（ａ）〜（ｇ）は、それぞれ本発明の他の実施
形態であるアクティブマトリクス基板の製造方法におけ
る各工程を示す断面図である。
形態であるアクティブマトリクス基板の製造方法におけ
る各工程を示す断面図である。
【図５】従来のアクティブマトリクス基板における１絵
素分の等価回路図である。
素分の等価回路図である。
【図６】（ａ）は、アクティブマトリクス基板の１絵素
分の平面図、（ｂ）は、そのアクティブマトリクス基板
上における各絵素の等価回路図である。
分の平面図、（ｂ）は、そのアクティブマトリクス基板
上における各絵素の等価回路図である。
【図７】（ａ）は、アクティブマトリクス基板の１絵素
分の平面図、（ｂ）は、そのアクティブマトリクス基板
上における各絵素の等価回路図である。
分の平面図、（ｂ）は、そのアクティブマトリクス基板
上における各絵素の等価回路図である。
【図８】（ａ）〜（ｆ）は、それぞれ従来のアクティブ
マトリクス基板の製造方法における各工程を示す断面図
である。
マトリクス基板の製造方法における各工程を示す断面図
である。
１ 透明絶縁基板 ２ ゲート電極 ４ 層間絶縁膜 ５ 半導体層 ６ コンタクト層 ７ ソース電極 ８ ドレイン電極 ９ 絵素電極 １０ パッシベーション膜 １１ レジストパターン １９ 透明絶縁基板 ２０ ゲート電極 ４０ 層間絶縁膜 ５０ 半導体層 ５１ 液晶容量 ５２ ＴＦＴ ５３ 補助容量 ５３ａ拡幅部 ５４ 走査配線 ５４ａＴＦＴ形成部 ５５ 信号配線 ５６ 対向電極 ６０ 補助配線 ６５ コンタクト層 ７０ ソース電極 ８０ ドレイン電極 ９０ 絵素電極 １００パッシベーション膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 JA28 JA37 JA45 JB56 JB69 KB25 MA17 NA07 NA27 5C094 AA02 AA06 AA10 AA43 AA60 BA03 BA43 CA19 EA04 EA05 EB02 5F110 AA16 AA30 BB01 CC07 DD01 DD02 EE03 EE04 EE23 EE44 FF02 FF03 GG02 GG13 GG15 GG24 HK03 HK04 HK07 HK09 HK15 HK16 HK22 HK25 HK33 NN02 NN04 NN23 NN24 NN72 NN73 QQ04
Claims (2)
- 【請求項１】 絶縁基板上にマトリクス状に配置された
複数の絵素電極と、隣接する絵素電極間にそれぞれ配置
された複数の第１配線と、隣接する絵素電極間に第１配
線と交差するようにそれぞれ配置された複数の第２配線
と、各絵素電極と所定の第１配線および第２配線とにそ
れぞれ接続された選択用スイッチング素子と、各絵素電
極と層間絶縁膜を介して補助配線が積層されることによ
ってそれぞれ形成された補助容量とを有するアクティブ
マトリクス基板の製造方法であって、 該絶縁基板上に該選択用スイッチング素子のゲート電極
と、第１配線と、補助容量を形成する補助配線とを形成
する工程と、 該絶縁基板上の全面に該層間絶縁膜、半導体層およびコ
ンタクト層を順次形成する工程と、 所定領域の該半導体層および該コンタクト層を感光性樹
脂によりパターニングするとともに、パターニングされ
た該半導体層および該コンタクト層上を該感光性樹脂を
マスクとして該層間絶縁膜をエッチングする工程と、 該選択用スイッチング素子のソース電極およびドレイン
電極と、第２配線とを形成する工程と、 該選択用スイッチング素子の該ドレイン電極と電気的に
接続する絵素電極を形成する工程と、 を包含することを特徴とするアクティブマトリクス基板
の製造方法。 - 【請求項２】 絶縁基板上にマトリクス状に配置された
複数の絵素電極と、隣接する絵素電極間にそれぞれ配置
された複数の第１配線と、隣接する絵素電極間に第１配
線と交差するようにそれぞれ配置された複数の第２配線
と、各絵素電極と所定の第１配線および第２配線とに接
続された選択用スイッチング素子と、各絵素電極と層間
絶縁膜を介して第１配線の一部が積層されることによっ
てそれぞれ形成された補助容量とを有するアクティブマ
トリクス基板の製造方法であって、 該絶縁基板上に該選択用スイッチング素子のゲート電極
と、補助容量を形成する部分を有する第１配線とを形成
する工程と、 該絶縁基板上の全面に該層間絶縁膜、半導体層およびコ
ンタクト層を順次形成する工程と、 所定領域の該半導体層および該コンタクト層を感光性樹
脂によりパターニングするとともに、パターニングされ
た該半導体層および該コンタクト層上を該感光性樹脂を
マスクとして該層間絶縁膜をエッチングする工程と、 該選択用スイッチング素子のソース電極およびドレイン
電極と、第２配線とを形成する工程と、 該選択用スイッチング素子の該ドレイン電極と電気的に
接続する絵素電極を形成する工程と、 を包含することを特徴とするアクティブマトリクス基板
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000382990A JP2002182245A (ja) | 2000-12-15 | 2000-12-15 | アクティブマトリクス基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000382990A JP2002182245A (ja) | 2000-12-15 | 2000-12-15 | アクティブマトリクス基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002182245A true JP2002182245A (ja) | 2002-06-26 |
Family
ID=18850718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000382990A Withdrawn JP2002182245A (ja) | 2000-12-15 | 2000-12-15 | アクティブマトリクス基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002182245A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006048027A (ja) * | 2004-07-09 | 2006-02-16 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2006330201A (ja) * | 2005-05-24 | 2006-12-07 | Sharp Corp | 液晶表示装置及びその製造方法 |
| CN100426109C (zh) * | 2006-12-13 | 2008-10-15 | 友达光电股份有限公司 | 液晶显示器的像素阵列结构及其制造方法 |
| JP2010062536A (ja) * | 2008-08-05 | 2010-03-18 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ、及び当該薄膜トランジスタを有する表示装置とその駆動方法 |
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| WO2011055474A1 (ja) * | 2009-11-09 | 2011-05-12 | シャープ株式会社 | アクティブマトリクス基板及びそれを備えた液晶表示パネル、並びにアクティブマトリクス基板の製造方法 |
| JP2012032818A (ja) * | 2004-07-09 | 2012-02-16 | Semiconductor Energy Lab Co Ltd | 表示装置 |
-
2000
- 2000-12-15 JP JP2000382990A patent/JP2002182245A/ja not_active Withdrawn
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