JP2002164448A - 不揮発性記憶素子及び不揮発性記憶素子の製造方法 - Google Patents
不揮発性記憶素子及び不揮発性記憶素子の製造方法Info
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Abstract
(57)【要約】
【課題】 不揮発性記憶素子において、十分な蓄積電荷
密度、データ保持時間、及び書き込み／消去繰り返し耐
性を確保しつつ、書き込み電圧の低減、素子の小型化を
図る。 【解決手段】 ベースとなるＳｉ基板２上にトンネル酸
化膜５を形成し、トンネル酸化膜５上に、表面に凹凸状
の半球状ポリシコンを有するフローティングゲート電極
６を形成し、凹凸形状を有するフローティングゲート電
極６上に高均一の層間絶縁膜７を形成し、層間絶縁膜７
上に制御電極８を形成することにより不揮発性記憶素子
１を構成する。
密度、データ保持時間、及び書き込み／消去繰り返し耐
性を確保しつつ、書き込み電圧の低減、素子の小型化を
図る。 【解決手段】 ベースとなるＳｉ基板２上にトンネル酸
化膜５を形成し、トンネル酸化膜５上に、表面に凹凸状
の半球状ポリシコンを有するフローティングゲート電極
６を形成し、凹凸形状を有するフローティングゲート電
極６上に高均一の層間絶縁膜７を形成し、層間絶縁膜７
上に制御電極８を形成することにより不揮発性記憶素子
１を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、素子電源のオン・
オフに関係なくデータの保持を行う不揮発性記憶素子及
び不揮発性記憶素子の製造方法に関し、特に、ＦＧ型の
構成をとる不揮発性記憶素子及び不揮発性記憶素子の製
造方法に関する。
オフに関係なくデータの保持を行う不揮発性記憶素子及
び不揮発性記憶素子の製造方法に関し、特に、ＦＧ型の
構成をとる不揮発性記憶素子及び不揮発性記憶素子の製
造方法に関する。
【０００２】
【従来の技術】ＭＩＳ（Metal Insulated Semiconducto
r）型ＬＳＩには、データを保持する記憶素子として、
素子電源のオン・オフに関係なくデータを保持すること
が可能な不揮発性記憶素子が数多く用いられている。こ
のような不揮発性記憶素子としては、ＦＧ（Floating G
ate）型不揮発性記憶素子、ＭＯＮＯＳ（金属−Ｓｉ酸
化膜−Ｓｉ窒化膜−Ｓｉ酸化膜−Ｓｉ基板）型不揮発性
記憶素子が代表的なものであり、いずれも、所定の方法
によって電荷を帯電させ、情報の記録を行う。
r）型ＬＳＩには、データを保持する記憶素子として、
素子電源のオン・オフに関係なくデータを保持すること
が可能な不揮発性記憶素子が数多く用いられている。こ
のような不揮発性記憶素子としては、ＦＧ（Floating G
ate）型不揮発性記憶素子、ＭＯＮＯＳ（金属−Ｓｉ酸
化膜−Ｓｉ窒化膜−Ｓｉ酸化膜−Ｓｉ基板）型不揮発性
記憶素子が代表的なものであり、いずれも、所定の方法
によって電荷を帯電させ、情報の記録を行う。
【０００３】まず、従来構成におけるＦＧ型不揮発性記
憶素子の製造プロセスについて説明する。ＦＧ型の不揮
発性記憶素子は、ＭＩＳ型トランジスタのゲート絶縁膜
の中間に多結晶Ｓｉ等のフローティングゲート電極を設
けることによって構成され、このフローティングゲート
電極を帯電させることにより、ＭＩＳ型トランジスタの
閾値を変化させ、情報を記録する。
憶素子の製造プロセスについて説明する。ＦＧ型の不揮
発性記憶素子は、ＭＩＳ型トランジスタのゲート絶縁膜
の中間に多結晶Ｓｉ等のフローティングゲート電極を設
けることによって構成され、このフローティングゲート
電極を帯電させることにより、ＭＩＳ型トランジスタの
閾値を変化させ、情報を記録する。
【０００４】図８及び図９は、従来構成におけるＦＧ型
の不揮発性記憶素子１００の製造プロセスを説明するた
めの断面構造図である。ＦＧ型の不揮発性記憶素子１０
０を製造する場合、まず、図８の（ａ）に示すように、
Ｓｉ基板１０１にシャロートレンチ等によって素子分離
層１０２を形成し、さらに、通常のイオン注入法を用
い、閾値電圧調整のための埋め込み層１０３を形成す
る。
の不揮発性記憶素子１００の製造プロセスを説明するた
めの断面構造図である。ＦＧ型の不揮発性記憶素子１０
０を製造する場合、まず、図８の（ａ）に示すように、
Ｓｉ基板１０１にシャロートレンチ等によって素子分離
層１０２を形成し、さらに、通常のイオン注入法を用
い、閾値電圧調整のための埋め込み層１０３を形成す
る。
【０００５】次に、このＳｉ基板１０１を８００℃程度
の温度で１５分程度熱酸化させ、図８の（ｂ）に示すよ
うに、Ｓｉ基板１０１の表面に８ｎｍ程度のトンネル酸
化膜１０４を形成する。さらに、その表面に、通常のＬ
Ｐ−ＣＶＤ、プラズマＣＶＤ等の方法を用い、フローテ
ィングゲート電極１０５を６ｎｍ程度の厚みで構成し、
また、さらにその表面に層間絶縁膜１０６を構成する。
の温度で１５分程度熱酸化させ、図８の（ｂ）に示すよ
うに、Ｓｉ基板１０１の表面に８ｎｍ程度のトンネル酸
化膜１０４を形成する。さらに、その表面に、通常のＬ
Ｐ−ＣＶＤ、プラズマＣＶＤ等の方法を用い、フローテ
ィングゲート電極１０５を６ｎｍ程度の厚みで構成し、
また、さらにその表面に層間絶縁膜１０６を構成する。
【０００６】図８の（ｃ）は、このように構成されるト
ンネル酸化膜１０４、フローティングゲート電極１０５
及び層間絶縁膜１０６の詳細構成を示した拡大図であ
る。図８の（ｃ）に示すように、層間絶縁膜１０６は、
Ｓｉ酸化膜１０６ａ、Ｓｉ窒化膜１０６ｂ、Ｓｉ酸化膜
１０６ｃの三層構造となっている。Ｓｉ酸化膜１０６ａ
は、フローティングゲート電極１０５の表面を８５０℃
程度の温度で１０分間程度熱酸化させることにより、５
ｎｍ程度の厚みで形成され、Ｓｉ窒化膜１０６ｂは、通
常のＬＰ−ＣＶＤ、プラズマＣＶＤ等の方法を用い、Ｓ
ｉ酸化膜１０６ａの表面にＳｉ窒化膜１０６ｂを１２ｎ
ｍ程度堆積させることによって形成され、Ｓｉ酸化膜１
０６ｃは、Ｓｉ窒化膜１０６ｂの表面の熱酸化によって
６ｎｍ程度の厚みに形成される。
ンネル酸化膜１０４、フローティングゲート電極１０５
及び層間絶縁膜１０６の詳細構成を示した拡大図であ
る。図８の（ｃ）に示すように、層間絶縁膜１０６は、
Ｓｉ酸化膜１０６ａ、Ｓｉ窒化膜１０６ｂ、Ｓｉ酸化膜
１０６ｃの三層構造となっている。Ｓｉ酸化膜１０６ａ
は、フローティングゲート電極１０５の表面を８５０℃
程度の温度で１０分間程度熱酸化させることにより、５
ｎｍ程度の厚みで形成され、Ｓｉ窒化膜１０６ｂは、通
常のＬＰ−ＣＶＤ、プラズマＣＶＤ等の方法を用い、Ｓ
ｉ酸化膜１０６ａの表面にＳｉ窒化膜１０６ｂを１２ｎ
ｍ程度堆積させることによって形成され、Ｓｉ酸化膜１
０６ｃは、Ｓｉ窒化膜１０６ｂの表面の熱酸化によって
６ｎｍ程度の厚みに形成される。
【０００７】層間絶縁膜１０６が形成されると、次に、
図８の（ｄ）に示すように、燐等を高濃度に含む多結晶
Ｓｉ、ＷＳｉ等により制御電極１０７が形成され、さら
に、通常のリソグラフィー技術、及びＲＩＥ技術を用
い、図９の（ａ）に示すような制御電極１０７のパター
ン形成を行う。また、このパターン形成された制御電極
１０７をマスクとして、燐、砒素等の不純物を、例えば
５×１０13／ｃｍ2程度の濃度でイオン注入し、低濃度
ドレイン１０８ａ、１０８ｂを形成する。
図８の（ｄ）に示すように、燐等を高濃度に含む多結晶
Ｓｉ、ＷＳｉ等により制御電極１０７が形成され、さら
に、通常のリソグラフィー技術、及びＲＩＥ技術を用
い、図９の（ａ）に示すような制御電極１０７のパター
ン形成を行う。また、このパターン形成された制御電極
１０７をマスクとして、燐、砒素等の不純物を、例えば
５×１０13／ｃｍ2程度の濃度でイオン注入し、低濃度
ドレイン１０８ａ、１０８ｂを形成する。
【０００８】次に、図９の（ｂ）に示すように、通常の
ＣＶＤとエッチバック法を用い、ゲート側壁１０９を形
成し、このゲート側壁１０９をマスクとして、燐、砒素
等の不純物を、例えば５×１０15／ｃｍ2程度でイオン
注入し、ソース１１０ａ、ドレイン１１０ｂを形成す
る。
ＣＶＤとエッチバック法を用い、ゲート側壁１０９を形
成し、このゲート側壁１０９をマスクとして、燐、砒素
等の不純物を、例えば５×１０15／ｃｍ2程度でイオン
注入し、ソース１１０ａ、ドレイン１１０ｂを形成す
る。
【０００９】最後に、注入した不純物を活性化させるた
め、通常の電気加熱炉による９００℃程度で３０分程度
の熱処理、或いは、急速熱処理（ＲＴＰ）による１０５
０℃程度で１０秒程度の熱処理を行い、Ｓｉ酸化膜等の
層間膜１１１、Ｗ或いは多結晶Ｓｉのプラグ１１２を形
成し、図９の（ｃ）に示すような不揮発性記憶素子１０
０を構成する。
め、通常の電気加熱炉による９００℃程度で３０分程度
の熱処理、或いは、急速熱処理（ＲＴＰ）による１０５
０℃程度で１０秒程度の熱処理を行い、Ｓｉ酸化膜等の
層間膜１１１、Ｗ或いは多結晶Ｓｉのプラグ１１２を形
成し、図９の（ｃ）に示すような不揮発性記憶素子１０
０を構成する。
【００１０】この不揮発性記憶素子１００において、Ｓ
ｉ基板１０１を接地した状態で、制御電極１０７に＋２
０Ｖ程度の電圧を加え、これにより、Ｓｉ基板１０１の
チャンネル領域からフローティングゲート電極１０５に
対し、ＦＮトンネル電流等を利用して電荷が注入、蓄積
される。この電荷の蓄積状態においては、ＭＩＳ型トラ
ンジスタの閾値電圧が高くなり、また、この電荷の蓄積
状態は、制御電極１０７への電圧印加を止めた後も保持
される。これにより、不揮発性記憶素子１００は、素子
電源のオン・オフに関係なく、データの保持を行うこと
が可能となる。
ｉ基板１０１を接地した状態で、制御電極１０７に＋２
０Ｖ程度の電圧を加え、これにより、Ｓｉ基板１０１の
チャンネル領域からフローティングゲート電極１０５に
対し、ＦＮトンネル電流等を利用して電荷が注入、蓄積
される。この電荷の蓄積状態においては、ＭＩＳ型トラ
ンジスタの閾値電圧が高くなり、また、この電荷の蓄積
状態は、制御電極１０７への電圧印加を止めた後も保持
される。これにより、不揮発性記憶素子１００は、素子
電源のオン・オフに関係なく、データの保持を行うこと
が可能となる。
【００１１】次に、従来構成におけるＭＯＮＯＳ型不揮
発性記憶素子の製造プロセスについて説明する。ＭＯＮ
ＯＳ型の不揮発性記憶素子は、金属−Ｓｉ酸化膜−Ｓｉ
窒化膜−Ｓｉ酸化膜−Ｓｉ基板の層によって構成され、
Ｓｉ窒化膜、及びＳｉ酸化膜とＳｉ窒化膜との境界近傍
に存在する離散的なトラップに電荷を蓄積することによ
り、トランジスタの閾値を変化させ、データの保持を行
う（IE3 Trans, Electron Dev. ED39(2), 122(198
3)）。
発性記憶素子の製造プロセスについて説明する。ＭＯＮ
ＯＳ型の不揮発性記憶素子は、金属−Ｓｉ酸化膜−Ｓｉ
窒化膜−Ｓｉ酸化膜−Ｓｉ基板の層によって構成され、
Ｓｉ窒化膜、及びＳｉ酸化膜とＳｉ窒化膜との境界近傍
に存在する離散的なトラップに電荷を蓄積することによ
り、トランジスタの閾値を変化させ、データの保持を行
う（IE3 Trans, Electron Dev. ED39(2), 122(198
3)）。
【００１２】図１０及び図１１は、ＭＯＮＯＳ型の不揮
発性記憶素子２００の製造プロセスを説明するための断
面構造図である。ＭＯＮＯＳ型の不揮発性記憶素子２０
０を製造する場合、まず、図１０の（ａ）に示すよう
に、Ｓｉ基板２０１にシャロートレンチ等によって素子
分離層２０２を形成し、さらに、通常のイオン注入法を
用い、閾値電圧調整のための埋め込み層２０３を形成す
る。
発性記憶素子２００の製造プロセスを説明するための断
面構造図である。ＭＯＮＯＳ型の不揮発性記憶素子２０
０を製造する場合、まず、図１０の（ａ）に示すよう
に、Ｓｉ基板２０１にシャロートレンチ等によって素子
分離層２０２を形成し、さらに、通常のイオン注入法を
用い、閾値電圧調整のための埋め込み層２０３を形成す
る。
【００１３】次に、このＳｉ基板２０１を８００℃程度
の温度で１５分程度熱酸化させ、図１０の（ｂ）に示す
ように、Ｓｉ基板２０１の表面に３ｎｍ程度のトンネル
酸化膜２０４を形成する。さらに、その表面に、通常の
ＬＰ−ＣＶＤ、プラズマＣＶＤ等の方法を用い、Ｓｉ窒
化膜２０５を８ｎｍ程度の厚みで形成する。次に、この
Ｓｉ窒化膜２０５を再酸化させることにより、３〜５ｎ
ｍ程度のＳｉ酸化膜２０６を形成する。
の温度で１５分程度熱酸化させ、図１０の（ｂ）に示す
ように、Ｓｉ基板２０１の表面に３ｎｍ程度のトンネル
酸化膜２０４を形成する。さらに、その表面に、通常の
ＬＰ−ＣＶＤ、プラズマＣＶＤ等の方法を用い、Ｓｉ窒
化膜２０５を８ｎｍ程度の厚みで形成する。次に、この
Ｓｉ窒化膜２０５を再酸化させることにより、３〜５ｎ
ｍ程度のＳｉ酸化膜２０６を形成する。
【００１４】Ｓｉ酸化膜２０６が形成されると、次に、
図１１の（ａ）に示すように、燐等を高濃度に含む多結
晶Ｓｉ、ＷＳｉ等により制御電極２０７が形成され、さ
らに、通常のリソグラフィー技術、及びＲＩＥ技術を用
い、図１１の（ｂ）に示すような制御電極２０７のパタ
ーン形成を行う。
図１１の（ａ）に示すように、燐等を高濃度に含む多結
晶Ｓｉ、ＷＳｉ等により制御電極２０７が形成され、さ
らに、通常のリソグラフィー技術、及びＲＩＥ技術を用
い、図１１の（ｂ）に示すような制御電極２０７のパタ
ーン形成を行う。
【００１５】また、このパターン形成された制御電極２
０７をマスクとして、燐、砒素等の不純物を、例えば５
×１０13／ｃｍ2程度の濃度でイオン注入し、図１１の
（ｃ）に示すような低濃度ドレイン２０８ａ、２０８ｂ
を形成する。
０７をマスクとして、燐、砒素等の不純物を、例えば５
×１０13／ｃｍ2程度の濃度でイオン注入し、図１１の
（ｃ）に示すような低濃度ドレイン２０８ａ、２０８ｂ
を形成する。
【００１６】次に、通常のＣＶＤとエッチバック法を用
い、ゲート側壁２０９を形成し、このゲート側壁２０９
をマスクとして、燐、砒素等の不純物を、例えば５×１
０15／ｃｍ2程度でイオン注入し、ソース２１０ａ、ド
レイン２１０ｂを形成する。
い、ゲート側壁２０９を形成し、このゲート側壁２０９
をマスクとして、燐、砒素等の不純物を、例えば５×１
０15／ｃｍ2程度でイオン注入し、ソース２１０ａ、ド
レイン２１０ｂを形成する。
【００１７】最後に、注入した不純物を活性化させるた
め、通常の電気加熱炉による９００℃程度で３０分程度
の熱処理、或いは、急速熱処理（ＲＴＰ）による１０５
０℃程度で１０秒程度の熱処理を行い、Ｓｉ酸化膜等の
層間膜２１１、Ｗ或いは多結晶Ｓｉのプラグ２１２を形
成し、不揮発性記憶素子２００を構成する。
め、通常の電気加熱炉による９００℃程度で３０分程度
の熱処理、或いは、急速熱処理（ＲＴＰ）による１０５
０℃程度で１０秒程度の熱処理を行い、Ｓｉ酸化膜等の
層間膜２１１、Ｗ或いは多結晶Ｓｉのプラグ２１２を形
成し、不揮発性記憶素子２００を構成する。
【００１８】このように形成された不揮発性記憶素子２
００では、Ｓｉ窒化膜２０５自身、及び、Ｓｉ酸化膜２
０６とＳｉ窒化膜２０５の界面近傍にあるＳｉＯＮ遷移
層に電荷を蓄積すべきトラップが形成され、このトラッ
プに離散的に電荷を蓄積することにより、素子電源のオ
ン・オフに関係なく、データの保持を行う。
００では、Ｓｉ窒化膜２０５自身、及び、Ｓｉ酸化膜２
０６とＳｉ窒化膜２０５の界面近傍にあるＳｉＯＮ遷移
層に電荷を蓄積すべきトラップが形成され、このトラッ
プに離散的に電荷を蓄積することにより、素子電源のオ
ン・オフに関係なく、データの保持を行う。
【００１９】
【発明が解決しようとする課題】しかし、従来のＦＧ型
の不揮発性記憶素子１００は、フローティングゲート電
極１０５と、Ｓｉ基板１０１との間にリークがあると、
フローティングゲート電極１０５に蓄積された全ての電
荷が失われてしまうことになるため、トンネル酸化膜１
０４を薄くすることはきわめて困難である。そのため、
Ｓｉ基板１０１のチャンネル領域からフローティングゲ
ート電極１０５へ電荷を注入する際に必要な、Ｓｉ基板
１０１−フローティングゲート電極１０５間の印加電圧
を高くする必要があり、不揮発性記憶素子１００全体に
印加するデータ書き込み電圧も高くしなければならない
という問題点がある。
の不揮発性記憶素子１００は、フローティングゲート電
極１０５と、Ｓｉ基板１０１との間にリークがあると、
フローティングゲート電極１０５に蓄積された全ての電
荷が失われてしまうことになるため、トンネル酸化膜１
０４を薄くすることはきわめて困難である。そのため、
Ｓｉ基板１０１のチャンネル領域からフローティングゲ
ート電極１０５へ電荷を注入する際に必要な、Ｓｉ基板
１０１−フローティングゲート電極１０５間の印加電圧
を高くする必要があり、不揮発性記憶素子１００全体に
印加するデータ書き込み電圧も高くしなければならない
という問題点がある。
【００２０】また、データ書き込み電圧を高くした場
合、ドレイン１１０ｂの耐圧を確保するために、ドレイ
ン１１０ｂの微細化が困難となり、不揮発性記憶素子１
００の小型化が図れないという問題点もある。
合、ドレイン１１０ｂの耐圧を確保するために、ドレイ
ン１１０ｂの微細化が困難となり、不揮発性記憶素子１
００の小型化が図れないという問題点もある。
【００２１】また、ＭＯＮＯＳ型の不揮発性記憶素子２
００は、トンネル酸化膜２０４、及び、Ｓｉ酸化膜２０
６とＳｉ窒化膜２０５の界面近傍にあるＳｉＯＮ遷移層
のトラップに電荷を離散的に蓄積することにより、デー
タの保持を行うこととなるため、トンネル酸化膜２０４
が部分的にリークしても、トラップに蓄積された電荷が
全て失われることはない。そのため、トンネル酸化膜２
０４の膜厚を薄く構成することができるため、データの
書き込み電圧を低く抑えることが可能であるとともに、
ＦＧ型の不揮発性記憶素子１００に比べ、素子の小型化
を図ることができる。
００は、トンネル酸化膜２０４、及び、Ｓｉ酸化膜２０
６とＳｉ窒化膜２０５の界面近傍にあるＳｉＯＮ遷移層
のトラップに電荷を離散的に蓄積することにより、デー
タの保持を行うこととなるため、トンネル酸化膜２０４
が部分的にリークしても、トラップに蓄積された電荷が
全て失われることはない。そのため、トンネル酸化膜２
０４の膜厚を薄く構成することができるため、データの
書き込み電圧を低く抑えることが可能であるとともに、
ＦＧ型の不揮発性記憶素子１００に比べ、素子の小型化
を図ることができる。
【００２２】しかし、ＭＯＮＯＳ型の不揮発性記憶素子
２００のトラップ密度は十分高いとはいえず、蓄積でき
る電荷密度は、ＦＧ型の不揮発性記憶素子１００に比べ
５桁程度低いという問題点がある。
２００のトラップ密度は十分高いとはいえず、蓄積でき
る電荷密度は、ＦＧ型の不揮発性記憶素子１００に比べ
５桁程度低いという問題点がある。
【００２３】また、ＭＯＮＯＳ型の不揮発性記憶素子２
００において、このトラップを、密度の再現性よく、か
つ、制御性よく、形成することは容易ではなく、微細化
された不揮発性記憶素子２００では、データ保持時間
（Data Retention）、書き込み／消去繰り返し耐性（エ
ンデュランス）が十分ではないという問題点もある。
００において、このトラップを、密度の再現性よく、か
つ、制御性よく、形成することは容易ではなく、微細化
された不揮発性記憶素子２００では、データ保持時間
（Data Retention）、書き込み／消去繰り返し耐性（エ
ンデュランス）が十分ではないという問題点もある。
【００２４】本発明はこのような点に鑑みてなされたも
のであり、十分な蓄積電荷密度、データ保持時間、及び
書き込み／消去繰り返し耐性を確保しつつ、書き込み電
圧の低減、素子の小型化を図ることが可能な不揮発性記
憶素子及び不揮発性記憶素子の製造方法を提供すること
を目的とする。
のであり、十分な蓄積電荷密度、データ保持時間、及び
書き込み／消去繰り返し耐性を確保しつつ、書き込み電
圧の低減、素子の小型化を図ることが可能な不揮発性記
憶素子及び不揮発性記憶素子の製造方法を提供すること
を目的とする。
【００２５】
【課題を解決するための手段】本発明では上記課題を解
決するために、素子電源のオン・オフに関係なくデータ
の保持を行う不揮発性記憶素子において、ベースとなる
半導体基板と、前記半導体基板上に形成されたトンネル
酸化膜と、前記トンネル酸化膜上に、表面に凹凸形状を
有するように形成されたフローティングゲート電極と、
前記フローティングゲート電極上に形成された層間絶縁
膜と、前記層間絶縁膜上に構成された制御電極とを有す
ることを特徴とする不揮発性記憶素子が提供される。
決するために、素子電源のオン・オフに関係なくデータ
の保持を行う不揮発性記憶素子において、ベースとなる
半導体基板と、前記半導体基板上に形成されたトンネル
酸化膜と、前記トンネル酸化膜上に、表面に凹凸形状を
有するように形成されたフローティングゲート電極と、
前記フローティングゲート電極上に形成された層間絶縁
膜と、前記層間絶縁膜上に構成された制御電極とを有す
ることを特徴とする不揮発性記憶素子が提供される。
【００２６】ここで、フローティングゲート電極の表面
が凹凸形状に形成されることによって、フローティング
ゲート電極の表面積が大きくなり、制御電極とフローテ
ィングゲート電極との静電容量を大きくとることができ
る。これにより、フローティングゲート電極の全静電容
量に対する制御電極とフローティングゲート電極との静
電容量の比（カップリング比）を大きくすることがで
き、不揮発性記憶素子全体への印加電圧を増加させるこ
となく、半導体基板−フローティングゲート電極間への
印加電圧を大きくすることが可能となる。
が凹凸形状に形成されることによって、フローティング
ゲート電極の表面積が大きくなり、制御電極とフローテ
ィングゲート電極との静電容量を大きくとることができ
る。これにより、フローティングゲート電極の全静電容
量に対する制御電極とフローティングゲート電極との静
電容量の比（カップリング比）を大きくすることがで
き、不揮発性記憶素子全体への印加電圧を増加させるこ
となく、半導体基板−フローティングゲート電極間への
印加電圧を大きくすることが可能となる。
【００２７】また、本発明の不揮発性記憶素子におい
て、好ましくは、フローティングゲート電極が有する凹
凸形状は、略半球上の凹凸形状である。また、本発明の
不揮発性記憶素子において、好ましくは、フローティン
グゲート電極が有する凹凸形状は、粒径が１０ｎｍ〜２
０ｎｍに形成される。
て、好ましくは、フローティングゲート電極が有する凹
凸形状は、略半球上の凹凸形状である。また、本発明の
不揮発性記憶素子において、好ましくは、フローティン
グゲート電極が有する凹凸形状は、粒径が１０ｎｍ〜２
０ｎｍに形成される。
【００２８】また、本発明の不揮発性記憶素子におい
て、好ましくは、層間絶縁膜は、原子層化学的気相成長
法を用いて形成される。また、本発明の不揮発性記憶素
子において、好ましくは、フローティングゲート電極及
び層間絶縁膜は、制御電極の底面及び側面を取り囲むよ
うに形成される。
て、好ましくは、層間絶縁膜は、原子層化学的気相成長
法を用いて形成される。また、本発明の不揮発性記憶素
子において、好ましくは、フローティングゲート電極及
び層間絶縁膜は、制御電極の底面及び側面を取り囲むよ
うに形成される。
【００２９】また、好ましくは、本発明の不揮発性記憶
素子は、フラッシュメモリ用である。また、素子電源の
オン・オフに関係なくデータの保持を行う不揮発性記憶
素子の製造方法において、ベースとなる半導体基板上に
トンネル酸化膜を形成するトンネル酸化膜形成工程と、
前記トンネル酸化膜上に、表面が凹凸形状を有するフロ
ーティングゲート電極を形成するフローティングゲート
電極形成工程と、前記フローティングゲート電極上に層
間絶縁膜を形成する層間絶縁膜形成工程と、前記層間絶
縁膜上に制御電極を形成する制御電極形成工程とを有す
ることを特徴とする不揮発性記憶素子の製造方法が提供
される。
素子は、フラッシュメモリ用である。また、素子電源の
オン・オフに関係なくデータの保持を行う不揮発性記憶
素子の製造方法において、ベースとなる半導体基板上に
トンネル酸化膜を形成するトンネル酸化膜形成工程と、
前記トンネル酸化膜上に、表面が凹凸形状を有するフロ
ーティングゲート電極を形成するフローティングゲート
電極形成工程と、前記フローティングゲート電極上に層
間絶縁膜を形成する層間絶縁膜形成工程と、前記層間絶
縁膜上に制御電極を形成する制御電極形成工程とを有す
ることを特徴とする不揮発性記憶素子の製造方法が提供
される。
【００３０】ここで、フローティングゲート電極の表面
が凹凸形状に形成されることによって、フローティング
ゲート電極の表面積が大きくなり、制御電極とフローテ
ィングゲート電極との静電容量を大きくとることができ
る。これにより、フローティングゲート電極の全静電容
量に対する、制御電極とフローティングゲート電極との
静電容量の比（カップリング比）を大きくすることがで
き、不揮発性記憶素子全体への印加電圧を増加させるこ
となく、半導体基板−フローティングゲート電極間への
印加電圧を大きくすることが可能となる。
が凹凸形状に形成されることによって、フローティング
ゲート電極の表面積が大きくなり、制御電極とフローテ
ィングゲート電極との静電容量を大きくとることができ
る。これにより、フローティングゲート電極の全静電容
量に対する、制御電極とフローティングゲート電極との
静電容量の比（カップリング比）を大きくすることがで
き、不揮発性記憶素子全体への印加電圧を増加させるこ
となく、半導体基板−フローティングゲート電極間への
印加電圧を大きくすることが可能となる。
【００３１】また、本発明の不揮発性記憶素子の製造方
法において、好ましくは、層間絶縁膜形成工程は、原子
層化学的気相成長法を用いて層間絶縁膜の形成を行う。
また、本発明の不揮発性記憶素子の製造方法は、好まし
くは、トンネル酸化膜形成工程、フローティングゲート
電極形成工程、層間絶縁膜形成工程及び制御電極形成工
程によって形成されたトンネル酸化膜、フローティング
ゲート電極、層間絶縁膜及び制御電極をエッチングし、
ゲート電極の形成を行うゲート電極エッチング工程をさ
らに有する。
法において、好ましくは、層間絶縁膜形成工程は、原子
層化学的気相成長法を用いて層間絶縁膜の形成を行う。
また、本発明の不揮発性記憶素子の製造方法は、好まし
くは、トンネル酸化膜形成工程、フローティングゲート
電極形成工程、層間絶縁膜形成工程及び制御電極形成工
程によって形成されたトンネル酸化膜、フローティング
ゲート電極、層間絶縁膜及び制御電極をエッチングし、
ゲート電極の形成を行うゲート電極エッチング工程をさ
らに有する。
【００３２】また、本発明の不揮発性記憶素子の製造方
法は、好ましくは、トンネル酸化膜形成工程の後、トン
ネル酸化膜上にダミーゲート電極を形成するダミーゲー
ト電極形成工程と、ダミーゲート電極をエッチングする
ダミーゲート電極エッチング工程と、ダミーゲート電極
の側面をゲート側壁で覆うゲート側壁形成工程と、ゲー
ト側壁の形成後、ダミーゲート電極を除去するダミーゲ
ート電極除去工程と、をさらに有し、フローティングゲ
ート電極形成工程は、ゲート側壁の内壁面に沿って、フ
ローティングゲート電極の形成を行い、層間絶縁膜形成
工程は、フローティングゲート電極の内壁面に沿って、
層間絶縁膜の形成を行う。
法は、好ましくは、トンネル酸化膜形成工程の後、トン
ネル酸化膜上にダミーゲート電極を形成するダミーゲー
ト電極形成工程と、ダミーゲート電極をエッチングする
ダミーゲート電極エッチング工程と、ダミーゲート電極
の側面をゲート側壁で覆うゲート側壁形成工程と、ゲー
ト側壁の形成後、ダミーゲート電極を除去するダミーゲ
ート電極除去工程と、をさらに有し、フローティングゲ
ート電極形成工程は、ゲート側壁の内壁面に沿って、フ
ローティングゲート電極の形成を行い、層間絶縁膜形成
工程は、フローティングゲート電極の内壁面に沿って、
層間絶縁膜の形成を行う。
【００３３】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。まず、本発明における第１の実施
の形態について説明する。
を参照して説明する。まず、本発明における第１の実施
の形態について説明する。
【００３４】図１は、本形態における不揮発性記憶素子
１の構成を示した構造図である。ここで、図１の（ａ）
は、不揮発性記憶素子１の断面図を示しており、図１の
（ｂ）は、図１の（ａ）におけるＡ部の拡大断面図を示
している。
１の構成を示した構造図である。ここで、図１の（ａ）
は、不揮発性記憶素子１の断面図を示しており、図１の
（ｂ）は、図１の（ａ）におけるＡ部の拡大断面図を示
している。
【００３５】不揮発性記憶素子１は、例えば、フラッシ
ュメモリ用として利用されるＦＧ型の不揮発性記憶素子
であり、主に、ベースとなる半導体基板であるＳｉ基板
２、素子分離層３、Ｓｉ基板２内に構成された閾値電圧
調整のための埋め込み層４、Ｓｉ基板２上に形成された
トンネル酸化膜５、トンネル酸化膜５上に、表面が凹凸
形状を有するように形成されるフローティングゲート電
極６、フローティングゲート電極６上に形成された層間
絶縁膜７、層間絶縁膜７上に構成された制御電極８、Ｓ
ｉ基板２表面に形成された低濃度ドレイン９ａ、９ｂ、
ソース１１ａ、ドレイン１１ｂ、Ｓｉ基板２上面に形成
されたゲート側壁１０、層間膜１２及びプラグ１３によ
って構成される。
ュメモリ用として利用されるＦＧ型の不揮発性記憶素子
であり、主に、ベースとなる半導体基板であるＳｉ基板
２、素子分離層３、Ｓｉ基板２内に構成された閾値電圧
調整のための埋め込み層４、Ｓｉ基板２上に形成された
トンネル酸化膜５、トンネル酸化膜５上に、表面が凹凸
形状を有するように形成されるフローティングゲート電
極６、フローティングゲート電極６上に形成された層間
絶縁膜７、層間絶縁膜７上に構成された制御電極８、Ｓ
ｉ基板２表面に形成された低濃度ドレイン９ａ、９ｂ、
ソース１１ａ、ドレイン１１ｂ、Ｓｉ基板２上面に形成
されたゲート側壁１０、層間膜１２及びプラグ１３によ
って構成される。
【００３６】図１の（ｂ）に示すように、不揮発性記憶
素子１のフローティングゲート電極６は、表面が凹凸形
状を有するように形成されており、これにより、フロー
ティングゲート電極６の表面積を拡大させ、フローティ
ングゲート電極６と制御電極８との間の静電容量を大き
くとることができる構成となっている。ここでの凹凸形
状は、きのこ型のような略半球状、波形等、特にどのよ
うな凹凸形状であってもよいが、形成されたフローティ
ングゲート電極６の表面積が一定の精度を保って形成で
きる形状が望ましい。
素子１のフローティングゲート電極６は、表面が凹凸形
状を有するように形成されており、これにより、フロー
ティングゲート電極６の表面積を拡大させ、フローティ
ングゲート電極６と制御電極８との間の静電容量を大き
くとることができる構成となっている。ここでの凹凸形
状は、きのこ型のような略半球状、波形等、特にどのよ
うな凹凸形状であってもよいが、形成されたフローティ
ングゲート電極６の表面積が一定の精度を保って形成で
きる形状が望ましい。
【００３７】次に、不揮発性記憶素子１の製造プロセス
について説明する。図２及び図３は、不揮発性記憶素子
１の製造プロセスを説明するための断面構造図である。
について説明する。図２及び図３は、不揮発性記憶素子
１の製造プロセスを説明するための断面構造図である。
【００３８】不揮発性記憶素子１の製造プロセスは、主
に、ベースとなる半導体基板であるＳｉ基板２上にトン
ネル酸化膜５を形成するトンネル酸化膜形成工程、トン
ネル酸化膜５上に、表面に凹凸形状を有するフローティ
ングゲート電極６を形成するフローティングゲート電極
形成工程、フローティングゲート電極６上に層間絶縁膜
７を形成する層間絶縁膜形成工程、層間絶縁膜７上に制
御電極８を形成する制御電極形成工程、トンネル酸化膜
５、フローティングゲート電極６、層間絶縁膜７及び制
御電極８をエッチングし、ゲート電極の形成を行うゲー
ト電極エッチング工程、低濃度ドレイン９ａ、９ｂを形
成する低濃度ドレイン形成工程、ゲート側壁１０を形成
するゲート側壁形成工程、ソース１１ａ、ドレイン１１
ｂを形成するソース、ドレイン形成工程、層間膜１２を
形成する層間膜形成工程、及びプラグ１３を形成するプ
ラグ形成工程によって構成されている。
に、ベースとなる半導体基板であるＳｉ基板２上にトン
ネル酸化膜５を形成するトンネル酸化膜形成工程、トン
ネル酸化膜５上に、表面に凹凸形状を有するフローティ
ングゲート電極６を形成するフローティングゲート電極
形成工程、フローティングゲート電極６上に層間絶縁膜
７を形成する層間絶縁膜形成工程、層間絶縁膜７上に制
御電極８を形成する制御電極形成工程、トンネル酸化膜
５、フローティングゲート電極６、層間絶縁膜７及び制
御電極８をエッチングし、ゲート電極の形成を行うゲー
ト電極エッチング工程、低濃度ドレイン９ａ、９ｂを形
成する低濃度ドレイン形成工程、ゲート側壁１０を形成
するゲート側壁形成工程、ソース１１ａ、ドレイン１１
ｂを形成するソース、ドレイン形成工程、層間膜１２を
形成する層間膜形成工程、及びプラグ１３を形成するプ
ラグ形成工程によって構成されている。
【００３９】以下、これらの各工程を順次説明してい
く。不揮発性記憶素子１を製造する場合、まず、図２の
（ａ）に示すように、Ｓｉ基板２にシャロートレンチ等
によって素子分離層３を形成し、さらに、通常のイオン
注入法を用い、閾値電圧調整のための埋め込み層４を形
成する。
く。不揮発性記憶素子１を製造する場合、まず、図２の
（ａ）に示すように、Ｓｉ基板２にシャロートレンチ等
によって素子分離層３を形成し、さらに、通常のイオン
注入法を用い、閾値電圧調整のための埋め込み層４を形
成する。
【００４０】次に、このＳｉ基板２を８００℃程度の温
度で１５分程度熱酸化させ、図２の（ｂ）に示すよう
に、Ｓｉ基板２の表面に８ｎｍ程度のトンネル酸化膜５
を形成する（トンネル酸化膜形成工程）。さらに、気密
性の高いＣＶＤ装置において酸素を排除した状態で行わ
れる化学的気相成長法（ＣＶＤ）等により、トンネル酸
化膜５の表面に、多結晶Ｓｉ等を堆積させ、図１の
（ｂ）に示したような表面に略半円状の凹凸形状（半球
状ポリシコン：Hemispherical Grain）を有するフロー
ティングゲート電極６を形成する（フローティングゲー
ト電極形成工程）。このような半球状ポリシコンの形成
は、例えば、超高真空対応のＣＶＤ装置内でのシラン
（ＳｉＨ4）を用いた化学的気相成長法（ＣＶＤ）等に
より、５５０℃程度の温度で４０分程度、アモルファス
シリコンをトンネル酸化膜５の表面に体積させ、１００
ｎｍ程度のアモルファスシリコン膜を形成し、さらに、
１０分程度のアニールを行い、粒径１０ｎｍ〜２０ｎｍ
程度の半球状ポリシコンを成長させることによって行わ
れる。
度で１５分程度熱酸化させ、図２の（ｂ）に示すよう
に、Ｓｉ基板２の表面に８ｎｍ程度のトンネル酸化膜５
を形成する（トンネル酸化膜形成工程）。さらに、気密
性の高いＣＶＤ装置において酸素を排除した状態で行わ
れる化学的気相成長法（ＣＶＤ）等により、トンネル酸
化膜５の表面に、多結晶Ｓｉ等を堆積させ、図１の
（ｂ）に示したような表面に略半円状の凹凸形状（半球
状ポリシコン：Hemispherical Grain）を有するフロー
ティングゲート電極６を形成する（フローティングゲー
ト電極形成工程）。このような半球状ポリシコンの形成
は、例えば、超高真空対応のＣＶＤ装置内でのシラン
（ＳｉＨ4）を用いた化学的気相成長法（ＣＶＤ）等に
より、５５０℃程度の温度で４０分程度、アモルファス
シリコンをトンネル酸化膜５の表面に体積させ、１００
ｎｍ程度のアモルファスシリコン膜を形成し、さらに、
１０分程度のアニールを行い、粒径１０ｎｍ〜２０ｎｍ
程度の半球状ポリシコンを成長させることによって行わ
れる。
【００４１】フローティングゲート電極６が形成される
と、次に、原子層化学的気相成長法（ＡＬ−ＣＶＤ:Ａ
ｔｏｍｉｃ Ｌａｙｅｒ Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｒＤｅｐｏｓｉｔｉｏｎ）等の超薄、超高均一な成膜法
により、フローティングゲート電極６の表面に、ＳｉＯ
2、Ｓｉ3Ｎ4等の信頼性の高い層間絶縁膜７を１５ｎｍ
程度成長させる（層間絶縁膜形成工程）。なお、ここで
形成される層間絶縁膜７は、フローティングゲート電極
６の半球状ポリシコンの表面を均一な厚みで覆うように
構成されることが望ましい。
と、次に、原子層化学的気相成長法（ＡＬ−ＣＶＤ:Ａ
ｔｏｍｉｃ Ｌａｙｅｒ Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｒＤｅｐｏｓｉｔｉｏｎ）等の超薄、超高均一な成膜法
により、フローティングゲート電極６の表面に、ＳｉＯ
2、Ｓｉ3Ｎ4等の信頼性の高い層間絶縁膜７を１５ｎｍ
程度成長させる（層間絶縁膜形成工程）。なお、ここで
形成される層間絶縁膜７は、フローティングゲート電極
６の半球状ポリシコンの表面を均一な厚みで覆うように
構成されることが望ましい。
【００４２】層間絶縁膜７が形成されると、次に、通常
のＬＰ−ＣＶＤ等によって、層間絶縁膜７の表面に燐等
を高濃度に含む多結晶Ｓｉ、ＷＳｉ等を堆積させ、図２
の（ｃ）に示すような制御電極８が形成される（制御電
極形成工程）。その後、通常のリソグラフィー技術、及
びＲＩＥ技術を用い、図３の（ａ）に示すような制御電
極８のパターン形成を行う（ゲート電極エッチング工
程）。このゲート電極エッチング工程によって、トンネ
ル酸化膜形成工程、フローティングゲート電極形成工
程、層間絶縁膜形成工程及び制御電極形成工程によって
形成されたトンネル酸化膜５、フローティングゲート電
極６、層間絶縁膜７及び制御電極８がエッチングされ、
ゲート電極の形成が行われる。
のＬＰ−ＣＶＤ等によって、層間絶縁膜７の表面に燐等
を高濃度に含む多結晶Ｓｉ、ＷＳｉ等を堆積させ、図２
の（ｃ）に示すような制御電極８が形成される（制御電
極形成工程）。その後、通常のリソグラフィー技術、及
びＲＩＥ技術を用い、図３の（ａ）に示すような制御電
極８のパターン形成を行う（ゲート電極エッチング工
程）。このゲート電極エッチング工程によって、トンネ
ル酸化膜形成工程、フローティングゲート電極形成工
程、層間絶縁膜形成工程及び制御電極形成工程によって
形成されたトンネル酸化膜５、フローティングゲート電
極６、層間絶縁膜７及び制御電極８がエッチングされ、
ゲート電極の形成が行われる。
【００４３】次に、このパターン形成された制御電極８
をマスクとして、燐、砒素等の不純物を、例えば５×１
０13／ｃｍ2程度の濃度でイオン注入し、低濃度ドレイ
ン９ａ、９ｂを形成する（低濃度ドレイン形成工程）。
をマスクとして、燐、砒素等の不純物を、例えば５×１
０13／ｃｍ2程度の濃度でイオン注入し、低濃度ドレイ
ン９ａ、９ｂを形成する（低濃度ドレイン形成工程）。
【００４４】次に、図３の（ｂ）に示すように、通常の
ＣＶＤとエッチバック法を用い、ゲート側壁１０を形成
し（ゲート側壁形成工程）、このゲート側壁１０をマス
クとして、燐、砒素等の不純物を、例えば５×１０15／
ｃｍ2程度でイオン注入し、ソース１１ａ、ドレイン１
１ｂを形成する（ソース、ドレイン形成工程）。
ＣＶＤとエッチバック法を用い、ゲート側壁１０を形成
し（ゲート側壁形成工程）、このゲート側壁１０をマス
クとして、燐、砒素等の不純物を、例えば５×１０15／
ｃｍ2程度でイオン注入し、ソース１１ａ、ドレイン１
１ｂを形成する（ソース、ドレイン形成工程）。
【００４５】最後に、注入した不純物を活性化させるた
め、通常の電気加熱炉による９００℃程度で３０分程度
の熱処理、或いは、急速熱処理（ＲＴＰ）による１０５
０℃程度で１０秒程度の熱処理を行い、ソース１１ａ、
ドレイン１１ｂの接続部となるＳｉ酸化膜等の層間膜１
２（層間膜形成工程）、Ｗ或いは多結晶Ｓｉのプラグ１
３を形成し（プラグ形成工程）、図３の（ｃ）に示すよ
うな不揮発性記憶素子１を構成する。
め、通常の電気加熱炉による９００℃程度で３０分程度
の熱処理、或いは、急速熱処理（ＲＴＰ）による１０５
０℃程度で１０秒程度の熱処理を行い、ソース１１ａ、
ドレイン１１ｂの接続部となるＳｉ酸化膜等の層間膜１
２（層間膜形成工程）、Ｗ或いは多結晶Ｓｉのプラグ１
３を形成し（プラグ形成工程）、図３の（ｃ）に示すよ
うな不揮発性記憶素子１を構成する。
【００４６】以上のように表面に半球状ポリシコンが形
成されたフローティングゲート電極６、及びこの半球状
ポリシコンの上部に高均一に形成された層間絶縁膜７を
有する不揮発性記憶素子１を構成することにより、フロ
ーティングゲート電極６の表面積が大きくなり、制御電
極８とフローティングゲート電極６との静電容量を大き
くとることができる。これにより、フローティングゲー
ト電極６の全静電容量に対する、制御電極８とフローテ
ィングゲート電極６との静電容量の比（カップリング
比）を大きくすることができ、不揮発性記憶素子１全体
への書き込み電圧を増加させることなく、Ｓｉ基板２−
フローティングゲート電極６間への印加電圧を大きくす
ることが可能となる。
成されたフローティングゲート電極６、及びこの半球状
ポリシコンの上部に高均一に形成された層間絶縁膜７を
有する不揮発性記憶素子１を構成することにより、フロ
ーティングゲート電極６の表面積が大きくなり、制御電
極８とフローティングゲート電極６との静電容量を大き
くとることができる。これにより、フローティングゲー
ト電極６の全静電容量に対する、制御電極８とフローテ
ィングゲート電極６との静電容量の比（カップリング
比）を大きくすることができ、不揮発性記憶素子１全体
への書き込み電圧を増加させることなく、Ｓｉ基板２−
フローティングゲート電極６間への印加電圧を大きくす
ることが可能となる。
【００４７】このように、本形態では、ベースとなるＳ
ｉ基板２上にトンネル酸化膜５を形成し、トンネル酸化
膜５上に、表面に半球状ポリシコンを有するフローティ
ングゲート電極６を形成し、フローティングゲート電極
６上に高均一の層間絶縁膜７を形成し、層間絶縁膜７上
に制御電極８を形成することにより不揮発性記憶素子１
を構成することとしたため、カップリング比を大きくと
ることが可能となり、不揮発性記憶素子１全体への書き
込み電圧を増加させることなく、Ｓｉ基板２−フローテ
ィングゲート電極６間への印加電圧を増加させることが
可能となる。
ｉ基板２上にトンネル酸化膜５を形成し、トンネル酸化
膜５上に、表面に半球状ポリシコンを有するフローティ
ングゲート電極６を形成し、フローティングゲート電極
６上に高均一の層間絶縁膜７を形成し、層間絶縁膜７上
に制御電極８を形成することにより不揮発性記憶素子１
を構成することとしたため、カップリング比を大きくと
ることが可能となり、不揮発性記憶素子１全体への書き
込み電圧を増加させることなく、Ｓｉ基板２−フローテ
ィングゲート電極６間への印加電圧を増加させることが
可能となる。
【００４８】そのため、不揮発性記憶素子１における書
き込み電圧を低減させることが可能となり、さらに、必
要なドレイン耐圧を低減させることができるため、素子
の小型化を図ることが可能となる。また、不揮発性記憶
素子１はＦＧ型の構成をとるため、十分な蓄積電荷密
度、データ保持時間、及び書き込み／消去繰り返し耐性
を確保することもできる。
き込み電圧を低減させることが可能となり、さらに、必
要なドレイン耐圧を低減させることができるため、素子
の小型化を図ることが可能となる。また、不揮発性記憶
素子１はＦＧ型の構成をとるため、十分な蓄積電荷密
度、データ保持時間、及び書き込み／消去繰り返し耐性
を確保することもできる。
【００４９】次に、本発明における第２の実施の形態に
ついて説明する。本形態は、第１の実施の形態の応用例
であり、フローティングゲート電極３０及び層間絶縁膜
３１の配置構成が第１の実施の形態と相違する。
ついて説明する。本形態は、第１の実施の形態の応用例
であり、フローティングゲート電極３０及び層間絶縁膜
３１の配置構成が第１の実施の形態と相違する。
【００５０】図４は、本形態における不揮発性記憶素子
２０の構成を示した構造図である。ここで、図４の
（ａ）は、不揮発性記憶素子２０の断面図を示してお
り、図４の（ｂ）は、図４の（ａ）におけるＢ部の拡大
断面図を示している。
２０の構成を示した構造図である。ここで、図４の
（ａ）は、不揮発性記憶素子２０の断面図を示してお
り、図４の（ｂ）は、図４の（ａ）におけるＢ部の拡大
断面図を示している。
【００５１】不揮発性記憶素子２０は、例えば、フラッ
シュメモリ用として利用されるＦＧ型の不揮発性記憶素
子であり、主に、ベースとなる半導体基板であるＳｉ基
板２１、素子分離層２２、Ｓｉ基板２１内に構成された
閾値電圧調整のための埋め込み層２３、Ｓｉ基板２１上
に形成されたトンネル酸化膜２４、トンネル酸化膜２４
上に、表面に凹凸形状を有するように形成されたフロー
ティングゲート電極３０、フローティングゲート電極３
０上に形成された層間絶縁膜３１、層間絶縁膜３１上に
構成された制御電極３２、Ｓｉ基板２１表面に形成され
た低濃度ドレイン２６ａ、２６ｂ、ソース２８ａ、ドレ
イン２８ｂ、Ｓｉ基板２１上面に形成されたゲート側壁
２７、層間膜２９及びプラグ３３によって構成される。
シュメモリ用として利用されるＦＧ型の不揮発性記憶素
子であり、主に、ベースとなる半導体基板であるＳｉ基
板２１、素子分離層２２、Ｓｉ基板２１内に構成された
閾値電圧調整のための埋め込み層２３、Ｓｉ基板２１上
に形成されたトンネル酸化膜２４、トンネル酸化膜２４
上に、表面に凹凸形状を有するように形成されたフロー
ティングゲート電極３０、フローティングゲート電極３
０上に形成された層間絶縁膜３１、層間絶縁膜３１上に
構成された制御電極３２、Ｓｉ基板２１表面に形成され
た低濃度ドレイン２６ａ、２６ｂ、ソース２８ａ、ドレ
イン２８ｂ、Ｓｉ基板２１上面に形成されたゲート側壁
２７、層間膜２９及びプラグ３３によって構成される。
【００５２】ここで、フローティングゲート電極３０及
び層間絶縁膜３１は、制御電極３２の底面及び側面を取
り囲むように形成されており、この点が第１の実施の形
態と相違する点である。これにより、第１の実施の形態
に比べ、フローティングゲート電極３０の全静電容量に
対する、制御電極３２とフローティングゲート電極３０
との静電容量の比（カップリング比）を向上させること
が可能となる。
び層間絶縁膜３１は、制御電極３２の底面及び側面を取
り囲むように形成されており、この点が第１の実施の形
態と相違する点である。これにより、第１の実施の形態
に比べ、フローティングゲート電極３０の全静電容量に
対する、制御電極３２とフローティングゲート電極３０
との静電容量の比（カップリング比）を向上させること
が可能となる。
【００５３】図４の（ｂ）に示すように、不揮発性記憶
素子２０のフローティングゲート電極３０は、凹凸形状
を有するように形成されており、これにより、フローテ
ィングゲート電極３０の表面積を拡大させ、フローティ
ングゲート電極３０と制御電極３２との間の静電容量を
大きくとることができる構成となっている。ここでの凹
凸形状は、きのこ型のような略半球状、波形等、特にど
のような凹凸形状であってもよいが、形成されたフロー
ティングゲート電極３０の表面積が一定の精度を保って
形成できる形状が望ましい。
素子２０のフローティングゲート電極３０は、凹凸形状
を有するように形成されており、これにより、フローテ
ィングゲート電極３０の表面積を拡大させ、フローティ
ングゲート電極３０と制御電極３２との間の静電容量を
大きくとることができる構成となっている。ここでの凹
凸形状は、きのこ型のような略半球状、波形等、特にど
のような凹凸形状であってもよいが、形成されたフロー
ティングゲート電極３０の表面積が一定の精度を保って
形成できる形状が望ましい。
【００５４】次に、不揮発性記憶素子２０の製造プロセ
スについて説明する。図５〜図７は、不揮発性記憶素子
２０の製造プロセスを説明するための断面構造図であ
る。
スについて説明する。図５〜図７は、不揮発性記憶素子
２０の製造プロセスを説明するための断面構造図であ
る。
【００５５】不揮発性記憶素子２０の製造プロセスは、
主に、ベースとなる半導体基板であるＳｉ基板２１上に
トンネル酸化膜２４を形成するトンネル酸化膜形成工
程、トンネル酸化膜２４上にダミーゲート電極２５を形
成するダミーゲート電極形成工程、ダミーゲート電極２
５をエッチングするダミーゲート電極エッチング工程、
低濃度ドレイン２６ａ、２６ｂを形成する低濃度ドレイ
ン形成工程、ダミーゲート電極２５の側面をゲート側壁
２７で覆うゲート側壁形成工程、ソース２８ａ、ドレイ
ン２８ｂを形成するソース、ドレイン形成工程、層間膜
２９を形成する層間膜形成工程、ダミーゲート電極２５
を除去するダミーゲート電極除去工程、表面に凹凸形状
を有するフローティングゲート電極３０を形成するフロ
ーティングゲート電極形成工程、フローティングゲート
電極３０上に層間絶縁膜３１を形成する層間絶縁膜形成
工程、層間絶縁膜３１上に制御電極３２を形成する制御
電極形成工程、ゲート部以外のフローティングゲート電
極３０、層間絶縁膜３１、制御電極３２を取り除く平坦
化工程、及びプラグ３３を形成するプラグ形成工程によ
って構成されている。
主に、ベースとなる半導体基板であるＳｉ基板２１上に
トンネル酸化膜２４を形成するトンネル酸化膜形成工
程、トンネル酸化膜２４上にダミーゲート電極２５を形
成するダミーゲート電極形成工程、ダミーゲート電極２
５をエッチングするダミーゲート電極エッチング工程、
低濃度ドレイン２６ａ、２６ｂを形成する低濃度ドレイ
ン形成工程、ダミーゲート電極２５の側面をゲート側壁
２７で覆うゲート側壁形成工程、ソース２８ａ、ドレイ
ン２８ｂを形成するソース、ドレイン形成工程、層間膜
２９を形成する層間膜形成工程、ダミーゲート電極２５
を除去するダミーゲート電極除去工程、表面に凹凸形状
を有するフローティングゲート電極３０を形成するフロ
ーティングゲート電極形成工程、フローティングゲート
電極３０上に層間絶縁膜３１を形成する層間絶縁膜形成
工程、層間絶縁膜３１上に制御電極３２を形成する制御
電極形成工程、ゲート部以外のフローティングゲート電
極３０、層間絶縁膜３１、制御電極３２を取り除く平坦
化工程、及びプラグ３３を形成するプラグ形成工程によ
って構成されている。
【００５６】以下、これらの各工程を順次説明してい
く。不揮発性記憶素子２０を製造する場合、まず、図５
の（ａ）に示すように、Ｓｉ基板２１にシャロートレン
チ等によって素子分離層２２を形成し、さらに、通常の
イオン注入法を用い、閾値電圧調整のための埋め込み層
２３を形成する。
く。不揮発性記憶素子２０を製造する場合、まず、図５
の（ａ）に示すように、Ｓｉ基板２１にシャロートレン
チ等によって素子分離層２２を形成し、さらに、通常の
イオン注入法を用い、閾値電圧調整のための埋め込み層
２３を形成する。
【００５７】次に、このＳｉ基板２１を８００℃程度の
温度で１５分程度熱酸化させ、図５の（ｂ）に示すよう
に、Ｓｉ基板２１の表面に８ｎｍ程度のトンネル酸化膜
２４を形成する（トンネル酸化膜形成工程）。さらに、
通常のＬＰ−ＣＶＤ等の方法を用いて多結晶Ｓｉ膜を６
００ｎｍ程度堆積させ、ダミーゲート電極２５を形成す
る（ダミーゲート電極形成工程）。
温度で１５分程度熱酸化させ、図５の（ｂ）に示すよう
に、Ｓｉ基板２１の表面に８ｎｍ程度のトンネル酸化膜
２４を形成する（トンネル酸化膜形成工程）。さらに、
通常のＬＰ−ＣＶＤ等の方法を用いて多結晶Ｓｉ膜を６
００ｎｍ程度堆積させ、ダミーゲート電極２５を形成す
る（ダミーゲート電極形成工程）。
【００５８】次に、この積層構造に対し、通常のリソグ
ラフィー技術、及びＲＩＥ技術を用い、図５の（ｃ）に
示すようなダミーゲート電極２５のパターン形成を行う
（ダミーゲート電極エッチング工程）。ダミーゲート電
極２５のパターン形成後、このダミーゲート電極２５を
マスクとし、燐、砒素等の不純物を、例えば５×１０ 13
／ｃｍ2程度の濃度でイオン注入し、低濃度ドレイン２
６ａ、２６ｂを形成する（低濃度ドレイン形成工程）。
ラフィー技術、及びＲＩＥ技術を用い、図５の（ｃ）に
示すようなダミーゲート電極２５のパターン形成を行う
（ダミーゲート電極エッチング工程）。ダミーゲート電
極２５のパターン形成後、このダミーゲート電極２５を
マスクとし、燐、砒素等の不純物を、例えば５×１０ 13
／ｃｍ2程度の濃度でイオン注入し、低濃度ドレイン２
６ａ、２６ｂを形成する（低濃度ドレイン形成工程）。
【００５９】さらに、通常のＣＶＤとエッチバック法を
用い、図６の（ａ）に示すようなゲート側壁２７を形成
し（ゲート側壁形成工程）、このゲート側壁２７をマス
クとして、例えば、５×１０15／ｃｍ2程度の燐、砒素
等の不純物をイオン注入し、ソース２８ａ、ドレイン２
８ｂを形成する（ソース、ドレイン形成工程）。
用い、図６の（ａ）に示すようなゲート側壁２７を形成
し（ゲート側壁形成工程）、このゲート側壁２７をマス
クとして、例えば、５×１０15／ｃｍ2程度の燐、砒素
等の不純物をイオン注入し、ソース２８ａ、ドレイン２
８ｂを形成する（ソース、ドレイン形成工程）。
【００６０】注入した不純物を活性化させるため、通常
の電気加熱炉による９００℃程度で３０分程度の熱処
理、或いは、急速熱処理（ＲＴＰ）による１０５０℃程
度で１０秒程度の熱処理を行い、図６の（ｂ）に示すよ
うに、Ｓｉ酸化膜等の層間膜２９を堆積させる（層間膜
形成工程）。
の電気加熱炉による９００℃程度で３０分程度の熱処
理、或いは、急速熱処理（ＲＴＰ）による１０５０℃程
度で１０秒程度の熱処理を行い、図６の（ｂ）に示すよ
うに、Ｓｉ酸化膜等の層間膜２９を堆積させる（層間膜
形成工程）。
【００６１】次に、図６の（ｃ）に示すように、通常の
絶縁膜に対するＣＭＰ等の平坦化技術を用いて、層間膜
２９の表面を平坦化させるとともに、ダミーゲート電極
２５を表面に露出させ、通常のエッチング法によってダ
ミーゲート電極２５を除去する（ダミーゲート電極除去
工程）。
絶縁膜に対するＣＭＰ等の平坦化技術を用いて、層間膜
２９の表面を平坦化させるとともに、ダミーゲート電極
２５を表面に露出させ、通常のエッチング法によってダ
ミーゲート電極２５を除去する（ダミーゲート電極除去
工程）。
【００６２】その後、図７の（ａ）に示すように、気密
性の高いＣＶＤ装置において酸素を排除した状態で行わ
れる化学的気相成長法等により、トンネル酸化膜２４の
表面及びゲート側壁２７の側面に多結晶Ｓｉ等を堆積さ
せ、図４の（ｂ）に示したような表面に略半円状の凹凸
形状（半球状ポリシコン：Hemispherical Grain）を有
するフローティングゲート電極３０を形成する（フロー
ティングゲート形成工程）。
性の高いＣＶＤ装置において酸素を排除した状態で行わ
れる化学的気相成長法等により、トンネル酸化膜２４の
表面及びゲート側壁２７の側面に多結晶Ｓｉ等を堆積さ
せ、図４の（ｂ）に示したような表面に略半円状の凹凸
形状（半球状ポリシコン：Hemispherical Grain）を有
するフローティングゲート電極３０を形成する（フロー
ティングゲート形成工程）。
【００６３】ここでのフローティングゲート電極３０の
形成は、ゲート側壁２７の内壁面、及び層間膜２９の上
面に沿って行われ、また、このような半球状ポリシコン
の形成は、例えば、超高真空対応のＣＶＤ装置内でのシ
ラン（ＳｉＨ4）を用いた化学的気相成長法等により、
５５０℃程度の温度で４０分程度、アモルファスシリコ
ンをトンネル酸化膜２４の表面に体積させ、１００ｎｍ
程度のアモルファスシリコン膜を形成し、さらに、１０
分程度のアニールを行い、粒径１０ｎｍ〜２０ｎｍ程度
の半球状ポリシコンを成長させることによって行われ
る。
形成は、ゲート側壁２７の内壁面、及び層間膜２９の上
面に沿って行われ、また、このような半球状ポリシコン
の形成は、例えば、超高真空対応のＣＶＤ装置内でのシ
ラン（ＳｉＨ4）を用いた化学的気相成長法等により、
５５０℃程度の温度で４０分程度、アモルファスシリコ
ンをトンネル酸化膜２４の表面に体積させ、１００ｎｍ
程度のアモルファスシリコン膜を形成し、さらに、１０
分程度のアニールを行い、粒径１０ｎｍ〜２０ｎｍ程度
の半球状ポリシコンを成長させることによって行われ
る。
【００６４】フローティングゲート電極３０が形成され
ると、次に、４００℃程度の温度による原子層化学的気
相成長法により、フローティングゲート電極３０の表面
（内壁面）に沿って、高均一なＳｉＯ2、Ｓｉ3Ｎ4等の
信頼性の高い層間絶縁膜３１を１５ｎｍ程度堆積させ
（層間絶縁膜形成工程）、さらに、その表面に、燐等を
添加した多結晶Ｓｉを堆積させ、制御電極３２を形成す
る（制御電極形成工程）。なお、ここで層間絶縁膜３１
のうちＳｉＯ2の形成は、原子層化学的気相成長法では
なく、フローティングゲート電極３０の半球状ポリシコ
ンを熱酸化させた後、その表面に原子層化学的気相成長
法等によりＳｉ3Ｎ4を堆積させ、さらにそのＳｉ3Ｎ4を
再酸化させることによって構成することとしてもよい。
ると、次に、４００℃程度の温度による原子層化学的気
相成長法により、フローティングゲート電極３０の表面
（内壁面）に沿って、高均一なＳｉＯ2、Ｓｉ3Ｎ4等の
信頼性の高い層間絶縁膜３１を１５ｎｍ程度堆積させ
（層間絶縁膜形成工程）、さらに、その表面に、燐等を
添加した多結晶Ｓｉを堆積させ、制御電極３２を形成す
る（制御電極形成工程）。なお、ここで層間絶縁膜３１
のうちＳｉＯ2の形成は、原子層化学的気相成長法では
なく、フローティングゲート電極３０の半球状ポリシコ
ンを熱酸化させた後、その表面に原子層化学的気相成長
法等によりＳｉ3Ｎ4を堆積させ、さらにそのＳｉ3Ｎ4を
再酸化させることによって構成することとしてもよい。
【００６５】その後、図７の（ｂ）に示すように、これ
らを平坦化し、ゲート部以外のフローティングゲート電
極３０、層間絶縁膜３１、制御電極３２を取り除き（平
坦化工程）、最後に、図７の（ｃ）に示すように、ソー
ス２８ａ、ドレイン２８ｂの接続部となる多結晶Ｓｉ等
のプラグ３３を形成する（プラグ形成工程）。
らを平坦化し、ゲート部以外のフローティングゲート電
極３０、層間絶縁膜３１、制御電極３２を取り除き（平
坦化工程）、最後に、図７の（ｃ）に示すように、ソー
ス２８ａ、ドレイン２８ｂの接続部となる多結晶Ｓｉ等
のプラグ３３を形成する（プラグ形成工程）。
【００６６】以上のように表面に半球状ポリシコンが形
成されたフローティングゲート電極３０及び層間絶縁膜
３１が、制御電極３２の底面及び側面を取り囲むように
不揮発性記憶素子２０を構成することにより、第１の実
施の形態の場合に比べ、さらに、制御電極３２とフロー
ティングゲート電極３０との静電容量を大きくとること
が可能となる。
成されたフローティングゲート電極３０及び層間絶縁膜
３１が、制御電極３２の底面及び側面を取り囲むように
不揮発性記憶素子２０を構成することにより、第１の実
施の形態の場合に比べ、さらに、制御電極３２とフロー
ティングゲート電極３０との静電容量を大きくとること
が可能となる。
【００６７】このように、本形態では、表面に半球状ポ
リシコンを有するフローティングゲート電極３０が、制
御電極３２の底面及び側面を取り囲むように形成され、
不揮発性記憶素子２０を構成することとしたため、フロ
ーティングゲート電極３０の全静電容量に対する、制御
電極３２とフローティングゲート電極３０との静電容量
の比（カップリング比）を大幅に増加させることが可能
となり、不揮発性記憶素子２０全体への印加電圧を増加
させることなく、Ｓｉ基板２１−フローティングゲート
電極３０間への印加電圧を大きくすることができ、不揮
発性記憶素子２０全体への印加電圧の低減を図ることが
可能となる。
リシコンを有するフローティングゲート電極３０が、制
御電極３２の底面及び側面を取り囲むように形成され、
不揮発性記憶素子２０を構成することとしたため、フロ
ーティングゲート電極３０の全静電容量に対する、制御
電極３２とフローティングゲート電極３０との静電容量
の比（カップリング比）を大幅に増加させることが可能
となり、不揮発性記憶素子２０全体への印加電圧を増加
させることなく、Ｓｉ基板２１−フローティングゲート
電極３０間への印加電圧を大きくすることができ、不揮
発性記憶素子２０全体への印加電圧の低減を図ることが
可能となる。
【００６８】また、これにより、ドレインに要求される
ドレイン耐圧を低減させることができ、素子の小型化を
図ることが可能となる。さらに、不揮発性記憶素子２０
はＦＧ型の構成をとるため、十分な蓄積電荷密度、デー
タ保持時間、及び書き込み／消去繰り返し耐性を確保す
ることもできる。
ドレイン耐圧を低減させることができ、素子の小型化を
図ることが可能となる。さらに、不揮発性記憶素子２０
はＦＧ型の構成をとるため、十分な蓄積電荷密度、デー
タ保持時間、及び書き込み／消去繰り返し耐性を確保す
ることもできる。
【００６９】一例として、ゲート長０．１８μｍ、ゲー
ト幅１．０μｍ、ゲート高さ０．６μｍの０．１８μｍ
世代の典型的なＦＧ型の不揮発性記憶素子で比較を行っ
た場合、従来構成におけるＦＧ型の不揮発性記憶素子で
は、カップリング比が０．３６程度となるのに対し、本
形態における不揮発性記憶素子２０では、カップリング
比が０．９程度となり、２．５倍近いカップリング比の
向上を図ることができる。そのため、例えば、従来構成
において２０Ｖの書き込み電圧を必要としていた場合、
本形態では、８．７Ｖ程度の書き込み電圧での書き込み
が可能となる。
ト幅１．０μｍ、ゲート高さ０．６μｍの０．１８μｍ
世代の典型的なＦＧ型の不揮発性記憶素子で比較を行っ
た場合、従来構成におけるＦＧ型の不揮発性記憶素子で
は、カップリング比が０．３６程度となるのに対し、本
形態における不揮発性記憶素子２０では、カップリング
比が０．９程度となり、２．５倍近いカップリング比の
向上を図ることができる。そのため、例えば、従来構成
において２０Ｖの書き込み電圧を必要としていた場合、
本形態では、８．７Ｖ程度の書き込み電圧での書き込み
が可能となる。
【００７０】なお、本発明は上述の実施形態に拘束され
るものではない。例えば、第１の実施の形態、及び第２
の実施の形態では、原子層化学的気相成長法を用い、半
球状ポリシコンを有するフローティングゲート電極表面
に高均一な層間絶縁膜を形成することとしたが、ほぼコ
ンフォーマルに超薄膜を形成できる製造方法であれば、
原子層化学的気相成長法以外の方法によって、層間絶縁
膜を形成することとしてもよい。
るものではない。例えば、第１の実施の形態、及び第２
の実施の形態では、原子層化学的気相成長法を用い、半
球状ポリシコンを有するフローティングゲート電極表面
に高均一な層間絶縁膜を形成することとしたが、ほぼコ
ンフォーマルに超薄膜を形成できる製造方法であれば、
原子層化学的気相成長法以外の方法によって、層間絶縁
膜を形成することとしてもよい。
【００７１】
【発明の効果】以上説明したように本発明では、ベース
となる半導体基板上にトンネル酸化膜を形成し、トンネ
ル酸化膜上に、表面に凹凸形状を有するように形成され
たフローティングゲート電極を形成し、凹凸形状を有す
るフローティングゲート電極上に高均一に層間絶縁膜を
形成し、層間絶縁膜上に制御電極を形成することにより
ＦＧ型の不揮発性記憶素子を構成することとしたため、
十分な蓄積電荷密度、データ保持時間、及び書き込み／
消去繰り返し耐性を確保しつつ、書き込み電圧の低減、
素子の小型化を図ることが可能となる。
となる半導体基板上にトンネル酸化膜を形成し、トンネ
ル酸化膜上に、表面に凹凸形状を有するように形成され
たフローティングゲート電極を形成し、凹凸形状を有す
るフローティングゲート電極上に高均一に層間絶縁膜を
形成し、層間絶縁膜上に制御電極を形成することにより
ＦＧ型の不揮発性記憶素子を構成することとしたため、
十分な蓄積電荷密度、データ保持時間、及び書き込み／
消去繰り返し耐性を確保しつつ、書き込み電圧の低減、
素子の小型化を図ることが可能となる。
【図１】不揮発性記憶素子の構成を示した構造図であ
る。
る。
【図２】不揮発性記憶素子の製造プロセスを説明するた
めの断面構造図である。
めの断面構造図である。
【図３】不揮発性記憶素子の製造プロセスを説明するた
めの断面構造図である。
めの断面構造図である。
【図４】不揮発性記憶素子の構成を示した断面構造図で
ある。
ある。
【図５】不揮発性記憶素子の製造プロセスを説明するた
めの断面構造図である。
めの断面構造図である。
【図６】不揮発性記憶素子の製造プロセスを説明するた
めの断面構造図である。
めの断面構造図である。
【図７】不揮発性記憶素子の製造プロセスを説明するた
めの断面構造図である。
めの断面構造図である。
【図８】従来構成におけるＦＧ型の不揮発性記憶素子の
製造プロセスを説明するための断面構造図である。
製造プロセスを説明するための断面構造図である。
【図９】従来構成におけるＦＧ型の不揮発性記憶素子の
製造プロセスを説明するための断面構造図である。
製造プロセスを説明するための断面構造図である。
【図１０】ＭＯＮＯＳ型の不揮発性記憶素子の製造プロ
セスを説明するための断面構造図である。
セスを説明するための断面構造図である。
【図１１】ＭＯＮＯＳ型の不揮発性記憶素子の製造プロ
セスを説明するための断面構造図である。
セスを説明するための断面構造図である。
１、２０、１００、２００…不揮発性記憶素子、２、２
１、１０１、２０１…Ｓｉ基板、５、２４、１０４、２
０４…トンネル酸化膜、６、３０、１０５、２０５…フ
ローティングゲート電極、７、３１、１０６、２０６…
層間絶縁膜、８、３２、１０７、２０７…制御電極
１、１０１、２０１…Ｓｉ基板、５、２４、１０４、２
０４…トンネル酸化膜、６、３０、１０５、２０５…フ
ローティングゲート電極、７、３１、１０６、２０６…
層間絶縁膜、８、３２、１０７、２０７…制御電極
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA14 AA30 AB08 AB09 AC02 AD17 AD23 AD60 AF05 AF06 AF07 AG02 AG22 AG30 5F083 EP02 EP18 EP23 EP55 ER03 ER09 ER22 GA21 GA22 JA04 JA35 JA39 MA06 MA19 MA20 NA01 PR12 PR21 PR34 PR36 5F101 BA12 BA46 BB05 BB17 BC02 BD07 BD15 BD35 BF01 BF02 BF03 BH03 BH04 BH16
Claims (10)
- 【請求項１】 素子電源のオン・オフに関係なくデータ
の保持を行う不揮発性記憶素子において、 ベースとなる半導体基板と、 前記半導体基板上に形成されたトンネル酸化膜と、 前記トンネル酸化膜上に、表面に凹凸形状を有するよう
に形成されたフローティングゲート電極と、 前記フローティングゲート電極上に形成された層間絶縁
膜と、 前記層間絶縁膜上に構成された制御電極と、 を有することを特徴とする不揮発性記憶素子。 - 【請求項２】 前記凹凸形状は、 略半球上の凹凸形状であることを特徴とする請求項１記
載の不揮発性記憶素子。 - 【請求項３】 前記凹凸形状の粒径は、 １０ｎｍ〜２０ｎｍであることを特徴とする請求項２記
載の不揮発性記憶素子。 - 【請求項４】 前記層間絶縁膜は、 原子層化学的気相成長法を用いて形成されることを特徴
とする請求項１記載の不揮発性記憶素子。 - 【請求項５】 前記フローティングゲート電極及び前記
層間絶縁膜は、 前記制御電極の底面及び側面を取り囲むように形成され
ることを特徴とする請求項１記載の不揮発性記憶素子。 - 【請求項６】 フラッシュメモリ用であることを特徴と
する請求項１記載の不揮発性記憶素子。 - 【請求項７】 素子電源のオン・オフに関係なくデータ
の保持を行う不揮発性記憶素子の製造方法において、 ベースとなる半導体基板上にトンネル酸化膜を形成する
トンネル酸化膜形成工程と、 前記トンネル酸化膜上に、表面に凹凸形状を有するフロ
ーティングゲート電極を形成するフローティングゲート
電極形成工程と、 前記フローティングゲート電極上に層間絶縁膜を形成す
る層間絶縁膜形成工程と、 前記層間絶縁膜上に制御電極を形成する制御電極形成工
程と、 を有することを特徴とする不揮発性記憶素子の製造方
法。 - 【請求項８】 前記層間絶縁膜形成工程は、 原子層化学的気相成長法を用いて前記層間絶縁膜の形成
を行うことを特徴とする請求項７記載の不揮発性記憶素
子の製造方法。 - 【請求項９】 前記トンネル酸化膜形成工程、前記フロ
ーティングゲート電極形成工程、前記層間絶縁膜形成工
程及び前記制御電極形成工程によって形成された前記ト
ンネル酸化膜、前記フローティングゲート電極、前記層
間絶縁膜及び前記制御電極をエッチングし、ゲート電極
の形成を行うゲート電極エッチング工程をさらに有する
ことを特徴とする請求項７記載の不揮発性記憶素子の製
造方法。 - 【請求項１０】 前記トンネル酸化膜形成工程の後、前
記トンネル酸化膜上にダミーゲート電極を形成するダミ
ーゲート電極形成工程と、 前記ダミーゲート電極をエッチングするダミーゲート電
極エッチング工程と、 前記ダミーゲート電極の側面をゲート側壁で覆うゲート
側壁形成工程と、 前記ゲート側壁の形成後、前記ダミーゲート電極を除去
するダミーゲート電極除去工程と、 をさらに有し、 前記フローティングゲート電極形成工程は、 前記ゲート側壁の内壁面に沿って、前記フローティング
ゲート電極の形成を行い、 前記層間絶縁膜形成工程は、 前記フローティングゲート電極の内壁面に沿って、前記
層間絶縁膜の形成を行うことを特徴とする請求項７記載
の不揮発性記憶素子の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000362215A JP2002164448A (ja) | 2000-11-29 | 2000-11-29 | 不揮発性記憶素子及び不揮発性記憶素子の製造方法 |
| TW090128733A TW515090B (en) | 2000-11-29 | 2001-11-20 | Non-volatile memory device and its manufacturing method |
| PCT/JP2001/010395 WO2002045175A1 (en) | 2000-11-29 | 2001-11-28 | Nonvolatile storage device and method for manufacturing nonvolatile storage device |
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