JP2002150800A

JP2002150800A - 半導体集積回路

Info

Publication number: JP2002150800A
Application number: JP2000346762A
Authority: JP
Inventors: Atsushi Nakayama; 篤中山; Akira Haga; 亮芳賀
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-11-14
Filing date: 2000-11-14
Publication date: 2002-05-24

Abstract

(57)【要約】【課題】不良原因候補の切り分けを可能にし、もって
不良原因の特定を容易にした半導体集積回路を提供す
る。【解決手段】不良原因の仕分けを容易にするために、
メモリセルアレイ１０に対して拡張セルアレイを構成す
るセルノード段電位設定回路１２１を設ける。セルノー
ド段電位設定回路１２１は、拡張ワード線ＷＬＨＬＤ＜
０＞，＜１＞と、これにより制御されてビット線ＢＬ
ｔ，ＢＬｃをＶＳＳに固定するためのＮＭＯＳトランジ
スタＱＮ２１，ＱＮ２２により構成される。テストモー
ド時、拡張ワード線ＷＬＨＬＤ＜０＞，＜１＞を選択し
てセルノード、従ってビット線ＢＬｔ，ＢＬｃをＶＳＳ
に固定したデータ読み出しを行うことにより、期待値デ
ータと実際のデータとの比較から、不良原因箇所を絞る
ことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、メモリを含むシ
ステムＬＳＩ等の半導体集積回路に係り、特にテストモ
ードを有する半導体集積回路に関する。

【０００２】

【従来の技術】システムＬＳＩは、一般に、論理演算を
行うロジックブロックとデータ記憶を行うメモリブロッ
クを集積して、種々の機能を実現する高機能化ＬＳＩで
ある。個々のロジックブロックとメモリブロックは、デ
ータバスおよびコントロールバスを介して、ＬＳＩ全体
の動作を統括するメインロジックと接続され、メインロ
ジックがデータ入出力端子（Ｉ／Ｏパッド）に接続され
る。

【０００３】この様に高機能化されたシステムＬＳＩに
おいて、テストを如何に効率的に行うかは重要な問題で
ある。テストモードでの不良解析を容易にするため、一
般には各ロジックブロックやメモリブロック毎にテスト
モードを設定可能とする。また、テスト用Ｉ／Ｏパッド
は、複数のロジックブロックやメモリブロックに対して
共通に用意する。そして、各ロジックブロックやメモリ
ブロック毎にそれぞれテスト信号を取り出すためのマル
チプレクサを設け、更に全ブロックに共通のテスト用Ｉ
／Ｏマルチプレクサを設けて、各ブロック毎のテスト信
号を共通のテスト用Ｉ／Ｏパッドに出力できるようにす
る。Ｉ／Ｏパッド数を減らすために、テスト用Ｉ／Ｏパ
ッドを設けることなく、通常動作のＩ／Ｏパッドをテス
ト用として用いることも行われる。

【０００４】

【発明が解決しようとする課題】しかし、システムＬＳ
Ｉは多くの場合、ロジックブロックとメモリブロックの
設計手法が異なり、また設計者も異なることから、これ
を統合したシステムＬＳＩでは、テストの結果不良が発
見されても、その不良箇所を特定することは容易ではな
い。従来は、テストの結果不良が発見された場合に、条
件を少しずつ変えながらテストを繰り返すことにより、
原因を特定するということが行われていたが、この手法
では、原因特定が可能とは限らない。

【０００５】この発明は、上記事情を考慮してなされた
もので、不良原因候補の切り分けを可能にし、もって不
良箇所の特定を容易にした半導体集積回路を提供するこ
とを目的としている。

【０００６】

【課題を解決するための手段】この発明は、メモリセル
からデータ入出力端子までの間に読み出し／書き込みデ
ータを順次転送する複数のデータ転送段を有し且つ、通
常動作モードとテストモードとを有する半導体集積回路
において、前記複数のデータ転送段のうち少なくとも一
つに、テストモード時に所定電位を出力するテスト用電
位設定回路が設けられていることを特徴としている。

【０００７】具体的にテスト用電位設定回路は、選択信
号により通常動作モード時に被選択信号を出力する信号
選択回路に対して、テストモード時に前記所定電位を選
択して出力する拡張信号選択回路を備えて構成される。
この場合、テスト用電位設定回路によるテストモード
は、メモリセルアレイをアクセスするアドレス空間に対
して、所定アドレスで前記信号選択回路に代わって前記
拡張信号選択回路を選択するようにアドレスを割り付け
ることにより実行される。

【０００８】この発明によると、テストモード時、メモ
リセルアレイに対する読み出し／書き込みデータの転送
段に、前段のデータに拘わらず所定電位を出力させるこ
とにより、次段以降が正常であるか否かを判断すること
ができる。即ちこの発明によると、データ転送経路につ
いて複数の転送段で不良原因候補を切り分けることがで
き、不良箇所の特定が容易になる。

【０００９】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。具体的な実施の形態を説明す
るに先だって、実施の形態が対象とするシステムＬＳＩ
の基本構成を説明する。図１は、システムＬＳＩの全体
構成である。このシステムＬＳＩは、データの記憶を行
う複数個（Ｎ個）のメモリ１と、論理演算を行うロジッ
ク２を有する。これらのメモリ１とロジック２は、デー
タバス及びコントロールバスを介して全体の統括を行
う、メインロジック３に接続される。メインロジック３
は、データＩ／Ｏパッド４に接続される。

【００１０】このシステムＬＳＩは、通常動作モードと
テストモードを有するが、テストモードに関係する部分
を抽出して示すと、図２のようになる。但し、メインロ
ジック３は無視している。テストコマンドは、テストコ
マンドパッド７から入力されてコマンドデコーダ８でデ
コードされる。デコードされたコマンドは、その内容に
応じてメモリ１又はロジック２に送られ、テストが行わ
れる。メモリ１及びロジック２のデータ入出力端子は、
それぞれマルチプレクサＭＵＸによって、データ入出力
端子数より少ないテストＩ／Ｏ線に接続される。各テス
トＩ／Ｏ線は更に、コマンドデコーダ８が出力する選択
信号ＳＥＬにより、テストＩ／Ｏマルチプレクサ５によ
り選択されて、テストＩ／Ｏパッド６に接続される。

【００１１】この様に、各メモリ１及びロジック２の内
部にマルチプレクサを備えて、各ブロックのテスト用デ
ータ入出力線Ｉ／Ｏを減らし、更に各ブロックのテスト
用データ入出力線Ｉ／Ｏを選択するテストＩ／Ｏマルチ
プレクサ５を備えてテストＩ／Ｏパッド６を各メモリ１
及びロジック２で共有させることにより、少ない端子数
でのテストを可能としている。更に端子数を減らすため
には、テストＩ／Ｏパッドを通常のＩ／Ｏパッドと共有
とし、テストコマンドパッドを通常のコマンドパッドと
共有とすることも行われ得る。

【００１２】図３は、メモリ１の構成であり、リダンダ
ンシ回路方式を採用したＤＲＡＭの場合について示して
いる。メモリセルアレイ１０は、ビット線ＢＬとワード
線ＷＬが交差して配列され、その各交差部にメモリセル
ＭＣが配置されたメモリセルアレイ本体１１と、ビット
線データを検知増幅するビット線センスアンプ１２及び
ビット線選択を行うカラムゲート１３を有する。カラム
ゲート１３により選択されたビット線は、データ線セン
スアンプ５０が設けられたデータ線ＤＱに接続される。
データ線ＤＱは更に、不良カラムが選択された時にスペ
アデータ線に置換するためのカラム置換スイッチ６０を
介して入出力線Ｉ／Ｏに接続され、データＩ／Ｏパッド
に接続される。

【００１３】ロウデコーダ／ロウリダンダンシコントロ
ーラ２０は、ロウアドレスＲＡにより、メモリセルアレ
イ１０のワード線ＷＬの選択と不良ワード線のスペアワ
ード線への置換制御とを行う。カラムデコーダ３０は、
カラムアドレスＣＡに基づいて選択されたカラム選択線
ＣＳＬを活性化する。カラムリダンダンシコントローラ
４０は、カラムアドレスＣＡに基づいて、カラム置換ス
イッチ６０を制御する。

【００１４】外部から入力されるアドレス及びコマンド
は、アドレスバッファ（レジスタ）／コマンドデコーダ
５０で解釈され、内部ロウアドレスＲＡ、内部カラムア
ドレスＣＡ、テスト時にスペアワード線やスペアデータ
線を選択するための選択信号ＲＡＸ，ＣＡＸ等が発行さ
れる。

【００１５】図４は、メモリセルアレイ１０のより具体
的な構成を示している。例えば１２８本のデータ線ＤＱ
＜０＞〜＜１２７＞（各データ線ＤＱは、実際は後述す
るように、データ線対により構成される）のそれぞれに
対して、各ロウ毎に８本のカラム選択線ＣＳＬ＜０＞〜
＜７＞により選択される８個のメモリセルが、センスア
ンプＳ／Ａを介し、カラムゲートを介して接続されるよ
うになっている。

【００１６】不良カラムの置換のために、例えばｎ本の
スペアデータ線ＳＤＱ＜０＞〜＜ｎ−１＞が用意されて
いる。メモリセルアレイ１０には、各スペアデータ線に
対応する冗長カラムセルアレイを含み、これも同様に８
本のカラム選択線ＣＳＬ＜０＞−＜７＞で選択される８
個のメモリセルが、各スペアデータ線に接続されるよう
になっている。不良カラム置換は、図３に示したよう
に、カラム置換スイッチ６０によって、不良のノーマル
データ線ＤＱをスペアデータ線ＳＤＱに置き換えること
で行われる。

【００１７】図４の構成を更に、一対のデータ線ＤＱ
（ＤＱｔ，ＤＱｃ）に着目して示すと、図５のようにな
る。カラム選択線ＣＳＬ＜０＞〜＜７＞がそれぞれ入る
８個のカラムゲート１３＜０＞〜＜７＞により選択され
るビット線対ＢＬｔ，ＢＬｃが、一対のデータ線ＤＱ
ｔ，ＤＱｃを共有する。

【００１８】図６は更に、一対のビット線ＢＬ（ＢＬ
ｔ，ＢＬｃ）に着目した構成を示している。メモリセル
ＭＣは、ワード線ＷＬにより駆動されるセルトランジス
タとセルキャパシタにより構成される。不良のワード線
を置き換えるために、例えばｍ本のスペアワード線ＳＷ
Ｌ＜０＞〜＜ｍ−１＞を持つ冗長ロウセルアレイが配置
されている。センスアンプ１２は、ＰＭＯＳトランジス
タＱＰ１，ＱＰ２によるフリップフロップと、ＮＭＯＳ
トランジスタＱＮ１，ＱＮ２によるフリップフロップを
用いて構成される。カラムゲート１３は、カラム選択線
ＣＳＬにより駆動されて、ビット線ＢＬｔ，ＢＬｃとデ
ータ線ＤＱｔ，ＤＱｃの間を接続するＮＭＯＳトランジ
スタＱＮ３，ＱＮ４により構成される。

【００１９】図３のロウデコーダ／ロウリダンダンシコ
ントローラ２０の部分は、図７のように構成される。ア
ドレスバッファ／コマンドレジスタ５０から発行される
内部ロウアドレスＲＡ＜０：７＞は、ロウデコーダ２１
でデコードされ、ワード線ＷＬ＜０：５１１＞を選択す
る。ワード線のアドレス（不良ロウアドレス）は、例え
ばヒューズ回路に書き込まれており、電源投入時にこれ
が読み出されてラッチ回路２２に保持されており、ロウ
アドレスＲＡとこのラッチ回路２２に保持されている不
良ロウアドレスＲＡ＝０〜ｍ−１との一致検出が比較回
路２５により行われる。

【００２０】不良アドレスとの一致が検出されず、比較
回路２５の出力が全て“Ｈ”のとき、ＮＡＮＤゲートＧ
１の出力ＲＥＤＥＮｎが“Ｌ”である。このとき、ロウ
デコーダ２１の出力はＮＯＲゲートＧ２を通って、選択
されたワード線ＷＬが駆動される。供給されたロウアド
レスと不良ロウアドレスとの一致検出がなされると、対
応する比較回路２５の出力が反転して、ＮＡＮＤゲート
Ｇ１の出力がＲＥＤＥＮｎ＝“Ｌ”となり、ロウデコー
ダ２１の出力転送が禁止される。代わって、スペアワー
ド線ＳＷＬ＜０＞〜＜ｍ−１＞のいずれかが活性化され
る。

【００２１】テストモードにおいては、スペアワード線
ＳＷＬ＜０＞〜＜ｍ−１＞につながるメモリセルに不良
がないかどうかのテストも行う。そのために、このロウ
リダンダンシコントローラ部の各ラッチ回路２２には、
ダミーラッチ回路２３が併設されている。このダミーラ
ッチ回路２３には、それぞれロウアドレスＲＡ＝０〜ｍ
−１が不良であることを示す疑似不良アドレスデータが
記憶されている。

【００２２】そして、テストモード時にアドレスバッフ
ァ／コマンドデコーダ５０から選択信号ＲＡＸが発行さ
れると、これによりセレクタ２４が切り換えられる。こ
の結果、ラッチ回路２２に代わってダミーラッチ回路２
３の出力が選択され、不良があった場合と同様に、外部
から供給されたロウアドレスとの一致検出により、スペ
アワード線ＳＷＬが選択されるようになっている。

【００２３】図８は、カラムリダンダンシコントローラ
４０の構成を示している。カラムリダンダンシコントロ
ーラ４０は、ロウリダンダンシコントローラの場合と同
様に、不良カラムアドレスを記憶するラッチ回路４１を
有する。図４に示すように、スペアデータ線ＳＤＱがｎ
本用意されている場合、ラッチ回路４１は、１組８個ず
つのｎ組用意される。これらのラッチ回路４１には、カ
ラム選択信号ＣＳＬが０〜７の値をとったときの不良デ
ータ線の位置が記憶されている。

【００２４】従って、カラムデコーダ３０が出力するカ
ラム選択信号ＣＳＬがデータ線不良に対応するものであ
る場合には、これによりセレクタ４３が制御されて、置
換信号Ｚ＜０＞〜＜ｎ−１＞が出力される。この置換信
号Ｚがカラム置換スイッチ６０に供給されて、不良デー
タ線のスペアデータ線への切り換えが行われることにな
る。ラッチ回路４１がｎ組用意されていることから、全
てのカラム選択信号ＣＳＬにおいて、ｎ個以下の不良デ
ータ線の置換制御が可能である。

【００２５】スペアデータ線ＳＤＱにつながるセルアレ
イは、冗長カラムセルアレイであり、テストモードにお
いては、スペアデータ線ＳＤＱにつながるメモリセルに
不良がないかどうかのテストも行う。このテストモード
時、カラム選択信号ＣＳＬに無関係に、スペアデータ線
ＳＤＱをアクセスできるようにする。そのために、カラ
ムリダンダンシコントローラ４０のラッチ回路４１の各
組毎に、計ｎ個のダミーラッチ回路４２が設けられてい
る。このダミーラッチ回路４２には、カラム選択信号Ｃ
ＳＬ＝０〜ｎ−１のデータ線が不良であることを示す疑
似不良アドレスデータが記憶されている。その結果、テ
ストモード時、選択信号ＣＡＸと共にカラムアドレス信
号ＣＳＬ＝０〜ｎ−１がセレクタ４３に入ると、ラッチ
回路４１の不良データ線情報に拘わらず、ダミーラッチ
回路４２が選択されて、置換信号Ｚを出力する。

【００２６】置換信号Ｚにより制御されるカラム置換ス
イッチ６０は、具体的には、図９に示す置換方式によ
り、或いは図１０に示すデータ線シフト方式により構成
される。図９のスイッチ方式は、データ線ＤＱ＜０：１
２７＞の１本ずつを、スペアデータ線＜０：ｎ−１＞で
置換して、データ入出力端子Ｉ／Ｏ＜０：１２７＞に切
り換え接続するスイッチＳＷ０〜ＳＷ１２７により構成
される。

【００２７】置換信号Ｚ＜０：ｎ−１＞が全て非活性の
場合、データ線ＤＱ＜０：１２７＞はそれぞれ、データ
入出力端子Ｉ／Ｏ＜０：１２７＞に接続されている。こ
のとき、スペアデータ線ＳＤＱ＜０：ｎ−１＞は、選択
されたカラムアドレスに対応した冗長カラムセルアレイ
のメモリセルにはつながっているが、入出力端子Ｉ／Ｏ
＜０：１２７＞にはつながらない。置換信号Ｚ＜０＞が
不良データ情報を含む場合は、これにより示されたデー
タ線ＤＱが入出力端子Ｉ／Ｏと切り離され、代わりにス
ペアデータ線ＳＤＱ＜０＞が入出力端子Ｉ／Ｏに接続さ
れる。他の置換信号Ｚ＜１：ｎ−１＞についても同様で
ある。

【００２８】図１０に示すデータ線シフト方式において
は、カラム置換スイッチ６０は、データ入出力端子Ｉ／
Ｏのデータ線ＤＱに対する接続を、不良のデータ線位置
を避けて順次一つずつシフトさせるシフトスイッチ回路
により構成される。置換信号Ｚ＜０：ｎ−１＞が全て非
活性の場合、データ線ＤＱ＜０：１２７＞はそれぞれ、
データ入出力端子Ｉ／Ｏ＜０：１２７＞に接続されてい
る。このとき、スペアデータ線ＳＤＱ＜０：ｎ−１＞
は、選択されたカラムアドレスに対応した冗長カラムセ
ルアレイのメモリセルにはつながっているが、入出力端
子Ｉ／Ｏ＜０：１２７＞にはつながらない。

【００２９】置換信号Ｚ＜０＞が不良データ情報を含む
場合、例えば、図１０に×印で示したように、データ線
ＤＱ＜１＞が不良の場合、データ入出力端子Ｉ／Ｏ＜１
＞の接続先を、破線で示すようにデータ線ＤＱ＜２＞に
シフトし、以下順次入出力端子Ｉ／Ｏの接続先をシフト
して、最後のデータ入出力端子Ｉ／Ｏ＜１２７＞をスペ
アデータ線ＳＤＱ＜０＞に接続する、という制御が行わ
れる。他の置換信号Ｚ＜１：ｎ−１＞についても同様で
ある。

【００３０】図２に示すテストＩ／Ｏマルチプレクサ５
は、図１１に示すように構成される。即ち、１２８個の
データ入出力端子Ｉ／Ｏ＜０：１２７＞のテストを、１
６個のテスト用データ入出力パッド６（テストＩ／Ｏ＜
０：１５＞）で行うために、データ入出力線を１６本毎
に８本ずつまとめて入力するマルチプレクサＭＵＸが配
置される。そしてテストモード時、選択信号ＳＥＬによ
り制御されて、１６本ずつのデータ入出力線がテストＩ
／Ｏ＜０：１５＞に接続される。

【００３１】ここまでに説明したシステムＬＳＩの構成
において、不良解析を行う場合、典型的な例として、メ
モリセルにあるデータの書き込み／読み出しを行った
が、期待したデータが読み出されないという不良を解析
する場合を考える。この不良の原因としては、メインの
データ転送経路上では、例えばメモリセルに欠陥があ
る、メモリセルのデータ読み出し／書き込みを行うセン
スアンプに欠陥がある、データ線センスアンプに欠陥が
ある等が考えられる。また、メインのデータ転送経路に
は問題はないが、メモリセル選択を行うワード線選択回
路系やビット線選択回路系に欠陥がある、リダンダンシ
コントローラに欠陥がある、タイミングが誤っている等
も考えられる。更に、測定環境的には、配線が誤ってい
る、テスタのプログラムが誤っている、電源が入ってい
ない、等の原因もある。

【００３２】これらの種々の原因を特定するには、先に
述べたように従来は、条件を変えたテストを繰り返すこ
とが行われている。しかし、近年のメモリの大容量化、
高機能化、高速化に伴い、メモリセルの読み出し／書き
込み動作は複雑になっており、原因候補の増加と共に、
原因特定の困難性が増している。しかも、不良個所の特
定だけでなく、性能評価を行う際には性能を律速してい
る箇所の特定も重要になるが、これも困難になってい
る。

【００３３】特に、高機能化が行われるシステムＬＳＩ
においては、ＬＳＩ中のブロック数が増加する。この場
合、上述のように、テスト結果と不良の因果関係を分か
りやすくするために、ブロック毎にテストモードを設定
できるようにすることが行われるが、データ入出力パッ
ドと各ブロック間の間に介在する回路段数が増加し、更
にそれらの回路を駆動する回路も増加するため、原因特
定は容易ではない。

【００３４】そこでこの発明は、上述したシステムＬＳ
Ｉにおけるように、通常動作モードとテストモードとを
有するメモリにおいて、メモリセルアレイからデータ入
出力端子までの間で読み出し／書き込みデータを順次転
送する複数のデータ転送段のうち少なくとも一つに、テ
ストモード時に前段のデータを無効とする所定電位を与
えるテスト用電位設定回路を設けることにより、不良箇
所の特定を容易にした。ＤＲＡＭの場合、データ転送経
路において、電位固定できる箇所としては、メモリセル
ノード、ビット線ＢＬ、データ線ＤＱ、データ入出力線
Ｉ／Ｏが挙げられる。これらを選択するのは、ワード線
ＷＬ、カラム選択線ＣＳＬ、選択信号Ｚ，ＳＥＬ等であ
り、これらの信号を工夫することにより、各部の電位を
固定することが可能になる。以下に、具体的なテスト用
電位設定回路の構成手法を説明する。以下に説明するテ
スト用電位設定回路は、いずれか一つを用いることでも
有効であるが、テストによる不良箇所究明にとっては、
複数のテスト用電位設定回路を同時に組み合わせること
が好ましい。

【００３５】［セルノード段で固定電位出力］上述した
複数のデータ転送段のうち、データ入出力パッドから見
て最も末端にあるのが、メモリセルアレイ内のセルノー
ドである。図１２は、図６に示したメモリセルアレイ１
０を基本として、ビット線ＢＬｔ，ＢＬｃの末端に、セ
ルノード段電位設定回路１２１を設けた例である。この
セルノード段電位設定回路１２１は、メモリセルアレイ
１０の拡張として構成されている。即ち、セルノード段
電位設定回路１２１を制御する信号線ＷＬＨＬＤ＜０
＞，＜１＞は、ワード線ＷＬ及びスペアワード線ＳＷＬ
と同じ規則（同じピッチ、同じプロセス）で同時に作ら
れるもので、以下拡張ワード線という。

【００３６】またこれらの拡張ワード線ＷＬＨＬＤ＜０
＞，＜１＞により制御されてビット線ＢＬｔ，ＢＬｃを
ＶＳＳに接続するＮＭＯＳトランジスタＱＮ２１，ＱＮ
２２は、メモリセルＭＣと同じ規則で、メモリセルとは
セルキャパシタがないという相違があるだけのものとし
て作られる。即ち、これらのＮＭＯＳトランジスタＱＮ
２１，ＱＮ２２とこれらを駆動する拡張ワード線を含め
て、本来のメモリセルアレイ１０に対して拡張メモリセ
ルアレイということができる。図１２では、一つのビッ
ト線対ＢＬｔ，ＢＬｃのみについて代表的に示している
が、好ましくは全ビット線対に、拡張ワード線ＷＬＨＬ
Ｄ＜０＞，＜１＞で共通に駆動される同様のセルノード
段電位設定回路を設ける。

【００３７】この様なセルノード段電位設定回路１２１
を設けて、テストモード時、ビット線ＢＬｔ，ＢＬｃの
いずれか一方を接地電位ＶＳＳ（データ“０”のときの
読み出しビット線電位）に固定する。具体的には、デー
タ読み出し動作において、ビット線プリチャージ後、セ
ンスアンプ活性化前に例えば、拡張ワード線ＷＬＨＬＤ
＜０＞を選択駆動して、ビット線ＢＬｔをＶＳＳに固定
する。このとき、ビット線以降の読み出しデータ転送経
路が正常であれば、ロウアドレスを切り換えてデータ読
み出しを繰り返したとき、ビット線ＢＬｔ側の読み出し
データは常に“０”となる。この様な期待値が正常に読
み出されるとすれば、ビット線より後段、即ちビット線
センスアンプ１２、カラムゲート１３、データ線センス
アンプ５０、カラムリダンダンシコントローラ、テスト
Ｉ／Ｏマルチプレクサ５は、全て正常であることが確認
される。

【００３８】また、セルノード段電位設定回路１２１を
動作させて上述した読み出しを行ったときに常に“０”
が読み出されるにも拘わらず、セルノード段電位設定回
路１２１を動作させない状態でのテスト動作でビット線
ＢＬｔのデータ読み出しが正常にできなかったとすれ
ば、不良原因としては、ビット線とメモリセルのコンタ
クト不良やメモリセルＭＣ自体の不良がリダンダンシに
より正常に置き換えられていないことが推測される。逆
に、セルノード段電位設定回路１２１を動作させてビッ
ト線をＶＳＳに固定したにも拘わらず、読み出しデータ
が常に“０”ではなかったとすれば、ビット線より後段
のビット線センスアンプ１２、カラムゲート１３、デー
タ線センスアンプ５０、テストＩ／Ｏマルチプレクサ５
のいずれかに不良原因があること、或いアドレス制御系
に不良があることが推測される。

【００３９】このセルノード段電位設定回路１２１の拡
張ワード線ＷＬＨＬＤ＜０＞，＜１＞を外部からの信号
供給により制御することも可能であるが、好ましくは、
このセルノード段電位設定回路１２１の拡張ワード線Ｗ
ＬＨＬＤ＜０＞，＜１＞を選択して駆動する制御駆動回
路は、ロウデコーダ／ロウリダンダンシコントローラ２
０の拡張回路として構成する。図７に示すロウデコーダ
／ロウリダンダンシコントローラ２０を基本として、こ
れに拡張ワード線ＷＬＨＬＤ＜０＞，＜１＞の制御駆動
回路１３１を加えた構成を、図１３に示す。

【００４０】制御駆動回路１３１は、テスト時にスペア
ワード線ＳＷＬを選択可能としたロウリダンダンシコン
トローラのダミーラッチ２３、セレクタ２４及び比較器
２５と同様の構成を拡張した、拡張ワード線ＷＬＨＬＤ
の本数分のダミーラッチ２３ａ、セレクタ２４ａ及び比
較器２５ａを備えて構成される。ここには、不良置換の
ためのラッチ回路は必要がない。

【００４１】この様な構成として、ダミーラッチ回路２
３ａには、テストモード時、２本のワード線に代わっ
て、拡張ワード線ＷＬＨＬＤ＜０＞，＜１＞が選択され
るようなデータを予め保持させる。これは、不良アドレ
スの記憶と同様に、ヒューズ回路のプログラミングによ
り可能である。

【００４２】そして、テストモード時、ワード線ＷＬや
スペアワード線ＳＷＬと同様に、セルノード段電位設定
回路１２１の拡張ワード線ＷＬＨＬＤを選択して駆動す
れば、選択された拡張ワード線ＷＬＨＬＤに応じて、セ
ルノード即ちビット線電位がＶＳＳに固定される。従っ
て、読み出しデータを期待値データと比較することによ
って、不良原因を絞ることが可能になる。

【００４３】［ビット線段で固定電位出力］図４に示す
セルアレイ構成では、一対のデータ線ＤＱには８本のカ
ラム選択線ＣＳＬ＜０＞〜＜７＞により選択されたビッ
ト線が接続される。これに対して、図１４に示すよう
に、拡張カラム選択線ＣＳＬ＜８＞，＜９＞を設け、こ
れにより選択されるカラムゲート＜８＞，＜９＞と電位
が固定された拡張ビット線を用意する。

【００４４】具体的には、図１５に示すように、データ
線ＤＱｔ，ＤＱｃにそれぞれ接続される、二本ずつの拡
張ビット線ＢＬＨＬＤｔ，ＢＬＨＬＤｃを用意する。拡
張カラム選択線ＣＳＬ＜８＞で選択される拡張ビット線
ＢＬＨＬＤｔ，ＢＬＨＬＤｃはそれぞれ、ＶＣＣ，ＶＳ
Ｓに固定されている。拡張カラム選択線ＣＳＬ＜９＞に
より選択される拡張ビット線ＢＬＨＬＤｔ，ＢＬＨＬＤ
ｃはそれぞれ、ＶＳＳ，ＶＣＣに固定されている。これ
らの拡張ビット線ＢＬＨＬＤｔ，ＢＬＨＬＤｃにはメモ
リセルは接続されない。

【００４５】この様な拡張カラム構成として、テストモ
ード時、拡張カラムのデータ読み出しを行うと、ビット
線以降のデータ転送系が正常であれば、ロウアドレスに
拘わらず、カラム選択線ＣＳＬ＜８＞により、ＢＬＨＬ
Ｄｔ＝ＶＣＣ，ＢＬＨＬＤ＝ＶＳＳなるデータが、また
カラム選択線ＣＳＬ＜９＞により、ＢＬＨＬＤｔ＝ＶＳ
Ｓ，ＢＬＨＬＤ＝ＶＣＣなる期待値データが読み出され
る。拡張カラムからこの様な期待値データが読み出され
ないとすれば、データ線以降のデータ線センスアンプ、
カラムリダンダンシ、データＩ／Ｏマルチプレクサ、ロ
ウアドレス系等に不良があると推測される。また、上述
した拡張カラムの期待値データが正常に得られるにも拘
わらず、他の通常カラムで正常なテストデータ読み出し
ができないとすれば、不良個所がカラムゲート、ビット
線センスアンプ、メモリセル等にあり、その不良がリダ
ンダンシにより正常に置き換えられていないことが推測
される。

【００４６】［データ線段で固定電位出力］図１６
は、データ転送段のうち、ビット線ＢＬよりデータ入出
力パッド側にあるデータ線ＤＱについて、電位固定され
る拡張データ線ＤＱＨＬＤを設ける例である。即ち、図
４のメモリセルアレイ１０の構成を基本として、これに
電位固定される拡張データ線ＤＱＨＬＤを配置する。こ
の拡張データ線ＤＱＨＬＤは、メモリセルには接続され
ないが、ワード線ＷＬやスペアワード線ＳＷＬによって
電位が制御されるようにする。この拡張データ線ＤＱＨ
ＬＤの配設に伴い、図３に示すカラム置換スイッチ６０
には拡張データ線ＤＱＨＬＤを選択するための選択スイ
ッチが追加される。

【００４７】図１７は、具体的に拡張データ線ＤＱＨＬ
Ｄの電位を固定するためのデータ線段電位設定回路１７
１の構成例を示している。拡張データ線ＤＱＨＬＤは、
他のデータ線ＤＱと同様に、対のデータ線ＤＱＨＬＤ
ｔ，ＤＱＨＬＤｃとして配設される。図の例では、拡張
データ線ＤＱＨＬＤをワード線ＷＬ＜０＞，＜１＞，…
の制御により接地電位ＶＳＳに固定するためのＮＭＯＳ
トランジスタＱＮ３１，ＱＮ３２，…が設けられてい
る。また、スペアワード線ＳＷＬ＜０＞，＜１＞，…に
より制御により、電源電位ＶＣＣに固定するためのＮＭ
ＯＳトランジスタＱＮ３３，ＱＮ３４，…が設けられ
る。

【００４８】この様な構成として、テストモード時に、
ロウアドレスをインクリメントしてデータ読み出しを行
う。ワード線ＷＬが順次選択されている時は、拡張デー
タ線ＤＱＨＬＤｔ，ＤＱＨＬＤｃが順次ＶＳＳに固定さ
れたデータがテストＩ／Ｏに読み出される。不良アドレ
スの置換があると、スペアワード線ＳＷＬにより選択さ
れた拡張データ線ＤＱＨＬＤｔ，ＤＱＨＬＤｃがＶＣＣ
に固定されたデータが読み出される。従って、時間を追
ってデータを読むことにより、テストＩ／Ｏマルチプレ
クサ５が正常であることを前提として、ロウ置換がどの
様に行われているかを検証することができる。また、同
様の読み出しを行ったときの期待値との比較から、テス
トＩ／Ｏマルチプレクサ５が正常か否かを確認すること
ができる。

【００４９】拡張データ線ＤＱＨＬＤへのアクセスは、
スペアデータ線を選択するテストモードの拡張により、
即ち、カラムリダンダンシコントローラ４０の拡張によ
り容易に実現できる。図１８は、図８のカラムリダンダ
ンシコントローラ４０を基本として、これに拡張データ
線ＤＱＨＬＤを選択するための選択回路１８１を加えた
構成である。

【００５０】選択回路１８１は、テスト時にスペアデー
タ線ＳＤＱを選択可能としたカラムダンダンシコントロ
ーラのダミーラッチ４２及びセレクタ４３と同様の構成
を拡張した、拡張データ線ＤＱＨＬＤを選択する置換信
号Ｚ＜ｎ＞を出すためのダミーラッチ４２ａとセレクタ
４３ａを備えて構成される。ここには、不良置換のため
のラッチ回路は必要がない。

【００５１】スペアデータ線ＳＤＱをアクセスするテス
トモード時、前述のように、選択信号ＣＡＸが供給され
ると、カラムリダンダンシコントローラ４０からは、カ
ラム選択信号ＣＳＬの値に拘わらず、スペアデータ線Ｓ
ＤＱが選択されるように、カラム置換スイッチ６０を制
御する置換信号Ｚ＜０＞〜＜ｎ−１＞が出力される。選
択回路１８１のダミーラッチ回路４２ａには、選択信号
ＣＡＸが発行された時に例えば、データ線ＤＱ＜ｎ＞が
拡張データ線ＤＱＨＬＤに置換されるように、置換信号
Ｚ＜ｎ＞を出力するよう、データが保持されるものとす
る。

【００５２】この様なデータ線置換のテスト動作を行う
と、前述のように、ロウアドレスをインクリメントした
ときの拡張データ線のデータ監視により、ロウリダンダ
ンシの内容を検証できるだけでなく、カラムゲート１３
の検証も可能である。即ち、カラムゲート１３に接続さ
れているデータ線ＤＱ＜ｎ＞の読み出し出力の変化と、
カラムゲート１３には接続されていない拡張データ線Ｄ
ＱＨＬＤの読み出し出力の変化の様子を比較することに
より、カラムゲート１３のデータ転送能力をチェックす
ることができる。

【００５３】［データ線段で固定電位出力］図１９
は、拡張したデータ線ではなく、通常のデータ線ＤＱ及
び不良カラム救済のためのスペアデータ線ＳＤＱについ
て、電位固定するデータ線段電位設定回路１９１を設け
た例である。図１９の例は、制御信号線ＣＯＬＲＤｐ＜
０＞により制御をされて、データ線ＤＱ及びスペアデー
タ線ＳＤＱを一つずつ交互にＶＣＣ，ＶＳＳに電位固定
するＮＭＯＳトランジスタトランジスタ群１９１ａと、
制御信号線ＣＯＬＲＤｐ＜１＞により制御をされて、デ
ータ線ＤＱ及びスペアデータ線ＳＤＱを二つずつ交互に
ＶＣＣ，ＶＳＳに電位固定するＮＭＯＳトランジスタト
ランジスタ群１９１ｂとを設けた場合を示している。

【００５４】なお、図１９では説明を簡単にするため、
簡略化して示しているが、データ線ＤＱ及びスペアデー
タ線ＳＤＱは、それぞれ対をなして配設される。従って
実際には、図１９に示すデータ線電位固定用のトランジ
スタ群１９１ａ，１９１ｂは、対をなすデータ線ＤＱ
ｔ，ＤＱｃの一方をＶＣＣ、他方をＶＳＳとするよう
に、用意される。制御信号線ＣＯＬＲＤｐ＜０＞，＜１
＞には、外部から制御信号が供給されるものとする。

【００５５】この様な構成として、テストモード時、制
御信号線ＣＯＬＲＤｐ＜０＞又は＜１＞を与えて、デー
タ線ＤＱ及びスペアデータ線ＳＤＱの電位を固定して、
データ読み出しを行う。これにより、データ線ＤＱ及び
スペアデータ線ＳＤＱの固定電位により決まる期待値デ
ータが読み出される。即ち、制御信号線ＣＯＬＲＤｐ＜
０＞に“Ｈ”を与えた場合には、期待値データは、デー
タ線配列に対して、“Ｈ”，“Ｌ”，“Ｈ”，“Ｌ”の
繰り返しになり、制御信号線ＣＯＬＲＤｐ＜１＞に
“Ｈ”を与えた場合には、期待値データは、データ線配
列に対して、“Ｈ”，“Ｈ”，“Ｌ”，“Ｌ”の繰り返
しになる。

【００５６】従って、カラムアドレスをインクリメント
して、データ読み出しを行えば、これらの期待値データ
との比較により、カラム置換スイッチ６０でどの様なカ
ラム置換が行われているかを検証することができる。ま
た、正常な期待値データが得られないとすれば、カラム
選択スイッチ６０、カラムリダンダンシコントローラ、
テストＩ／Ｏマルチプレクサ等の不良が推測される。

【００５７】但し、以上のテスト動作において、好まし
くは、制御信号線ＣＯＬＲＤｐ＜０＞，＜１＞は同時に
カラムゲートを非活性にして、ビット線がデータ線に接
続されないようにする。これにより、ビット線をデータ
線から切り離した状態で、データ線電位固定により決ま
る期待値データを読み出すことができる。或いは、デー
タ線段電位設定回路１９１の駆動能力を十分に大きく設
定して、ビット線データがデータ線に転送される場合に
も、そのビット線データに拘わらず、データ線電位を固
定できるようにすれば、カラムゲートを非活性にしなく
てもよい。

【００５８】また、図１９において、データ線ＤＱとス
ペアデータ線ＳＤＱとを、その一方が全てＶＣＣで他方
が全てＶＳＳとなるようにデータ線段電位設定回路１９
１を構成してもよい。これにより、図１７の場合のロウ
置換の検証と同様に、簡単にカラム置換の検証が可能で
ある。

【００５９】［データ線段で固定電位出力］図２０
は、図１９と類似のデータ線段電位設定回路２０１を設
けた例である。この場合データ線段電位設定回路２０１
は、制御信号線ＤＱＨＬＤｐ＜０＞により制御されて、
データ線ＤＱ及びスペアデータ線ＳＤＱを全てＶＣＣに
電位固定するＮＭＯＳトランジスタトランジスタ群２０
１ａと、制御信号線ＤＱＨＬＤｐ＜１＞により制御をさ
れて、データ線ＤＱ及びスペアデータ線ＳＤＱを全てＶ
ＳＳに電位固定するＮＭＯＳトランジスタトランジスタ
群１９１ｂとにより構成されている。制御信号線ＤＱＨ
ＬＤｐ＜０＞，＜１＞には、外部から制御信号が供給さ
れるものとする。

【００６０】この様な構成として、テストモード時、制
御信号線ＤＱＨＬＤｐ＜０＞又は＜１＞に外部から制御
信号を供給して、固定したデータ線電位によるメモリセ
ルへのデータ書き込みを行う。その後、データ線段電位
設定回路２０１を非活性にして、即ちテストモードを解
除してデータ読み出しを行う。従ってこの場合、図１９
の例とは異なり、カラム選択信号の発行は抑制すること
なく、テストモードと通常動作モードとを、メモリセル
データを破壊することなく行き来させることができる。
これにより、データ線よりメモリセル側のデータ転送経
路における不良を検証することができる。更に、データ
線電位固定によるテストに先立つ、Ｉ／Ｏパッドからの
テストデータの書き込み，読み出しによる通常テストの
結果発生した不良との関係で、次のような不良原因の推
測が可能になる。即ち、データ線電位固定によるテスト
で期待値データが正常に読み出されたとすれば、通常テ
ストでの不良原因は、データ線よりＩ／Ｏパッド側の書
き込み系統にあることが推測される。

【００６１】［データ入出力線段で固定電位出力］図２
に示すシステムＬＳＩ構成において、テストデータの入
出力を行うテストＩ／Ｏマルチプレクサ５に対して、図
２１に示すように、拡張データ入出力線２１１を追加す
る。拡張データ入出力線２１１は、ＶＣＣ固定のものと
ＶＳＳ固定のものを用意する。

【００６２】或いは、図２２に示すように、テスト用Ｉ
／Ｏマルチプレクサ５におけるテストＩ／Ｏパッド＜
０：１５＞に対応したマルチプレクサＭＵＸ毎に、拡張
データ入出力線２１２を追加する。これらの拡張データ
入出力線２１２も、ＶＣＣ固定のものとＶＳＳ固定のも
のを用意する。

【００６３】これらの電位固定の拡張データ入出力線２
１１或いは２１２は、コマンドデコーダ８の拡張により
選択可能とする。この様な構成として、テストモード
時、拡張データ線入出力２１１或いは２１２を選択して
読み出す。このとき、読み出しデータが期待値でないと
すれば、テスト用マルチプレクサ５、コマンドデコーダ
８或いは入出力パッドの外のテスト回路系に問題がある
ことがわかる。

【００６４】上記実施の形態では、システムＬＳＩを対
象として、その中のメモリ、特にＤＲＡＭに着目して、
不良解析を容易にするテスト用電位設定回路を設ける場
合を説明したが、同様の手法は、ＳＲＡＭやＥＥＰＲＯ
Ｍ等の他のメモリを搭載したシステムＬＳＩに適用でき
ることは勿論、半導体メモリ単体に対しても同様に適用
して有効である。

【００６５】

【発明の効果】以上述べたようにこの発明によれば、メ
モリセルからデータ入出力パッドまでのデータ転送経路
のいずれかの箇所を所定電位に設定してデータアクセス
を行うことにより、不良の原因箇所の特定を容易にする
ことができる。

【図面の簡単な説明】

【図１】この発明によるシステムＬＳＩの基本構成を示
す図である。

【図２】同システムＬＳＩのテスト回路系の構成を示す
図である。

【図３】同システムＬＳＩのＤＲＡＭの構成を示す図で
ある。

【図４】同ＤＲＡＭのセルアレイの構成を示す図であ
る。

【図５】同ＤＲＡＭのデータ線とビット線の関係を示す
図である。

【図６】同ＤＲＡＭのセルアレイの具体的な構成を示す
図である。

【図７】同ＤＲＡＭのロウデコーダ／ロウリダンダンシ
コントローラの構成を示す図である。

【図８】同ＤＲＡＭのカラムリダンダンシコントローラ
の構成を示す図である。

【図９】同ＤＲＡＭのカラム置換スイッチの構成例を示
す図である。

【図１０】同ＤＲＡＭのカラム置換スイッチの他の構成
例を示す図である。

【図１１】同ＤＲＡＭのテスト用マルチプレクサの構成
を示す図である。

【図１２】図６のセルアレイ構成に対して、セルノード
段電位設定回路を設けた例を示す図である。

【図１３】図１２のセルノード段電位設定回路の拡張ワ
ード線を選択するためのロウリダンダンシコントローラ
の拡張回路を示す図である。

【図１４】図４のセルアレイ構成に対して、拡張ビット
線とビット線段電位設定回路を設けた例である。

【図１５】図１４の拡張ビット線部の具体的な回路構成
を示す図である。

【図１６】図４のセルアレイ構成に対して拡張データ線
を配置した構成を示す図である。

【図１７】図１６の拡張データ線の電位を固定するデー
タ線段電位設定回路を示す図である。

【図１８】図１６の拡張データ線を選択するためのカラ
ムリダンダンシコントローラの拡張回路を示す図であ
る。

【図１９】他のデータ線段電位設定回路の構成を示す図
である。

【図２０】他のデータ線段電位設定回路の構成を示す図
である。

【図２１】テスト用Ｉ／Ｏマルチプレクサに対してデー
タ入出力線段電位設定回路を設けた例を示す図である。

【図２２】テスト用Ｉ／Ｏマルチプレクサに対してデー
タ入出力線段電位設定回路を設けた他の例を示す図であ
る。

【符号の説明】

１…メモリ、２…ロジック、５…テストＩ／Ｏマルチプ
レクサ、１０…メモリセルアレイ、１２…センスアン
プ、１３…カラムゲート、２０…ロウデコーダ／ロウリ
ダンダンシコントローラ、３０…カラムデコーダ、４０
…カラムリダンダンシコントローラ、５０…アドレスバ
ッファ／コマンドデコーダ、６０…カラム置換スイッ
チ、１２１…セルノード段電位設定回路、ＢＬＨＬＤ
（ＢＬＨＬＤｔ，ＢＬＨＬＤｃ）…拡張ビット線、ＤＱ
ＨＬＤ（ＤＱＨＬＤｔ，ＤＱＨＬＤｃ）…拡張データ
線、１７１，１９１，２０１…データ線段電位設定回
路、２１１，２１２…拡張データ入出力線。

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０６Ｆ 12/16 ３３０Ｇ０１Ｒ 31/28 ＢＧ１１Ｃ 11/401 Ｇ１１Ｃ 11/34 ３７１Ａ３７１ＤＦターム(参考） 2G032 AA03 AA07 AB20 AC03 AD05 AG02 AH04 AK14 5B018 GA03 HA21 JA12 MA40 QA13 5B024 AA15 BA05 BA13 BA15 BA18 BA29 CA07 CA17 CA27 EA04 5L106 AA01 CC17 DD12 EE03 GG05 GG07

Claims

【特許請求の範囲】

【請求項１】メモリセルからデータ入出力端子までの
間に読み出し／書き込みデータを順次転送する複数のデ
ータ転送段を有し且つ、通常動作モードとテストモード
とを有する半導体集積回路において、前記複数のデータ転送段のうち少なくとも一つに、テス
トモード時に所定電位を出力するテスト用電位設定回路
が設けられていることを特徴とする半導体集積回路。
【請求項２】前記テスト用電位設定回路は、選択信号
により通常動作モード時に被選択信号を出力する信号選
択回路に対して、テストモード時に前記所定電位を選択
して出力する拡張信号選択回路を備えて構成されている
ことを特徴とする請求項１記載の半導体集積回路。
【請求項３】前記テスト用電位設定回路によるテスト
モードは、メモリセルアレイをアクセスするアドレス空
間に対して、所定アドレスで前記信号選択回路に代わっ
て前記拡張信号選択回路を選択するようにアドレスを割
り付けることにより実行されるものであることを特徴と
する請求項２記載の半導体集積回路。
【請求項４】前記テスト用電位設定回路は、メモリセ
ルアレイのセルノードの後段に所定電位を出力するセル
ノード段電位設定回路であることを特徴とする請求項１
又は２記載の半導体集積回路。
【請求項５】前記セルノード段電位設定回路は、前記
メモリセルアレイの拡張セルアレイとして構成されて、
前記メモリセルアレイのワード線を拡張した拡張ワード
線と、この拡張ワード線により駆動されて一端がビット
線に他端が所定電位に接続されたトランジスタとを有す
ることを特徴とする請求項４記載の半導体集積回路。
【請求項６】前記拡張ワード線に割り付けられたロウ
アドレスを記憶したアドレス記憶回路と、テストモード
時に入力されるロウアドレスと前記アドレス記憶回路の
アドレスとの一致検出を行って対応する拡張ワード線を
選択する一致検出回路とを備えた拡張ワード線選択回路
を有することを特徴とする請求項５記載の半導体集積回
路。
【請求項７】不良ワード線を置換するためのスペアワ
ード線を含む冗長ロウセルアレイと、不良ロウアドレス
の入力に応じて前記スペアワード線による不良ワード線
の置換制御を行うロウリダンダンシコントローラとを有
し、前記拡張ワード線選択回路は、前記ロウリダンダンシコ
ントローラの拡張回路として構成されていることを特徴
とする請求項６記載の半導体集積回路。
【請求項８】前記テスト用電位設定回路は、メモリセ
ルアレイのビット線の後段に所定電位を出力するビット
線段電位設定回路であることを特徴とする請求項１又は
２記載の半導体集積回路。
【請求項９】前記ビット線段電位設定回路は、メモリ
セルアレイの拡張セルアレイとして構成されたメモリセ
ルが接続されない拡張ビット線と、この拡張ビット線を
データ線に接続するための拡張カラムゲートとを有する
ことを特徴とする請求項８記載の半導体集積回路。
【請求項１０】前記テスト用電位設定回路は、メモリ
セルアレイのビット線にカラムゲートを介して接続され
るデータ線と別に設けられた前記メモリセルアレイに接
続されない拡張データ線と、前記メモリセルアレイのワ
ード線により駆動されて前記拡張データ線の電位を設定
するトランジスタとを有する拡張データ線段電位設定回
路であることを特徴とする請求項１又は２記載の半導体
集積回路。
【請求項１１】前記拡張データ線段電位設定回路は、
ワード線により駆動されて前記拡張データ線を第１の電
位に接続する第１のトランジスタと、不良ワード線を置
換するためのスペアワード線により駆動されて前記拡張
データ線を第２の電位に接続する第２のトランジスタと
を有することを特徴とする請求項１０記載の半導体集積
回路。
【請求項１２】テストモード時、所定のデータ線に代
わって前記拡張データ線を選択するための置換信号を出
力する拡張データ線選択回路を有することを特徴とする
請求項１０記載の半導体集積回路。
【請求項１３】不良データ線を置換するためのスペア
データ線と、カラムアドレスに応じて不良データ線に代
わって前記スペアデータ線を選択する置換信号を出力す
るカラムリダンダンシコントローラとを有し、前記拡張データ線選択回路は、前記カラムリダンダンシ
コントローラの拡張回路として構成されていることを特
徴とする請求項１２記載の半導体集積回路。
【請求項１４】前記テスト用電位設定回路は、メモリ
セルアレイのビット線にカラムゲートを介して接続され
るデータ線を所定電位に設定するデータ線段電位設定回
路であることを特徴とする請求項１又は２記載の半導体
集積回路。
【請求項１５】前記データ線段電位設定回路は、各デ
ータ線に一端が接続され、他端に所定電位が与えられた
トランジスタと、テストモード時にこれらのトランジス
タを外部からの制御信号により駆動する制御信号線とか
ら構成されていることを特徴とする請求項１４記載の半
導体集積回路。
【請求項１６】前記テスト用電位設定回路は、テスト
用データの入出力を行うテスト用Ｉ／Ｏマルチプレクサ
の入力側に対し所定電位に設定された拡張データ入出力
線を追加して構成されたデータ入出力線段電位設定回路
であることを特徴とする請求項１又は２記載の半導体集
積回路。