JP2002134605A - Semiconductor device fabrication method - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、特に多層配線の配線間の接続方法に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for connecting multilayer wiring.
【０００２】[0002]
【従来の技術】半導体装置の高集積化に伴い、半導体装
置の構成には微細な多層配線が必須になる。現在では、
このような多層配線を有する半導体装置の層間絶縁膜と
しては、上層配線と下層配線との間および同層の配線層
間の寄生容量を低減する目的から、誘電率が比較的小さ
く品質の安定したシリコン酸化膜（比誘電率：約４．
０）が主流となっている。2. Description of the Related Art With the increase in the degree of integration of semiconductor devices, fine multilayer wiring is indispensable in the configuration of semiconductor devices. Currently,
As an interlayer insulating film of a semiconductor device having such a multi-layer wiring, for the purpose of reducing the parasitic capacitance between the upper wiring and the lower wiring and between the wiring layers of the same layer, silicon having a relatively small dielectric constant and stable quality is used. Oxide film (relative permittivity: about 4.
0) is the mainstream.
【０００３】しかし、最近では上記導体素子の更なる微
細化により、下層の配線幅および配線間隔は縮小される
が、配線抵抗の増加を避けるためには、ある程度の配線
の断面積の確保が必要となる。その結果、配線層のアス
ペクト比（配線の高さ／配線の幅）と共に配線層間のア
スペクト比（配線の高さ／配線の配線間隔）は大きくな
る。このために、配線層間の寄生容量が大幅に増加し信
号の伝達速度が低下したり、配線層間のクロストーク
（隣接する配線層間で信号ノイズが発生する現象）が多
発するようになってきている。このために、シリコン酸
化膜よりも低い誘電率を有する層間絶縁膜の適用が種々
に検討されている。[0003] However, recently, the wiring width and the wiring interval in the lower layer have been reduced due to further miniaturization of the conductor element, but it is necessary to secure a certain cross-sectional area of the wiring in order to avoid an increase in the wiring resistance. Becomes As a result, the aspect ratio (wiring height / wiring interval) between the wiring layers increases as well as the aspect ratio (wiring height / wiring width) of the wiring layer. For this reason, the parasitic capacitance between the wiring layers is greatly increased, the signal transmission speed is reduced, and crosstalk between wiring layers (a phenomenon in which signal noise occurs between adjacent wiring layers) is occurring frequently. . To this end, various applications of an interlayer insulating film having a dielectric constant lower than that of a silicon oxide film have been studied.
【０００４】また、最近では、層間絶縁膜に配線溝を形
成しこの溝に配線材料を埋設するダマシン技術あるいは
デュアルダマシン技術が実用化してきている。しかし、
このダマシン技術は高度な技術でありその製造コストは
高い。このために、半導体装置によっては、配線材料を
フォトリソグラフィ技術とドライエッチング技術とで加
工し、配線を多層に形成する技術は依然として有用な方
法である。In recent years, a damascene technique or a dual damascene technique in which a wiring groove is formed in an interlayer insulating film and a wiring material is buried in the groove has been put to practical use. But,
This damascene technology is an advanced technology and its manufacturing cost is high. For this reason, depending on the semiconductor device, a technique of processing a wiring material by a photolithography technique and a dry etching technique to form a multilayer wiring is still a useful method.
【０００５】以下、上記の多層配線構造の従来の形成方
法についてその概略を図８と図９を参照して説明する。
図８は下層配線と上層配線の接続部の平面図であり、図
９（ａ）は、図８に記すＸ1 −Ｘ2 で切断した断面図で
あり、図９（ｂ）は、図８に記すＹ1 −Ｙ2 で切断した
断面図である。Hereinafter, a conventional method for forming the above-described multilayer wiring structure will be schematically described with reference to FIGS. 8 and 9. FIG.
FIG. 8 is a plan view of a connection portion between the lower layer wiring and the upper layer wiring, FIG. 9A is a cross-sectional view cut along X 1 -X 2 shown in FIG. 8, and FIG. FIG. 2 is a cross-sectional view cut along Y 1 -Y 2 described in FIG.
【０００６】図８に示すように、下層配線１０１，１０
１ａをアルミ金属で形成する。そして、ヴィアホールを
形成する領域にパッド１０２，１０２ａをそれぞれの下
層配線１０１，１０１ａに設ける。そして、パッド１０
２，１０２ａ上にヴィアホール１０３，１０３ａを形成
し、このヴィアホール１０３，１０３ａを通して下層配
線１０１、１０１ａに電気接続する上層配線１０４，１
０４ａを形成する。[0006] As shown in FIG.
1a is formed of aluminum metal. Then, pads 102 and 102a are provided in the lower wirings 101 and 101a, respectively, in regions where via holes are to be formed. And pad 10
Via holes 103 and 103a are formed on the upper and lower wirings 101 and 101a through the via holes 103 and 103a.
04a is formed.
【０００７】断面構造で更に説明すると、図９（ａ）、
図９（ｂ）に示すように下地絶縁膜１０５上にアルミ金
属で下層配線１０１ａ、１０１およびパッド１０２を形
成する。そして、シリコン酸化膜で層間絶縁膜１０６を
全面に形成する。このようにして、上記層間絶縁膜１０
６の所定の領域をドライエッチングし、図９（ａ）に示
すパッド１０２上すなわち図９（ｂ）に示す下層配線１
０１上にヴィアホール１０３を形成する。このヴィアホ
ール１０３の形成では、フォトリソグラフィ技術とドラ
イエッチング技術とを用いる。しかし、上記のフォトリ
ソグラフィ技術では、パターン合わせズレ（以下、簡単
のために目ズレという）が生じるために、下層配線１０
１のパターンに目ズレ用のマージンが必要になる。そこ
で設けたのが上述したパッド１０２である。続けて、こ
のヴィアホール１０３にタングステン金属等を充填しコ
ンタクトプラグ１０７を形成する。最後に、このコンタ
クトプラグ１０７に接続する上層配線１０４を形成す
る。同時に、図９（ｂ）に示すように別の上層配線１０
４ａを形成する。以上のようにして、互いに電気接続す
る２層配線構造ができあがる。FIG. 9 (a) shows a sectional structure.
As shown in FIG. 9B, the lower wirings 101a and 101 and the pad 102 are formed of aluminum metal on the base insulating film 105. Then, an interlayer insulating film 106 is formed on the entire surface with a silicon oxide film. In this way, the interlayer insulating film 10
6 is dry-etched on the pad 102 shown in FIG. 9A, that is, the lower wiring 1 shown in FIG. 9B.
A via hole 103 is formed on the substrate 01. In forming the via hole 103, a photolithography technique and a dry etching technique are used. However, in the above-described photolithography technology, pattern misalignment (hereinafter, referred to as eye misalignment for simplicity) occurs.
The first pattern requires a margin for misalignment. Thus, the pad 102 is provided. Subsequently, the via holes 103 are filled with tungsten metal or the like to form contact plugs 107. Finally, the upper wiring 104 connected to the contact plug 107 is formed. At the same time, as shown in FIG.
4a is formed. As described above, a two-layer wiring structure electrically connected to each other is completed.
【０００８】[0008]
【発明が解決しようとする課題】上述した従来の技術で
は、下層配線のヴィアホールを形成する領域に目ズレを
想定したパッド部が必要になる。このために、図８に示
すように下層配線幅をＬとし、パッド１０２ａと下層配
線１０１間隔をＳとし、パッド１０２ａの下層配線１０
１ａからの出っ張り量（上述したマージンに対応する）
をΔＳとすると、下層配線の配線ピッチは（Ｌ＋Ｓ＋Δ
Ｓ）となる。このように従来の技術では、上記ヴィアホ
ール部に必要とされるマージンのために、配線ピッチが
制限され微細配線構造の形成が困難になる。In the above-mentioned prior art, a pad portion is required in a region where a via hole of a lower wiring is formed, assuming misalignment. For this purpose, as shown in FIG. 8, the lower wiring width is set to L, the distance between the pad 102a and the lower wiring 101 is set to S, and the lower wiring 10 of the pad 102a is set to S.
Protrusion from 1a (corresponding to the margin described above)
Is ΔS, the wiring pitch of the lower wiring is (L + S + Δ
S). As described above, in the related art, the wiring pitch is limited due to the margin required for the via hole portion, and it is difficult to form a fine wiring structure.
【０００９】また、従来の技術では、ヴィアホールのパ
ターンが下層配線あるいはパッドのパターンからズレる
と、上記ドライエッチングの工程で層間絶縁膜が過剰に
エッチングされて、上記ヴィアホールが下層配線より更
に下層の配線に達するようになる。この場合には、配線
接続のエラーとなり半導体装置は誤動作するようにな
る。In the prior art, when the via hole pattern is displaced from the lower wiring or pad pattern, the interlayer insulating film is excessively etched in the dry etching step, and the via hole is further lower than the lower wiring. To reach the wiring. In this case, a wiring connection error occurs and the semiconductor device malfunctions.
【００１０】本発明の目的は、多層配線構造の微細化を
容易にし、更には、半導体装置の製造において高信頼性
および高歩留まりを確保できるヴィアホールの形成方法
を提供することにある。An object of the present invention is to provide a method of forming a via hole which facilitates miniaturization of a multilayer wiring structure and further ensures high reliability and high yield in the manufacture of a semiconductor device.
【００１１】[0011]
【課題を解決するための手段】このために本発明の半導
体装置の製造方法は、多層配線構造の製造方法であっ
て、互いに同一パターンの下層配線と第１の絶縁膜とを
この順に積層して形成する工程と、前記第１の絶縁膜と
は異種の第２の絶縁膜を前記積層する同一のパターンを
被覆するように形成し、前記第２の絶縁膜の表面を化学
機械研磨あるいはエッチバックして前記第１の絶縁膜の
表面を露出させる工程と、前記露出した第１の絶縁膜の
所定の領域をエッチングし前記下層配線の表面に達する
ヴィアホールを形成する工程と、前記ヴィアホールを通
して前記下層配線に接続する上層配線を前記第２の絶縁
膜上に形成する工程とを含む。In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention is a method of manufacturing a multilayer wiring structure, in which a lower wiring and a first insulating film having the same pattern are laminated in this order. Forming a second insulating film different from the first insulating film so as to cover the same pattern in which the second insulating film is laminated, and chemically mechanically polishing or etching the surface of the second insulating film. Backing to expose the surface of the first insulating film; etching a predetermined region of the exposed first insulating film to form a via hole reaching the surface of the lower wiring; Forming an upper layer wiring connected to the lower layer wiring through the second insulating film through the second insulating film.
【００１２】あるいは、本発明の半導体装置の製造方法
は、多層配線構造の製造方法であって、互いに同一パタ
ーンの下層配線と第１の絶縁膜とをこの順に積層して形
成する工程と、前記第１の絶縁膜とは異種の第２の絶縁
膜を前記積層する同一のパターンを被覆するように形成
する工程と、前記第２の絶縁膜の所定の領域およびその
下部の前記第１の絶縁膜をエッチングし前記下層配線の
表面に達するヴィアホールを形成する工程と、前記ヴィ
アホールを通して前記下層配線に接続する上層配線を前
記第２の絶縁膜上に形成する工程とを含む。Alternatively, a method of manufacturing a semiconductor device according to the present invention is a method of manufacturing a multi-layer wiring structure, comprising: laminating a lower wiring and a first insulating film in the same pattern in this order; Forming a second insulating film different from the first insulating film so as to cover the same pattern in which the second insulating film is laminated; and forming the first insulating film in a predetermined region of the second insulating film and a lower portion thereof. Forming a via hole reaching the surface of the lower wiring by etching a film; and forming an upper wiring connected to the lower wiring through the via hole on the second insulating film.
【００１３】ここで、前記第１の絶縁膜のエッチング速
度は、前記第２の絶縁膜のエッチング速度より大きい。
そして、前記第１の絶縁膜はＳＯＧ（スピン・オン・ガ
ラス）膜、ＰＳＧ膜（リンガラスを含有するシリコン酸
化膜）あるいはＢＰＳＧ膜（リンガラスとボロンガラス
を含むシリコン酸化膜）であり、前記第２の絶縁膜は化
学気相成長法で堆積するシリコン酸化膜あるいはシルセ
スキオキサン類の絶縁膜である。Here, the etching rate of the first insulating film is higher than the etching rate of the second insulating film.
The first insulating film is an SOG (spin-on-glass) film, a PSG film (a silicon oxide film containing phosphorus glass) or a BPSG film (a silicon oxide film containing phosphorus glass and boron glass). The second insulating film is a silicon oxide film or a silsesquioxane insulating film deposited by a chemical vapor deposition method.
【００１４】上記のシルセスキオキサン類の絶縁膜は、
ハイドロゲンシルセスキオキサン（Hydrogen Silsesqui
oxane）、メチルシルセスキオキサン（Methyl Silsesqu
ioxane）、メチレーテッドハイドロゲンシルセスキオキ
サン （Methylated HydrogenSilsesquioxane）あるいは
フルオリネーテッドシルセスキオキサン（Furuorinated
Silsesquioxane）である。The above-mentioned silsesquioxane insulating film comprises:
Hydrogen Silsesquioxane
oxane), Methyl Silsesquioxane
ioxane), Methylated HydrogenSilsesquioxane or Fluorinated Silsesquioxane
Silsesquioxane).
【００１５】そして、前記ヴィアホールを形成するエッ
チングは、フッ素を含むハロゲン化合物をプラズマ励起
したドライエッチングで行う。ここで、前記ハロゲン化
合物は、ＣＦ4 、ＣＨＦ3 、ＣＨ2 Ｆ2 、ＣＨ3 Ｆある
いはＣ4 Ｆ8 である。The etching for forming the via hole is performed by dry etching in which a halogen compound containing fluorine is excited by plasma. Here, the halogen compound is CF 4 , CHF 3 , CH 2 F 2 , CH 3 F or C 4 F 8 .
【００１６】上述したように、本発明では、下層配線上
に下層配線と同一パターンの第１の絶縁膜を形成し、第
１の絶縁膜のエッチング速度が、下層配線と上層配線の
層間絶縁膜となる第２の絶縁膜のエッチング速度より大
きくなるようにする。そして、上記第１の絶縁膜の所定
の領域を選択的にドライエッチングしヴィアホールを形
成する。このようにヴィアホールを形成すると、ヴィア
ホールは下層配線のパターンに自己整合的になる。As described above, according to the present invention, the first insulating film having the same pattern as the lower wiring is formed on the lower wiring, and the etching rate of the first insulating film is reduced by the interlayer insulating film between the lower wiring and the upper wiring. To be higher than the etching rate of the second insulating film. Then, a predetermined region of the first insulating film is selectively dry-etched to form a via hole. When the via hole is formed in this manner, the via hole becomes self-aligned with the pattern of the lower wiring.
【００１７】このために、本発明では、下層配線のヴィ
アホールを形成する領域に目ズレを想定した従来の技術
に示したようなパッド部が全く不要になり、多層配線構
造での配線ピッチが向上する。また、ヴィアホールの形
成での層間絶縁膜の過剰エッチングがなくなり、信頼性
の高い多層配線が形成できるようになる。For this reason, according to the present invention, the pad portion as shown in the prior art assuming misalignment in the region where the via hole of the lower wiring is formed becomes unnecessary, and the wiring pitch in the multilayer wiring structure is reduced. improves. Further, excessive etching of the interlayer insulating film in forming the via hole is eliminated, and a highly reliable multilayer wiring can be formed.
【００１８】[0018]
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１乃至図５に基づいて説明する。図１は下層配線と
上層配線の接続部の平面図であり、図２（ａ）は、図１
に記すＡ1 −Ａ2 で切断した断面図であり、図２（ｂ）
は、図１に記すＢ1 −Ｂ2 で切断した断面図である。そ
して、図３乃至図５は上記下層配線と上層配線の接続部
の製造工程順の断面図である。ここで、分図（ａ）は、
図１に記すＡ1 −Ａ2 で切断した断面図であり、分図
（ｂ）は、図１のＢ1 −Ｂ2 で切断した断面図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, a first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a plan view of a connection portion between a lower wiring and an upper wiring, and FIG.
FIG. 2B is a cross-sectional view taken along the line A 1 -A 2 shown in FIG.
FIG. 2 is a sectional view cut along B 1 -B 2 shown in FIG. 3 to 5 are cross-sectional views in the order of the manufacturing process of the connection between the lower wiring and the upper wiring. Here, the distribution diagram (a)
FIG. 2 is a cross-sectional view taken along a line A 1 -A 2 shown in FIG. 1, and FIG. 1B is a cross-sectional view taken along a line B 1 -B 2 of FIG.
【００１９】図１に示すように、下層配線１，１ａを第
１アルミ層で形成する。そして、下層配線１，１ａの所
定の領域にヴィアホール２，２ａを形成し、このヴィア
ホール２，２ａ内にタングステン等でコンタクトプラグ
３，３ａを形成する。そして、コンタクトプラグ３，３
ａを通して下層配線１、１ａに電気接続する上層配線
４，４ａを形成する。As shown in FIG. 1, lower wirings 1 and 1a are formed of a first aluminum layer. Then, via holes 2 and 2a are formed in predetermined regions of the lower wirings 1 and 1a, and contact plugs 3 and 3a are formed in the via holes 2 and 2a with tungsten or the like. And contact plugs 3,3
The upper wirings 4 and 4a which are electrically connected to the lower wirings 1 and 1a through a are formed.
【００２０】断面構造で更に説明すると、図２（ａ）、
図２（ｂ）に示すように下地絶縁膜５上に、積層する下
層配線１と第１の絶縁膜および積層する下層配線１ａと
第１の絶縁膜６ａとを形成する。ここで、下層配線と第
１の絶縁膜は同一パターンである。そして、シリコン酸
化膜で第２の絶縁膜７を全面に形成する。このようにし
て、上記第１の絶縁膜６の所定の領域をドライエッチン
グし、図２（ａ）、図２（ｂ）に示す下層配線１上にヴ
ィアホール２を形成する。引き続いて、ヴィアホール２
にタングステン金属等を充填しコンタクトプラグ３を形
成する。最後に、このコンタクトプラグ３に接続する上
層配線４を第２アルミ層で形成する。同時に、図２
（ｂ）に示すように別の上層配線４ａを形成する。以上
のようにして、互いに電気接続する２層配線構造ができ
あがる。The sectional structure will be further described with reference to FIG.
As shown in FIG. 2B, a lower wiring 1 and a first insulating film to be stacked, and a lower wiring 1a and a first insulating film 6a to be stacked are formed on the base insulating film 5. Here, the lower wiring and the first insulating film have the same pattern. Then, a second insulating film 7 is formed on the entire surface with a silicon oxide film. Thus, a predetermined region of the first insulating film 6 is dry-etched to form the via hole 2 on the lower wiring 1 shown in FIGS. 2A and 2B. Subsequently, Via Hall 2
Is filled with tungsten metal or the like to form a contact plug 3. Finally, the upper wiring 4 connected to the contact plug 3 is formed of the second aluminum layer. At the same time, FIG.
As shown in (b), another upper layer wiring 4a is formed. As described above, a two-layer wiring structure electrically connected to each other is completed.
【００２１】次に、上記の配線構造を図３乃至図５に基
づいて製造工程順に説明する。図３（ａ）、（ｂ）に示
すように、半導体素子を形成した半導体基板（図示せ
ず）上にシリコン酸化膜で下地絶縁膜５を形成する。そ
して、この下地絶縁膜５上にスパッタ法で膜厚が５００
ｎｍ程度のアルミ・銅合金膜を成膜し、更に、このアル
ミ・銅合金膜上に膜厚が５００ｎｍ程度のＳＯＧ膜を形
成する。Next, the above-mentioned wiring structure will be described in the order of manufacturing steps with reference to FIGS. As shown in FIGS. 3A and 3B, a base insulating film 5 made of a silicon oxide film is formed on a semiconductor substrate (not shown) on which a semiconductor element is formed. Then, a film thickness of 500 is formed on the base insulating film 5 by sputtering.
An aluminum / copper alloy film having a thickness of about nm is formed, and an SOG film having a thickness of about 500 nm is formed on the aluminum / copper alloy film.
【００２２】次に、フォトリソグラフィ技術とドライエ
ッチング技術とで、上記の積層するＳＯＧ膜とアルミ・
銅合金膜とを同一のパターンに微細加工する。このよう
にして、図３（ａ）、（ｂ）に示すように、同一パター
ンの下層配線１と第１の絶縁層膜６、同様な下層配線１
ａと第１の絶縁層膜６ａを形成する。Next, the SOG film and the aluminum film are laminated by photolithography and dry etching.
The copper alloy film is finely processed into the same pattern. In this way, as shown in FIGS. 3A and 3B, the lower wiring 1 and the first insulating layer film 6 having the same pattern,
a and the first insulating layer film 6a.
【００２３】次に、全面にプラズマＣＶＤ（化学気相成
長）法でシリコン酸化膜を堆積させる。このプラズマＣ
ＶＤでは、バイアスＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃ
ｒｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）の方法で成膜する
とよい。このＣＶＤ法で成膜するシリコン酸化膜の膜厚
は１．５μｍ程度である。そして、ＣＭＰ（化学機械研
磨）法で上述したシリコン酸化膜の表面を平坦化する。
ここで、第１の絶縁膜６，６ａがＣＭＰでの研磨ストッ
パーとして機能する。このようにして、図４（ａ）に示
すような第２の絶縁膜７を、上述した第１の絶縁膜／下
層配線のパターン間に埋め込むようにして形成する。Next, a silicon oxide film is deposited on the entire surface by a plasma CVD (chemical vapor deposition) method. This plasma C
In VD, a bias ECR (Electron Cyc
It is preferable to form a film by the method of (Rotron Resonance). The thickness of the silicon oxide film formed by this CVD method is about 1.5 μm. Then, the surface of the silicon oxide film described above is planarized by a CMP (chemical mechanical polishing) method.
Here, the first insulating films 6, 6a function as polishing stoppers in the CMP. In this way, the second insulating film 7 as shown in FIG. 4A is formed so as to be embedded between the above-described first insulating film / lower-layer wiring pattern.
【００２４】次に、図５（ａ）、（ｂ）に示すように、
フォトリソグラフィ技術とドライエッチング技術とで、
下層配線１上の第１の絶縁膜６をドライエッチングしヴ
ィアホール２を形成する。このドライエッチングで重要
なことは、第１の絶縁膜６のエッチング速度が第２の絶
縁膜７のそれより大きくなることである。Next, as shown in FIGS. 5A and 5B,
With photolithography technology and dry etching technology,
The first insulating film 6 on the lower wiring 1 is dry-etched to form a via hole 2. What is important in this dry etching is that the etching rate of the first insulating film 6 is higher than that of the second insulating film 7.
【００２５】上記ドライエッチングは、平行平板型の電
極間に、例えばＣＨ2 Ｆ2 、Ｏ2 、Ａｒの混合ガス導入
し、上記電極間に印加する１３．５６ＭＨｚの高周波で
この混合ガスをプラズマ励起して行う。そして、このド
ライエッチングでは、第１の絶縁膜のエッチング速度／
第２の絶縁膜のエッチング速度の比すなわち選択比は４
程度になる。[0025] The dry etching between parallel plate type electrode, for example, CH 2 F 2, O 2, and mixed gas introducing Ar, plasma exciting the mixed gases at 13.56MHz high frequency to be applied between the electrodes Do it. In this dry etching, the etching rate of the first insulating film /
The ratio of the etching rate of the second insulating film, that is, the selectivity is 4
About.
【００２６】上記のヴィアホール２の形成工程で、すな
わち、このためのフォトリソグラフィ工程で、上述した
ような目ズレが生じている場合でも、上記のドライエッ
チングで第１の絶縁膜６の方が第２の絶縁膜７よりも速
くエッチングされるために、図５（ａ）に示しているよ
うに第２の絶縁膜７が過剰にエッチングされることはな
い。このために、本発明では、従来の技術で説明したよ
うなパッド形成は全く不要になる。In the above-described via hole 2 forming step, that is, in the photolithography step for this, even if the above-described misalignment occurs, the first insulating film 6 is more dry-etched by the above-described dry etching. Since the etching is performed faster than the second insulating film 7, the second insulating film 7 is not excessively etched as shown in FIG. For this reason, in the present invention, pad formation as described in the related art is not required at all.
【００２７】次に、ＣＶＤ法によるタングステン膜の成
膜とエッチバックあるいはＣＭＰで、上記のヴィアホー
ル２内にタングステンを充填し、コンタクトプラグ３を
形成する。そして、膜厚が１μｍ程度のアルミ・銅合金
膜の成膜とドライエッチングで上層配線４，４ａを形成
し、図２で示した２層配線構造を形成する。Next, tungsten is filled in the via hole 2 by forming a tungsten film by a CVD method and etching back or CMP to form a contact plug 3. Then, upper layer wirings 4 and 4a are formed by forming an aluminum / copper alloy film having a thickness of about 1 μm and dry etching to form a two-layer wiring structure shown in FIG.
【００２８】上記の実施の形態では、第１の絶縁膜をＳ
ＯＧ膜で、第２の絶縁膜をプラズマＣＶＤによるシリコ
ン酸化膜で形成した。ここで、第２の絶縁膜としてシル
セスキオキサン類であるハイドロゲンシルセスキオキサ
ン（Hydrogen Silsesquioxane:ＨＳＱという）、メチル
シルセスキオキサン（Methyl Silsesquioxane:ＭＳＱ膜
という）、メチレーテッドハイドロゲンシルセスキオキ
サン（Methylated Hydrogen Silsesquioxane）あるいは
フルオリネーテッドシルセスキオキサン（Furuorinated
Silsesquioxane）のようなＳｉ-Ｏベースの低誘電率膜
も有効に使用できる。また、第１の絶縁膜としてはＰＳ
Ｇ膜、ＢＰＳＧ膜を選んでもよい。あるいは、第１の絶
縁膜としては、上記ＳＯＧ膜、ＰＳＧ膜、ＢＰＳＧ膜を
積層した絶縁膜であってもよい。ここで、上述した第１
の絶縁膜と第２の絶縁膜の組み合わせでは上述したどの
絶縁材料を選択してもよい。In the above embodiment, the first insulating film is made of S
The second insulating film was formed from a silicon oxide film by plasma CVD using an OG film. Here, hydrogen silsesquioxane (HSQ), methyl silsesquioxane (MSQ film), and methylated hydrogen silsesquioxane, which are silsesquioxanes, are used as the second insulating film. Sun (Methylated Hydrogen Silsesquioxane) or Fluorinated Silsesquioxane (Furuorinated)
A low dielectric constant film based on Si—O such as Silsesquioxane) can also be used effectively. In addition, as the first insulating film, PS
A G film or a BPSG film may be selected. Alternatively, the first insulating film may be an insulating film in which the above-described SOG film, PSG film, and BPSG film are stacked. Here, the first
Any of the insulating materials described above may be selected for the combination of the insulating film and the second insulating film.
【００２９】本発明者は、上述した第１の絶縁膜のドラ
イエッチングで効果的となるエッチングガスについて詳
細に検討した。その結果、上記のＣＨ2 Ｆ2 ガスの代わ
りにＣＦ4 、ＣＨＦ3 、Ｃ4 Ｆ8 、ＣＨ3 Ｆのようなフ
ロロカーボン・ガスでも同様な効果の生じることが判明
した。The inventor has studied in detail an etching gas that is effective in the above-described dry etching of the first insulating film. As a result, it has been found that similar effects can be obtained by using a fluorocarbon gas such as CF 4 , CHF 3 , C 4 F 8 , or CH 3 F instead of the above CH 2 F 2 gas.
【００３０】上述したように、本発明では、下層配線の
ヴィアホールを形成する領域に目ズレを想定した従来の
技術に示したようなパッド部が全く不要になる。このた
めに、図１に示しているように、下層配線のピッチは
（Ｌ＋Ｓ）となり、従来の技術の場合よりもΔＳ分向上
する。このように、本発明は多層配線構造での配線ピッ
チを向上させ、微細配線構造の形成が非常に容易にな
る。As described above, according to the present invention, the pad portion as shown in the prior art assuming misalignment in the region where the via hole of the lower wiring is formed becomes unnecessary. For this reason, as shown in FIG. 1, the pitch of the lower wiring is (L + S), which is improved by ΔS compared to the case of the conventional technique. As described above, the present invention improves the wiring pitch in the multilayer wiring structure, and makes it very easy to form a fine wiring structure.
【００３１】また、ヴィアホールの形成での層間絶縁膜
の過剰エッチングがなくなり、信頼性の高い多層配線が
形成できるようになる。そして、半導体装置の製造にお
いて高歩留まりが確保できるようになる。Further, excessive etching of the interlayer insulating film in the formation of the via hole is eliminated, and a highly reliable multilayer wiring can be formed. Then, a high yield can be secured in the manufacture of the semiconductor device.
【００３２】次に、本発明の第２の実施の形態を図６に
基づいて説明する。図６は、第１の実施の形態で説明し
た図１と同様な平面図の断面構造である。第２の実施の
形態の特徴は、第１の実施の形態で説明したヴィアホー
ルをテーパー形状に形成するところにある。ここで、図
１乃至図２と同じものは同一符号で示される。Next, a second embodiment of the present invention will be described with reference to FIG. FIG. 6 is a cross-sectional structure of a plan view similar to FIG. 1 described in the first embodiment. The feature of the second embodiment resides in that the via holes described in the first embodiment are formed in a tapered shape. Here, the same components as those in FIGS. 1 and 2 are denoted by the same reference numerals.
【００３３】図６（ａ）、図６（ｂ）に示すように下地
絶縁膜５上に、積層する下層配線１と第１の絶縁膜およ
び積層する下層配線１ａと第１の絶縁膜６ａとを形成す
る。ここで、下層配線と第１の絶縁膜は同一パターンで
ある。そして、第２の絶縁膜７を全面に形成する。この
ようにして、上記第１の絶縁膜６の所定の領域をドライ
エッチングし、図６（ａ）、（ｂ）に示す下層配線１上
にヴィアホール２ａを形成する。ここで、ヴィアホール
２ａは断面がテーパー形状になるように形成する。そし
て、膜厚が２０ｎｍ程度の窒化チタン膜でバリアメタル
層８を形成し、コンタクトプラグ３ａをタングステンで
形成する。As shown in FIGS. 6A and 6B, the lower wiring 1 and the first insulating film to be laminated and the lower wiring 1a and the first insulating film 6a to be laminated are formed on the underlying insulating film 5. To form Here, the lower wiring and the first insulating film have the same pattern. Then, a second insulating film 7 is formed on the entire surface. In this manner, a predetermined region of the first insulating film 6 is dry-etched to form a via hole 2a on the lower wiring 1 shown in FIGS. 6A and 6B. Here, the via hole 2a is formed so that the cross section is tapered. Then, the barrier metal layer 8 is formed of a titanium nitride film having a thickness of about 20 nm, and the contact plug 3a is formed of tungsten.
【００３４】最後に、このコンタクトプラグ３ａに接続
する上層配線４を形成する。同時に、図６（ｂ）に示す
ように別の上層配線４ａを形成する。以上のようにし
て、互いに電気接続する２層配線構造ができあがる。Finally, an upper wiring 4 connected to the contact plug 3a is formed. At the same time, another upper layer wiring 4a is formed as shown in FIG. As described above, a two-layer wiring structure electrically connected to each other is completed.
【００３５】この場合には、第１の実施の形態で説明し
た効果の他に、ヴィアホール２ａが断面テーパー形状で
あるために、コンタクトプラグでのエレクトロ・マイグ
レーション（ＥＭ）耐性が大幅に向上するという効果が
生じる。In this case, in addition to the effects described in the first embodiment, since the via hole 2a has a tapered cross section, the resistance to electromigration (EM) at the contact plug is greatly improved. This produces the effect.
【００３６】次に、本発明の第３の実施の形態を図７に
基づいて説明する。図７は、第１の実施の形態で説明し
た図１と同様な平面図の断面構造である。第３の実施の
形態の特徴は、第１の実施の形態で説明した第１の絶縁
膜の膜厚を薄く形成するところにある。ここで、図１、
図２、図６と同じものは同一符号で示される。Next, a third embodiment of the present invention will be described with reference to FIG. FIG. 7 is a cross-sectional structure of a plan view similar to FIG. 1 described in the first embodiment. The feature of the third embodiment resides in that the thickness of the first insulating film described in the first embodiment is reduced. Here, FIG.
2 and 6 are denoted by the same reference numerals.
【００３７】図７（ａ）、図７（ｂ）に示すように下地
絶縁膜５上に、積層する下層配線１と第１の絶縁膜９お
よび積層する下層配線１ａと第１の絶縁膜９ａとを形成
する。ここで、下層配線と第１の絶縁膜は同一パターン
であり、下層配線の膜厚は５００ｎｍ程度、第１の絶縁
膜９，９ａの膜厚は２００ｎｍである。As shown in FIGS. 7A and 7B, the lower wiring 1 and the first insulating film 9 to be laminated and the lower wiring 1a and the first insulating film 9a to be laminated are formed on the underlying insulating film 5. And are formed. Here, the lower wiring and the first insulating film have the same pattern, the thickness of the lower wiring is about 500 nm, and the thickness of the first insulating films 9 and 9a is 200 nm.
【００３８】そして、膜厚が１μｍの第２の絶縁膜７を
ＣＭＰ法で平坦化して形成する。後は、第２の実施の形
態で説明した通りである。すなわち、上記第２の絶縁膜
７と第１の絶縁膜９の所定の領域をドライエッチング
し、図７（ａ）、（ｂ）に示す下層配線１上にヴィアホ
ール２ａを形成する。ここで、ヴィアホール２ａは断面
がテーパー形状になる。そして、膜厚が２０ｎｍ程度の
窒化チタン膜でバリアメタル層８を形成し、コンタクト
プラグ３ａをタングステンで形成する。そして、最後
に、このコンタクトプラグ３ａに接続する上層配線４を
形成する。以上のようにして、互いに電気接続する２層
配線構造ができあがる。Then, a second insulating film 7 having a thickness of 1 μm is formed by flattening by a CMP method. The rest is as described in the second embodiment. That is, predetermined regions of the second insulating film 7 and the first insulating film 9 are dry-etched to form via holes 2a on the lower wiring 1 shown in FIGS. 7A and 7B. Here, the via hole 2a has a tapered cross section. Then, the barrier metal layer 8 is formed of a titanium nitride film having a thickness of about 20 nm, and the contact plug 3a is formed of tungsten. Finally, an upper wiring 4 connected to the contact plug 3a is formed. As described above, a two-layer wiring structure electrically connected to each other is completed.
【００３９】この場合には、上述したように、第１の絶
縁膜の膜厚が薄い。このために、第１および第２の実施
の形態で説明した効果の他に、第２の絶縁膜７を下層配
線間に埋め込みやすくなるという効果が生じる。In this case, as described above, the thickness of the first insulating film is small. For this reason, in addition to the effects described in the first and second embodiments, there is an effect that the second insulating film 7 is easily buried between the lower wirings.
【００４０】本発明は、デュアルダマシン配線構造の形
成の場合について適用できる。更に、本発明は、第１の
絶縁膜をポリイミド膜のような有機膜で形成する場合に
も同様に適用できる。The present invention can be applied to the case of forming a dual damascene wiring structure. Further, the present invention can be similarly applied to a case where the first insulating film is formed of an organic film such as a polyimide film.
【００４１】なお、本発明は、上記の実施の形態に限定
されず、本発明の技術思想の範囲内において、実施の形
態が適宜変更され得る。The present invention is not limited to the above-described embodiment, and the embodiment can be appropriately changed within the scope of the technical idea of the present invention.
【００４２】[0042]
【発明の効果】以上に説明したように本発明の半導体装
置の製造方法では、多層配線構造の形成において、下層
配線上に下層配線と同一パターンの第１の絶縁膜を形成
し、第１の絶縁膜のエッチング速度が、下層配線を被覆
する層間絶縁膜となる第２の絶縁膜のエッチング速度よ
り大きくなるようにする。そして、上記第１の絶縁膜の
所定の領域を選択的にドライエッチングしヴィアホール
を形成する。このようにヴィアホールを形成すると、ヴ
ィアホールは下層配線のパターンに自己整合的になる。As described above, in the method of manufacturing a semiconductor device according to the present invention, in forming a multilayer wiring structure, a first insulating film having the same pattern as the lower wiring is formed on the lower wiring, and the first insulating film is formed. The etching rate of the insulating film is set to be higher than the etching rate of the second insulating film serving as an interlayer insulating film covering the lower wiring. Then, a predetermined region of the first insulating film is selectively dry-etched to form a via hole. When the via hole is formed in this manner, the via hole becomes self-aligned with the pattern of the lower wiring.
【００４３】このために、本発明では、下層配線のヴィ
アホールを形成する領域に目ズレを想定した従来の技術
に示したようなパッド部が全く不要になり、多層配線構
造での配線ピッチが向上する。また、ヴィアホールの形
成での層間絶縁膜の過剰エッチングがなくなり、信頼性
の高い多層配線が形成できるようになる。そして、半導
体装置の製造において高歩留まりが確保できるようにな
る。For this reason, in the present invention, the pad portion as shown in the prior art assuming misalignment in the area where the via hole of the lower layer wiring is formed becomes unnecessary, and the wiring pitch in the multilayer wiring structure is reduced. improves. Further, excessive etching of the interlayer insulating film in forming the via hole is eliminated, and a highly reliable multilayer wiring can be formed. Then, a high yield can be secured in the manufacture of the semiconductor device.
【図１】本発明の第１の実施の形態を説明するための多
層配線構造の平面図である。FIG. 1 is a plan view of a multilayer wiring structure for explaining a first embodiment of the present invention.
【図２】上記多層配線構造の断面図である。FIG. 2 is a cross-sectional view of the multilayer wiring structure.
【図３】本発明の第１の実施の形態を説明するための多
層配線構造の製造工程順の断面図である。FIG. 3 is a cross-sectional view illustrating a multi-layer wiring structure in order of a manufacturing process for describing a first embodiment of the present invention.
【図４】上記工程の続きを説明するための多層配線構造
の製造工程順の断面図である。FIG. 4 is a cross-sectional view illustrating a continuation of the above process in the order of a manufacturing process of a multilayer wiring structure.
【図５】上記工程の続きを説明するための多層配線構造
の製造工程順の断面図である。FIG. 5 is a cross-sectional view of a multi-layer wiring structure in order of a manufacturing process for explaining a continuation of the above process.
【図６】本発明の第２の実施の形態を説明するための多
層配線構造の断面図である。FIG. 6 is a sectional view of a multilayer wiring structure for explaining a second embodiment of the present invention.
【図７】本発明の第３の実施の形態を説明するための多
層配線構造の断面図である。FIG. 7 is a cross-sectional view of a multilayer wiring structure for explaining a third embodiment of the present invention.
【図８】従来の技術を説明するための多層配線構造の平
面図である。FIG. 8 is a plan view of a multilayer wiring structure for explaining a conventional technique.
【図９】従来の技術を説明するための多層配線構造の断
面図である。FIG. 9 is a cross-sectional view of a multilayer wiring structure for explaining a conventional technique.
１，１ａ 下層配線 ２，２ａ ヴィアホール ３，３ａ コンタクトプラグ ４，４ａ 上層配線 ５ 下地絶縁膜 ６，６ａ，９，９ａ 第１の絶縁膜 ７ 第２の絶縁膜 ８ バリアメタル層 Reference Signs List 1, 1a Lower wiring 2, 2a Via hole 3, 3a Contact plug 4, 4a Upper wiring 5 Base insulating film 6, 6a, 9, 9a First insulating film 7 Second insulating film 8 Barrier metal layer
フロントページの続き Ｆターム(参考） 5F033 HH09 JJ01 JJ19 JJ33 KK09 MM02 MM12 MM13 NN06 NN07 PP15 QQ09 QQ11 QQ31 QQ34 QQ35 QQ37 QQ48 QQ49 RR01 RR04 RR09 RR14 RR15 RR22 SS15 SS22 TT02 TT04 XX03 XX05 XX15 XX34 Continued on the front page F-term (reference)
Claims (7)
に同一パターンの下層配線と第１の絶縁膜とをこの順に
積層して形成する工程と、 前記第１の絶縁膜とは異種の第２の絶縁膜を前記積層す
る同一のパターンを被覆するように形成し、前記第２の
絶縁膜の表面を化学機械研磨あるいはエッチバックして
前記第１の絶縁膜の表面を露出させる工程と、 前記露出した第１の絶縁膜の所定の領域をエッチングし
前記下層配線の表面に達するヴィアホールを形成する工
程と、 前記ヴィアホールを通して前記下層配線に接続する上層
配線を前記第２の絶縁膜上に形成する工程とを含むこと
を特徴とする半導体装置の製造方法。1. A method for manufacturing a multilayer wiring structure, comprising: forming a lower wiring and a first insulating film in the same pattern by laminating them in this order; Forming a second insulating film so as to cover the same pattern to be laminated, and exposing the surface of the first insulating film by chemically mechanically polishing or etching back the surface of the second insulating film; Forming a via hole reaching the surface of the lower wiring by etching a predetermined region of the exposed first insulating film; and forming an upper wiring connected to the lower wiring through the via hole on the second insulating film. Forming a semiconductor device.
に同一パターンの下層配線と第１の絶縁膜とをこの順に
積層して形成する工程と、 前記第１の絶縁膜とは異種の第２の絶縁膜を前記積層す
る同一のパターンを被覆するように形成する工程と、 前記第２の絶縁膜の所定の領域およびその下部の前記第
１の絶縁膜をエッチングし前記下層配線の表面に達する
ヴィアホールを形成する工程と、 前記ヴィアホールを通して前記下層配線に接続する上層
配線を前記第２の絶縁膜上に形成する工程とを含むこと
を特徴とする半導体装置の製造方法。2. A method of manufacturing a multi-layer wiring structure, comprising: forming a lower wiring and a first insulating film in the same pattern by laminating them in this order; Forming a second insulating film so as to cover the same pattern to be laminated; and etching a predetermined region of the second insulating film and the first insulating film thereunder to form a surface of the lower wiring. A method of manufacturing a semiconductor device, comprising: a step of forming a via hole that reaches; and a step of forming an upper layer wiring connected to the lower layer wiring through the via hole on the second insulating film.
記第２の絶縁膜のエッチング速度より大きいことを特徴
とする請求項１または請求項２記載の半導体装置の製造
方法。3. The method of manufacturing a semiconductor device according to claim 1, wherein an etching rate of said first insulating film is higher than an etching rate of said second insulating film.
ン・ガラス）膜、ＰＳＧ膜（リンガラスを含有するシリ
コン酸化膜）あるいはＢＰＳＧ膜（リンガラスとボロン
ガラスを含むシリコン酸化膜）であり、前記第２の絶縁
膜は化学気相成長法で堆積するシリコン酸化膜あるいは
シルセスキオキサン類の絶縁膜であることを特徴とする
請求項１、請求項２または請求項３記載の半導体装置の
製造方法。4. The first insulating film is a SOG (spin-on-glass) film, a PSG film (a silicon oxide film containing phosphorus glass) or a BPSG film (a silicon oxide film containing phosphorus glass and boron glass). 4. The semiconductor according to claim 1, wherein said second insulating film is a silicon oxide film or a silsesquioxane insulating film deposited by a chemical vapor deposition method. Device manufacturing method.
ハイドロゲンシルセスキオキサン（Hydrogen Silsesqui
oxane）、メチルシルセスキオキサン（Methyl Silsesqu
ioxane）、メチレーテッドハイドロゲンシルセスキオキ
サン（Methylated Hydrogen Silsesquioxane）あるいは
フルオリネーテッドシルセスキオキサン（Furuorinated
Silsesquioxane)であることを特徴とする請求項４記載
の半導体装置の製造方法。5. The insulating film of the silsesquioxane,
Hydrogen Silsesquioxane
oxane), Methyl Silsesquioxane
ioxane), methylated hydrogen silsesquioxane or fluorinated silsesquioxane
5. The method for manufacturing a semiconductor device according to claim 4, wherein the method is silsesquioxane).
は、フッ素を含むハロゲン化合物をプラズマ励起したド
ライエッチングで行うことを特徴とする請求項１から請
求項５のうち１つの請求項に記載の半導体装置の製造方
法。6. The semiconductor device according to claim 1, wherein the etching for forming the via hole is performed by dry etching in which a halogen compound containing fluorine is excited by plasma. Manufacturing method.
3 、ＣＨ2 Ｆ2 、ＣＨ3 ＦあるいはＣ4 Ｆ8 であること
を特徴とする請求項１から請求項６のうち１つの請求項
に記載の半導体装置の製造方法。7. The halogen compound is CF 4 , CHF
7. The method of manufacturing a semiconductor device according to claim 1, wherein the semiconductor device is CH 3 , CH 2 F 2 , CH 3 F or C 4 F 8. 8 .
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2000
- 2000-10-19 JP JP2000319568A patent/JP2002134605A/en active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031104 |