JP2002111774A

JP2002111774A - プロセッサおよび並列プロセッサシステム

Info

Publication number: JP2002111774A
Application number: JP2000301585A
Authority: JP
Inventors: Junji Nakakoshi; 順二中越; Atsuhiro Suzuki; 篤浩鈴木; Toshio Kawamura; 敏雄川村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-10-02
Filing date: 2000-10-02
Publication date: 2002-04-12

Abstract

(57)【要約】【課題】パケットを送受信処理するプロセッにおい
て、送信処理中に新たな送信要求を行えるようにする。【解決手段】送信要求の転送制御ワードブロック（Ｔ
ＣＷＢ）１６０のアドレスが設定される送信起動レジス
タ１３１、送信回路の送信処理中の状態を示す送信状態
レジスタ１３４、送信処理中のＴＣＷＢに新たなＴＣＷ
Ｂを繋ぎ込むためキューイングレジスタ１３２を設け
る。命令プロセッサ１０７は、送信状態レジスタ１３４
が送信処理中を示しているときに新たな送信要求がある
と、該新たな送信要求に対するＴＣＷＢのアドレスをキ
ューイングレジスタ１３２に設定し、送信回路１０３
は、ＴＣＷＢをもとに送信処理を終えるとキューイング
レジスタ１３２を参照して、ＴＣＷＢアドレスが設定さ
れると、該ＴＣＷＢアドレスを送信起動レジスタ１３１
に設定して引き続き送信処理を行うようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ネットワークを介
してパケットを送受信するプロセッサに係り、特に送信
処理中に新たな送信要求が発生した場合の送信処理時間
の短縮に好適なプロセッサ及び該プロセッサを用いた並
列プロセッサシステムに関する。

【０００２】

【従来の技術】並列プロセッサシステムは、例えば特開
平７−２６２１５２号公報に記載されているように、ネ
ットワークに接続された複数のプロセッサ（ノード）か
らなり、各ノードは命令プロセッサ、局所メモリ、送信
回路および受信回路で構成される。以下、このようなプ
ロセッサにおける従来の送信回路や受信回路の構成、及
び、その送受信動作について説明する。

【０００３】送信回路は、送信回路全体の制御を行なう
送信シーケンサ、命令プロセッサにより書き込み可能な
転送制御ワードブロック（ＴＣＷＢ）アドレスレジス
タ、局所メモリより読み出されたＴＣＷＢを一時的に保
持するＴＣＷＢバッファ、送信割り込みの制御を行なう
送信割り込み回路、局所メモリとネットワーク間のデー
タの緩衝に用いられる送信ファーストイン・ファースト
アウト（ＦＩＦＯ）データバッファ、局所メモリに対す
るデータの読み出し・書き込みを行なう送信直接メモリ
アクセスコントローラ（送信ＤＭＡＣ）、およびＴＣＷ
Ｂバッファから情報を抽出しパケットヘッダを構成し、
送信ＦＩＦＯデータバッファよりデータを取り出してパ
ケットボディを形成し、パケットをネットワークに送り
出すパケットビルダから構成される。

【０００４】受信回路は、受信回路全体の制御を行なう
受信シーケンサ、受信したパケットのヘッダを一時的に
記憶するパケットヘッダバッファ、パケットヘッダに従
い、命令プロセッサへの割り込みを制御する受信割り込
み要求回路、ネットワークからのデータを局所メモリに
書き込む前に緩衝する受信ＦＩＦＯデータバッファ、局
所メモリに対するデータの読み出し・書き込みを行なう
受信ＤＭＡＣ、およびネットワークからパケットを受け
取り、パケットスタートコードを取り除き、パケットヘ
ッダをパケットヘッダバッファに、パケットボディを受
信ＦＩＦＯデータバッファに記憶させるパケットインタ
ープリタから構成される。

【０００５】このような構成において、送信動作は次の
ようになる。まず、命令プロセッサは転送すべきパケッ
トについて局所メモリにＴＣＷＢを作る。ＴＣＷＢはパ
ケットタイプ、コマンドチェインイネーブルビット、送
信割り込みイネーブルビット、受信割り込みイネーブル
ビット、送信データアドレス、送信データ長、あて先ノ
ード番号、受信データアドレス、受信フラグアドレス、
送信フラグアドレス、およびコマンドチェインアドレス
などを含む。チェインすべき他のＴＣＷＢがあれば、Ｔ
ＣＷＢ内のコマンドチェインアドレスフィールドに次の
ＴＣＷＢのアドレスをセットし、ＴＣＷＢ内のコマンド
チェインイネーブルビットをセットする。命令プロセッ
サは、送信プロセスをスタートするために、ＴＣＷＢの
アドレスを送信回路内のＴＣＷＢアドレスレジスタに書
き込む。

【０００６】送信シーケンサは、ＴＣＷＢアドレスレジ
スタの書き込みにより、そのレジスタが示すアドレスの
ＴＣＷＢを局所メモリから読み出す。読み出されたＴＣ
ＷＢはＴＣＷＢバッファに記憶される。送信シーケンサ
は、ＴＣＷＢバッファ内の送信データアドレスと長さフ
ィールドを用いて送信ＤＭＡＣにデータ読み出しを命令
する。送信ＤＭＡＣはそれに従い、局所メモリから送信
データを読み出し、ＦＩＦＯデータバッファに記憶す
る。その後、送信シーケンサは送信の開始をパケットビ
ルダに命令する。

【０００７】パケットビルダはパケットのスタートコー
ド、およびＴＣＷＢバッファからパケットヘッダを形成
し、ネットワークに送る。パケットヘッダを送り終える
と、送信ＦＩＦＯデータバッファより送信データを取り
出し、パケットボディを形成し、ネットワークに送る。

【０００８】以上のような動作で１つのパケットの送信
を終え、さらにＴＣＷＢ内のコマンドチェインイネーブ
ルビットがセットされている場合は、ＴＣＷＢ内のコマ
ンドチェインアドレスフィールドに従い、局所メモリよ
り次のＴＣＷＢを読み出し、送信動作を続行する。

【０００９】一方、受信動作は次のようになる。パケッ
トインタープリタはネットワークからパケットを受け取
り、パケットスタートコードを取り除き、パケットヘッ
ダをパケットヘッダバッファに、パケットボディを受信
ＦＩＦＯデータバッファに記憶する。受信シーケンサは
パケットヘッダバッファ内の受信データアドレスフィー
ルドとデータ長フィールドを用いて、受信ＤＭＡＣに受
信ＦＩＦＯデータバッファから受信データを読み出し、
局所メモリに書き込むコマンドを出す。受信ＤＭＡＣは
それに従い、受信データを局所メモリに書き込む。受信
データが局所メモリに全て書き込まれた時、受信シーケ
ンサはパケットヘッダ内の受信フラグアドレスを用い
て、受信ＤＭＡＣに命令することにより、受信フラグを
局所メモリに書き込む。これにより１つのパケットの受
信動作を終える。

【００１０】

【発明が解決しようとする課題】従来のプロセッサで
は、送信起動は命令プロセッサがＴＣＷＢのアドレスを
送信回路内のＴＣＷＢアドレスレジスタに書き込むこと
により行なわれる。また、複数の送信要求がある場合、
命令プロセッサが予めＴＣＷＢ内のコマンドチェインイ
ネーブルビットをセットすることにより、送信回路は一
個のＴＣＷＢを読み出し、パケットを送信し終えた後、
引き続きコマンドチェインされたＴＣＷＢを読み出し、
複数のパケットを送信する。

【００１１】しかしながら、従来のプロセッサにおいて
は、二回目以降の送信起動の場合、すなわち、命令プロ
セッサが一回目のＴＣＷアドレスを送信回路内のＴＣＷ
Ｂアドレスレジスタに書き込んだ後、新たな送信要求が
あり、ＴＣＷＢレジスタに一回目と異なるＴＣＷＢのア
ドレスを書き込む場合、次のような問題があった。

【００１２】例えばＴＣＷＢアドレスレジスタが一面で
あると、二回目以降は、送信回路がＴＣＷＢアドレスレ
ジスタを使い終えたことを確認できるまで、命令プロセ
ッサは次の送信起動を行なうことができない。この場
合、例えば命令プロセッサは送信フラグあるいは送信割
り込みにより一回目の送信起動が終えたことを確認し、
二回目の送信を起動する必要がある。

【００１３】送信回路がＴＣＷＢアドレスレジスタを使
い終えたことを送信フラグで確認する場合、命令プロセ
ッサはその送信フラグを監視するため、例えば送信起動
後に演算処理があると、送信起動を終えるまで後続の演
算処理はできない。また送信回路がＴＣＷＢアドレスレ
ジスタを使い終えたことを送信割り込みで確認する場
合、命令プロセッサは送信割り込みを確認した後、送信
起動を行なうため、送信起動に割り込み処理が余分にオ
ーバーヘッドとして加わることになる。

【００１４】これの対策としては、多数のＴＣＷＢアド
レスレジスタを送信回路に用意することにより、新たな
送信起動を送信回路内に取り込むことが考えられる。し
かしこの場合、ハードウェアの物量により数に制限があ
る。このため連続して多数の送信起動があるような場合
では数が足りず、上記と同様な問題が生る。

【００１５】本発明の目的は、送信回路での送信処理中
に、命令プロセッサが新たな送信要求を行えるようにし
て、オーバーヘッドを軽減し、性能の向上を実現したプ
ロセッサおよび並列プロセッサシステムを提供すること
にある。

【００１６】

【課題を解決するための手段】本発明のプロセッサは、
送信回路に、送信中の状態（送信ＢＵＳＹ、ＴＣＷチエ
イン、送信起動失敗等）を示す送信状態レジスタ、ＴＣ
ＷＢの読み出しにおいて命令プロセッサと送信回路で排
他制御できるロックレジスタ、送信中のＴＣＷＢに新た
なＴＣＷＢを繋ぎ込めむためのキューイングレジスタを
具備する。

【００１７】送信回路は、命令プロセッサがロックを取
っている場合にはＴＣＷＢの読み出しを中断し、送信回
路がＴＣＷＢを読み出す場合は、命令プロセッサがロッ
クを取れないようにする。また、ＴＣＷＢ内のコマンド
連鎖イネーブルビットがセットされていないＴＣＷＢを
送信し終え、かつキューイングレジスタにＴＣＷＢのア
ドレスが設定されている場合に、キューイングレジスタ
に従い、送信処理を行なうようにする。

【００１８】命令プロセッサは、ロックレジスタにより
ＴＣＷＢの排他制御を行ない、送信状態レジスタを読み
出し、その状態により、メモリにある送信中の最後尾の
ＴＣＷＢ内のコマンド連鎖イネーブルビットを書き換え
る、あるいはＴＣＷＢのアドレスをキューイングレジス
タに書き込めるようにする。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を図を
参照しながら説明する。図１に、本発明に係わるプロセ
ッサ及び並列プロセッサシステムの一実施例を示す。１
０２は並列プロセッサシステムを構成するプロセッサ
（ノード）であり、図１では２台のみ示す。１０１はノ
ードを相互に結合するネットワークである。ノード間で
のデータ転送はネットワーク１０１を介して行なわれ
る。本発明ではネットワーク１０１の構成はどのような
構成でも適用可能である。

【００２０】プロセッサ（ノード）１０２は、ネットワ
ーク１０１に対してデータの転送を行なう送信回路１０
３、ネットワーク１０１から送られてくるパケットを受
信する受信回路１０５、命令、データなどを保持するメ
モリ１０６、および命令を実行する命令プロセッサ１０
７から構成される。また、メモリ１０６には、ノード間
のデータ転送のために転送制御ワードブロック（ＴＣＷ
Ｂ）１６０、送信データ１６１、送信フラグ１６２、受
信データ１６３、受信フラグ１６４の各領域が用意され
る。

【００２１】送信回路１０３は、送信処理全体の制御を
行なう送信制御回路１３０、命令プロセッサ１０７がメ
モリ１０６にＴＣＷＢ１６０を用意し、そのアドレスを
設定することによりデータ転送の送信起動を行なう送信
起動レジスタ１３１、送信起動レジスタ１３１と同様に
ＴＣＷＢ１６０のアドレスが設定され、送信起動レジス
タ１３１で指定されたＴＣＷＢを送信し終えた時に送信
起動レジスタ１３１にコピーされるキューイングレジス
タ１３２、送信中の送信状態を示す送信状態レジスタ１
３４、ＴＣＷＢの読み出しにおいて命令プロセッサ１０
７と送信回路１０３で排他制御を行なうロックレジスタ
１３３、命令プロセッサ１０７あるいは送信回路１０３
から、送信回路１０３内の種々のレジスタおよびメモリ
１０６に対するデータ等の読み出し・書込み制御を行な
うＩＰ・メモリインターフェース（Ｉ／Ｆ）回路１３
６、送信制御回路１３０によってメモリ１０６から読み
出されたＴＣＷＢ１６０を保持するＴＣＷＢバッファ１
３７、パケットを送信するためにＴＣＷＢバッファ１３
７からデータを入力し、パケットヘッダを生成するパケ
ットヘッダ生成回路１４１、送信制御回路１３０によっ
てメモリ１０６から読み出された送信データ１６１を保
持するデータバッファ１４２、およびパケットを送信す
るためにパケットヘッダ生成回路１４１が生成したパケ
ットヘッダと、データバッファ１４２から読み出された
送信データからパケットを生成するパケット生成回路１
４３から構成される。

【００２２】受信回路１０５は、受信処理全体の制御を
行なう受信制御回路１５０、ネットワーク１０１からの
パケットを受信し、そのパケットヘッダを保持するパケ
ットヘッダバッファ１５１、ネットワーク１０１からの
パケットを受信し、そのデータを保持するデータバッフ
ァ１５２、およびデータバッファ１５２に保持されたデ
ータをメモリ１０６に書込むために受信制御回路１５０
がメモリ１０６に対してデータの読み出し・書込み制御
を行なうＩＰ・メモリＩ／Ｆ回路１５３から構成され
る。

【００２３】ＴＣＷＢ１６０は、送信すべきパケットの
種別を示し、受信処理方法などを判別するためのＴＹＰ
Ｅフィールド、ＴＣＷＢ１６０がチェインされているか
を示すコマンドチェイン（ＣＣ）フィールド、ＴＣＷＢ
１６０で示される送信データ長を全て送り終えた後に、
その終了を命令プロセッサ１０７に割り込みで報告する
かを示すＳＩフィールド、相手プロセッサ（受信ノー
ド）がＴＣＷＢ１６０で示される送信データ長が全て受
信し終えたことを、受信ノード１０２の命令プロセッサ
１０７に割り込みで報告するかを示すＲＩフィールド、
メモリ１０６の送信データ１６１の先頭アドレスを示す
送信データアドレスレジスタフィールド、送信すべきデ
ータ長を示す送信データ長フィールド、ＴＣＷＢ１６０
で示される送信データ長を全て送り終えたことをメモリ
１０６上の送信フラグ領域１６２に書込み、命令プロセ
ッサ１０７に報告するための送信フラグアドレスフィー
ルド、送信データを受信するノードを指定する受信ノー
ド番号フィールド、受信ノードが送信データを格納する
ための受信データ領域１６３を示す受信データアドレス
フィールド、受信ノードがＴＣＷＢで指定された送信デ
ータを全て受信したことをメモリ１０６上の受信フラグ
領域１６４に書込み、受信ノードに報告するための受信
フラグアドレスフィールド、ＴＣＷＢ１６０のＣＣフィ
ールドによりＴＣＷＢ１６０がチェインされている場合
に、次のＴＣＷＢ１６０のアドレスを示す次ＴＣＷＢア
ドレスフィールドなどの情報からなる。

【００２４】図２に送信状態レジスタ１３４のフォーマ
ットを示す。送信状態レジスタ１３４は図２に示すよう
に、送信ＢＵＳＹ状態、ＴＣＷＢチェイン状態および送
信起動失敗状態からなる。送信ＢＵＳＹ状態は１の時、
送信制御回路１３０が送信起動レジスタ１３１のＴＣＷ
Ｂのアドレスに従い、パケットを送信中であることを示
す。送信制御回路１３０がチェインされたＴＣＷＢを含
むすべてのＴＣＷＢの送信動作を終えると、送信ＢＵＳ
Ｙ状態を０にする。ＴＣＷＢチェイン状態は、送信動作
中のＴＣＷＢ１６０がチェインされているかどうかを示
し、１の時、チェインされていて、送信制御回路１３０
が送信すべきＴＣＷＢがまだあることを示す。０の時、
チェインサれたＴＣＷＢがなく、現在送信処理中のＴＣ
ＷＢですべての送信処理を終えることを示す。送信起動
失敗状態は、１の時、命令プロセッサ１０７からの送信
起動レジスタ１３１への書き込みが失敗したことを示
す。０の時、送信起動が成功したことを示す。送信制御
回路１３０では送信ＢＵＳＹ状態が１の時は送信起動レ
ジスタ１３１を使用しているため、命令プロセッサ１０
７が送信ＢＵＳＹ状態が１の時に送信起動レジスタ１３
１に書き込みを行なった場合は、送信制御回路１３０は
その書込みを無視し、送信起動失敗状態を１に反映す
る。

【００２５】図３にロックレジスタ１３３の内容とその
意味を示す。ロックレジスタ１３３は、命令プロセッサ
１０７からのＴＣＷＢ１６０に対する書き込みと、送信
制御回路１３０からのＴＣＷＢ１６０の読み出しを排他
制御するレジスタである。ロックレジスタ１３３が００
の場合、送信制御回路１３０と命令プロセッサ１０７が
いずれもロックを取っていないことを示す。ロックレジ
スタ１３３の内容が１０の場合、命令プロセッサ１０７
がロックを取っていることを示す。この場合、送信制御
回路１３０はロックレジスタ１３３が００になるまでＴ
ＣＷＢ１６０の読み出しを中断する。また、命令プロセ
ッサ１０７がロックを取る場合は、ロックレジスタ１３
３を読み出すことにより行なわれる。ロックレジスタ１
３３が００の時に命令プロセッサ１０７が読み出すと、
送信制御回路１３０はロックレジスタ１３３を１０に
し、命令プロセッサ１０７に１０を返す。読み出された
値が１０であると、命令プロセッサ１０７がロックを取
ったことになる。一方、ロックレジスタ１３３の内容が
１１の場合、送信制御回路１３０がロックを取っている
ことを示す。この場合、命令プロセッサ１０７はロック
レジスタ１３３が１０になるまで、それを読み出し続け
なければならない。送信制御回路１３０はＴＣＷＢ１６
０を読み出し終えると、ロックレジスタ１３３を００に
する。また命令プロセッサ１０７がロックの解除を行な
う場合はロックレジスタ１３３に００を書き込むことに
より行なわれる。

【００２６】図４にキューイングレジスタ１３２の構成
を示す。キューイングレジスタ１３２は、送信起動有効
ビットおよびＴＣＷＢアドレスからなる。送信起動有効
ビットが１の時、送信処理中に新たな送信起動があった
ことを示す。ＴＣＷＢアドレスは、そのときのＴＣＷＢ
のアドレスを示す。命令プロセッサ１０７は、新たな送
信起動があったとき、送信状態レジスタ１３４を読み出
し、送信ＢＵＳＹ状態が１で、かつチェイン状態が０の
場合、キューイングレジスタ１３２に送信要求のＴＣＷ
Ｂアドレスを設定し、送信起動有効ビットを１にする。
送信制御回路１３０は、ＣＣフィルドが指定されていな
いＴＣＷＢの送信処理を終えた時、キューイングレジス
タ１３２を読み出し、送信起動有効ビットが１である
と、キューイングレジスタ１３２のＴＣＷＢアドレスを
送信起動レジスタ１３１に設定し、再び送信処理を開始
する。送信制御回路１３０は、キューイングレジスタ１
３２のＴＣＷＢアドレスを送信起動レジスタ１３１に設
定すると、送信起動有効ビットを０にする。

【００２７】図５にパケットのフォーマットの一例を示
す。パケット５００は、パケットヘッダ５０１と送信デ
ータ５０２により構成される。パケットヘッダ５０１
は、ＴＣＷＢ１６０で指定される情報と同様に、パケッ
トの種別を示し、受信処理方法などを判別するためのＴ
ＹＰＥフィールド、パケット５００を受信し終えた時に
命令プロセッサ１０７に受信完了を割り込みで報告する
かを示すＲＩフィールド、パケット５００を受信するノ
ードを指定する受信ノード番号フィールド、パケット５
００の送信データ５０２の長さを示す送信データ長フィ
ールド、送信データ５０２を格納するための受信データ
領域１６３を示す受信データアドレスフィールド、パケ
ット５００を受信し終えたことをメモリ１０６上の受信
フラグ領域１６４に書込み、受信ノードに報告するため
の受信フラグアドレスフィールドから構成される。

【００２８】以下に、図１の本実施例の動作について詳
しく説明する。初めにパケットの送信動作について説明
する。

【００２９】命令プロセッサ１０７は送信起動を行う前
にメモリ１０６にＴＣＷＢ１６０を用意する。図１で
は、２個のＴＣＷＢ１６０がチェインされて用意されて
いる様子を示している。メモリ１０６にＴＣＷＢ１６０
を用意すると、命令プロセッサ１０７は、ＩＰ・メモリ
Ｉ／Ｆ回路１３６を介して送信回路１０３内の送信起動
レジスタ１３１に、ＴＣＷＢ１６０のアドレス（ＴＣＷ
Ｂアドレス）を書き込む。複数のＴＣＷＢ１６０がチェ
インされた場合は、先頭のＴＣＷＢのアドレスを書き込
む。そして、命令プロセッサ１０７は、送信状態レジス
タ１３４を読み出し、送信起動が成功したかどうかを確
認する。送信起動が成功すると、命令プロセッサ１０７
の送信起動処理は終了となり、命令プロセッサ１０７は
次の所定の処理に進むことになる。なお、送信起動が失
敗した場合の命令プロセッサ１０７の処理については後
述する。

【００３０】図６及び図７は送信回路１０３内の送信制
御回路１３０の処理フローである。以下、これに従って
送信回路１０３の送信動作を説明する。

【００３１】送信制御回路１３０は、送信起動レジスタ
１３１へのＴＣＷＢアドレスの書き込みにより、命令プ
ロセッサ１０７から送信起動が行われたことを認識し
（ステップ６０１）、送信状態レジスタ１３４の送信Ｂ
ＵＳＹ状態を１に設定する（ステップ６０２）。なお、
命令プロセッサ１０７が送信状態レジスタ１３４の送信
ＢＵＳＹ状態が１の時に送信起動レジスタ１３１に書き
込みを行った場合には、送信制御回路１３０は、その書
き込みを無視し、送信状態レジスタ１３４の送信起動失
敗状態を１にすることになる。

【００３２】送信制御回路１３０は、送信状態レジスタ
１３４の送信ＢＵＳＹ状態を１に設定後、送信起動レジ
スタ１３１に設定されたＴＣＷＢアドレスを用いてメモ
リ１０６からＴＣＷＢ１０６を読み出すためにロックレ
ジスタ１３３を参照し（ステップ６０３）、ロックレジ
スタ１３３が００であることを確認する（ステップ６０
４）。ここで、ロックレジスタ１３３が１０の場合、命
令プロセッサ１３３がロックを取っているため、送信制
御回路１３０は、ロックレジスタ１３３が００になるま
で、ＴＣＷＢ１６０の読み出しを待つことになる。

【００３３】送信制御回路１３０は、ロックレジスタ１
３３が００であることを確認し、ロックレジスタ１３３
を１１に設定（ステップ６０５）し、送信起動レジスタ
１３１のＴＣＷＢアドレスが示すメモリ１０６のアドレ
スからＴＣＷＢ１６０を読み出し、ＩＰ・メモリＩ／Ｆ
回路１３６を介してＴＣＷＢバッファ１３７に取り込む
（ステップ６０６）。そして、送信制御回路１３０は、
一つのＴＣＷＢ１６０の内容が全て読み出され、ＴＣＷ
Ｂバッファ１３７に保持されると、ロックレジスタ１３
３を００にする（ステップ６０７）。さらに送信制御回
路１３０は、ＴＣＷＢバッファ１３７に保持されたＴＣ
ＷＢ１６０のＣＣフィールドをチェックして（ステップ
６０８）、該ＴＣＷＢ１６０がチェインされている場
合、送信状態レジスタ１３４のＴＣＷＢチェイン状態を
１にする（ステップ６０９）。

【００３４】そして、送信制御回路１３０は、ＴＣＷＢ
バッファ１３７から送信データアドレスフィールドを読
み出し、そのアドレスと送信データ長に基づき、メモリ
１０６から送信データ１６１を読み出し、ＩＰ・メモリ
Ｉ／Ｆ回路１３６介してデータバッファ１４２に保持す
る（ステップ６１０）。送信制御回路１３０は、送信デ
ータを読み出す処理と平行して、パケットヘッダ生成回
路１４１にパケットヘッダの生成を、また、パケット生
成回路１４３にパケットを生成し、ネットワーク１０１
にパケットを送信することを指示する（ステップ６１
１）。

【００３５】パケットヘッダ生成回路１４１は、ＴＣＷ
Ｂバッファ１３７からＴＹＰＥ／ＲＩ、受信ノード番
号、受信データアドレス、送信データ長を読み出し、そ
れぞれ図５に示すようにパケットヘッダ５０１の該当フ
ィールドに設定する。パケット生成回路１４３はパケッ
トヘッダ生成回路１４１で生成されたパケットヘッダ５
０１をネットワーク１０１に送信し、それを終えると、
データバッファ１４３から送信データ５０２を読み出
し、ネットワーク１０１に送信する。

【００３６】パケット生成回路１４３が最後のパケット
の送信処理を終えると、送信制御回路１３０では、ＴＣ
ＷＢ１６０で示される送信データを全てネットワーク１
０１に送り出したことを命令プロセッサ１０７に報告す
るために、ＴＣＷＢバッファ１３７で保持する送信フラ
グアドレスに従い、送信フラグ１６２をメモリ１０６に
書込む（ステップ６１２）。また、ＴＣＷＢ１６０でＳ
Ｉフィールドが指定されている場合は、送信データ長を
全て送り終えた後に、その終了を命令プロセッサ１０７
に割り込みで報告する。

【００３７】以上の送信回路１０３の動作により、１つ
のＴＣＷＢ１６０で指定された送信データを全てネット
ワーク１０１に送り出したことになる。

【００３８】送信制御回路１３０は、１つのＴＣＷＢ１
６０の送信処理を終えた後、送信状態レジスタ１３４の
ＴＣＷＢチェイン状態をチェックする（ステップ６１
３）。そして、送信処理を終えた当該ＴＣＷＢにチェイ
ンされたＴＣＷＢがある場合（ステップ６０９でＴＣＷ
Ｂチェイン状態が１にセット）には、引き続き送信状態
レジスタ１３４の送信ＢＵＳＹ状態を１として、ＴＣＷ
Ｂバッファ１３７が保持する当該ＴＣＷＢ１６０内の次
ＴＣＷＢアドレスフィールドが示す２つ目のＴＣＷＢ１
６０を読み出し、ＴＣＷＢ１６０のＣＣフィールドが指
定されていない、すなわちＴＣＷＢチェインが指定され
ていないＴＣＷＢの送信処理を終えるまで上述した動作
を繰り返し行なう。

【００３９】送信制御回路１３０は、ＴＣＷＢチェイン
が指定されていないＴＣＷＢの送信処理を終えると、キ
ューイングレジスタ１３２の内容を読み出し（ステップ
６１４）、送信起動有効ビットをチェックする（ステッ
プ６１５）。そして、キューイングレジスタ１３２の送
信起動有効ビットが１の時、送信制御回路１３０は、送
信処理中に新たな送信起動があったことを認識し、キュ
ーイングレジスタ１３２に設定されたＴＣＷＢアドレス
を送信起動レジスタ１３１にコピーし（ステップ６１
６）、キューイングレジスタ１３２の送信起動有効ビッ
トを０に設定する（ステップ６１７）。そして、引き続
き送信状態レジスタ１３４の送信ＢＵＳＹ状態を１とし
て、前述した動作と同じに、送信起動レジスタ１３１が
示すＴＣＷＢアドレスを用いて新たなＴＣＷＢ１６０を
読み出し、送信処理を開始する。一方、キューイングレ
ジスタ１３２の送信起動有効ビットが０の時、送信制御
回路１３０は送信状態レジスタ１３４の送信ＢＵＳＹ状
態を０として送信処理を終える（ステップ６１８）。

【００４０】次に、受信回路１０５の受信処理について
簡単に説明する。ネットワーク１０１から送られてきた
パケット５００のパケットヘッダ５０１はパケットヘッ
ダバッファ１５１に、送信データ５０２はデータバッフ
ァ１４２に保持される。受信制御回路１５０は、ネット
ワーク１０１よりパケット５００を受信すると、パケッ
トヘッダバッファ１５１より受信データアドレスフィー
ルドを読み出し、そのアドレスに従い、送信データ５０
２を受信データ１６３としてメモリ１０６に書込む。パ
ケットヘッダバッファ１５１で保持される送信データ長
フィールド分の受信データ１６３をメモリ１０６に書込
むと、受信制御回路１５０は、パケットヘッダバッファ
１５１で保持される受信フラグアドレスフィールドに従
い、受信フラグ１６４をメモリ１０６に書込む。また、
パケットヘッダバッファ１５１で保持されるＲＩフィー
ルドが指定されている場合は、受信データ１６３を全て
メモリ１０６に書き終えた後に、その終了を命令プロセ
ッサ１０７に割り込みで報告する。

【００４１】図８及び図９は命令プロセッサ１０７にお
ける送信起動時の処理フローである。以下、これに従っ
て、命令プロセッサ１０７の送信起動処理について説明
する。

【００４２】命令プロセッサ１０７は、送信要求が発生
するに、メモリ１０６にＴＣＷＢ１０６を用意した後、
ＩＰ・メモリＩ／Ｆ回路１３０を介して送信回路１０３
内の送信起動レジスタ１３１に当該ＴＣＷＢのアドレス
を書き込む（ステップ８０１）。そして、命令プロセッ
サ１０７は、送信状態レジスタ１３４の内容を読み出し
（ステップ８０２）、その送信起動失敗状態により、送
信起動が成功しかどうかを判定する（ステップ８０
３）。送信状態レジスタ１３４の送信起動失敗状態が０
であり、送信起動に成功した場合、命令プロセッサ１０
７は送信起動処理を終える。

【００４３】一方、送信起動に失敗した場合、命令プロ
セッサ１０７は、送信処理中のＴＣＷＢに新たなＴＣＷ
Ｂを繋ぎ込むために、ロックレジスタ１３３を読み出し
（ステップ８０４）、該ロックレジスタ１３３の内容が
１０であるかを判定して、命令プロセッサ１０７がロッ
クを取れたかどうかを確認する（ステップ８０５）。送
信制御回路１３０では、ロックレジスタ１３３が００の
時に命令プロセッサ１０７からロックレジスタ１３３の
読み出しがあると、命令プロセッサ１０７に１０を返
す。これにより、命令プロセッサ１０７はロックが取れ
たことを確認できる。ロックが取れなかった場合は、ス
テップ８０４に戻り、再度ロックレジスタ１３３を読み
出す。

【００４４】ロックが取れた場合、命令プロセッサ１０
７は、送信状態レジスタ１３４を読み出し（ステップ８
０６）、その送信ＢＵＳＹ状態を判定する（ステップ８
０７）。ここで、送信状態レジスタ１３４の送信ＢＵＳ
Ｙ状態が０の場合は、ステップ８０１で送信起動レジス
タ１３１にＴＣＷＢのアドレスを書き込んだ直後に、送
信回路１０３側が直前の送信処理を終えたことを意味す
る。この場合、命令プロセッサ１０７は、ロックレジス
タ１３３に００を書き込み（ステップ８０８）、ステッ
プ８０１から送信起動処理を再開する。

【００４５】一方、送信状態レジスタ１３４の送信ＢＵ
ＳＹが１の場合、命令プロセッサ１０７は、送信状態レ
ジスタ１３４のＴＣＷＢチェイン状態を判定する（ステ
ップ８０９）。そして、ＴＣＷＢチェイン状態が１か０
により、それぞれ次のようにして、送信処理中のＴＣＷ
Ｂに新たなＴＣＷＢを繋ぎ込む処理を行う。

【００４６】送信状態レジスタ１３４の送信ＢＵＳＹ状
態が１で、かつ、ＴＣＷＢチェイン状態が１の場合、現
在送信処理中のＴＣＷＢにチェインされたＴＣＷＢがあ
り、しかも、そのＴＣＷＢは未処理で、まだメモリ１０
６に残っていることを示す。したがって、新たなＴＣＷ
Ｂは、このメモリ１０６に残っているＴＣＷＢに繋ぎ込
めばよい。

【００４７】命令プロセッサ１０７は、送信状態レジス
タ１３４の送信ＢＵＳＹ状態が１で、かつＴＣＷＢチェ
イン状態が１の場合、送信起動レジスタ１３１を読み出
す（ステップ８１０）。そして、送信起動レジスタ１３
１に設定されたＴＣＷＢのアドレスから、メモリ１０６
にあるＴＣＷＢ１６０を検索し、また、そのＴＣＷＢ１
６０の次ＴＣＷＢアドレスフィールドにより、チェイン
されたＴＣＷＢ１６０を辿り、ＣＣフィールドが０のＴ
ＣＷＢ１６０を検索する（ステップ８１１）。即ち、メ
モリ１０６に残っている現送信処理中のＴＣＷＢの最後
尾ＴＣＷＢ１６０を検索する。命令プロセッサ１０７
は、その最後尾のＴＣＷＢ１６０に対してＣＣフィール
ドを１に、次ＴＣＷＢアドレスフィールドに新たなＴＣ
ＷＢ１６０のアドレスを設定する（ステップ８１２）。
これで、新たなＴＣＷＢ１６０の繋ぎ込みが完了する。
命令プロセッサ１０７はロックレジスタに０を書込み、
送信起動処理を終える(ステップ８１３)。

【００４８】一方、送信状態レジスタ１３４の送信ＢＵ
ＳＹ状態が１で、かつＴＣＷＢチェイン状態が０の場合
は、送信回路１０３が最後尾のＴＣＷＢ１６０を送信処
理中であることを示す。言い換えれば、メモリ１０６に
あったＴＣＷＢ１６０の最後尾のものが既に送信回路１
０３に取り込まれていることを示している。この場合、
メモリ１０６には、現送信処理中のＴＣＷＢにチェイン
された未処理のＴＣＷＢが残っていないため、メモリ１
０６上で新たなＴＣＷＢを繋ぎ込むことはできない。こ
のケースでは、以下のようにしてキューイングレジスタ
１３２に繋ぎ込む。

【００４９】命令プロセッサ１０７は、キューイングレ
ジスタ１３２を読み出し（ステップ８１４）、その送信
起動有効ビットを判定する（ステップ８１５）。そし
て、送信起動有効ビットが０の場合、命令プロセッサ１
０７は、キューイングレジスタ１３２に繋ぎ込むＴＣＷ
Ｂ１６０のアドレスを設定し、該キューイングレジスタ
１３２の送信起動有効ビットを１に設定する（ステップ
８１６）。そして、ロックレジスタ１３３に００を書き
込み（ステップ８１９）、送信起動処理を終える。一
方、キューイングレジスタ１３２の送信起動有効ビット
が１の場合は、既にキューイングレジスタ１３２に新た
な送信要求が繋ぎ込まれていることを示している。この
ため、命令プロセッサ１０７は、キューイングレジスタ
１３２に書込まれているＴＣＷＢ１６０のアドレスか
ら、ステップ８１１と同様にメモリ１０６上の最後尾の
ＴＣＷＢ１６０を検索し（ステップ８１７）、最後尾の
ＴＣＷＢ１６０に対してＣＣフィールドを１に、次ＴＣ
ＷＢアドレスフィールドに新たなＴＣＷＢ１６０のアド
レスを設定する（ステップ８１８）。そして、ロックレ
ジスタ１３３に００を書込み、送信起動処理を終える
（ステップ８１９）。

【００５０】以上のように、図１の実施例の構成によ
り、新たな送信要求は前の送信処理を終えるまで待つ必
要がなく、送信処理中のＴＣＷＢに新たな送信要求のＴ
ＣＷＢを繋ぎ込むことができる。

【００５１】

【発明の効果】本発明によれば、並列プロセッサシステ
ムにおいて、プロセッサがパケットを送信する場合、新
たな送信要求は前の送信処理を終えるまで待つ必要がな
く、かつ少ないゲート数で、送信処理中に新たな送信要
求を行なうことができる。

【図面の簡単な説明】

【図１】本発明に係わるプロセッサとその並列プロセッ
サシステムの一実施例の構成を示す図である。

【図２】送信状態レジスタのフォーマットを示す図であ
る。

【図３】ロックレジスタの内容と意味を示す図である。

【図４】キューイングレジスタのフォーマットを示す図
である。

【図５】パケットのフォーマットを示す図である。

【図６】送信制御回路の処理フロー図である。

【図７】図６の続きの処理フロー図である。

【図８】命令プロセッサの送信起動の処理フロー図であ
る。

【図９】図８の続きの処理フロー図である。

【符号の説明】

１０１ネットワーク１０２ノード１０３送信回路１０５受信回路１０６メモリ１０７命令プロセッサ１３０送信制御回路１３１送信起動レジスタ１３２キューイングレジスタ１３３ロックレジスタ１３４送信状態レジスタ１３６ＩＰ・メモリＩ／Ｆ回路１３７ＴＣＷＢバッファ１４１パケットヘッダ生成回路１４２データバッファ１４３パケット生成回路１５０受信制御回路１５１パケットヘッダバッファ１５２データバッファ１５３ＩＰ・メモリＩ／Ｆ回路１６０転送制御ワードブロック（ＴＣＷＢ）１６１送信データ領域１６２送信フラグ領域１６３受信データ領域１６４受信フラグ領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０４Ｌ 12/56 Ｈ０４Ｌ 11/20 １０２Ａ (72)発明者川村敏雄神奈川県秦野市堀山下１番地株式会社日立製作所エンタープライズサーバ事業部内Ｆターム(参考） 5B045 BB42 BB43 EE29 JJ08 5B060 CD17 5K030 GA03 HA08 JA05 KA01 KA03 KA06 KA13 KX12 KX13 MA13 5K033 AA02 CC01 DB14 5K034 AA02 BB06 HH01 HH02 HH06 MM24

Claims

【特許請求の範囲】

【請求項１】命令プロセッサ、メモリ、及び、ネット
ワークに接続された送信回路と受信回路から構成され、
送信回路には送信起動レジスタを設け、命令プロセッサ
は、送信要求の転送制御ワードブロック（以下、ＴＣＷ
Ｂという）をメモリに書き込み、該ＴＣＷＢのアドレス
を送信起動レジスタに設定して送信起動を行い、送信回
路は送信起動レジスタのＴＣＷＢアドレスによりメモリ
からＴＣＷＢを読み出し、該ＴＣＷＢをもとにネットワ
ークにデータを送信する処理を行い、受信回路はネット
ワークからデータを受信する処理を行うプロセッサにお
いて、送信回路の送信処理中の状態を示す送信状態レジスタ
と、送信処理中のＴＣＷＢに新たなＴＣＷＢを繋ぎ込む
ためのキューイングレジスタを設け、命令プロセッサは、前記送信状態レジスタが送信処理中
を示しているときに新たな送信要求があると、該新たな
送信要求に対するＴＣＷＢのアドレスを前記キューイン
グレジスタに設定し、送信回路は、ＴＣＷＢをもとに送信処理を終えると前記
キューイングレジスタを参照して、ＴＣＷＢアドレスが
設定されていると、該ＴＣＷＢアドレスを送信起動レジ
スタに設定して引き続き送信処理を行う、ことを特徴と
するプロセッサ。
【請求項２】請求項１記載のプロセッサにおいて、ＴＣＷＢに、当該ＴＣＷＢにチェインされたＴＣＷＢが
あることを示すチェインフィールド、及び、該チェイン
されたＴＣＷＢのアドレスを示すチェインアドレスフィ
ールドを設け、送信回路は、送信処理中のＴＣＷＢのチェインフィール
ドを送信状態レジスタに反映するとともに、チェインさ
れたＴＣＷＢの送信処理を引き続いて行い、チェインさ
れたＴＣＷＢの送信処理を終えるとキューイングレジス
タの参照を行い、命令プロセッサは、送信状態レジスタが送信処理中を示
し、かつ、ＴＣＷＢチェインを示している場合、メモリ
内にある現送信処理中のＴＣＷＢチェインされた最後尾
のＴＣＷＢに対して新たな送信要求のＴＣＷＢをチェイ
ンし、送信状態レジスタが送信処理中を示し、かつ、Ｔ
ＣＷＢチェインを示していない場合に、新たな送信要求
のＴＣＷＢのアドレスをキューイングレジスタに設定す
る、ことを特徴とするプロセッサ。
【請求項３】請求項１、２記載のプロセッサにおい
て、命令プロセッサと送信回路で互いにメモリに対する
書き込み・読み出しを排他制御するロックレジスタを設
けたことを特徴とするプロセッサ。
【請求項４】請求項１乃至３記載のプロセッサを複
数、ネットワークにより接続されていることを特徴とす
る並列プロセッサシステム。