JP2002111470A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 動作電源電圧の異なる回路ブロック間の信号
伝達にレベル変換回路などの付加回路を要しない半導体
装置を提供する。 【解決手段】 半導体チップ（１Ａ）に、動作電源電圧
が異なり論理閾値電圧が共通な複数個の回路ブロック
（ＢＬＫ１〜ＢＬＫ８）を含み、前記回路ブロックは、
低電位レベルと高電位レベルとの電位差を動作電源電圧
とし、論理閾値電圧を中心にその動作電源電圧に応じた
振幅の信号出力と前記論理閾値電圧を中心とする他の振
幅の信号入力とが可能である。半導体装置の内蔵回路ブ
ロックの動作電源電圧をその動作周波数などに応じて所
望に決定し、或いは動作モードに応じてプログラマブル
に切り換えても、回路ブロックは夫々の回路ブロックに
共通の論理閾値電圧を中心としてその動作電源電圧に応
ずる振幅の信号をインタフェース可能であり、レベル変
換回路などの付加回路を要しない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、動作電源電圧の異
なる回路ブロックを含む半導体装置に係り、例えば回路
ブロックの動作周波数を考慮して動作電源電圧が決めら
れる半導体装置に適用して有効な技術に関する。

【０００２】

【従来の技術】半導体装置においてアクティブ時（回路
の動作時）における低消費電力及びスタンバイ時（回路
の動作停止時）におけるリーク電流の低減は永年の課題
である。アクティブ時の低消費電力のために、レギュレ
ータにより内部回路の電源電圧を降圧して動作電源とす
る半導体装置において、半導体装置全体で降圧電圧を同
じ電圧に可変制御する技術を採用することができる。ま
た、スタンバイ時のリーク電流を低減するのに、基板バ
イアス電圧を印加してＭＯＳトランジスタの閾値電圧制
御を行い、ＭＯＳトランジスタのオフ状態におけるリー
ク電流（オフ・リーク電流）を低減することができる。

【０００３】本発明者は発明完成の後、半導体装置間の
インタフェース信号の信号振幅を小さくして高速且つ安
定に信号を伝達する出力回路の技術について記載した特
開平１１−１５０４６９号公報を見出した。これに記載
の出力回路は、回路の接地電圧に対する電源電圧を振幅
とする入力信号をバッファ前段回路で受け、その出力
を、参照電位を基準に振幅制限して外部に出力する。そ
の出力を受ける別の半導体装置の入力回路は、前記参照
電位を論理判定レベルの基準として用いる。

【０００４】

【発明が解決しようとする課題】本発明者はアクティブ
時の低消費電力について検討し、以下の点を見出すこと
ができた。半導体装置全体で降圧電圧を同じ電圧に可変
制御する場合には回路ブロック間で動作周波数が異なっ
ていても可変制御される電源電圧が一緒であるから電力
消費に無駄がある。即ち、高速動作される回路ブロック
は急峻な信号変化を実現するのに比較的大きな電流を流
すことが必要であり電源電圧を比較的大きくすることが
望ましいが、低速回路ブロックでは緩やかな信号変化で
済むから比較的大きな電源電圧を用いても無駄になる。
また、動作モードなどに応じて電源電圧を切り替える場
合に電圧が安定するのを待たなければ誤動作を生ずる。
これは、動作電源電圧が異なっていてもその基準を回路
の接地電圧にしていたので、動作電源電圧を切り替える
と、それに応じて回路の論理閾値電圧も変化せざるを得
ず、切り替えられた動作電源電圧の安定化を待たなけれ
ば往々にして回路動作に誤りを生じてしまうからであ
る。また、外部インタフェース回路の動作電源を３Ｖの
ＣＭＯＳインタフェースのような一般的な外部インタフ
ェース仕様に合わせた電圧とし、内部回路の動作電源を
可変に制御する場合、通常は外部インタフェース回路と
内部回路との間でやり取りされる信号の論理値を伝達可
能にするためのレベル変換回路若しくは論理値判定回路
が余計に必要になる。

【０００５】本発明者はスタンバイ時のオフ・リーク電
流の低減について検討し、以下の点を見出すことができ
た。専ら基板バイアス制御でオフ・リーク電流を低減す
る場合には、基板バイアス電圧発生回路及びスイッチ制
御回路などの付加回路が増大する。スタンバイ時にもそ
れら付加回路を動作せる必要があり、この点において電
力消費が増える。今後、プロセスの微細化が進むと、基
板バイアス係数が低減し、ゲートリーク電流及びドレイ
ンリーク電流が増加し、基板バイアス電圧を印加しても
オフ・リーク電流の低減が難しくなると予想される。ま
た、半導体集積回路の設計に過去の設計資産やＩＰモジ
ュール等を利用するとき、基板バイアスを採用する回路
ブロックと採用しない回路ブックの双方を利用しなけれ
ばならない事情の下では、双方の回路特性の相違を埋め
るための新たな対応に手間がかかる場合があり、設計工
数を増大させる原因になることが明らかにされた。

【０００６】本発明の目的は動作電源電圧の異なる回路
ブロック間の信号伝達にレベル変換回路などの付加回路
を要しない半導体装置を提供することにある。

【０００７】本発明の別の目的は、動作周波数の異なる
回路ブロックを含む半導体装置の電力消費を低減するこ
とにある。

【０００８】本発明の更に別の目的は、基板バイアス電
圧発生回路などの付加回路を増加させること無くスタン
バイ時のオフ・リーク電流を低減することができる半導
体装置を提供することにある。

【０００９】本発明の更に別の目的は、スタンバイ時の
オフ・リーク電流低減のために動作させるべき回路を減
らすことができる半導体装置を提供することにある。

【００１０】本発明の更に別の目的は、基板バイアスを
採用する回路ブロックと採用しない回路ブックの双方が
利用されていてもそれによる回路特性の相違を埋めるの
に手間のかからない半導体装置を提供することにある。

【００１１】本発明のその他の目的は、アクティブ時の
低消費電力とスタンバイ時のオフ・リーク電流低減とを
実現できる半導体装置を提供することにある。

【００１２】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１４】〔１〕（ＶＬＴ中心振幅）本発明において
は第１に、半導体装置の内蔵回路ブロックの論理閾値電
圧を揃えることが可能なように内蔵回路ブロックの動作
電源電圧の採り方に工夫した。要するに、半導体チップ
に、動作電源電圧が異なり論理閾値電圧が共通な複数個
の回路ブロックを含み、前記回路ブロックは、低電位レ
ベルと高電位レベルとの電位差を動作電源電圧とし、論
理閾値電圧を中心にその動作電源電圧に応じた振幅の信
号出力と前記論理閾値電圧を中心とする他の振幅の信号
入力とを可能にした。

【００１５】上記より、半導体装置の内蔵回路ブロック
の動作電源電圧をその動作周波数などに応じて所望に決
定し、或いは動作モードに応じてプログラマブルに切り
換えても、回路ブロックは夫々の回路ブロックに共通の
論理閾値電圧を中心としてその動作電源電圧に応ずる振
幅の信号を出力し、且つ、別の振幅の信号を入力して論
理動作を行なうことができる。したがって、動作電源電
圧の異なる回路ブロック間の信号伝達にレベル変換回路
などの付加回路を要しない。例えば、入力信号の論理値
を参照レベルを基準に判定するような回路を要しない。

【００１６】上記半導体装置においては、回路ブロック
の動作電源電圧をその動作周波数（同期クロック信号周
波数）に応じて細かく決定しても、そのことが、回路ブ
ロック間での信号インタフェースを困難にすることは無
い。したがって、動作周波数の高い回路ブロックには比
較的大きな電流を流して信号遷移時間を短くできるよう
に比較的大きな動作電源電圧を設定し、逆に動作周波数
の低い回路ブロックには比較的小さな動作電源電圧を設
定することを容易に実現でき、動作周波数の異なる回路
ブロックを含む半導体装置の低消費電力が可能になる。

【００１７】前記半導体装置の望ましい形態として、前
記回路ブロックは、前記低電位レベルと高電位レベルと
の中間レベルを相互に共通な論理閾値電圧とするＣＭＯ
Ｓ回路であるとよい。高電位レベル及び低電位レベルの
設定だけで、回路ブロック間における論理閾値電圧を共
通化しながら動作電源電圧を変えることを容易に実現す
ることができる。

【００１８】〔２〕（正負両極性電圧をレギュレータで
生成）前記半導体装置の具体的な形態として、半導体チ
ップの外部電源端子に供給される外部電源に基づい前記
高電位レベル及び低電位レベルを生成するレギュレータ
回路のような電圧生成回路を半導体装置に内蔵する。少
なくとも一種類の外部電源を入力すれば、必要な種類の
高電位レベル及び低電位レベルを半導体装置内部で賄う
ことができる。多種類の内部電源電圧を必要とする場合
にも、半導体装置外部の電源回路はその全ての電源電圧
を出力することを要しない。前記電圧生成回路は外部電
源が直接供給されなくてよい。即ち、外部電源端子から
供給される外部電源を昇圧し又は降圧して得られた電源
を電圧生成回路が入力して所要の内部電源電圧を生成し
てよい。

【００１９】〔３〕（動作停止時出力同電位）前記半導
体装置のスタンバイ時のような回路ブロック動作停止モ
ードにおいてオフ・リーク電流低減を企図する形態とし
て、回路ブロックの動作停止モードに応答して前記電圧
生成回路に前記高電位レベル及び低電位レベルの出力端
子を同電位に制御させる電圧制御回路を採用する。これ
により、回路ブロックに基板バイアス制御を行なう回路
を設けなくてもスタンバイ時等におけるオフ・リーク電
流を低減することができる。前記電圧生成回路が出力す
る前記同電位を回路の接地電圧とすればスタンバイ時等
における前記電圧生成回路における電力消費も抑制する
ことができる。

【００２０】〔４〕（データ保持）前記半導体装置の具
体的な形態として、基板バイアスされたＭＯＳスタティ
ックラッチ回路を含む回路ブロックに対し、当該回路ブ
ロックの動作停止モードに応答して、当該回路ブロック
の動作電源電圧をアクティブ時よりも小さくして、ＭＯ
Ｓスタティックラッチ回路を構成するＭＯＳトランジス
タの閾値電圧が大きくなるように制御することを可能に
する電圧制御回路を有する。これにより、スタンバイ時
等においてＲＡＭ（ランダムアクセスメモリ）等を構成
するＭＯＳスタティックラッチ回路の記憶情報を保持
し、且つ基板バイアス効果によりＭＯＳスタティックラ
ッチ回路におけるリーク電流を低減できる。特に、回路
ブロックの動作電源電圧を生成する電圧発生回路による
電源電圧制御で基板バイアス効果を得ることができるか
ら、それとは別に、基板電位を制御する回路を必要とし
ない。

【００２１】演算系におけるレジスタデータの保持等を
想定するとき、演算系には順序回路を含む回路ブロック
と、前記順序回路に接続する組合せ回路を含む回路ブロ
ックとを含み、前記組合せ回路を含む回路ブロックは半
導体装置の所定の動作停止モードにおいて動作電源電圧
の供給が断たれ、前記順序回路を含む回路ブロックは前
記所定の動作停止モードにおいて動作電源電圧の供給が
維持される。これにより、スタンバイモードのような所
定の動作停止モードにおいて、レジスタのような順序回
路はデータを保持し、また、組合せ回路は入力が確定さ
れて無駄な電力消費が抑えられる。

【００２２】〔５〕（動作電源電圧の自立制御）前記半
導体装置の具体的な形態として、クロック信号に同期動
作する回路を有する回路ブロックに対し、前記クロック
信号周波数を計測し、計測結果に応じて前記高電位レベ
ル及び低電位レベルを生成可能な電圧生成回路を採用す
ることができる。

【００２３】その制御に際して、半導体装置のデバイス
特性に応じて設定されたトリミングデータも参照すれ
ば、プロセス変動による回路特性に相違があっても所要
の内部電源電圧を容易に生成することが可能になる。

【００２４】〔６〕（動作の安定化）前記半導体装置に
おける別の具体的な形態として、ＰＬＬ回路としての回
路ブロックは前記ＰＬＬ回路からクロック信号が供給さ
れる別の回路ブロックにおける動作電源電圧の変更に拘
わらず所定の動作電源電圧を維持するとよい。ＰＬＬ回
路の出力クロック信号を同期クロック信号として動作す
るロジック回路等の回路ブロックの動作電源電圧が変え
られる場合にもＰＬＬ回路の動作は安定に維持され、回
路ブロックは変更される動作電源電圧が安定するのを待
つことなく論理動作を行なうことが可能になる。

【００２５】時計回路としての回路ブロックには半導体
装置の動作停止モードにおいて動作電源電圧の供給を維
持させることが望ましい。同様に、前記電圧制御回路と
しての回路ブロックには半導体装置の動作停止モードに
おいて動作電源電圧の供給を維持させるのがよい。これ
により、スタンバイ時などにオンチップの電圧生成回路
をパワーダウンしても、パワーダウン状態からの復帰動
作を確実化することができる。

【００２６】〔７〕（Ｉｄｄｑテストの考慮）前記半導
体装置における別の具体的な形態として、回路素子のゲ
ート破壊等によるリーク電流を検出するようなＩｄｄｑ
テストを考慮したとき、前記電圧生成回路の出力を動作
電源電圧とする回路ブロックは前記外部電源端子に供給
される外部電源の電圧に応じて基板バイアスされ、前記
電圧生成回路の出力に接続されて外部から電圧入力可能
なテスト電源端子を半導体チップに設け、半導体装置の
所定のテストモードに応答して前記電圧生成回路の出力
を高インピーダンス状態に制御させる電圧制御回路を採
用する。例えば、電圧生成回路の動作電源を外部電源と
し当該外部電源を回路ブロックの基板電位に採用した場
合、電圧生成回路の出力が高インピーダンス状態に制御
されれば、テスト電源端子の電源電圧は前記外部電源端
子に供給される電源電圧から分離され、回路ブロックの
テスト電源電圧に対して回路ブロックの基板バイアス状
態を自由に深くすることが可能になる。したがって、回
路ブロックの正常なトランジスタによるオフ・リーク電
流の発生を極力抑制して、回路ブロックのＩｄｄｑテス
トを高い信頼性をもって行なうことが可能になる。

【００２７】〔８〕（チャネルインプラ）前記半導体装
置における別の具体的な形態として、基板バイアス状態
にされるロジック回路と基板バイアス状態にされないロ
ジック回路が混在された前記回路ブロックを想定したと
き、基板バイアス状態にされるロジック回路を構成する
ＭＯＳトランジスタを、基板バイアス状態にされないロ
ジック回路を構成するＭＯＳトランジスタに対してチャ
ネルインプラにより閾値電圧制御するとよい。すなわ
ち、正負両極性電圧をレギュレータ回路のような電圧生
成回路で生成し、スタンバイモードのよな動作停止モー
ドにおいて正負両極性電圧を同電位に制御することによ
りオフ・リーク電流を低減する構成を採用するとき、例
えば、基板バイアスされる回路をＩＰモジュールとして
採用することが必要な場合を想定すると、基板バイアス
される構成の論理回路に対してチャネルインプラにより
閾値電圧を調整すれば、基板バイアスを行なわないロジ
ック回路と動作速度を整合させ、或いはオフ・リーク電
流を低減させることが容易になる。

【００２８】

〔９〕（基板バイアス制御レギュレータ）
前記回路ブロックがＭＯＳトランジスタ回路であると
き、前記半導体チップの外部電源端子に供給される外部
電源に基づいて前記高電位レベル、低電位レベル、及び
基板バイアス電圧を生成可能な電圧生成回路を採用して
よい。これによれば、電圧生成回路の出力電圧を半導体
装置の動作モードに応じて可変とすれば、基板バイアス
も独立に可変制御可能になり、アクティブ時のような動
作可能なときにも基板バイアスによる低消費電力を優先
させる動作モードの選択も可能になる。

【００２９】基板バイアス電圧は前記電圧生成回路で生
成せずに、基板電位の御専用に基板バイアス制御回路を
設けてもよい。

【００３０】〔１０〕（出力トランジスタの分割配置）
前記電圧生成回路による動作電圧の供給形態に着目す
る。例えば、前記電圧生成回路は、ソースフォロア形態
の出力ＭＯＳトランジスタの出力電圧を比較器に帰還さ
せて前記出力電圧を前記比較器の参照電圧に等しくさせ
る回路によって構成するとき、前記出力ＭＯＳトランジ
スタを、並列接続形態で相互に離間して、回路ブロック
内に分割配置するのがよい。これにより、出力ＭＯＳト
ランジスタの夫々が動作電源を供給すべき電源配線上の
距離を短く分割できるので、電源配線の抵抗成分などに
起因する不所望な電圧降下を緩和することができる。

【００３１】電圧生成回路が、上述のように、ソースフ
ォロア形態の出力ＭＯＳトランジスタの出力電圧を比較
器に帰還させて前記出力電圧を前記比較器の参照電圧に
等しくさせる回路であるとき、前記外部電源端子に接続
する安定化容量を前記チップ内に設けることが望まし
い。電圧生成回路の安定動作の観点より、比較器の動作
電流は比較的小さくされ応答速度は比較的遅くされてお
り、出力ＭＯＳトランジスタの急激なスイッチ動作は抑
制されるべきである。これにより、電圧生成回路の出力
電圧にはリンギングが生じ難くされる。このとき、出力
ＭＯＳトランジスタが接続する外部電源端子における電
流の時間変化が大きいと、当該外部端子に接続する半導
体装置パッケージのリード端子等のインダクタンス成分
によって外部電源電圧それ自体にリンギングを生じ、こ
れが回路ブロックの動作電源電圧を変動させて誤動作を
生じさせる虞がある。前記安定化容量は当該後者のリン
ギングの発生を抑えるのに役立つ。電源端子に安定化容
量を外付けしてもインダクタンス成分の影響を緩和させ
ることは難しい。

【００３２】〔１１〕（複数電源グループセル混在配
置）前記半導体装置における回路セル配置に関する具体
的な形態として、半導体チップに、外部電源の電源配線
と電圧生成回路による高電位レベル及び低電位レベルの
電源配線とが形成されたセル配置領域と、前記セル配置
領域の間に位置する配線領域とを設け、前記セル配置領
域には動作電源電圧の相違する回路ブロックの回路セル
を混在させるとよい。これにより、異なる電源グループ
（動作電源電圧の相違する回路ブロック）間でのクリテ
ィカルパスの配線長を短くすることが可能になり、情報
の伝達遅延の低減、データ処理の高速化に寄与する。

【００３３】上記において異なる電源グループの回路セ
ルは相互に異なるウェル領域に形成することが必要であ
る。多数のウェル領域を細かく設けるとウェルの分離に
多くのチップ面積を費やすことになる。この異電位ウェ
ル領域の分離のための間隔に関するチップ面積のオーバ
ーヘッドを低減する為には、関連する論理機能を実現す
る回路セルの配置領域内で、異なる電源グループの回路
セルを混在させるとき、同一の電源グループの回路セル
をまとめて配置することが望ましい。情報転送速度を向
上でき、チップ面積を低減することができる。

【００３４】〔１２〕（回路ブロック間インタフェー
ス）前記半導体装置における回路ブロック間インタフェ
ースに関する第１の具体的な形態として、相互に動作電
源電圧の異なる一の回路ブロック（第１の回路ブロッ
ク）の出力を受ける他の回路ブロック（第２の回路ブロ
ック）の初段入力回路において、その初段入力回路のゲ
インを後段回路のゲインよりも大きする。前記一の回路
ブロックの動作電源電圧が小さい場合にも、前記他の回
路ブロックの後段回路の出力が中間レベル状態の不確定
な状態にされるのを緩和若しくは抑制でき、当該他の回
路ブロックにおける誤動作防止、並びに貫通電流防止の
効果がある。

【００３５】前記半導体装置における回路ブロック間イ
ンタフェースに関する第２の具体的な形態として、前記
一の回路ブロック（第１の回路ブロック）は、その他の
回路ブロック（第３の回路ブロック）の出力を入力とす
る出力回路であり、前記一の回路ブロックの動作電源電
圧は前記他の回路ブロック（第２の回路ブロック）の動
作電源電圧よりも小さく、前記その他の回路ブロックの
動作電源電圧は前記一の回路ブロックの動作電源電圧よ
りも大きい。この態様では、前記一の回路ブロックと他
の回路ブロックとの間の情報伝達を比較的負荷の大きな
信号バス等を介して行ない、或いは前記一の回路ブロッ
クと他の回路ブロックとの間がクリティカルパスである
場合を想定すると、当該信号バスやクリティカルパスに
よる信号伝達が小振幅伝達で行なわれ、転送時間の短縮
を実現する。

【００３６】前記半導体装置における回路ブロック間イ
ンタフェースに関する第３の具体的な形態として、相対
的に動作電源電圧の小さな一の回路ブロックの出力を入
力し相対的に動作電源電圧の大きな他の回路ブロックの
初段入力回路において、ｐチャネル型ＭＯＳトランジス
タは一の回路ブロックの高電位レベルと他の回路ブロッ
クの高電位レベルとの差電圧よりも大きな閾値電圧を有
し、ｎチャネル型ＭＯＳトランジスタは一の回路ブロッ
クの低電位レベルと他の回路ブロックの低電位レベルと
の差電圧よりも小さな閾値電圧を有して成るものであ
る。これにより、前段回路の信号振幅が後段回路の信号
振幅よりも小さいような場合に、前段の回路ブロックが
その高電位の論理値信号であるハイレベル信号を出力す
る状態においてそれを入力する後段回路ブロックのｐチ
ャネル型ＭＯＳトランジスタはカットオフ状態を維持
し、また、前段の回路ブロックがその低電位の論理値信
号であるローレベル信号を出力する状態においてそれを
入力する後段回路ブロックのｎチャネル型ＭＯＳトラン
ジスタはカットオフ状態を維持し、ＣＭＯＳ回路におけ
る不所望なＤＣリークを抑制することができる。

【００３７】前記半導体装置における回路ブロック間イ
ンタフェースに関する第４の具体的な形態として、相対
的に動作電源電圧の大きな一の回路ブロックの出力を入
力し相対的に動作電源電圧の小さな回路ブロックにおい
て、その初段入力回路は、前記一の回路ブロックに含ま
れるＭＯＳトランジスタと同じ耐圧を有する。これによ
り、前段回路の信号振幅が後段回路の信号振幅よりも大
きい場合に後段回路ブロックの初段回路におけるゲート
破壊などを抑止することができる。

【００３８】前記半導体装置における回路ブロック間イ
ンタフェースに関する第５の具体的な形態として、所定
の動作停止モードにおいて動作電源電圧の供給が断たれ
る一の回路ブロックと、前記一の回路ブロックの出力に
入力が接続され前記所定の動作停止モードにおいて動作
電源の供給が維持される他の回路ブロックとを含むと
き、前記他の回路ブロックの初段に、前記所定の動作モ
ードに応答して前記一の回路ブロックの出力を保持して
当該他の回路ブロックの初段回路の出力に代替させる代
替回路を設ける。これにより、前段がインアクティブに
されるところの後段のアクティブ回路ブロックの誤動作
防止、或いは入力の中間レベルによる無駄な電力消費を
抑制することができる。

【００３９】〔１３〕（外部電源の昇圧）前記半導体装
置における更に別の具体的な形態として、前記電圧生成
回路に、外部電源の高電位を昇圧し低電位を降圧して高
電位レベル及び低電位レベルを生成させ、当該高電位レ
ベル及び低電位レベルを受けて動作する回路ブロックの
基板バイアス電圧に前記外部電源を利用する。これによ
り、外部電源よりも大きな動作電源電圧により回路ブロ
ックのゲート駆動電流が大きくなり、更に、外部電源に
よる基板バイアスが与えられるＭＯＳトランジスタの閾
値電圧を小さくするから、クリティカルパスを構成する
よな回路部分に対しては高速動作という点で最適であ
る。

【００４０】〔１４〕（レギュレータレス）レギュレー
タ回路のような電圧生成回路をオンチップで持たない観
点による半導体装置は、半導体チップに外部インタフェ
ース回路と、前記外部インタフェース回路に接続される
内部回路と、前記外部インタフェース回路の動作電源を
入力する第１の外部電源端子と、前記内部回路の動作電
源を入力する第２の外部電源端子とを有する。前記外部
インタフェース回路は前記第１の外部端子から入力する
第１の高電位レベル及び第１の低電位レベルを動作電源
とし、前記内部回路は前記第２の外部端子から入力する
第２の高電位レベル及び第２の低電位レベルを動作電源
とする。このとき、前記第１の高電位レベルは第２の高
電位レベルよりも高く、前記第１の低電位レベルは第２
の低電位レベルよりも低い電圧であり、前記外部インタ
フェース回路及び内部回路は、低電位レベルと高電位レ
ベルとの電位差を動作電源電圧とし、論理閾値電圧を中
心にその動作電源電圧に応じた振幅の信号出力と前記論
理閾値電圧を中心とする他の振幅の信号入力とが可能で
ある。

【００４１】電圧生成回路をオンチップしない別の観点
による半導体装置は、半導体チップに、動作電源電圧が
異なり論理閾値電圧が共通な複数個の回路ブロックと、
動作電源電圧の異なる回路ブロック毎の動作電源を入力
する外部電源端子とを有し、前記回路ブロックは、低電
位レベルと高電位レベルとの電位差を動作電源電圧と
し、論理閾値電圧を中心にその動作電源電圧に応じた振
幅の信号出力と前記論理閾値電圧を中心とする他の振幅
の信号入力とが可能である。

【００４２】レギュレータなどをオンチップしない場合
でも、前述と同様に、動作電源電圧の異なる回路ブロッ
ク間の信号伝達にレベル変換回路などの付加回路を利用
しないで済むようになる。

【００４３】〔１５〕（動作電源電圧の安定化）高電位
レベル及び低電位レベルを前記回路ブロックに供給する
電源配線に、容量素子の一方の電極を接続し、或いは、
容量素子を外付け可能な外部接続電極を接続しておく。
これにより、回路ブロックが消費する過渡電流によって
動作電源電圧が変動するのを抑制若しくは緩和すること
ができる。

【００４４】

【発明の実施の形態】《ＶＬＴ中心振幅》図１には本発
明に係る半導体装置の一例が示される。同図に示される
半導体装置は、特に制限されないが、単結晶シリコンの
ような１個の半導体チップに、ＣＭＯＳ集積回路製造技
術によって形成される。

【００４５】同図に示される半導体装置１は、特に制限
されないが、半導体チップ１Ａに８個の回路ブロックＢ
ＬＫ１〜ＢＬＫ８と５個の電圧生成回路ＲＥＧ１〜ＲＥ
Ｇ５を有する。半導体装置１は代表的に示された外部電
源端子２，３を有し、高電位の外部電源電圧ｖｃｃと回
路の接地電圧ｇｎｄが供給される。半導体チップ１Ａに
周回された電源幹線４，５には前記外部電源電圧ｖｃｃ
及び接地電圧ｇｎｄが与えられる。

【００４６】前記回路ブロックＢＬＫ１〜ＢＬＫ８はそ
の動作速度や機能に応じて動作電源電圧が決められてい
る。言い換えれば、回路ブロックＢＬＫ１〜ＢＬＫ８の
夫々は動作速度及び動作電源電圧毎にまとめられた回路
として把握することも可能である。このことからも明ら
かなように、回路ブロックＢＬＫ１〜ＢＬＫ８が共有す
るように図示した配線６はバスのような配線に限定され
ず、回路ブロック間の個別信号も含むものと理解された
い。

【００４７】前記回路ブロックＢＬＫ１〜ＢＬＫ８は、
低電位レベルと高電位レベルとの電位差を動作電源電圧
とし、論理閾値電圧を中心にその動作電源電圧に応じた
振幅の信号出力と前記論理閾値電圧を中心とする他の振
幅の信号入力とを可能にされている。要するに、内蔵回
路ブロックＢＬＫ１〜ＢＬＫ８の論理閾値電圧を揃える
ことが可能なように内蔵回路ブロックＢＬＫ１〜ＢＬＫ
８の動作電源電圧の採り方に工夫がされている。

【００４８】特に制限されないが、半導体装置１内部の
動作電源電圧は、図２に例示されるように、各回路ブロ
ックＢＬＫ１〜ＢＬＫ８に共通の論理閾値電圧ＶＬＴに
対し、低電位レベルｇｎｄと高電位レベルｖｃｃとの電
位差、低電位レベルｖｓｓ１と高電位レベルｖｄｄ１と
の電位差、低電位レベルｖｓｓ２と高電位レベルｖｄｄ
２との電位差の３種類とされる。

【００４９】前記低電位レベルｖｓｓ１及び高電位レベ
ルｖｄｄ１は、電源ｖｃｃ，ｇｎｄに基づいて電圧生成
回路ＲＥＧ１〜ＲＥＧ３が夫々生成し、対応する回路ブ
ロックＢＬＫ１〜ＢＬＫ３の動作電源電圧として供給さ
れる。この例では、動作電源電圧の比較的大きな回路ブ
ロックＢＬＫ１〜ＢＬＫ３は動作周波数が比較的高い回
路ブロックとされ、ＣＰＵ（中央処理装置）、ＦＰＵ
（浮動小数点演算ユニット）、ＤＳＰ（ディジタル信号
処理ユニット）、ＳＲＡＭ（スタティックランダムアク
セスメモリ）などにおける高速演算系回路ブロックとさ
れる。

【００５０】前記低電位レベルｖｓｓ２及び高電位レベ
ルｖｄｄ２は、電源ｖｃｃ，ｇｎｄに基づいて電圧生成
回路ＲＥＧ４〜ＲＥＧ５が夫々生成し、対応する回路ブ
ロックＢＬＫ４〜ＢＬＫ５の動作電源電圧として供給さ
れる。この例では、動作電源電圧の比較的小さな回路ブ
ロックＢＬＫ４〜ＢＬＫ５は動作周波数の比較的低いＲ
ＯＭ（リードオンリメモリ）やタイマなどの周辺回路を
構成する回路ブロックとされる。

【００５１】回路ブロックＢＬＫ６〜ＢＬＫ８には動作
電源電圧として電圧生成回路ＲＥＧ１〜ＲＥＧ５を介さ
ずに電源ｖｃｃ，ｇｎｄが供給される。これは次に記載
の事情を考慮したときの一例である。ここでは、一つの
回路ブロックＢＬＫ８は電源制御回路とされ、これは、
半導体装置１の動作モードに応じた電源制御を行なう。
例えば、電源制御回路ブロックＢＬＫ８は、外部から供
給されるモード信号７やＣＰＵなどのその他の回路ブロ
ックの動作状態に基づいて、電圧生成回路ＲＥＧ１〜Ｒ
ＥＧ５の動作停止、或いは電圧生成回路ＲＥＧ１〜ＲＥ
Ｇ５の出力電圧変更などを制御する制御信号ｃｎｔ１〜
ｃｎｔ５を生成する。斯く電源制御ブロックＢＬＫ８に
よる電圧生成回路ＲＥＧ１〜ＲＥＧ５の動作停止制御、
出力電圧可変制御を考慮すると、スタンバイ状態からの
復帰制御等の安定化の点より、電源制御回路ブロックＢ
ＬＫ８はスタンバイ状態の指示にかかわらず動作を停止
しな方が望ましい。これと同様の観点より、回路ブロッ
クＢＬＫ８には時計回路を実現するリアルタイムクロッ
クを含めれば尚よい。別の回路ブロックＢＬＫ７は例え
ばＰＬＬ（フェーズロックドループ）回路とされ、回路
ブロックＢＬＫ１〜ＢＬＫ５などに動作クロック信号を
供給する。これらの回路は動作電源電圧が可変される
と、その動作が不安定になるので、動作電源を可変にす
るよりも一定にすることが望ましい。また、別の回路ブ
ロックＢＬＫ６は、例えば外部入出力回路とされる。外
部とのインタフェースには、半導体装置１が実装される
システム上での信号インタフェースを採用するのが一般
的であるり、システム上においてその動作電源電圧を可
変する必要性は少ない。

【００５２】上記半導体装置１によれば、内蔵回路ブロ
ックＢＬＫ１〜ＢＬＫ５の動作電源電圧をその動作周波
数などに応じて所望に決定し、或いは動作モードに応じ
てプログラマブルに切り換えても、回路ブロックＢＬＫ
１〜ＢＬＫ５は夫々の回路ブロックに共通の論理閾値電
圧ＶＬＴを中心としてその動作電源電圧に応ずる振幅の
信号を出力し、且つ、別の振幅の信号を入力して論理動
作を行なうことができる。したがって、動作電源電圧の
異なる回路ブロック間の信号伝達に、レベル変換回路な
どの付加回路を要しない。例えば、入力信号の論理値を
参照レベルを基準に判定するような回路を要しない。

【００５３】上記半導体装置１においては、回路ブロッ
クＢＬＫ１〜ＢＬＫ５の動作電源電圧をその動作周波数
（同期クロック信号周波数）に応じて細かく決定して
も、そのことが、回路ブロック間での信号インタフェー
スを困難にすることは無い。したがって、動作周波数の
高い回路ブロックＢＬＫ１〜ＢＬＫ３には比較的大きな
電流を流して信号遷移時間を短くできるように比較的大
きな動作電源電圧を設定し、逆に動作周波数の低い回路
ブロックＢＬＫ４〜ＢＬＫ５には比較的小さな動作電源
電圧を設定することを容易に実現でき、動作周波数の異
なる回路ブロックを含む半導体装置の電力消費を低減す
ることができる。

【００５４】前記半導体装置１は動作電源電圧を規定す
る低電位レベルと高電位レベルとの中間レベルを相互に
共通な論理閾値電圧とするＣＭＯＳ回路である。高電位
レベル及び低電位レベルの設定だけで、回路ブロック間
における論理閾値電圧の共通化を実現しつつ動作電源電
圧を変えることができ、簡単な構成によって、論理閾値
電圧ＶＬＴを基準とした複数信号振幅による信号インタ
フェースを実現することができる。

【００５５】《電圧生成回路》図３には前記電圧生成回
路が例示される。同図に例示される電圧生成回路ＲＥＧ
１は、基準電圧発生回路１０、一対のレギュレータ１
１，１２を有する。基準電圧発生回路１０は参照電位
（＋）ｖｒｅｆ１、（−）ｖｒｅｆ１を生成する。レギ
ュレータ１１は参照電位（＋）ｖｒｅｆ１を入力して高
電位レベルｖｄｄ１を生成する。レギュレータ１２は参
照電位（−）ｖｒｅｆ１を入力して低電位レベルｖｓｓ
１を生成する。図３において回路ブロックＢＬＫ１には
ＣＭＯＳインバータが例示され、ＭＯＳトランジスタＭ
１，Ｍ２の基板は夫々のソースに接続され、基板バイア
スは印加されていない。ここで、基板バイアスとはＭＯ
Ｓトランジスタのソースと基板（若しくはウェル領域）
との間に形成される電位差を意味し、その電位差０は基
板バイアスが印加されていない状態と解する。

【００５６】図４にはレギュレータ１１，１２の一例が
示される。レギュレータ１１は、ソースフォロア形態の
ｎチャネル型ＭＯＳトランジスタ（出力ＭＯＳトランジ
スタ）Ｍ３にｎチャンネル型ＭＯＳトランジスタ（電流
源ＭＯＳトランジスタ）Ｍ４が直列接続され、その結合
ノードＮ１が反転入力端子（−端子）に帰還され、非反
転入力端子（＋端子）に参照電位（＋）ｖｒｅｆ１が供
給される比較回路ＡＭＰ１が設けられ、比較回路ＡＭＰ
１の出力が前記ＭＯＳトランジスタＭ３のゲートに接続
されて構成される。レギュレータ１１は、制御信号ｃｎ
ｔ１ａによって比較回路ＡＭＰ１が活性化され、ＭＯＳ
トランジスタＭ４が制御信号ｃｎｔ１ｂのバイアス電圧
でオン状態にされると、前記ノードＮ１に、参照電位
（＋）ｖｒｅｆ１に等しい電圧ｖｄｄ１を出力しようと
する。

【００５７】前記レギュレータ１２は、ソースフォロア
形態のｐチャネル型ＭＯＳトランジスタ（出力ＭＯＳト
ランジスタ）Ｍ６にｐチャンネル型ＭＯＳトランジスタ
（電流源ＭＯＳトランジスタ）Ｍ５が直列接続され、そ
の結合ノードＮ２が反転入力端子（−端子）に帰還さ
れ、非反転入力端子（＋端子）に参照電位（−）ｖｒｅ
ｆ１が供給される比較回路ＡＭＰ２が設けられ、比較回
路ＡＭＰ２の出力が前記ＭＯＳトランジスタＭ６のゲー
トに接続されて構成される。レギュレータ１２は、制御
信号ｃｎｔ１ａによって比較回路ＡＭＰ２が活性化さ
れ、ＭＯＳトランジスタＭ５が制御信号ｃｎｔ１ｃのバ
イアス電圧でオン状態にされると、前記ノードＮ２に、
参照電位（−）ｖｒｅｆ１に等しい電圧ｖｓｓ１を出力
しようとする。図示は省略するが、その他の電圧生成回
路ＲＥＧ２〜ＲＥＧ５も同様に構成される。

【００５８】このように半導体チップ１Ａの外部電源端
子２，３に供給される外部電源ｖｃｃ、ｇｎｄに基づい
前記高電位レベルｖｄｄ１、ｖｄｄ２及び低電位レベル
ｖｓｓ１、ｖｓｓ２を生成する電圧生成回路ＲＥＧ１〜
ＲＥＧ５を半導体装置１に内蔵すれば、少なくとも一種
類の外部電源ｖｃｃ，ｇｎｄを入力することにより、必
要な種類の高電位レベル及び低電位レベルを半導体装置
内部で賄うことができる。多種類の内部電源電圧を必要
とする場合にも、半導体装置１が実装される回路基板上
の電源回路はその全ての電源電圧を出力することを要し
ない。尚、電圧生成回路ＲＥＧ１〜ＲＥＧ５には外部電
源ｖｃｃ，ｇｎｄを直接供給しない構成を採用してよ
い。例えば、図示はしないが、外部電源端子２，３から
供給される外部電源ｖｃｃを昇圧し又は降圧して得られ
た電源を電圧生成回路ＲＥＧ１〜ＲＥＧ５が入力して所
要の内部電源電圧を生成してよい。

【００５９】尚、ｖｃｃ側をｐチャネル型ＭＯＳトラン
ジスタにしてレギュレータ１１を構成し、ｇｎｄ側をｎ
チャネル型ＭＯＳトランジスタにしてレギュレータ１２
を構成してもよい。その場合には、比較器ＡＭＰ１，Ａ
ＭＰ２の帰還入力を非反転入力端子（＋端子）とし、参
照電位入力を反転入力端子（−端子）とすればよい。

【００６０】《動作停止時出力同電位》前記半導体装置
１にスタンバモードのような動作停止モードが指定され
て回路ブロックＢＬＫ１の動作が停止されるとき、前記
電源制御ブロックＢＬＫ８は、レギュレータ１１，１２
の各出力を回路の接地電位ｇｎｄに制御する。例えば、
回路ブロックＢＬＫ１の動作停止モードにおいて電源制
御ブロックＢＬＫ８は、制御信号ｃｎｔ１ａをハイレベ
ルにして比較回路ＡＭＰ１，ＡＭＰ２を非活性状態と
し、各比較回路ＡＭＰ１，ＡＭＰ２の出力を回路の接地
電位ｇｎｄに制御する。更に電源制御ブロックＢＬＫ８
は、制御信号ｃｎｔ１ｂをハイレベルにしてＭＯＳトラ
ンジスタＭ４をオン状態に制御し、且つ制御信号ｃｎｔ
１ｃをハイレベルにしてＭＯＳトランジスタＭ５をオフ
状態に制御する。ハイレベルの制御信号ｃｎｔ１ａによ
りＭＯＳトランジスタＭ３０がオン状態にされる。これ
により、レギュレータ１１，１２の出力ノードＮ１，Ｎ
２が共に回路の接地電位ｇｎｄにされる。

【００６１】したがって、電源制御回路ブロックＢＬＫ
８は、回路ブロックＢＬＫ１の動作停止モードに応答し
てレギュレータ１１，１２の出力ノードＮ１，Ｎ２を同
電位に制御するから、回路ブロックＢＬＫ１に積極的な
基板バイアス制御を行わなくても動作停止時におけるオ
フ・リーク電流を低減することができる。特に、動作停
止モードにおけるノードＮ１，Ｎ２の出力が回路の接地
電位ｇｎｄであるから、動作停止時にレギュレータ１
１，１２の消費電力も最小限にすることができる。その
他の回路ブロックＢＬＫ２〜ＢＬＫ５に対しても必要な
らば図４のレギュレータ１１、１２と同様の構成を採用
してよい。尚、その他の図では前記ＭＯＳトランジスタ
Ｍ３０の図示は省略してある。

【００６２】《データ保持》図３及び図４のように動作
停止で動作電源の供給が断たれる構成を採用した場合
に、スタティックラッチ回路のようにデータ保持の点で
不都合がある回路ブロックについて説明する。

【００６３】図５には前記回路ブロックＢＬＫ２の一例
が示される。図５において回路ブロックＢＬＫ２は、例
えば、基板バイアスされたＭＯＳスタティックラッチ回
路を含む回路であり、具体的にはメインメモリ等を構成
するＳＲＡＭのメモリセルアレイである。代表的に示さ
れたスタティックラッチ回路ＬＡＴは、ｐチャンネル型
ＭＯＳトランジスタＭ１０及びｎチャンネル型ＭＯＳト
ランジスタＭ１１から成るＣＭＯＳインバータとｐチャ
ンネル型ＭＯＳトランジスタＭ１２及びｎチャンネル型
ＭＯＳトランジスタＭ１３から成るＣＭＯＳインバータ
とを相互に一方の入力に他方の出力が交差結合するよう
に接続されて成る。ＭＯＳトランジスタＭ１０，Ｍ１２
の基板電位はｖｃｃ、ＭＯＳトランジスタＭ１１，Ｍ１
３の基板電位はｇｎｄとされる。

【００６４】回路ブロックＢＬＫ２に対応する電圧生成
回路ＲＥＧ２は、基準電圧発生回路１５、一対のレギュ
レータ１６，１７を有する。基準電圧発生回路１５は、
制御信号ｃｎｔ２により回路ブロックＢＬＫ２の動作停
止が指示されているときは高電位側の参照電位（＋）ｖ
ｒｅｆ１ｓと低電位側の参照電位（−）ｖｒｅｆ１ｓを
生成し、制御信号ｃｎｔ２により回路ブロックＢＬＫ２
の動作可能が指示されているときは高電位側の参照電位
（＋）ｖｒｅｆ１と低電位側の参照電位（−）ｖｒｅｆ
１を生成する。レギュレータ１６は参照電位（＋）ｖｒ
ｅｆ１ｓを入力して高電位レベルｖｄｄ１ｓを生成し、
参照電位（＋）ｖｒｅｆ１を入力して高電位レベルｖｄ
ｄ１を生成する。レギュレータ１７は参照電位（−）ｖ
ｒｅｆ１ｓを入力して低電位レベルｖｓｓ１ｓを生成
し、参照電位（−）ｖｒｅｆ１を入力して高電位レベル
ｖｓｓ１を生成する。レギュレータ１６，１７の具体的
な回路構成は図示を省略するが、図４の基本的な回路構
成であるところの、ソースフォロア形態の出力ＭＯＳト
ランジスタの出力電圧を比較器に帰還させて前記出力電
圧を前記比較器の参照電圧に等しくさせる回路によって
構成される。ここで、（＋）ｖｒｅｆ１ｓ＜（＋）ｖｒ
ｅｆ１、（−）ｖｒｅｆ１ｓ＞（−）ｖｒｅｆ１であ
り、これに従って、ｖｄｄ１ｓ＜ｖｄｄ１、ｖｓｓ１ｓ
＞ｖｓｓ１である。

【００６５】図５の構成により、回路ブロックＢＬＫ２
の動作停止モードに応答して、当該回路ブロックＢＬＫ
２の動作電源電圧ｖｄｄ１ｓ、ｖｓｓ１ｓはアクティブ
時の動作電源電圧ｖｄｄ１、ｖｓｓ１よりも小さくさ
れ、これにより、ＭＯＳスタティックラッチ回路ＬＡＴ
を構成するＭＯＳトランジスタＭ１０〜Ｍ１３の閾値電
圧が大きくなるように制御される。これにより、スタン
バイ時においてＳＲＡＭ等を構成するＭＯＳスタティッ
クラッチ回路ＬＡＴの記憶情報を保持できると共に、基
板バイアス効果によりＭＯＳスタティックラッチ回路Ｌ
ＡＴにおけるリーク電流を低減できる。特に、回路ブロ
ックＢＬＫ２の動作電源電圧を生成する電圧発生回路Ｒ
ＥＧ２による電源電圧制御で基板バイアス効果を得るこ
とができるから、それとは別に、基板電位を制御する回
路を必要としない。

【００６６】図５の電圧生成回路ＲＥＧ２の構成はアク
ティブ時とスタンバイ時に動作電源電圧を切り換えるだ
けでなく、その他の動作モードにおいて動作電源電圧を
切替え制御する場合にも適用することができる。例え
ば、回路ブロックＢＬＫ２が論理演算系の回路ブロック
であるとき、アクティブ動作時における動作電源電圧を
ローパワーなどの観点から数段階で切替え可能にするよ
うな場合である。

【００６７】図６には演算系におけるレジスタデータ等
の保持を想定した回路ブロック構成が例示される。図６
には回路ブロックＢＬＫ１と回路ブロックＢＬＫ７が混
在されて演算系を構成する場合を示し、演算系には、レ
ジスタ若しくはフリップフロップのような順序回路を含
む回路ブロックＢＬＫ７と、前記順序回路に接続する組
合せ回路を含む回路ブロックＢＬＫ１とを含む。前記組
合せ回路を含む回路ブロックＢＬＫ１は図３及び図４で
説明したように半導体装置１の所定の動作停止モードに
おいて動作電源電圧ｖｄｄ１、ｖｓｓ１の供給が断たれ
る。前記順序回路を含む回路ブロックＢＬＫ７は前記所
定の動作停止モードにおいて動作電源電圧ｖｃｃ，ｇｎ
ｄの供給が維持される。これにより、スタンバイモード
のような所定の動作停止モードにおいて、レジスタのよ
うな順序回路はデータを保持し、また、組合せ回路は入
力が確定されて無駄な電力消費が抑えられる。

【００６８】《動作電源電圧の自立制御》図７には動作
速度に応じて動作電源電圧を自立的に制御する電圧生成
回路が例示される。回路ブロックＢＬＫ３はクロック信
号ＣＬＫ３に同期動作する回路を有する。電圧生成回路
ＲＥＧ３は、前記レギュレータ１１，１２及び基準電圧
発生回路２０を有する。基準電圧発生回路２０は、カウ
ンタ２１、ラッチ回路２２、遅延回路２３、デコーダ２
４、抵抗分圧回路２５、セレクタ２６，２７を有し、参
照電位（＋）ｖｒｅｆ１，（−）ｖｒｅｆ１を生成す
る。カウンタ２１は、前記クロック信号ＣＬＫ３を計数
するが、その計数値は半導体装置１の基準クック信号Ｃ
Ｋの立ち上がりエッジに同期してリセットされる。クロ
ック信号ＣＬＫ３はＣＫの逓倍の周波数を有する、回路
ブロックＢＬＫ３の内部クロック信号とされる。ラッチ
回路２２は遅延回路２３で遅延されたクロックＣＫの立
ち上がりエッジに同期してカウンタ２１の計数値をラッ
チする。デコーダ２４はラッチ回路２２でラッチされた
数値をデコードして、セレクタ２６，２７の選択信号を
生成する。セレクタ２６，２７は選択信号に従ってタッ
プＴ１〜Ｔ５の電圧を選択する。例えば、ｖｃｃ＝３
Ｖ、ｇｎｄ＝０Ｖ、とすると、Ｔ１＝０．６Ｖ、Ｔ２＝
０．８Ｖ、Ｔ３＝１．５Ｖ、Ｔ４＝２．０Ｖ、Ｔ５＝
２．４Ｖとされ、図では、（＋）ｖｒｅｆ１には２．４
Ｖ、（−）ｖｒｅｆ１には０．６Ｖが選択されている。

【００６９】上記電圧生成回路ＲＥＧ３によれば、回路
ブロックＢＬＫ３の動作電源電圧をその動作クロック信
号ＣＬＫ３の周波数に応じて回路ブロック自ら最適制御
することができる。

【００７０】図８には動作周波数に応じた電源電圧制御
に際してトリミングデータを参照可能にする例が示され
る。ここに示される電圧生成回路ＲＥＧ３は、半導体装
置１のデバイステスト段階などでトリミングデータ２９
を保持するＲＯＭ２８を有し、当該ＲＯＭ２８に保持さ
れたトリミングデータをデコーダ２４に与え、トリミン
グデータをラッチ回路２２からの計数値に対するオフセ
ットのような値とすることにより、プロセス変動による
回路特性に相違があっても所要の内部電源電圧を容易に
生成することが可能になっている。前記ＲＯＭ２８は例
えばレーザで溶断可能なヒューズプログラム回路によっ
て容易に構成することができる。

【００７１】《動作の安定化》図９にはＰＬＬ回路を含
む回路ブロックの動作を安定化させる例が示される。Ｐ
ＬＬ回路３０を含む回路ブロックＢＬＫ７は、前記ＰＬ
Ｌ回路３０からクロック信号ＣＫを受けて動作する別の
回路ブロックＢＬＫ４における動作電源電圧の変更に拘
わらず一定の動作電源電圧を維持させるのがよい。図９
の例では、ＰＬＬ回路３０は外部電源ｖｃｃ、ｇｎｄを
一定の動作電源としている。ＰＬＬ回路３０の出力クロ
ック信号ＣＫを同期クロック信号として動作するロジッ
ク回路等の回路ブロックＢＬＫ４の動作電源電圧が可変
される場合にもＰＬＬ回路３０の動作は安定化され、回
路ブロックＢＬＫ４は変更される動作電源電圧が安定す
るのを待つことなく論理動作を行なうことが可能にな
る。尚、図９における電圧生成回路ＲＥＧ４は図５で説
明した電圧生成回路ＲＥＧ２の構成を流用してアクティ
ブ動作時における動作電源電圧をローパワーなどの観点
から制御信号ｃｎｔ４で数段階に切替え可能にする場合
を想定している。

【００７２】ここでＰＬＬ回路３０に用いられるＭＯＳ
トランジスタと回路ブロックＢＬＫ４に用いられるＭＯ
Ｓトランジスタとを比較すると、動作電源電圧の相違故
に、前者は後者に比べてゲート酸化膜が厚くされた高耐
圧構造にされている。更に、前者は常時動作可能にされ
る性質上、オフ・リーク電流低減の観点より、後者に比
べて電源電圧に対する閾値電圧の割合が大きくされてい
る。例えば、前者のＭＯＳトランジスタがゲート酸化膜
厚ｔｏｘ＝８．０ｎｍの耐圧３Ｖのとき、閾値電圧ｖｔ
ｈ＝０．８Ｖとされ、後者のＭＯＳトランジスタはゲー
ト酸化膜厚ｔｏｘ＝４．５ｎｍの耐圧１．８Ｖのとき、
閾値電圧ｖｔｈ＝０．４Ｖとされる。

【００７３】図１０には時計回路や電源制御回路を含む
回路ブロックの動作を安定化させる例が示される。時計
回路を含む回路ブロックＢＬＫ８には半導体装置１の動
作停止モードにおいて動作電源電圧の供給を維持させる
ことが望ましい。同様に、前記電圧制御回路としての回
路ブロックＢＬＫ８には半導体装置１の動作停止モード
において動作電源電圧の供給を維持させるのがよい。こ
れにより、スタンバイ時などにオンチップの電圧生成回
路ＲＥＧ１をパワーダウンしても、パワーダウン状態か
らの復帰動作を確実化することができる。

【００７４】図１０の構成においても図９の場合と同様
に、常時動作可能にされる電源制御回路ブロックＢＬＫ
８のＭＯＳトランジスタは、高耐圧と共にオフ・リーク
電流低減の観点より、ゲート酸化膜厚と閾値電圧が決定
されている。

【００７５】《Ｉｄｄｑテストの考慮》図１１にはＩｄ
ｄｑテストを考慮した半導体装置の一例が示される。図
１１には回路ブロックＢＬＫ１とそれに対応した電圧生
成回路ＲＥＧ１、そして電源制御回路としての回路ブロ
ックＢＬＫ８が代表的に示されている。

【００７６】電圧生成回路ＲＥＧ１の出力ノードＮ１，
Ｎ２の電圧を動作電源電圧とする回路ブロックＢＬＫ１
は前記外部電源端子２，３に供給される外部電源ｖｃ
ｃ，ｇｎｄの電圧に応じて基板バイアスされる。例え
ば，ＭＯＳトランジスタＭ１の基板が外部電源端子２に
結合され、ＭＯＳトランジスタＭ２の基板が外部電源端
子３に結合される。そして、前記電圧生成回路ＲＥＧ１
の出力ノードＮ１，Ｎ２に接続されて外部から電圧入力
可能なテスト電源端子２Ｔ，３Ｔが半導体チップに設け
られている。回路ブロックＢＬＫ８としての電圧制御回
路は半導体装置１の外部から与えられるテスト信号３２
による所定のテストモードに応答して前記電圧生成回路
ＲＥＧ１の出力を高インピーダンス状態に制御する。要
するにＭＯＳトランジスタ」Ｍ３〜Ｍ６がカットオフ状
態にされる。

【００７７】前記テスト端子２Ｔ，３Ｔはボンディング
パッドのような端子であり、パッケージのリード端子の
ような端子には接続されない。電源端子２，３は当然、
パッケージのリード端子のような端子に接続される。半
導体装置１の実動作、即ち、半導体装置１が所要の回路
基板に実装されて動作されるとき、テスト端子２Ｔ，３
Ｔはフローティングの状態にされる。これにより、半導
体装置１のアクティブモードにおいて回路ブロックＢＬ
Ｋ１は、外部電源ｖｃｃ，ｇｎｄを基板電位とし、電圧
発生回路ＲＥＧ１のノードＮ１，Ｎ２の電圧を動作電源
電圧として動作される。

【００７８】半導体装置１をチップ状態でデバイステス
トするとき、回路素子のゲート破壊等によるリーク電流
を検出するようなＩｄｄｑテストを行なう場合には、外
部端子２，３にテスト電源ｖｃｃ，ｇｎｄを印加し、テ
スト端子２Ｔ，３Ｔに別のテスト電源ｖｄｄ、ｖｓｓを
印加し、更に電源制御回路ブロックＢＬＫ８にテスト信
号３２でＩｄｄｑテストを指示する。これによりＭＯＳ
トランジスタＭ３〜Ｍ６はすべてカット・オフ状態にさ
れ、比較回路ＡＭＰ１，ＡＭＰ２は動作停止状態にされ
る。これにより、半導体装置１の回路ブロックＢＬＫ１
は、テスト電源ｖｃｃ，ｇｎｄを基板電位とし、テスト
電源ｖｄｄ、ｖｓｓを動作電源電圧として動作可能にさ
れる。要するに、電圧生成回路ＲＥＧ１の出力が高イン
ピーダンス状態に制御されると、テスト電源端子２Ｔ，
３Ｔのテスト電源ｖｄｄ、ｖｓｓは前記外部電源端子
２，３に供給されるテスト電源ｖｃｃ、ｇｎｄから分離
され、回路ブロックＢＬＫ１のテスト電源ｖｄｄ、ｖｓ
ｓに対して回路ブロックＢＬＫ１の基板バイアス状態を
自由に深くすることが可能になる。したがって、回路ブ
ロックＢＬＫ１における正常なトランジスタのオフ・リ
ーク電流の発生を極力抑制して、回路ブロックＢＬＫ１
のＩｄｄｑテストを高い信頼性をもって行なうことが可
能になる。この構成は、回路ブロックＢＬＫ２〜ＢＬＫ
５等のその他の回路に対しても当然適用可能である。

【００７９】《チャネルインプラ》図１２には基板バイ
アス電圧が印加されるロジック回路と基板バイアス電圧
が印加されないロジック回路が混在された回路ブロック
を用いる回路構成が例示される。図１２は、図４の構成
に対し、回路ブロックＢＬＫ１に、基板バイアスされる
ロジック回路ＬＯＧｂが基板バイアスされないロジック
回路ＬＯＧａに混在されている点が相違される。基板バ
イアスされたロジック回路ＬＯＧｂを構成するＭＯＳト
ランジスタＭ１ｂ，Ｍ２ｂは、基板バイアスされないロ
ジック回路ＬＯＧａを構成するＭＯＳトランジスタＭ
１，Ｍ２に対してチャネルインプラにより、必要な閾値
電圧制御が行なわれている。すなわち、正負両極性電圧
をレギュレータのような電圧生成回路ＲＥＧ１で生成
し、スタンバイモードのような動作停止モードにおいて
正負両極性電圧を同電位に制御することによりオフ・リ
ーク電流を低減する構成を採用するとき、例えば、ロジ
ック回路ＬＯＧｂに、基板バイアス制御を要する回路構
成をＩＰモジュール等によって採用することが必要な場
合を想定すると、基板バイアスを印加する構成の論理回
路ＬＯＧｂに対してチャネルインプラにより閾値電圧を
調整すれば、基板バイアスを行なわないロジック回路Ｌ
ＯＧａと動作速度を整合させ、或いはオフ・リーク電流
を低減させることが容易になる。

【００８０】《基板バイアス制御レギュレータ》図１３
には前記回路ブロックＢＬＫ２及び電圧生成回路ＲＥＧ
２の別の例が示される。同図において回路ブロックＢＬ
Ｋ２にはｐチャネル型ＭＯＳトランジスタＭ２０及びｎ
チャネル型ＭＯＳトランジスタＭ２１から成るＣＭＯＳ
インバータが代表的に示されている。同図に示される電
圧生成回路ＲＥＧ２は、レギュレータ４１〜４４及び基
準電圧発生回路４５を有し、前記半導体チップ１Ａの外
部電源端子２，３に供給される外部電源ｖｃｃ、ｇｎｄ
に基づいて前記高電位レベルｖｄｄ１、低電位レベルｖ
ｓｓ１、及び基板バイアス電圧ｖｄｄｓｕｂ，ｖｓｓｓ
ｕｂを生成可能である。レギュレータ４１，４２は図４
のレギュレータ１１と同様に構成され、レギュレータ４
３，４４は図４のレギュレータ１２と同様に構成され
る。基準電圧発生回路４５は、特に制限されないが、図
５に基づいて説明したように、レギュレータ４２，４３
の制御に関して夫々の参照電位（＋）ｖｒｅｆ１，
（−）ｖｒｅｆ１を数段階に切替え可能にされ、基板バ
イアス用のレギュレータ４１，４４の制御に関しても同
様に夫々の参照電位（＋）ｖｒｅｆｓｕｂ，（−）ｖｒ
ｅｆｓｕｂを数段階に切替え可能にされる。切替え制御
は制御信号ｃｎｔ２によって行なわれる。図１３の構成
は、基板バイアス電圧も可変制御できる点において図５
の構成と相違される。これによれば、回路ブロックＢＬ
Ｋ２の動作電源電圧ｖｄｄ１、ｖｓｓ１と共に、基板バ
イアス電圧ｖｄｄｓｕｂ，ｖｓｓｓｕｂも独立に可変制
御可能になり、アクティブ時のような動作可能なときに
も基板バイアスによる低消費電力を優先させる動作モー
ドの選択が可能になる。

【００８１】前記基板バイアス電圧は前記電圧生成回路
ＲＥＧ２で生成せずに、図３１に例示されるように、基
準電圧発生回路４５Ａとは別に基板電位制御専用の基板
バイアス制御回路４５Ｂを設けてもよい。また、図１３
の基板バイアス制御を行なう構成は、図７及び図８に例
示される自立的な動作電源電圧制御を行なう場合にも適
用可能であり、その時には基板バイアス電圧についても
動作クロック信号周波数を用いて自立制御してよい。

【００８２】《出力トランジスタの分割配置》図１４に
は電圧生成回路ＲＥＧ１による動作電圧の供給形態の具
体例が示される。図４で説明した前記レギュレータ１１
におけるソースフォロア形態のＭＯＳトランジスタ（以
下単に出力ＭＯＳトランジスタとも称する）Ｍ３と電流
源ＭＯＳトランジスタＭ４とは、図１４において、Ｍ３
ａ〜Ｍ３ｉで例示されるように並列接続形態で相互に離
間し、且つＭ４ａ〜Ｍ４ｉで例示されるように並列接続
形態で相互に離間して、回路ブロック内に分割配置され
る。同様に、前記レギュレータ１２におけるソースフォ
ロア形態のＭＯＳトランジスタＭ６と電流源ＭＯＳトラ
ンジスタＭ５とは、Ｍ６ａ〜Ｍ６ｉで例示されるように
並列接続形態で相互に離間し、Ｍ５ａ〜Ｍ５ｉで例示さ
れるように並列接続形態で相互に離間して、回路ブロッ
ク内に分割配置される。要するに、比較回路ＡＭＰ１，
ＡＭＰ２から成るレギュレータ差動段５０に対して、Ｍ
ＯＳトランジスタＭ３〜Ｍ６を構成するレギュレータ出
力段が５１ａ〜５ａｉで代表されるように複数個に分割
配置される。尚、図１４においてＢＬＫ１はＣＭＯＳイ
ンバータを代表的に示した回路ブロックである。

【００８３】図１５には図１４の回路構成をレイアウト
的に示している。図１５において回路ブロックＢＬＫ１
は複数列で構成され、第１列目には比較回路ＡＭＰ１，
ＡＭＰ２及び前記比較回路ＡＭＰ１，ＡＭＰに接続され
た２個のレギュレータ出力段５１ａ，５１ｂが離間配置
され、第２段目には前記比較回路ＡＭＰ１，ＡＭＰ２に
接続された２個のレギュレータ出力段５１ｃ、５１ｄが
離間配置され、第３段目には前記比較回路ＡＭＰ１，Ａ
ＭＰ２に接続された２個のレギュレータ出力段５１ｅ、
５１ｆが離間配置される。５２で示されるものは回路ブ
ロックＢＬＫ１を構成する回路セル列を意味する。

【００８４】上記レギュレータ出力段が５１ａ〜５ａｉ
の離間配置により、出力ＭＯＳトランジスタＭ３ａ〜Ｍ
３ｉ，Ｍ６ａ〜Ｍ６ｉの夫々が動作電源を供給すべき電
源配線上の距離を短く分割できるので、電源配線の抵抗
成分などに起因する不所望な電圧降下を緩和することが
できる。

【００８５】図１６にはレギュレータ１１の安定化容量
の一例が示される。図４等で説明したように、ソースフ
ォロア形態の出力ＭＯＳトランジスタＭ３の出力電圧を
比較器ＡＭＰ１に帰還させて前記出力電圧を前記比較Ａ
ＭＰ１の参照電圧（＋）ｖｒｅｆ１に等しくさせるレギ
ュレータ１１を採用するとき、前記外部電源端子２に接
続する安定化容量５３を前記チップ１Ａ内に設ける。電
圧生成回路ＲＥＧ１の安定動作の観点より、比較器ＡＭ
Ｐ１の動作電流は比較的小さくされ応答速度は比較的遅
くされており、出力ＭＯＳトランジスタＭ３の急激なス
イッチ動作は抑制されるべきである。これにより、レギ
ュレータ１１の出力電圧にはリンギングが生じ難くされ
る。このとき、出力ＭＯＳトランジスタＭ３が接続する
外部電源端子２における電流の時間変化が大きいと、当
該外部端子２に接続する半導体装置パッケージのリード
端子等のインダクタンス成分によって外部電源電圧ｖｃ
ｃそれ自体にリンギングを生じ、これが回路ブロックＢ
ＬＫ１の動作電源電圧ｖｄｄ１を変動させて誤動作を生
じさせる虞がある。前記安定化容量５３は当該後者のリ
ンギングの発生を抑えるのに役立つ。電源端子２に安定
化容量を外付けしてもインダクタンス成分の影響を緩和
させることは難しい。前記安定化容量による効果はその
他の電圧発生回路においても同じである。尚、レギュレ
ータ１２側にも同様にチップ内で接地端子３に結合する
安定化容量を設けてもよい。

【００８６】《複数電源グループセル混在配置》図１７
には動作電源電圧の相違する回路ブロックの回路セルを
混在させて一つの機能ブロックを実現したときの一例が
示される。図１７において５３で示されるものは、動作
電源電圧の相違する回路ブロックの回路セルを混在させ
て実現される一つの機能ブロックである。この機能ブロ
ック５３には、３．０Ｖを動作電源電圧とする回路セル
５３ａ，５３ｂと、１．８Ｖを動作電源電圧とする回路
セル５３ｃと、１．４Ｖを動作電源電圧とする回路セル
５３ｄとが代表的に示されている。特に制限されない
が、回路セル５３ａ、５３ｂは前記回路ブロックＢＬＫ
７に含まれ、回路セル５３ｃは前記回路ブロックＢＬＫ
１に含まれ、回路セル５３ｄは前記回路ブロックＢＬＫ
４に含まれる。

【００８７】回路セル５３ａ，５３ｂの動作電源電圧は
外部電源ｖｃｃ、ｇｎｄによって与えられる。ｖｃｃを
３．０Ｖ、ｇｎｄを０Ｖとしている。回路セル５３ｃの
動作電源電圧はレギュレータ１１，１２で生成される内
部電圧ｖｄｄ１、ｖｓｓ１によって与えれる。例えばｖ
ｄｄ１を２．４Ｖ、ｖｓｓ１を０．６Ｖとしている。回
路セル５３ｄの動作電源電圧はレギュレータ５４，５５
で生成される内部電圧ｖｄｄ２、ｖｓｓ２によって与え
れる。例えばｖｄｄ２を２．２Ｖ、ｖｓｓ２を０．８Ｖ
としている。レギュレータ１１，１２は参照電圧（＋）
ｖｒｅｆ１，（−）ｖｒｅｆ１を入力して前記内部電圧
ｖｄｄ１、ｖｓｓ１を生成し、レギュレータ５４，５５
は参照電圧（＋）ｖｒｅｆ２，（−）ｖｒｅｆ２を力し
て前記内部電圧ｖｄｄ２、ｖｓｓ２を生成する。参照電
圧（＋）ｖｒｅｆ１，（−）ｖｒｅｆ１、（＋）ｖｒｅ
ｆ２，（−）ｖｒｅｆ２は基準電圧発生回路５６が生成
する。この例に従えば、前記基準電圧発生回路５６及び
レギュレータ１１，１２，５４，５５は、前記電圧生成
回路ＲＥＧ１、ＲＥＧ４を構成するものと理解された
い。基準電圧発生回路５６及びレギュレータ１１，１
２，５４，５５の具体的構成は図３及び図４に基づいて
説明したのと実質的に同じであり、ここではその詳細な
説明を省略する。

【００８８】図１８には前記機能ブロック５３のレイア
ウト的な構成が例示される。図１８において６０Ａ，６
０Ｂはｖｃｃ、ｇｎｄの電源配線、６１Ａ，６１Ｂは内
部電圧ｖｄｄ１、ｖｓｓ１の電源配線、６２Ａ，６２Ｂ
はｖｄｄ２、ｖｓｓ２の電源配線である。６３で示され
る領域は前記電源配線６０Ａ，６０Ｂ，６１Ａ，６１
Ｂ，６２Ａ，６２Ｂから引き出された電源配線を有する
セル配置領域である。６４で示される領域は、前記セル
配置領域の間に位置し、セル間配線が形成される配線領
域である。前記セル配置領域６３には、例えば図１７の
機能ブロック５３を構成する回路セル５３ａ〜５３ｄの
ように動作電源電圧の相違する回路ブロックの回路セル
が混在配置されている。

【００８９】図１９にはセル配置領域６３の詳細を、便
宜上拡散層配置と、電源配線層配置とに分けて示してあ
る。図１９では便宜上一つの回路セルには夫々１個のｐ
チャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳト
ランジスタとを示している。拡散層配置を示す図１９の
（Ａ）において、特に制限されないが、回路セルは、ｐ
型基板上のｎ型ウェル領域（Ｎｗｅｌｌ）７５に形成さ
れ、当該ｎ型ウェル領域７５にはｎ型分離領域（ＮＩＳ
Ｏ）７３を介してｐ型ウェル領域（Ｐｗｅｌｌ）７１が
形成される。ｐ型ウェル領域７１にはｐ型拡散領域（Ｐ
拡散層）７２が形成され、ここにｎチャンネル型ＭＯＳ
トランジスタが構成される。前記ｎ型ウェル領域７５に
はｎ型拡散領域（Ｎ拡散層）７４が形成され、ここにｐ
チャンネル型ＭＯＳトランジスタが構成される。７０で
示される配線はＭＯトランジスタのゲート電極を構成す
るゲート層である。

【００９０】電源配線層配置を示す図１９の（Ｂ）にお
いて、６０Ａｂ，６１Ａｂ，６２Ａｂは電源配線６０
Ａ，６１Ａ，６２Ａから分岐された電源配線、６０Ｂ
ｂ，６１Ｂｂ，６２Ｂｂは電源配線６０Ｂ，６１Ｂ，６
２Ｂから分岐されて、前記セル配置領域６３に延在され
た電源配線を意味する。ｐ型拡散領域７２は、図示のよ
うに所定の電源配線６０Ａｂ，６１Ａｂ，６２Ａｂに接
続されてソースを構成し、また、図示を省略する配線に
接続されてドレインを構成する。ｎ型拡散領域７４は、
図示のように所定の電源配線６０Ｂｂ，６１Ｂｂ，６２
Ｂｂに接続されてソースを構成し、また、図示を省略す
る配線に接続されてドレインを構成する。

【００９１】図２０にはセル配置領域６３を拡散層断面
図で示してある。動作電源電圧の異なるＭＯＳトランジ
スタのサイズやゲート酸化膜厚は同一であるかのように
図示されているが、実際は各トランジスタの耐圧に応じ
てゲート酸化膜厚が相違され、また、駆動能力などに応
じてトランジスタサイズなども相違されてよい。

【００９２】上記のように、動作電源電圧の相違する回
路ブロックの回路セルを混在させて一つの機能ブロック
を実現することにより、異なる電源グループ（動作電源
電圧の相違する回路ブロック）間でのクリティカルパス
の配線長を短くすることが可能になり、情報の伝達遅延
の低減、データ処理の高速化に寄与する。

【００９３】図２１には動作電源電圧の相違する回路ブ
ロックの回路セルを混在させて一つの機能ブロックを実
現する場合の別の例がレイアウト的に示される。（Ａ）
はロジックブロック配置、（Ｂ）は拡散層配置を示す。
図１８及び図１９で説明したように、異なる電源グルー
プの回路セルは相互に異なるウェル領域に形成すること
が必要であり、このとき、多数のウェル領域を細かく設
けるとウェルの分離に多くのチップ面積を費やすことに
なる。図１９の例ではｎ型ウェル領域７５と７５の間の
領域が異電位ウェル領域の分離に必要な領域である。こ
の異電位ウェル領域の分離のための間隔に関するチップ
面積のオーバーヘッドを低減する為には、図２１に例示
されるように、関連する論理機能を実現する回路セルの
配置領域内６３で、異なる電源グループの回路セルを混
在させるとき、同一の電源グループの回路セルをまとめ
て配置すればよい。図２１の例では、セル配置領域６３
において、６３ａは３．０Ｖ回路セルの配置部分、６３
ｂは１．８Ｖ回路セルの配置部分、６３ｖは１．４Ｖ回
路セルの配置部分であり、同一の電源グループの回路セ
ルがある程度まとめて配置されている。

【００９４】図２１の構成を採用すれば、図１８に比べ
て情報転送速度を向上でき、チップ面積を低減すること
が可能になる。

【００９５】《回路ブロック間インタフェース》前記半
導体装置１における回路ブロック間インタフェースに関
する具体例を説明する。ここで説明する回路ブロックに
対しても以上の説明と同様に、動作電源電圧が相違され
ていても論理閾値電圧が揃えられ、その論理閾値電圧を
中心に夫々の動作電源電圧に応じた振幅の信号を入出力
するようになっている。

【００９６】図２２には入力回路のゲインに着目した例
が示される。相互に動作電源電圧の異なる第１の回路ブ
ロック８０の出力を第２の回路ブロック８１が入力する
場合を想定する。第１の回路ブロック８１には直列され
たインバータｉｎｖ１〜ｉｎｖ３が代表的に示されてい
る。第２の回路ブロック８１の初段入力回路ｉｎｖ１に
おいて、その初段入力回路ｉｎｖ１のゲインを後段回路
ｉｎｖ２，ｉｎｖ３のゲインよりも大きする。ここでゲ
インとは入力変化に対する出力変化の傾き、若しくは入
力変化に対する出力変化の速度と定義する。図２３に例
示されるように、初段入力回路ｉｎｖ１の出力変化の傾
きは後段回路ｉｎｖ２，ｉｎｖ３の傾きよりも大きくさ
れている。これにより、レギュレータ８０Ａ，８０Ｂか
ら出力される内部動作電圧ｖｄｄ１、ｖｓｓ１によって
得られる第１の回路ブロック８０の動作電源電圧が、レ
ギュレータ８１Ａ，８１Ｂから出力される内部動作電圧
ｖｄｄ２、ｖｓｓ２によって得られる第２の回路ブロッ
ク８１の動作電源電圧よりも小さい場合であっても、前
記第２の回路ブロック８１の後段回路ｉｎｖ２，ｉｎｖ
３等の出力が中間レベル状態の不確定な状態にされるの
を緩和若しくは抑制でき、前記第２の回路ブロック８１
における誤動作防止、並びに貫通電流防止の効果を得る
ことができる。

【００９７】図２４には回路ブロック間の伝達信号振幅
を意図的に小さくする場合の例が示される。第３の回路
ブロック８３と第２の回路ブロック８４は動作電源電圧
が等しく、第３の回路ブロック８３の出力を第２の回路
ブロック８４に伝達するとき、第３の回路ブロック８３
の出力の直近に第１の回路ブロック８５を配置する。第
１の回路ブロックの動作電源電圧は第２及び第３の回路
ブロックのそれよりも小さい。第１の回路ブロック８５
にはインバータｉｎｖ２が代表的に示されている。図２
２で説明したように、第２の回路ブロック８４の初段入
力回路ｉｎｖ３において、その初段入力回路ｉｎｖ３の
ゲインは後段回路ｉｎｖ４のゲインよりも大きくされ
る。第１の回路ブロック８５の動作電圧ｖｄｄ１、ｖｓ
ｓ１はレギュレータ８５Ａ，８５Ｂで生成され、第２の
回路ブロック８４の動作電圧ｖｄｄ２、ｖｓｓ２はレギ
ュレータ８４Ａ，８４Ｂで生成され、第３の回路ブロッ
ク８３の動作電圧ｖｄｄ２、ｖｓｓ２はレギュレータ８
３Ａ，８３Ｂで生成される。図２５には前記インバータ
ｉｎｖ１〜ｉｎｖ４の入出力特性と動作電源電圧との関
係がまとめて示されている。

【００９８】図２４のインタフェース態様では、前記第
１の回路ブロック８５と第２の回路ブロック８４との間
の情報伝達を比較的負荷の大きな信号バス等を介して行
ない、或いは前記第１の回路ブロック８５と第２の回路
ブロック８４との間がクリティカルパスである場合を想
定すると、当該信号バスやクリティカルパスによる信号
伝達が小振幅伝達で行なわれるから、情報転送時間の短
縮を実現することができる。

【００９９】図２６には動作電源電圧よりも振幅の小さ
い信号入力に関する最適化の例が示される。相互に動作
電源電圧の異なる第１の回路ブロック８７の出力を第２
の回路ブロック８８が入力する場合を想定する。夫々の
回路ブロック８７，８８には直列されたインバータが代
表的に示されている。図２６において、レギュレータ８
７Ａ，８７Ｂから出力される内部動作電圧ｖｄｄ１、ｖ
ｓｓ１によって得られる第１の回路ブロック８７の動作
電源電圧は、レギュレータ８８Ａ，８８Ｂから出力され
る内部動作電圧ｖｄｄ２、ｖｓｓ２によって得られる第
２の回路ブロック８８の動作電源電圧よりも小さい。こ
のとき、第２の回路ブロック８８の初段入力回路におい
て、ｐチャネル型ＭＯＳトランジスタＭｐは第１の回路
ブロック８７の高電位レベルｖｄｄ１と第２の回路ブロ
ック８８の高電位レベルｖｄｄ２との差電圧（｜ｖｄｄ
１−ｖｄｄ２｜）よりも大きな閾値電圧ｖｔｈｐを有
し、ｎチャネル型ＭＯＳトランジスタＭｎは第１の回路
ブロック８７の低電位レベルｖｓｓ１と第２の回路ブロ
ック８８の低電位レベルｖｓｓ２との差電圧（｜ｖｓｓ
１−ｖｓｓ２｜）よりも小さな閾値電圧ｖｔｈｎを有す
る。

【０１００】これにより、前段回路８７の出力信号振幅
が後段回路８８の動作電源電圧よりも小さいような場合
に、前段の回路ブロック８７がその高電位ｖｄｄ１の論
理値信号であるハイレベル信号を出力する状態において
それを入力する後段回路ブロック８８のｐチャネル型Ｍ
ＯＳトランジスタＭｐはカットオフ状態を維持し、ま
た、前段の回路ブロック８７がその低電位ｖｓｓ１の論
理値信号であるローレベル信号を出力する状態において
それを入力する後段回路ブロック８８のｎチャネル型Ｍ
ＯＳトランジスタＭｎはカットオフ状態を維持し、ＣＭ
ＯＳ回路における不所望なＤＣリークを抑制することが
できる。

【０１０１】図２６で説明したところの、回路ブロック
間のインタフェースに関し動作電源電圧よりも振幅の小
さい信号入力に対して入力トランジスタの閾値電圧に着
目してこれをデバイスプロセス的な観点より最適化する
手段に代えて、回路的な手段によって対策を施す場合に
は、レベル変換回路を採用するのいと同様に、回路規模
の増大を余儀なくされることに注意が必要である。図２
７には前段回路ブロックの動作電源電圧が後段回路ブロ
ックの動作電源電圧よりも高い場合にける最適化の例が
示される。相対的に動作電源電圧の大きな第１の回路ブ
ロック９０の出力を入力し相対的に動作電源電圧の小さ
な回路ブロック９１において、その初段入力回路ｉｎｖ
１を構成するＭＯＳトランジスタは、前記第１の回路ブ
ロック９０に含まれる出力回路ｉｎｖ４のＭＯＳトラン
ジスタと同じ耐圧を有する。即ち、回路ブロック９０が
ｖｃｃ、ｇｎｄを動作電源とし、回路ブロック９１がｖ
ｄｄ２（＜ｖｃｃ）、ｖｓｓ２（＞ｇｎｄ）を動作電源
とするとき、インバータｉｎｖ１，ｉｎｖ４は３ＶのＭ
ＯＳデバイスで構成され、ゲート酸化膜ｔｏｘ＝８．０
ｎｍ、閾値電圧ｖｔｈ＝０．８Ｖとされる。インバータ
ｉｎｖ１の後段に接続された別のインバータｉｎｖ２〜
ｉｎｖ３は１．８ＶＭＯＳデバイスで構成され、ゲート
酸化膜ｔｏｘ＝４．５ｎｍ、閾値電圧ｖｔｈ＝０．４Ｖ
とされる。出力回路と入力回路のＭＯＳトランジスタの
耐圧を整合させる上記構成により、前段回路ブロック９
０の信号振幅が後段回路ブロック９１の信号振幅よりも
大きい場合に後段回路ブロック９１の初段回路ｉｎｖ１
におけるゲート破壊などを抑止することができる。

【０１０２】図２８にはインアクティブ回路とアクティ
ブ回路とのインタフェース部分における不整合の解消手
段が例示される。所定の動作停止モード例えばスタンバ
イモードにおいて動作電源電圧の供給が断たれる第１の
回路ブロック９２と、前記第１の回路ブロック９２の出
力に入力が接続され前記スタンバイモードにおいて動作
電源の供給が維持される第２の回路ブロック９３に着目
したとき、前記第２の回路ブロック９３の初段に、前記
スタンバイモードに応答して前記第１の回路ブロック９
２の出力を保持して当該第２の回路ブロック９３の初段
回路９４の出力に代替させる代替回路９５を設ける。こ
こでは初段回路９４は２入力ナンド回路であり、回路ブ
ロック９３のアクティブ時には制御入力Ｃｉｎがハイレ
ベルにされ、回路ブロック９２から供給される信号の論
理反転信号を出力する。前記代替回路９５は、ラッチ回
路９８とセレクタ９７によって構成され、半導体装置の
スタンバイモードにおいて制御信号９６が活性化され、
回路ブロック９２がインアクティブにされる直前の入力
をラッチ回路９８でラッチし、ラッチした信号の反転レ
ベルをセレクタ９７で選択して後段に伝達する状態を維
持する。これにより、前段９２がインアクティブにされ
るところの後段のアクティブ回路ブロック９３の誤動作
防止、或いは入力の中間レベルによる無駄な電力消費を
抑制することができる。

【０１０３】《外部電源の昇圧》図２９には外部電源電
圧を昇圧して得た動作電源を用いる回路ブロックの例が
示される。前記半導体装置１において、前記電圧生成回
１００は基準電圧発生回路１０１及びレギュレータ１０
２，１０３を有し、外部電源の高電位ｖｃｃを昇圧し低
電位ｇｎｄを降圧して高電位レベルｖｄｄ及び低電位レ
ベルｖｓｓを生成させ、当該高電位レベルｖｄｄ及び低
電位レベルｖｓｓを受けて動作電源とする回路ブロック
１０４の基板バイアス電圧に前記外部電源ｖｃｃ、ｇｎ
ｄを利用する。図３０には外部電源、昇圧電圧、降圧電
圧、及び論理閾値電圧の電位関係が例示される。

【０１０４】図２９の構成により、外部電源ｖｃｃ，ｇ
ｎｄよりも大きな動作電源電圧により回路ブロック１０
４のゲート駆動電流が大きくなり、更に、外部電源ｖｃ
ｃ，ｇｎｄによる基板バイアスが与えられるＭＯＳトラ
ンジスタＭ２０，Ｍ２１の閾値電圧を小さくするから、
クリティカルパスを構成するよな回路部分に対しては高
速動作という点で最適である。

【０１０５】《半導体装置の具体的態様》図３２には回
路ブロックの具体例を挙げた半導体装置１の一例が示さ
れる。同図に示される半導体装置１は、回路ブロックと
して、電源制御回路１１０、ＣＰＵ１１１、ＤＳＰ１１
２、ＲＡＭ１１３、ＲＯＭ１１４、ＰＬＬ回路１１５、
入出力回路（Ｉ／Ｏ）１１６、時計回路（ＲＴＣ）１１
７、及びその他の周辺回路１１８を有する。前記電源制
御回路１１０、Ｉ／Ｏ１１６、及びＲＴＣは外部電源ｖ
ｃｃ，ｇｎｄを動作電源とする。その他の回路ブロック
１１１〜１１５，１１８の動作電源ｖｄｄ、ｖｓｓは、
特に制限されないが、夫々に対応して設けられた電圧生
成回路１１１Ａ〜１１５Ａ、１１８Ａから与えられる。
回路ブロックや電圧生成回路の具体例は前述の通りであ
り、特に詳細な説明は省略するが、回路ブロック間で論
理閾値電圧が共通化さていて、これを基準に夫々の回路
ブロックがその動作電源電圧に応じた振幅の信号を出力
し、別の振幅の信号を入力可能されていることは言うま
でも無い。

【０１０６】図３３には回路ブロックの別の具体例を挙
げた半導体装置１の他の例が示される。同図に示される
半導体装置１は、回路ブロックとして、外部電源ｖｃ
ｃ，ｇｎｄを動作電源とする電源制御回路１２０、そし
て、ＰＬＬ回路、ＲＴＣ、及びＩ／Ｏを構成する回路ブ
ロック１２１を有する。また、同図に示される半導体装
置１は、電圧生成回路で生成される電圧を動作電圧とす
る回路ブロックとして、第１回路ブロック乃至第６回路
ブロック１２３〜１２８を有する。回路ブロック１２３
〜１２５は電圧生成回路１３０で生成された電圧ｖｄ
ｄ、ｖｓｓを動作電源とする。回路ブロック１２６は電
圧生成回路１３０で生成された電圧ｖｄｄ、ｖｓｓと電
圧生成回路１３１で生成されたれ電圧ｖｃｃ，ｇｎｄを
動作電源とする。回路ブロック１２７は電圧生成回路１
３２で生成された電圧ｖｄｄ、ｖｓｓ、ｖｃｃ，ｇｎｄ
を動作電源として用いる。回路ブロック１２８は電圧生
成回路１３３で生成された電圧ｖｄｄ、ｖｓｓを動作電
源とする。電圧生成回路１３０〜１３３は電源制御回路
１２０により、動作モードに応じた動作停止と動作復帰
などの電源制御、或いは動作モードに応じた動作電源の
レベル制御が行なわれる。例えばある特定の動作モード
における回路ブロックの動作電源電圧と動作クロック周
波数の状態が回路ブロック１２３〜１２８の内部に例示
されている。また、回路ブロック１２３〜１２５に例示
されるように、基板バイアスの有無、チャネルインプラ
の有無については回路ブロック毎に相違させてもよい。

【０１０７】《レギュレータレス半導体装置》図３４に
は電圧生成回路をオンチップで持たない観点による半導
体装置の第１の例が示される。同図に示される半導体装
置１４０は、半導体チップ１４０Ａに外部インタフェー
ス回路１４１と、前記外部インタフェース回路１４１に
接続される内部回路１４２と、前記外部インタフェース
回路１４１の動作電源を入力する第１の外部電源端子１
４３，１４４と、前記内部回路１４２の動作電源を入力
する第２の外部電源端子１４５，１４６とを有する。前
記外部インタフェース回路１４１は前記第１の外部端子
１４３，１４４から入力する第１の高電位レベルｖｃｃ
及び第１の低電位レベルｇｎｄを動作電源とし、前記内
部回路１４２は前記第２の外部端子１４５，１４６から
入力する第２の高電位レベルｖｄｄ及び第２の低電位レ
ベルｖｓｓを動作電源とする。このとき、前記第２の高
電位レベルｖｄｄは第１の高電位レベルｖｃｃよりも低
く、前記第２の低電位レベルｖｓｓは第１の低電位レベ
ルｇｎｄよりも高い電圧である。前記外部インタフェー
ス回路１４１は、低電位レベルｇｎｄと高電位レベルｖ
ｃｃとの電位差を動作電源電圧とし、前記内部回路１４
２は、低電位レベルｖｓｓと高電位レベルｖｄｄとの電
位差を動作電源電圧とする。それら外部インタフェース
回路１４１及び内部回路１４２は前記論理閾値電圧を中
心にその動作電源電圧に応じた振幅の信号出力と前記論
理閾値電圧を中心とする他の振幅の信号入力とが可能で
ある。要するに、回路ブロック間での信号入出力は図２
で説明したのと実質的に同じような信号波形で行なわれ
る。

【０１０８】図３５には電圧生成回路をオンチップしな
い別の観点による半導体装置１５０が例示される。同図
に示される半導体装置１５０は、半導体チップ１５０Ａ
に、動作電源電圧が異なり論理閾値電圧が共通な複数個
の回路ブロック１５１〜１５４と、動作電源電圧の異な
る回路ブロック毎の動作電源を入力する外部電源端子と
１５５〜１６２を有する。前記回路ブロック１５１〜１
５４は、低電位レベルと高電位レベルとの電位差を動作
電源電圧とし、論理閾値電圧を中心にその動作電源電圧
に応じた振幅の信号出力と前記論理閾値電圧を中心とす
る他の振幅の信号入力とが可能である。回路ブロック１
５１の動作電源ｖｃｃ，ｇｎｄは電源端子１５５，１５
６から入力する。回路ブロック１５２〜１５４は外部の
電圧生成回路１５２Ａ〜１５４Ａで生成された電源ｖｄ
ｄ、ｖｓｓを外部端子１５７〜１６２から入力して動作
する。電圧生成回路１５２Ａ〜１５４Ａの動作は前述と
同様に電源制御回路１６３により制御される。

【０１０９】図３４及び図３５で説明したように、半導
体装置にレギュレータなどをオンチップしない場合で
も、前述と同様に、回路ブロック間で論理閾値電圧を共
通化し、これを基準に夫々の動作電源電圧に応じた振幅
の信号を出力し、別の振幅の信号を入力可能にすること
により、動作電源電圧の異なる回路ブロック間の信号伝
達にレベル変換回路などの付加回路を利用しなくても済
むようになる。

【０１１０】《動作電源電圧の安定化》図３６には動作
電源電圧を安定化させるための一例が示される。同図に
おいて高電位レベルｖｄｄ１及び低電位レベルｖｓｓ１
を回路ブロックＢＬＫ１に供給する電源配線に容量素子
１７０，１７１の一方の電極を接続し、他方の電極を回
路の接地電位ｇｎｄに接続する。これにより回路ブロッ
クＢＬＫ１が消費する過渡電流によっても電圧ｖｄｄ
１、ｖｓｓ１の変動が抑制され、動作電源電圧が安定化
される。前記容量容量素子１７０，１７１はオンチップ
でもよいが、チップ外付けで大容量を付加すると安定化
の効果も大きくなる。

【０１１１】図３７には電源安定化容量をチップ外付け
とする例が示される。同図に示される半導体装置１は、
回路ブロックとして、外部電源ｖｃｃ，ｇｎｄを動作電
源とする電源制御回路１８０、そして、ＰＬＬ回路、Ｒ
ＴＣ、及びＩ／Ｏを構成する回路ブロック１８１を有す
る。また、同図に示される半導体装置１は、電圧生成回
路で生成される電圧を動作電圧とする回路ブロックとし
て、回路ブロック１８４，１８５を有する。回路ブロッ
ク１８４，１８５は電圧生成回路１８２，１８３で生成
された電圧ｖｄｄ１、ｖｓｓ１、ｖｄｄ２，ｖｓｓ２を
動作電源とする。回路ブロック１８０〜１８３は外部か
ら供給される電圧ｖｃｃ，ｇｎｄを動作電源とする。電
圧生成回路１８２，１８３は電源制御回路１８０によ
り、動作モードに応じた動作停止と動作復帰などの電源
制御、或いは動作モードに応じた動作電源のレベル制御
が行なわれる。

【０１１２】図３７の例では電源安定化容量をチップ外
付け可能にするために外部接続電極１９０〜１９５が設
けられ、それらは内部動作電圧ｖｄｄ１，ｖｓｓ１，ｖ
ｄｄ２，ｖｓｓ２の対応電源配線に接続される。２００
〜２０５がチップ外付けされた安定化容量である。外部
接続電極は適宜の数だけ予め設けておけばよい。

【０１１３】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【０１１４】例えば、回路ブロックはＣＰＵやＤＳＰと
いうような論記機能に着目する場合もあれば、レジス
タ、演算器、シフタなどの比較的小さな論理機能を単位
として考えてもよい。回路ブロックの単位規模が小さけ
れば一つの電圧生成回路を多くの回路ブロックに共有さ
せることになる。また、内部電源電圧は３．０Ｖ、１．
８Ｖ、１．４Ｖに限定されず適宜変更可能である。

【０１１５】本発明は回路ブロックの動作周波数と動作
電源電圧との関係を最適化する場合に適用して有効な技
術であるが、それだけではなく、各種動作モードに応じ
た電力制御を最適化可能にするときなどにも有効であ
る。そして、本発明が適用可能な半導体装置は、マイク
ロプロセッサ、データプロセッサ、マイクロコンピュー
タ、グラフィックスコントローラ、通信制御コントロー
ラ、携帯電話コントローラ、ディスクコントローラなど
の種々の半導体装置に広く適用することが可能である。

【０１１６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０１１７】すなわち、動作電源電圧の異なる回路ブロ
ック間の信号伝達にレベル変換回路などの付加回路を要
しない半導体装置を提供することができる。

【０１１８】動作周波数の異なる回路ブロックを含む半
導体装置の電力消費を低減することができる。

【０１１９】基板バイアス電圧発生回路などの付加回路
を増加させること無くスタンバイ時のオフ・リーク電流
を低減することができる半導体装置を実現することがで
きる。

【０１２０】半導体装置において、スタンバイ時のオフ
・リーク電流低減のために動作させるべき回路を減らす
ことが可能である。

【０１２１】基板バイアスを採用する回路ブロックと採
用しない回路ブックの双方が利用されていてもそれによ
る回路特性の相違を埋めるのに手間のかからない半導体
装置を実現することができる。

【０１２２】半導体装置におけるアクティブ時の低消費
電力とスタンバイ時のオフ・リーク電流低減とを実現す
ることができる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置を例示するブロック図
である。

【図２】半導体装置内部の動作電源電圧と論理閾値電圧
との関係を示す説明図である。

【図３】電圧生成回路を例示するブロック図である。

【図４】レギュレータを例示する回路図である。

【図５】スタティックラッチのデータ保持を想定した回
路ブロック及び電圧生成回路の説明図である。

【図６】演算系におけるレジスタデータ等の保持を想定
した回路ブロック及び電圧生成回路の説明図である。

【図７】動作速度に応じて動作電源電圧を自立的に制御
する電圧生成回路を例示する回路図である。

【図８】動作周波数に応じた電源電圧制御に際してトリ
ミングデータを参照可能にする電圧生成回路を例示する
回路図である。

【図９】ＰＬＬ回路を含む回路ブロックの動作を安定化
させるのに最適な例を示すブロック図である。

【図１０】時計回路や電源制御回路を含む回路ブロック
の動作を安定化させるのに最適な例を示すブロック図で
ある。

【図１１】Ｉｄｄｑテストを考慮した半導体装置を例示
する回路図である。

【図１２】基板バイアス電圧が印加されるロジック回路
と基板バイアス電圧が印加されないロジック回路が混在
された回路ブロックを用いる構成を例示する回路図であ
る。

【図１３】回路ブロックの動作電源及び基板バイアスの
双方を制御する場合の例を示す回路図である。

【図１４】電圧生成回路による動作電圧の供給形態に関
する具体例を示す回路図である。

【図１５】図１４の回路構成をレイアウト的に示した説
明図である。

【図１６】レギュレータの安定化容量を例示する回路図
である。

【図１７】動作電源電圧の相違する回路ブロックの回路
セルを混在させて一つの機能ブロックを実現したときの
一例を示すブロック図である。

【図１８】図１７の機能ブロックのレイアウト的な構成
を例示する説明図である。

【図１９】図１８のセル配置領域の詳細を拡散層配置と
電源配線層配置とに分けて示した説明図である。

【図２０】セル配置領域の拡散層縦断面を示した説明図
である。

【図２１】動作電源電圧が相違する回路ブロックの回路
セルを混在させて一つの機能ブロックを実現する別の例
をレイアウト的に示した説明図である。

【図２２】回路ブロック間のインタフェースに関し入力
回路のゲインに着目した構成を例示するブロック図であ
る。

【図２３】図２２に示されるインバータの入出力特性と
動作電源との関係を示す説明図である。

【図２４】回路ブロック間の伝達信号振幅を意図的に小
さくする場合の構成を例示するブロック図である。

【図２５】図２４に示されるインバータの入出力特性と
動作電源電圧との関係を示す説明図である。

【図２６】回路ブロック間のインタフェースに関し動作
電源電圧よりも振幅の小さい信号入力に対して最適化さ
れた構成を例示するブロック図である。

【図２７】回路ブロック間のインタフェースに関し前段
回路ブロックの動作電源電圧が後段回路ブロックの動作
電源電圧よりも高い場合に最適化さてた構成を例示すブ
ロック図である。

【図２８】回路ブロック間のインタフェースに関しイン
アクティブ回路とアクティブ回路とのインタフェース部
分における不整合の解消手段を例示するブロック図であ
る。

【図２９】外部電源電圧を昇圧して得た動作電源を用い
る回路ブロックを例示する回路図である。

【図３０】外部電源、昇圧電圧、降圧電圧、及び論理閾
値電圧の電位関係を例示する説明図である。

【図３１】図１３に対し基準電圧発生回路とは別に基板
電位制御専用の基板バイアス制御回路を設けた変形例を
示す回路図である。

【図３２】回路ブロックの具体例を挙げて半導体装置を
例示するブロック図である。

【図３３】回路ブロックの別の具体例を挙げて半導体装
置を例示するブロック図である。

【図３４】電圧生成回路をオンチップで持たない観点に
よる半導体装置を例示するブロック図である。

【図３５】電圧生成回路をオンチップで持たない観点に
よる別の半導体装置を例示するブロック図である。

【図３６】回路ブロックへの電源線に電源安定化容量を
設けた例を示す回路図である。

【図３７】回路ブロックへの電源線に電源安定化容量を
チップ外付けで設けた例を示すブロック図である。

【符号の説明】

１ 半導体装置 １Ａ 半導体チップ ２，３ 外部電源端子 ｖｃｃ，ｇｎｄ 外部電源 ４，５ 電源幹線 ＢＬＫ１〜ＢＬＫ８ 回路ブロック ＲＥＧ１〜ＲＥＧ５ 電圧発生回路 ＶＬＴ 論理閾値電圧 ｖｓｓ１、ｖｓｓ２ 低電位レベル ｖｄｄ１、ｖｄｄ２ 高電位レベル ｃｎｔ１〜ｃｎｔ５ 制御信号 １０ 基準電圧発生回路 １１，１２ レギュレータ ＡＭＰ１，ＡＭＰ２ 比較器 （＋）ｖｒｅｆ１，（−）ｖｒｅｆ１ 参照電位 Ｍ３，Ｍ６ 出力ＭＯＳトランジスタ Ｍ４，Ｍ５ 電流源ＭＯＳトランジスタ Ｍ３ａ〜Ｍ３ｉ，Ｍ６ａ〜Ｍ６ｉ 出力ＭＯＳトランジ
スタ Ｍ４ａ〜Ｍ４ｉ，Ｍ５ａ〜Ｍ５ｉ 電流源ＭＯＳトラン
ジスタ １５ 基準電圧発生回路 １６，１７ レギュレータ ＬＡＴ スタティックラッチ回路 ３０ ＰＬＬ回路 ２Ｔ，３Ｔ テスト端子 ｃｎｔ１ａ，ｃｎｔ１ｂ，ｃｎｔ１ｃ 制御信号 ４１〜４４ レギュレータ ４５ 基準電圧発生回路 ５０ レギュレータ差動段 ５１ａ〜５１ｉ レギュレータ出力段 ５２ 回路セル列 ５３ 安定化容量 ６３ セル配置領域 ６４ 配線領域 ６０Ａｂ，６１Ａｂ，６２Ａｂ セル配置領域内高電位
電源配線 ６０Ｂｂ，６１Ｂｂ，６２Ｂｂ セル配置領域内低電位
電源配線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 16/06 Ｇ１１Ｃ 11/34 ３３５Ａ 29/00 ６７１ ３４５ Ｈ０３Ｋ 19/096 17/00 ３０６Ｚ ６３２Ｃ (72)発明者 野田 孝明 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 増島 勝宏 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B003 AC02 AC04 AC08 AD02 AD04 AD08 AD09 AE04 5B015 HH04 JJ03 JJ05 JJ31 KA13 KB32 KB33 KB42 KB63 KB64 KB66 KB74 KB81 MM07 PP02 QQ02 RR06 5B025 AD09 AE00 AE06 5J056 AA00 BB17 BB49 CC03 CC04 CC25 DD13 DD29 EE04 FF07 5L106 AA02 CC08 CC13 CC26 DD12 GG07

Claims (30)

【特許請求の範囲】
1. 【請求項１】 半導体チップに、動作電源電圧が互いに
   異なり論理閾値電圧が実質的に共通な複数個の回路ブロ
   ックを含み、前記回路ブロックは、低電位レベルと高電
   位レベルとの電位差を動作電源電圧とし、論理閾値電圧
   を、その間にはさみ、その動作電源電圧に応じた振幅の
   信号が出力可能であり、前記論理閾値電圧をその間には
   さむ他の振幅の信号が入力可能であることを特徴とする
   半導体装置。
2. 【請求項２】 前記動作電源電圧が異なる回路ブロック
   には相互に同期クロック信号周波数が相違されるものが
   あることを特徴とする請求項１記載の半導体装置。
3. 【請求項３】 前記回路ブロックは、前記低電位レベル
   と高電位レベルとの中間レベルを相互に共通な論理閾値
   電圧とするＣＭＯＳ回路であることを特徴とする請求項
   １記載の半導体装置。
4. 【請求項４】 前記半導体チップの外部電源端子に供給
   される外部電源に基づいて前記高電位レベル及び低電位
   レベルを生成可能な電圧生成回路を有して成るものであ
   ることを特徴とする請求項１記載の半導体装置。
5. 【請求項５】 前記回路ブロックの動作停止モードに応
   答して前記電圧生成回路に前記高電位レベル及び低電位
   レベルの出力端子を同電位に制御させる電圧制御回路を
   有して成るものであることを特徴とする請求項４記載の
   半導体装置。
6. 【請求項６】 基板バイアスされたＭＯＳスタティック
   ラッチ回路を含む回路ブロックに対し、当該回路ブロッ
   クの動作停止モードに応答して、前記電圧生成回路にア
   クティブ時よりも動作電源電圧を小さくさせて前記ＭＯ
   Ｓスタティックラッチ回路を構成するＭＯＳトランジス
   タの閾値電圧が大きくなるように制御することを可能に
   する電圧制御回路を有して成るものであることを特徴と
   する請求項４記載の半導体装置。
7. 【請求項７】 順序回路を含む回路ブロックと、前記順
   序回路に接続する組合せ回路を含む回路ブロックとを含
   み、前記組合せ回路を含む回路ブロックは半導体装置の
   所定の動作停止モードにおいて動作電源電圧の供給が断
   たれ、前記順序回路を含む回路ブロックは前記所定の動
   作停止モードにおいて動作電源電圧の供給が維持される
   ものであることを特徴とする請求項１又は２記載の半導
   体装置。
8. 【請求項８】 前記電圧生成回路は、クロック信号に同
   期動作する回路を有する回路ブロックに対し、前記クロ
   ック信号周波数を計測し、計測結果に応じて前記高電位
   レベル及び低電位レベルを生成可能であることを特徴と
   する請求項４記載の半導体装置。
9. 【請求項９】 前記電圧生成回路は、クロック信号に同
   期動作する回路を有する回路ブロックに対し、前記クロ
   ック信号周波数を計測し、計測結果及びトリミングデー
   タに応じて前記高電位レベル及び低電位レベルを生成可
   能であることを特徴とする請求項４記載の半導体装置。
10. 【請求項１０】 ＰＬＬ回路としての回路ブロックは前
    記ＰＬＬ回路からクロック信号が供給される別の回路ブ
    ロックにおける動作電源電圧の変更に拘わらず所定の動
    作電源電圧が維持されるものであることを特徴とする請
    求項４記載の半導体装置。
11. 【請求項１１】 時計回路としての回路ブロックは半導
    体装置の動作停止モードにおいて動作電源電圧の供給が
    維持されるものであることを特徴とする請求項４記載の
    半導体装置。
12. 【請求項１２】 前記電圧制御回路としての回路ブロッ
    クは半導体装置の動作停止モードにおいて動作電源電圧
    の供給が維持されるものであることを特徴とする請求項
    ５乃至７の何れか１項記載の半導体装置。
13. 【請求項１３】 前記電圧生成回路の出力を動作電源電
    圧とする回路ブロックは前記外部電源端子に供給される
    外部電源の電圧に応じて基板バイアスされ、 前記電圧生成回路の出力に接続されて外部から電圧入力
    可能なテスト電源端子を半導体チップに有し、 半導体装置の所定のテストモードに応答して前記電圧生
    成回路の出力を高インピーダンス状態に制御させる電圧
    制御回路を有して成るものであることを特徴とする請求
    項４記載の半導体装置。
14. 【請求項１４】 基板バイアス状態にされるロジック回
    路と基板バイアス状態にされないロジック回路が混在さ
    れた前記回路ブロックにおいて、基板バイアス状態にさ
    れるロジック回路を構成するＭＯＳトランジスタは基板
    バイアス状態にされないロジック回路を構成するＭＯＳ
    トランジスタに対してチャネルインプラにより閾値電圧
    制御されて成るものであることを特徴とする請求項１乃
    至４の何れか１項記載の半導体装置。
15. 【請求項１５】 前記回路ブロックはＭＯＳトランジス
    タ回路であり、前記半導体チップの外部電源端子に供給
    される外部電源に基づいて前記高電位レベル、低電位レ
    ベル、及び基板バイアス電圧を生成可能な電圧生成回路
    を有して成るものであることを特徴とする請求項１記載
    の半導体装置。
16. 【請求項１６】 前記回路ブロックはＭＯＳトランジス
    タ回路であり、前記トランジスタの基板電位を制御する
    基板バイアス制御回路を更に有して成るものであること
    を特徴とする請求項４記載の半導体装置。
17. 【請求項１７】 前記電圧生成回路は、ソースフォロア
    形態の出力ＭＯＳトランジスタの出力電圧を比較器に帰
    還させて前記出力電圧を前記比較器の参照電圧に等しく
    させる回路であり、前記出力ＭＯＳトランジスタは、並
    列接続形態で相互に離間して分割配置されて成るもので
    あることを特徴とする請求項４又は１５記載の半導体装
    置。
18. 【請求項１８】 前記電圧生成回路は、ソースフォロア
    形態の出力ＭＯＳトランジスタの出力電圧を比較器に帰
    還させて前記出力電圧を前記比較器の参照電圧に等しく
    させる回路であり、前記外部電源端子に接続する安定化
    容量を前記半導体チップ内に有して成るものであること
    を特徴とする請求項４又は１５記載の半導体装置。
19. 【請求項１９】 半導体チップに、外部電源の電源配線
    と電圧生成回路による高電位レベル及び低電位レベルの
    電源配線とが形成されたセル配置領域と、前記セル配置
    領域の間に位置する配線領域とを有し、前記セル配置領
    域には動作電源電圧の相違する回路ブロックの回路セル
    が混在配置されて成るものであることを特徴とする請求
    項４記載の半導体装置。
20. 【請求項２０】 相互に動作電源電圧の異なる一の回路
    ブロックの出力を受ける他の回路ブロックの初段入力回
    路において、その初段入力回路のゲインが後段回路のゲ
    インよりも大きくされて成るものであることを特徴とす
    る請求項１記載の半導体装置。
21. 【請求項２１】 前記一の回路ブロックは、その他の回
    路ブロックの出力を入力とする出力回路であり、前記一
    の回路ブロックの動作電源電圧は前記他の回路ブロック
    の動作電源電圧よりも小さく、前記その他の回路ブロッ
    クの動作電源電圧は前記一の回路ブロックの動作電源電
    圧よりも大きいことを特徴とする請求項２０記載の半導
    体装置。
22. 【請求項２２】 相対的に動作電源電圧の小さな一の回
    路ブロックの出力を入力可能であって相対的に動作電源
    電圧の大きな他の回路ブロックの初段入力回路におい
    て、ｐチャネル型ＭＯＳトランジスタは一の回路ブロッ
    クの高電位レベルと他の回路ブロックの高電位レベルと
    の差電圧よりも大きな閾値電圧を有し、ｎチャネル型Ｍ
    ＯＳトランジスタは一の回路ブロックの低電位レベルと
    他の回路ブロックの低電位レベルとの差電圧よりも小さ
    な閾値電圧を有して成るものであることを特徴とする請
    求項３記載の半導体装置。
23. 【請求項２３】 相対的に動作電源電圧の大きな一の回
    路ブロックの出力を入力可能であって相対的に動作電源
    電圧の小さな回路ブロックにおいて、その初段入力回路
    は、前記一の回路ブロックに含まれるＭＯＳトランジス
    タと同じ耐圧を有して成るものであることを特徴とする
    請求項１記載の半導体装置。
24. 【請求項２４】 所定の動作停止モードにおいて動作電
    源電圧の供給が断たれる一の回路ブロックと、前記一の
    回路ブロックの出力に入力が接続され前記所定の動作停
    止モードにおいて動作電源の供給が維持される他の回路
    ブロックとを含み、 前記他の回路ブロックの初段に、前記所定の動作モード
    に応答して前記一の回路ブロックの出力を保持して当該
    他の回路ブロックの初段回路の出力に代替させる代替回
    路を有して成るものであることを特徴とする請求項１乃
    至４の何れか１項記載の半導体装置。
25. 【請求項２５】 前記電圧生成回路は、外部電源の高電
    位を昇圧し低電位を降圧して高電位レベル及び低電位レ
    ベルを生成し、当該高電位レベル及び低電位レベルを受
    けて動作する回路ブロックの基板バイアス電圧に外部電
    源を利用して成るものであることを特徴とする請求項４
    記載の半導体装置。
26. 【請求項２６】 半導体チップに外部インタフェース回
    路と、前記外部インタフェース回路に接続される内部回
    路と、前記外部インタフェース回路の動作電源を入力す
    る第１の外部電源端子と、前記内部回路の動作電源を入
    力する第２の外部電源端子とを有し、 前記外部インタフェース回路は前記第１の外部端子から
    入力する第１の高電位レベル及び第１の低電位レベルを
    動作電源とし、 前記内部回路は前記第２の外部端子から入力する第２の
    高電位レベル及び第２の低電位レベルを動作電源とし、 前記第１の高電位レベルは第２の高電位レベルよりも高
    く、前記第１の低電位レベルは第２の低電位レベルより
    も低い電圧であり、 前記外部インタフェース回路及び内部回路は、低電位レ
    ベルと高電位レベルとの電位差を動作電源電圧とし、論
    理閾値電圧を、その間にはさみ、その動作電源電圧に応
    じた振幅の信号が出力可能であり、前記論理閾値電圧
    を、その間にはさむ他の振幅の信号が入力可能であるこ
    とを特徴とする半導体装置。
27. 【請求項２７】 半導体チップに、動作電源電圧が互い
    に異なり論理閾値電圧が実質的に共通な複数個の回路ブ
    ロックと、動作電源電圧の異なる回路ブロック毎の動作
    電源を入力する外部電源端子とを有し、 前記回路ブロックは、低電位レベルと高電位レベルとの
    電位差を動作電源電圧とし、論理閾値電圧を、その間に
    はさみ、その動作電源電圧に応じた振幅の信号が出力可
    能であり、前記論理閾値電圧を、その間にはさむ他の振
    幅の信号が入力可能であることを特徴とする半導体装
    置。
28. 【請求項２８】 前記回路ブロックは、前記低電位レベ
    ルと高電位レベルとの中間レベルを相互に共通な論理閾
    値電圧とするＣＭＯＳ回路であることを特徴とする請求
    項２６又は２７記載の半導体装置。
29. 【請求項２９】 前記高電位レベル及び低電位レベルを
    前記回路ブロックに供給する電源配線に、容量素子の一
    方の電極が接続されて成るものであることを特徴とする
    請求項１記載の半導体装置。
30. 【請求項３０】 前記高電位レベル及び低電位レベルを
    前記回路ブロックに供給する電源配線に接続する外部接
    続電極が設けられて成るものであることを特徴とする請
    求項１記載の半導体装置。