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JP2002057224A - 半導体素子のキャパシタ製造方法 - Google Patents

半導体素子のキャパシタ製造方法

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JP2002057224A
JP2002057224A JP2001162120A JP2001162120A JP2002057224A JP 2002057224 A JP2002057224 A JP 2002057224A JP 2001162120 A JP2001162120 A JP 2001162120A JP 2001162120 A JP2001162120 A JP 2001162120A JP 2002057224 A JP2002057224 A JP 2002057224A
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film
thin film
capacitor
ruthenium
taon thin
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京 民 金
▲きゅん▼ 哲 ▲鄭▼
Kyung Cheol Jeong
Han-Sang Song
▲はん▼ 相 宋
Toshun Kin
東 俊 金
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Hynix Semiconductor Inc
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Abstract

(57)【要約】 【課題】本発明は、電荷貯蔵容量を増大させながらも漏
洩電流を防止することができる半導体メモリ素子のキャ
パシタ製造方法を開示する。 【解決手段】本発明は、半導体基板上部にキャップオキ
シド膜を蒸着する段階；前記基板のキャパシタ領域が露
出するようキャップオキシド膜をパターニングする段
階；前記パターニングされたキャップオキシド膜上部及
び基板上に、下部電極用ルテニウム膜をインシチュー方
法にLPCVDとPECVD法を利用して連続蒸着する段階；前記
ルテニウム膜を化学機械研磨した後、キャップオキシド
膜を除去してシリンダ構造形の下部電極を形成する段
階；前記下部電極上部に誘電率の優れた非晶質TaON薄膜
を蒸着する段階；前記非晶質TaON薄膜が熱工程を介して
結晶化する段階；及び前記結晶化したTaON薄膜上に上部
電極として金属膜を蒸着する段階を含んで構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ素子の
キャパシタ製造方法に関し、より具体的には電荷貯蔵容
量を増大させながらも漏洩電流を防止することができる
半導体素子のキャパシタ製造方法に関するものである。
【０００２】
【従来の技術】最近、半導体製造技術の発達とともに、
メモリ素子の需要が急増している。半導体素子におい
て、データ貯蔵手段に利用されるキャパシタの静電容量
は、電極の面積と電極間の距離と電極の間に挿入される
誘電膜の誘電率に依存する。ところが、半導体装置が高
集積化されるに伴い半導体装置でキャパシタ形成領域が
減少し、その結果キャパシタの電極面積が小さくなりキ
ャパシタの静電容量が減少する。
【０００３】これに伴い、従来の発明では金属膜−誘電
膜−金属膜（MIM）のキャパシタ構造で下部電極にルテ
ニウムを蒸着し、その上部に高誘電率を有するTaON膜を
蒸着し、前記誘電膜上部に金属膜を蒸着することによ
り、TaONキャパシタの静電容量を最大化している。
【０００４】図１乃至図２は、従来の半導体メモリ素子
のキャパシタ製造方法を説明するための断面図である。
【０００５】従来の半導体素子のキャパシタ製造方法
は、図１に示したように、モストランジスタ（未図示）
が備えられ、接合領域のうち何れか一つを露出させるコ
ンタクトホール（未図示）を有する層間絶縁膜（４）上
に、プラグ用ポリシリコン膜（５）とバリヤー金属膜
（６）のTi／TiN膜を順次堆積した半導体基板（未図
示）を提供する。
【０００６】その次に、前記半導体基板上部にシリンダ
構造形のキャパシタを形成するためキャップオキシド膜
（７）を蒸着する。次いで、キャパシタ領域を限定し、
層間絶縁膜とバリヤー金属膜が露出するよう、前記キャ
ップオキシド膜をパターニングする。
【０００７】その次に、前記パターニングされたキャッ
プオキシド膜（７ａ）の全面上に下部電極用ルテニウム
（Ru）膜（８）を蒸着する。このとき、前記のような金
属膜が下部電極に用いられる場合、下部電極の膜質に従
い漏洩電流の特性が改善される。
【０００８】さらに、前記ルテニウム膜（８）を下部電
極に蒸着する方法は、CVD（chemical vapor depositio
n）で蒸着する方法とPVD（physical vapor depositio
n）で蒸着する方法とともに、LPCVD（low pressure che
mical vapor deposition）法とPECVD（plasma enhanced
chemical vapor deposition）法で蒸着する方式があ
る。
【０００９】なお、前記CVDでルテニウム膜を蒸着する
場合は、その下部層がキャップオキシド膜（７ａ）では
蒸着率が遅く、ルテニウム膜の表面が不良であるため、
実際の工程に適用するのは非常に困難である。
【００１０】一方、前記PECVD法でルテニウム膜を蒸着
する場合、膜質自体は優れるがステップカバーリッジ、
即ち蒸着状態が不良であり、キャパシタの製造方法には
適さない。
【００１１】さらに、LPCVD法でルテニウム膜を蒸着す
る場合はステップカバーリッジが優れるが、膜質自体は
PECVD法と比較して劣る。
【００１２】この結果、従来の方法では、PVD方法でル
テニウム膜を蒸着したあと、CVD法でルテニウム膜を再
蒸着し、蒸着率及びルテニウム膜（８）の膜質を改善す
る。
【００１３】その次に、図２に示したように前記下部電
極用ルテニウム膜を化学的機械研磨した後、キャップオ
キシドを除去してシリンダ構造形の下部電極であるルテ
ニウム膜（８ａ）を形成し、前記シリンダ構造のルテニ
ウム膜（８ａ）上に誘電率の優れたTaON薄膜（９）を形
成し、前記TaON薄膜（９）上に上部電極（１０）を形成
して半導体メモリ素子のキャパシタを形成する。しか
し、従来の半導体素子のキャパシタ製造方法には次のよ
うな問題点がある。
【００１４】前記下部電極としてルテニウム膜が蒸着さ
れる時に、PVD方法でルテニウム膜を蒸着した後、CVD法
で再びルテニウム膜を蒸着して蒸着率及び膜質を改善す
ることができるが、前記のような方法はインシチュー
（in−situ）にて蒸着することができず、チャンバーか
らチャンバーへの移送中に不純物がウェーハ表面に付着
する問題点があった。
【００１５】
【発明が解決しようとする課題】ここに、本発明は前記
の問題点を解決するため考案されたものであり、下部電
極の膜質を改善させることができる半導体素子のキャパ
シタ製造方法を提供することを目的とする。
【００１６】さらに、本発明の他の目的はキャパシタの
高い静電容量と低い漏洩電流を同時に確保することがで
きる半導体素子のキャパシタ製造方法を提供することに
ある。
【００１７】
【課題を解決するための手段】本発明者らは鋭意研究を
重ねた結果、下部電極用ルテニウム膜蒸着時にLPCVD、P
ECVDの順にルテニウムを蒸着することにより、前記目的
を達成できることを見出した。
【００１８】即ち、本発明は、半導体基板上部に、下部
電極用ルテニウム膜をLPCVD及びPECVD法を利用してイン
シチューに連続形成する段階；前記下部電極上に非晶質
TaON薄膜を形成する段階；前記非晶質TaON薄膜を熱工程
により結晶化する段階；及び前記結晶化したTaON薄膜上
に上部電極用金属膜を形成する段階；を含んでなること
を特徴とする。
【００１９】さらに、本発明は、半導体基板上部に、下
部電極用ルテニウム膜をLPCVD及びPECVD法を利用してイ
ンシチューに連続形成する段階；前記下部電極上に非晶
質TaON薄膜を形成する段階；前記非晶質TaON薄膜をプラ
ズマ処理する段階；前記非晶質TaON薄膜をRTPによる熱
工程により結晶化する段階；及び前記結晶化したTaON薄
膜上に上部電極を形成する段階；を含んでなることを特
徴とする。
【００２０】
【実施例】以下、本発明に係る半導体素子のキャパシタ
製造方法を添付の図面を参照しながら詳しく説明する。
図３乃至図６は、本発明の半導体素子のキャパシタ製造
方法に関する断面図である。
【００２１】本発明に係るキャパシタ製造方法は、図３
に示したように、先ずモストランジスタ（未図示）が備
えられた半導体基板（未図示）上にモストランジスタの
接合領域のうち何れか一つを露出させるコンタクトホー
ル（未図示）を有する層間絶縁膜（１４）を形成する。
【００２２】その次に、前記層間絶縁膜（１４）のコン
タクトホール（未図示）上にプラグ用ポリシリコン膜を
蒸着した後、前記ポリシリコン膜の表面をHF溶液やバッ
ファオキシドエッチング剤を利用してエッチバックを行
うことにより自然酸化膜を除去する。
【００２３】次いで、前記エッチバックされたポリシリ
コン膜（１５）上部にバリヤー金属膜（１６）のTi／Ti
N膜を蒸着してコンタクトホール（未図示）を埋め込
み、前記層間絶縁膜（１４）が露出するまで化学的機械
研磨工程を行った後、その結果物上部にキャップオキシ
ド膜を蒸着する。
【００２４】その次に、シリンダ形キャパシタ予備領域
を規定し、前記所定の層間絶縁膜（１４）とバリヤー金
属膜（１６）が露出するようパターニングされたキャッ
プオキシド膜（１７ａ）を形成する。
【００２５】次いで、図４に示したように、前記パター
ニングされたキャップオキシド膜（１７ａ）上部に下部
電極（１８）用ルテニウム膜を蒸着する。このとき、前
記ルテニウム膜の蒸着は二つの段階で連続的に蒸着する
が、第１段階はLPCVD法で蒸着し、第２段階はインシチ
ューにPECVD法で蒸着する。
【００２６】さらに、前記LPCVD法のルテニウム蒸着は
原料物質のトリス（２,４−オクタンジオナト（octaned
ionato））ルテニウムを気相状態で使用し、半導体基板
の温度を３００〜４５０℃、好ましくは２００℃〜３５
０℃に維持し、反応ガスにＯ 2を数十〜数百sccmの流量
及び反応炉の圧力を数mTorr〜数Torrに維持してルテニ
ウム膜を蒸着する。その際、反応ガスの流量は、好まし
くは２０〜８５０sccm、さらに好ましくは３０〜８００
sccmである。反応炉の圧力は、好ましくは３mTorr〜
８．５Torr、さらに好ましくは４mTorr〜８Torrであ
る。
【００２７】次に連続して、プラズマを利用したPECVD
法でルテニウム膜をインシチューに蒸着する。このと
き、Ｒ.Ｆ.POWERは、５０〜４００ワット、好ましくは
１００〜３００ワットに維持する。前記パワー印加時
は、サブヒーターのグラウンドとシャワーヘッドの電極
とに印加することが好ましい。また、圧力は１mTorr〜
９Torr、好ましくは３mTorr〜８Torrである。
【００２８】前記ルビジウム膜の膜厚は、望ましくは、
１００〜５００Å、さらに望ましくは１３０〜４７０Å
である。
【００２９】次いで、図５に示したように、前記下部電
極用ルテニウム膜（１８）を化学機械研磨した後、キャ
ップオキシド膜を除去してシリンダ構造形の下部電極
（１８ａ）を形成する。
【００３０】その次に、前記シリンダ構造の下部電極
（１８ａ）上部に誘電率の優れた非晶質TaON薄膜（１
９）を形成する。このとき、前記非晶質TaON薄膜（１
９）は化学気相蒸着方式、例えばLPCVD法により形成す
る。ここで、原料物質のタンタルエチレート（Ta(OC
2H5)5）を１７０〜１９０℃に維持される気化器で気化
させてTa化学蒸気を得、０．１乃至１．２Torrの圧力及
び３００乃至４００℃の温度を維持し、NH3ガスが供給
されるLPCVDチャンバー内で、１０〜１０００sccm流量
のNH 3と前記Ta化学蒸気との反応により前記TaON薄膜を
形成することが好ましい。LPCVDチャンバ内の好ましい
圧力は、０．１３Torr〜１．１５Torr、さらに好ましく
は０．１５〜１．１Torrであり、好ましい温度は３３０
〜３８０℃であり、好ましいＮＨ3ガスの流量は２０〜
９００sccm、さらに好ましくは３５０〜８６０sccmであ
る。
【００３１】次いで、キャパシタの電気的特性を考慮し
て後続熱工程で、300〜500℃でＮ2Ｏプラズマ又はUV／
Ｏ3処理を進める。
【００３２】その次に、図６に示したように、前記非晶
質TaON薄膜（１９）を４５０〜７００℃、好ましくは50
0〜650℃でＮ2ガスとＯ2を利用してRTP工程を行い結晶
化したTaON薄膜（１９ａ）を形成する。前記TaON薄膜
（１９ａ）上に上部電極（２０）として好ましくは金属
膜であるルテニウム膜又はTiN膜を蒸着してキャパシタ
製造を完成する。
【００３３】
【発明の効果】上記のとおり、本発明は下部電極として
のルテニウム膜の蒸着時に二つの段階の方法、即ち第１
段階のLPCVD法でルテニウムを蒸着し、インシチューに
連続して第２段階のプラズマを利用したPECVD法でルテ
ニウムを蒸着する方式で工程を進める。これにより、ル
テニウム膜の蒸着時に蒸着率を増加させることができ、
またルテニウム膜質を改善することあできるため、TaON
キャパシタの高い静電容量と低い漏洩電流を同時に得る
ことが可能である。
【図面の簡単な説明】
【図１】図１は、従来の半導体メモリ素子のキャパシタ
製造方法を説明するための断面図である。
【図２】図２は、従来の半導体メモリ素子のキャパシタ
製造方法を説明するための断面図である。
【図３】図３は、本発明の半導体メモリ素子のキャパシ
タ製造方法を説明するための断面図である。
【図４】図４は、本発明の半導体メモリ素子のキャパシ
タ製造方法を説明するための断面図である。
【図５】図５は、本発明の半導体メモリ素子のキャパシ
タ製造方法を説明するための断面図である。
【図６】図６は、本発明の半導体メモリ素子のキャパシ
タ製造方法を説明するための断面図である。
【符号の説明】
４，１４：層間絶縁膜 ５，１５：ポリシリコン膜 ６，１６：バリヤー金属層 ７，１７：キャップオキシド膜 ７ａ，１７ａ：パターニングされたキャップオキシド膜 ８，１８：下部電極 ８ａ，１８ａ：シリンダ構造形下部電極 ９，１９：非晶質TaON薄膜 １９ａ：結晶化TaON薄膜 １０，２０：上部電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宋 ▲はん▼ 相 大韓民国ソウル瑞草區瑞草洞1326−17ウー スングアパート501−2209 (72)発明者 金 東 俊 大韓民国京畿道利川市▲増▼浦洞シンハン アパート104−402 Ｆターム(参考） 4K030 AA11 AA13 AA14 BA01 BA18 BA35 BB05 BB12 CA04 CA12 DA08 DA09 JA05 JA09 JA10 5F058 BA11 BC20 BF04 BF22 BF30 BH16 BH17 5F083 AD24 JA01 JA38 JA39 JA40 MA06 MA17 PR21 PR33 PR40

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】半導体基板上部に、下部電極用ルテニウム
    膜をLPCVD及びPECVD法を利用してインシチューに連続形
    成する段階；前記下部電極上に非晶質TaON薄膜を形成す
    る段階；前記非晶質TaON薄膜を熱工程により結晶化する
    段階；及び前記結晶化したTaON薄膜上に上部電極を形成
    する段階；を含んでなることを特徴とする半導体素子の
    キャパシタ製造方法。
  2. 【請求項２】前記ルテニウム膜を形成する段階は、LPCV
    D法で蒸着したあと連続してPECVD法で蒸着することを特
    徴とする請求項１記載の半導体素子のキャパシタ製造方
    法。
  3. 【請求項３】前記LPCVD法において、下部電極のルテニ
    ウム膜の蒸着時、原料物質のトリス（２,４−オクタン
    ジオナト）ルテニウムを気相状態で使用し、半導体基板
    の温度を２００℃〜３５０℃に維持し、反応ガスとして
    のＯ2を１０〜９００sccmの流量に維持し、反応炉の圧
    力を１mTorr〜９Torrに維持してルテニウム膜を一部蒸
    着することを特徴とする請求項１記載の半導体素子のキ
    ャパシタ製造方法。
  4. 【請求項４】前記PECVD法で下部電極のルテニウム膜の
    蒸着時、Ｒ.Ｆ.POWERを１００〜３００ワットに維持
    し、サブヒーターのグラウンドとシャワーヘッドの電極
    とに印加することを特徴とする請求項１記載の半導体素
    子のキャパシタ製造方法。
  5. 【請求項５】前記非晶質TaON薄膜を形成する段階は、原
    料物質のタンタルエチルレートを１７０〜１９０℃に維
    持される気化器で気化させてTa化学蒸気を得、０．１乃
    至１．２Torrの圧力及び３００乃至４００℃の温度を維
    持しNH3ガスが供給されるLPCVDチャンバー内で、１０〜
    １０００sccm流量のNH3と前記Ta化学蒸気との反応によ
    るLPCVD法であることを特徴とする請求項１記載の半導
    体素子のキャパシタ製造方法。
  6. 【請求項６】前記非晶質TaON薄膜を熱工程により結晶化
    する段階前に、３００〜５００℃でＮ2Ｏプラズマ又はU
    V／Ｏ3処理することを特徴とする請求項１記載の半導体
    素子のキャパシタ製造方法。
  7. 【請求項７】前記非晶質TaON薄膜を熱工程により結晶化
    する段階において、５００〜６５０℃でＮ2ガスとＯ2を
    利用してRTP工程を行うことを特徴とする請求項１記載
    の半導体素子のキャパシタ製造方法。
  8. 【請求項８】前記結晶化したTaON薄膜上に上部電極を形
    成する段階は、上部電極としてルテニウム膜又はTiN膜
    を蒸着することを特徴とする請求項１記載の半導体素子
    のキャパシタ製造方法。
  9. 【請求項９】半導体基板上部に、下部電極用ルテニウム
    膜をLPCVD及びPECVD法を利用してインシチューに連続形
    成する段階；前記下部電極上に非晶質TaON薄膜を形成す
    る段階；前記非晶質TaON薄膜をプラズマ処理する段階；
    前記非晶質TaON薄膜をRTPによる熱工程により結晶化す
    る段階；及び前記結晶化したTaON薄膜上に上部電極を形
    成する段階；を含んでなることを特徴とする半導体素子
    のキャパシタ製造方法。
  10. 【請求項１０】前記ルテニウム膜を形成する段階は、LP
    CVD法で蒸着したあと連続してPECVD法で蒸着することを
    特徴とする請求項９記載の半導体素子のキャパシタ製造
    方法。
  11. 【請求項１１】前記LPCVD法において、下部電極のルテ
    ニウム膜の蒸着時、原料物質のトリス（２,４−オクタ
    ンジオナト）ルテニウムを気相状態で使用し、半導体基
    板の温度を２００℃〜３５０℃に維持し、反応ガスとし
    てのＯ2を１０〜９００sccmの流量に維持し、反応炉の
    圧力を１mTorr〜９Torrに維持してルテニウム膜を一部
    蒸着することを特徴とする請求項９記載の半導体素子の
    キャパシタ製造方法。
  12. 【請求項１２】前記PECVD法で下部電極のルテニウム膜
    の蒸着時、Ｒ.Ｆ.POWERを１００〜３００ワットに維持
    し、サブヒーターのグラウンドとシャワーヘッドの電極
    とに印加することを特徴とする請求項９記載の半導体素
    子のキャパシタ製造方法。
  13. 【請求項１３】前記非晶質TaON薄膜を形成する段階は、
    原料物質のタンタルエチルレートを１７０〜１９０℃に
    維持される気化器で気化させてTa化学蒸気を得、０．１
    乃至１．２Torrの圧力及び３００乃至４００℃の温度を
    維持しNH3ガスが供給されるLPCVDチャンバー内で、１０
    〜１０００sccm流量のNH3前記Ta化学蒸気との反応によ
    るLPCVD法であることを特徴とする請求項９記載の半導
    体素子のキャパシタ製造方法。
  14. 【請求項１４】前記非晶質TaON薄膜をプラズマ処理する
    段階は、３００〜５００℃でＮ2Ｏプラズマ又はUV／Ｏ3
    処理することを特徴とする請求項９記載の半導体素子の
    キャパシタ製造方法。
  15. 【請求項１５】前記非晶質TaON薄膜をRTPによる熱工程
    により結晶化する段階において、RTP工程は５００〜６
    ５０℃でＮ2ガスとＯ2を利用して行うことを特徴とする
    請求項９記載の半導体素子のキャパシタ製造方法。
  16. 【請求項１６】前記結晶化したTaON薄膜上に上部電極を
    形成する段階は、上部電極としてルテニウム膜又はTiN
    膜を蒸着することを特徴とする請求項９記載の半導体素
    子のキャパシタ製造方法。
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