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JP2002050846A - Surface mount package device for long lead - Google Patents

Surface mount package device for long lead

Info

Publication number
JP2002050846A
JP2002050846A JP2000224325A JP2000224325A JP2002050846A JP 2002050846 A JP2002050846 A JP 2002050846A JP 2000224325 A JP2000224325 A JP 2000224325A JP 2000224325 A JP2000224325 A JP 2000224325A JP 2002050846 A JP2002050846 A JP 2002050846A
Authority
JP
Japan
Prior art keywords
package
surface mount
mount package
lead
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000224325A
Other languages
Japanese (ja)
Inventor
Heiryu O
秉 龍 汪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
KYUGEN DENSHI KOFUN YUGENKOSHI
Original Assignee
KYUGEN DENSHI KOFUN YUGENKOSHI
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by KYUGEN DENSHI KOFUN YUGENKOSHI filed Critical KYUGEN DENSHI KOFUN YUGENKOSHI
Priority to JP2000224325A priority Critical patent/JP2002050846A/en
Publication of JP2002050846A publication Critical patent/JP2002050846A/en
Pending legal-status Critical Current

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  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a package surface-mount electronic device of a long lead having the connection pad of a large area for improving the soldering reliability of the surface-mounted package. SOLUTION: The package consists of an insulation board; at least one via hole passing through the board for inserting a lead wire; material which is used for plating along the wall of the via hole to be soldered to the lead wire and extended to a flat soldering pad along the bottom of the board to be surface-mounted to a mother board.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は電子デバイスのパッ
ケージに関しより詳細には表面取り付けパッケージに関
する。
The present invention relates to electronic device packages and more particularly to surface mount packages.

【0002】[0002]

【従来の技術】キャパシタ、抵抗のような電子デバイス
の多くの種類は長いリードを有する。プリント回路の出
現により、プリント回路板に容易に接続するためにデバ
イスに対して表面取り付けパッケージを用いることが望
ましい。
2. Description of the Related Art Many types of electronic devices, such as capacitors and resistors, have long leads. With the advent of printed circuits, it is desirable to use surface mount packages for devices to easily connect to printed circuit boards.

【0003】図1は典型的な長いリードデバイス用の従
来技術のパッケージの正面図である。基板20は2つの
バイアホール24を有し、それを通ってデバイスのリー
ド(図示せず)が延在する。図2は図1の断面A−A’
に沿った断面図である。基板20はバイアホール24の
外に2つの溝22を有する。デバイスのリードがバイア
ホールを通して挿入されるときに、リードは溝22に対
して外側に曲げられ、図3に示されるように溝22に陥
凹する。図4はパッケージを通して挿入されたデバイス
10を有するパッケージの側面図である。デバイス10
の2つのリード12が基板20を通して挿入され、外側
に曲げられる。陥凹された溝22の故に、曲げられたリ
ード12の下端は基板20の底で惜しげもなく使われ
る。故に、パッケージの底面はプリント回路板に表面取
り付けするために平坦である。
FIG. 1 is a front view of a prior art package for a typical long lead device. Substrate 20 has two via holes 24 through which device leads (not shown) extend. FIG. 2 is a cross section AA ′ of FIG.
FIG. The substrate 20 has two grooves 22 outside the via holes 24. When the device leads are inserted through the via holes, the leads are bent outwardly with respect to the grooves 22 and recess into the grooves 22 as shown in FIG. FIG. 4 is a side view of the package with the device 10 inserted through the package. Device 10
Are inserted through the substrate 20 and bent outward. Due to the recessed groove 22, the lower end of the bent lead 12 is used sparingly at the bottom of the substrate 20. Thus, the bottom surface of the package is flat for surface mounting to a printed circuit board.

【0004】しかしながら、リードの丸い端はプリント
回路板にはんだ付けするために大きな接触領域を提供す
ることができず、はんだ付けの信頼性がない。リード1
2の端が接触領域を増加するために平坦にクリップされ
ても、はんだ付け領域の増加は制限される。
[0004] However, the rounded ends of the leads cannot provide a large contact area for soldering to a printed circuit board, and the soldering is not reliable. Lead 1
Even if the two ends are clipped flat to increase the contact area, the increase in soldering area is limited.

【0005】[0005]

【発明が解決しようとする課題】本発明の目的は長いリ
ードの電子デバイスの表面取り付け用のパッケージを提
供することにある。
SUMMARY OF THE INVENTION It is an object of the present invention to provide a package for surface mounting of long lead electronic devices.

【0006】本発明の他の目的は表面取り付けパッケー
ジのはんだ付け信頼性を改善するために大きな領域の結
合パッドを提供することにある。
It is another object of the present invention to provide a large area bond pad to improve the soldering reliability of a surface mount package.

【0007】[0007]

【課題を解決するための手段】これらの目的は表面取り
付けパッケージの基板のメッキされたスルーバイアホー
ル(plated through via hole)により達成される。メ
ッキされたスルー金属の底は大きな信頼性のある表面取
り付け用の表面を提供するためのパッドとして拡大され
る。リードを加熱すると、メッキされたスルーホールの
壁にはんだ付けされる。或いはリードのリードはメッキ
されたスルーホールに挿入される前に折り返される。
SUMMARY OF THE INVENTION These objects are achieved by a plated through via hole in a substrate of a surface mount package. The bottom of the plated through metal is enlarged as a pad to provide a surface for large and reliable surface mounting. When the leads are heated, they are soldered to the plated through-hole walls. Alternatively, the leads of the leads are folded back before being inserted into the plated through holes.

【0008】[0008]

【発明の実施の形態】本発明のパッケージの正面図は図
5に示される。パッケージの絶縁基板30は2つのバイ
アホール34を有する。バイアホールは図6に示される
パッケージの断面図のようにはんだ材料でメッキされて
いる。メッキ金属36の底は基板30の底に接着され、
図7に示されるように平坦なパッドに拡大されている。
これらの拡大された底のパッドはマザーボードに表面取
り付けるための信頼性の高いはんだ接触を提供する。
FIG. 5 is a front view of a package according to the present invention. The insulating substrate 30 of the package has two via holes 34. The via holes are plated with a solder material as shown in the cross-sectional view of the package shown in FIG. The bottom of the plated metal 36 is adhered to the bottom of the substrate 30,
It is enlarged to a flat pad as shown in FIG.
These enlarged bottom pads provide a reliable solder contact for surface mounting to the motherboard.

【0009】図8は基板30のメッキされたスルーバイ
アホールに挿入された長いリードデバイス10のリード
12を有するパッケージの断面図である。一方で、メッ
キされたスルーバイアホールの拡大された底パッド36
はマザーボード(図示せず)と緊密なはんだ付け接触を
形成する。
FIG. 8 is a cross-sectional view of a package having leads 12 of a long lead device 10 inserted into plated through via holes in substrate 30. FIG. On the other hand, the enlarged bottom pad 36 of the plated through via hole
Forms a tight soldering contact with the motherboard (not shown).

【0010】バイアホール用のはんだ材料36は錫鉛合
金であり、これは加熱により溶解する。デバイス10の
長いリードが非常に薄い場合に、デバイス10のリード
22は図9に示されるようにメッキされたスルーバイア
ホールの内側で折り返される。折り返しはメッキされた
スルーホールとリード22の接触領域をより多くする。
The solder material 36 for the via hole is a tin-lead alloy, which is melted by heating. If the long leads of the device 10 are very thin, the leads 22 of the device 10 will be folded inside the plated through via holes as shown in FIG. The folds increase the contact area between the plated through hole and the lead 22.

【0011】本発明の好ましい実施例が説明された一方
で、種々の変更が本発明の精神から離れることなく表面
取り付けパッケージの実施例でなされうることは当業者
には明らかである。そのような変更は本発明の範囲内で
ある。
While the preferred embodiment of the invention has been described, it will be apparent to those skilled in the art that various changes can be made in the embodiment of a surface mount package without departing from the spirit of the invention. Such modifications are within the scope of the present invention.

【図面の簡単な説明】[Brief description of the drawings]

【図1】従来技術の表面取り付けパッケージの正面図で
ある。
FIG. 1 is a front view of a prior art surface mount package.

【図2】図1に示されたパッケージの断面図を示す。FIG. 2 shows a cross-sectional view of the package shown in FIG.

【図3】図1に示されたパッケージの底面図を示す。FIG. 3 shows a bottom view of the package shown in FIG.

【図4】長いリードデバイスが取り付けられたときのパ
ッケージの側面図を示す。
FIG. 4 shows a side view of the package when a long lead device is attached.

【図5】本発明のパッケージの正面図を示す。FIG. 5 shows a front view of the package of the present invention.

【図6】図5に示されたパッケージの断面図を示す。FIG. 6 shows a cross-sectional view of the package shown in FIG.

【図7】図5に示されたパッケージの底面図を示す。FIG. 7 shows a bottom view of the package shown in FIG.

【図8】長いリードデバイスが取り付けられたときのパ
ッケージの側面図を示す。
FIG. 8 shows a side view of the package when a long lead device is attached.

【図9】長いリードデバイスを内側に折りたたんだパッ
ケージの断面図を示す。
FIG. 9 shows a cross-sectional view of a package with a long lead device folded inside.

【符号の説明】[Explanation of symbols]

10 リードデバイス 12 リード 20 基板 22 溝 24 バイアホール 30 絶縁基板 34 バイアホール 36 底パッド DESCRIPTION OF SYMBOLS 10 Lead device 12 Lead 20 Substrate 22 Groove 24 Via hole 30 Insulating substrate 34 Via hole 36 Bottom pad

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】絶縁基板と;リードワイヤを挿入するため
に該基板を通過する少なくとも一つのバイアホールと;
該リードワイヤにはんだ付けされる該バイアホールの壁
に沿ってメッキされ、マザーボードに表面取り付けされ
る該基板の底に沿って平坦なはんだパッドへ延在するは
んだ材料とからなる少なくとも一つの長いリードワイヤ
を有する電子デバイス用の表面取り付けパッケージ。
An insulating substrate; at least one via hole passing through the substrate for inserting lead wires;
At least one long lead consisting of a solder material plated along the walls of the via holes soldered to the lead wires and extending to flat solder pads along the bottom of the substrate surface mounted to a motherboard Surface mount package for electronic devices with wires.
【請求項2】 2つのバイアホールが存在する請求項1
記載の電子デバイス用の表面取り付けパッケージ。
2. The method of claim 1, wherein there are two via holes.
A surface mount package for an electronic device as described.
【請求項3】 該リードワイヤは基板の厚さより深くな
い深さに挿入される請求項1記載の電子デバイス用の表
面取り付けパッケージ。
3. The surface mount package for an electronic device according to claim 1, wherein said lead wire is inserted to a depth not deeper than a thickness of the substrate.
【請求項4】 該リードワイヤは該バイアホールの内側
に折り返される請求項1記載の電子デバイス用の表面取
り付けパッケージ。
4. The surface mount package for an electronic device according to claim 1, wherein said lead wire is folded back inside said via hole.
【請求項5】 該はんだ材料は錫鉛合金である請求項1
記載の電子デバイス用の表面取り付けパッケージ。
5. The solder material according to claim 1, wherein said solder material is a tin-lead alloy.
A surface mount package for an electronic device as described.
JP2000224325A 2000-07-25 2000-07-25 Surface mount package device for long lead Pending JP2002050846A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8526469B2 (en) 2008-06-19 2013-09-03 Sony Corporation Packet filtering based on dynamic usage information

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