JP2002049504A - フラッシュメモリを含むシステムおよびフラッシュメモリ内蔵ｌｓｉ並びにそれらを用いたデバッグシステム - Google Patents

Abstract

(57)【要約】 【課題】 プログラムデバッグのためにエバリュエーシ
ョンチップを別途開発する必要がなく、デバッグ時にエ
ミュレータによって忠実な再現が困難な動作についても
検証を行うことができるフラッシュメモリ内蔵ＬＳＩを
提供する。 【解決手段】 メモリインターフェイス１１０によっ
て、システムが実動作モードであるか、またはエミュレ
ータを接続した動作モードであるかを検出する。エミュ
レータが接続されている場合、対象メモリ制御回路１２
０から出力される対象メモリ制御信号４０６によって、
バス４０８との接続をフラッシュメモリ１１２に接続さ
れた内部バス４０４または外部バス４０２に切り換え
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プログラムコード
またはプログラムコードとデータコードを記憶するフラ
ッシュメモリを含むシステムおよびフラッシュメモリ内
蔵ＬＳＩに関し、さらにプログラムコードをデバッグす
るためのデバッグシステムに関するものである。

【０００２】

【従来の技術】ＣＰＵを備えたシステムにおいて用いら
れるフラッシュメモリには、そのシステムで用いられる
プログラムコードが格納される場合が多い。さらに、フ
ラッシュメモリの容量増大および書き換え保証回数の増
大に伴って、フラッシュメモリにプログラムコードと共
にデータコードを格納する場合が増えている。

【０００３】従来、プログラムコードを格納するフラッ
シュメモリを内蔵したＬＳＩは、実製品とは異なるデバ
ッグ専用のエバリュエーションチップを使用してプログ
ラムのデバッグを行っていた。

【０００４】図７（ａ）に実製品の例を示し、図７
（ｂ）にエバリュエーションチップの例を示す。図７
（ａ）に示すように、実製品ではＣＰＵおよびその周辺
回路（ＳＲＡＭやランダムロジック（ＤＲＡＭ）等）と
共にフラッシュメモリも内蔵され、内部バスで接続され
ている。これに対して、エバリュエーションチップで
は、図７（ｂ）に示すように、フラッシュメモリは内蔵
されず、その代わりに本来フラッシュメモリに接続され
ているアドレス信号、データ信号、制御信号等の信号が
外部端子として出力される。すなわち、エバリュエーシ
ョンチップでは、外部端子として出力された信号を介し
てフラッシュメモリの動作を代行するエミュレータを接
続し、このエミュレータによって内蔵フラッシュメモリ
の動作を実現する。さらに、エミュレータにはプログラ
ムのデバッグ機能が備わっており、デバッグ作業はエミ
ュレータによって行うことになる。

【０００５】上記エバリュエーションチップを使用した
デバッグシステムとしては、例えば特開平１１−２８２
７１２号に開示されているようなものが挙げられる。図
８を用いて特開平１１−２８２７１２号に開示されてい
るデバッグシステムの構成について説明する。このデバ
ッグシステムにおいて、エミュレータ本体２は、実際に
フラッシュメモリが設けられる基板であるターゲット基
板４に接続されている。また、エミュレータ本体２は、
ホスト計算機６にも接続されている。エミュレータ本体
２は、ホストインターフェース（ＨＩＦ）１０、ＣＰＵ
で構成されるコントローラ１２、制御プログラム用メモ
リ１４、ＲＡＭで構成されるエミュレーションメモリ１
６、フラッシュメモリコマンド解析部１８、電気的エミ
ュレーション部２０およびバッファ２２を含んでいる。

【０００６】エミュレーションメモリ１６は、基本的に
ターゲット基板４に搭載されるフラッシュメモリと同様
の内容を格納するためのものであり、制御プログラム用
メモリ１４はコントローラ１２で実行されるプログラム
を格納するためのものである。フラッシュメモリコマン
ド解析部１８はターゲット基板４から発行されるフラッ
シュメモリコマンドを検知するための回路であり、実際
のフラッシュメモリ内部での動作に近い速度での処理を
実現するために論理演算素子等を用いてハードウェア的
に構成される。電気的特性エミュレーション部２０は、
例えばフラッシュメモリの各端子と同等のインピーダン
スを実現するための回路である。ホストインターフェー
ス１０は、ホスト計算機６とコントローラ１２とを接続
する部分である。コントローラ１２は、制御プログラム
用メモリ１４に格納されたプログラムを実行し、ホスト
計算機６とホストインターフェイス１０を介して通信を
行い、エミュレーションメモリ１６へのプログラムのダ
ウンロードを行う。バッファ２２は、エミュレーション
メモリ１６へのアクセスを制御する。

【０００７】また、エミュレータ本体２からはターゲッ
トバス２４が伸びている。このターゲットバス２４とし
ては、ターゲット基板４との接続が容易なように、例え
ばフレキシブルなケーブルを用いることができる。ター
ゲットバス２４のターゲット基板４側はフラッシュメモ
リエミュレータアダプタ２６に接続される。なお、実際
にはプローブ２８の上にフラッシュメモリエミュレータ
アダプタ２６が配置（差し込み）されるが、図８では構
成を分かりやすくするためにずらして示している。フラ
ッシュメモリエミュレータアダプタ２６とターゲット基
板４上のフラッシュメモリの取付位置とはプローブ２８
を介して接続されている。このようにして、エミュレー
タ本体２とターゲット基板４とは接続されている。な
お、エミュレータ本体２が接続される際には、ターゲッ
ト基板４上のフラッシュメモリ取付位置には、実際のフ
ラッシュメモリは配置されない。

【０００８】ターゲット基板４は、例えば自動車のエン
ジン制御回路やビデオカメラの制御回路等、実製品に用
いられる基板であり、フラッシュメモリおよびＣＰＵ
（ターゲットＣＰＵ）３０を含んでいる。実製品では、
ターゲットＣＰＵ３０は、当該基板上に配置されるフラ
ッシュメモリからプログラムを読み出して実行したり、
その他、フラッシュメモリに対してブロックイレーズや
書き込み等の操作を行ったりする。ホスト計算機６は、
ホストインターフェース１０を介してコントローラ１２
に接続され、データのダウンロードなどを行う。

【０００９】この従来技術によれば、エミュレーション
メモリをあたかもフラッシュメモリのように扱って、フ
ラッシュメモリ特有のコマンドシーケンスをエミュレー
ションすることが可能であった。

【００１０】

【発明が解決しようとする課題】このように、上述した
従来技術では、プログラムコードを格納するフラッシュ
メモリを内蔵するＬＳＩにおいて、プログラムのデバッ
グのためだけに実製品とは異なるエバリュエーションチ
ップを別途開発する必要がある。このため、開発工数／
開発費用の増大がＬＳＩのコストアップにつながると共
に、一旦フラッシュメモリ内蔵ＬＳＩに不具合が発見さ
れた場合に、エバリュエーションチップの修正をも行わ
なければならなかった。

【００１１】また、従来技術では、フラッシュメモリを
エミュレーションメモリで代替しており、電気的特性エ
ミュレーション部２０が存在するものの、製品に搭載さ
れるフラッシュメモリの電気的特性、特に書き込み（コ
マンド発行）動作時のＡＣ特性とは異なるという問題点
がある。具体的には、フラッシュメモリのＡＣ特性はブ
ロックサイズに依存するため、ブロックサイズの異なる
フラッシュメモリ同士ではＡＣ特性が異なる。また、同
じフラッシュメモリであっても、その経年劣化等の状態
によって書き込み後のベリファイ（検証）動作に要する
時間が異なるため、ＡＣ特性が同じとは限らない。この
ように様々な条件によってＡＣ特性が異なるため、エミ
ュレータによってフラッシュメモリのＡＣ特性を忠実に
再現することは困難であった。

【００１２】さらに、フラッシュメモリのコマンドセッ
トおよびコマンドシーケンスは一般に使用するフラッシ
ュメモリ毎に異なっているため、エミュレータもコマン
ドセットやコマンドシーケンス毎に専用のものを開発す
るか、または、汎用として使用できるようにするには、
異なる複数のコマンドセットやコマンドシーケンスに対
応する機能を備えなる必要があった。このため、安価で
汎用性の高いエミュレータは実現困難であった。このよ
うに、エミュレータによってＡＣ特性を含めて、実際に
用いられるフラッシュメモリの動作を忠実に再現するの
は困難であり、完全な動作検証を行うことは非常に困難
であった。

【００１３】本発明は、このような従来技術の課題を解
決するためになされたものであり、プログラムのデバッ
グのためだけに実製品とは異なるエバリュエーションチ
ップを開発する必要をなくすと共に、デバッグ時にエミ
ュレータによって忠実な再現が困難な動作については、
実際に搭載されたフラッシュメモリをアクセスすること
によってＡＣ特性を含む実フラッシュメモリとエミュレ
ータとの間の不整合をなくして完全な動作検証を可能と
することができるフラッシュメモリを含むシステムおよ
びフラッシュメモリ内蔵ＬＳＩ並びにそれらを用いたデ
バッグシステムを提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明のフラッシュメモ
リを含むシステムは、プログラムコード、またはプログ
ラムコードとデータコードを記憶するためのフラッシュ
メモリを含むシステムにおいて、該フラッシュメモリの
メモリ動作を代行可能なエミュレータに接続される外部
バスと、システムが実動作モードであるか、または該エ
ミュレータを接続したエミュレーション動作モードであ
るかを検出する動作モード検出手段と、該動作モード検
出手段によりエミュレーション動作モードであることを
検出したときに、フラッシュメモリに対してアクセスを
行うか、またはエミュレータ内のエミュレーションメモ
リにアクセスを行うかを切り換える対象メモリ切り換え
手段とを備え、そのことにより上記目的が達成される。

【００１５】本発明のフラッシュメモリ内蔵ＬＳＩは、
プログラムコード、またはプログラムコードとデータコ
ードを記憶するためのフラッシュメモリを内蔵したＬＳ
Ｉにおいて、該フラッシュメモリのメモリ動作を代行可
能なエミュレータに接続される外部バスと、システムが
実動作モードであるか、または該エミュレータを接続し
たエミュレーション動作モードであるかを検出する動作
モード検出手段と、該動作モード検出手段によりエミュ
レーション動作モードであることを検出したときに、フ
ラッシュメモリに接続された内部バスとエミュレータに
接続される外部バスとを切り換えて、フラッシュメモリ
にアクセスを行うか、またはエミュレータ内のエミュレ
ーションメモリにアクセスを行うかを切り換える対象メ
モリ切り換え手段とを備え、そのことにより上記目的が
達成される。

【００１６】上記構成によれば、同じメモリ空間にマッ
ピングされた実際に使用されるフラッシュメモリと、エ
ミュレータ内のエミュレーションメモリとを、動作モー
ドが実動作モードであるかエミュレーション動作モード
であるかに応じて、さらに、メモリヘのアクセス対象
が、ＣＰＵが実行するプログラムであるプログラムコー
ドであるか、音声や画像等のデータコードであるかに応
じて、切り換えることができる。よって、同一チップで
実動作とエミュレーション動作とを実現することが可能
となり、プログラムをデバッグするための実製品とは異
なるエバリュエーションチップを別途開発する必要がな
くなる。

【００１７】本発明のデバッグシステムは、本発明のフ
ラッシュメモリを含むシステムまたは本発明のフラッシ
ュメモリ内蔵ＬＳＩと、該フラッシュメモリのメモリ動
作を代行可能で、かつ、プログラムのデバッグ機能を有
するエミュレータから構成され、そのことにより上記目
的が達成される。

【００１８】上記構成によれば、エミュレータを用いた
デバッグ時に、エミュレータで忠実な再現が困難な動作
については、実際に用いられるフラッシュメモリをアク
セスして行うことが可能となる。よって、ＡＣ特性等、
実フラッシュメモリとエミュレータとの間の不整合を回
避して、完全な動作検証を行うことが可能となる。

【００１９】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照しながら説明する。

【００２０】［実施の形態１］図１は、本発明の一実施
形態であるフラッシュメモリ内蔵ＬＳＩの構成を示すブ
ロック図である。この構成は、通常のフラッシュメモリ
内蔵ＬＳＩにメモリインターフェイス１１０と対象メモ
リ１２０とを加えたものである。

【００２１】この図１において、フラッシュメモリ内蔵
ＬＳＩ１００は、動作モードを検出するためのＣＰＵ１
０２、プログラムコードやデータコードを記憶するため
のフラッシュメモリ１１２、フラッシュメモリ１１２に
データをダウンロードするためのシリアルインターフェ
ース１１４、ターゲットシステム（フラッシュメモリ内
蔵ＬＳＩ１００によりコントロールされる対象）に接続
される入出力ポート１１６、ＣＰＵの周辺回路であるＳ
ＲＡＭ１１８、アクセス対象メモリの切り換えを制御す
る対象メモリ制御レジスタ１０４を含む対象メモリ制御
回路１２０、フラッシュメモリ内蔵ＬＳＩ１００の動作
モード検出とアクセス対象メモリの切り換えを行うため
のメモリインターフェース１１０で構成されている。こ
の図１において、４０２はエミュレータに接続される外
部バスであり、後述する動作モード検出信号４０２−
ａ、ＣＰＵコントロール信号４０２−ｂ、エミュレーシ
ョンメモリ用アドレスバス４０２−ｃ、エミュレーショ
ンメモリ用データバス４０２−ｄ、エミュレーションメ
モリ用アクセス信号４０２−ｅに対応する。また、４０
４はフラッシュメモリに接続された内部バスであり、後
述するフラッシュメモリ用アドレスバス４０４−ａ、フ
ラッシュメモリ用データバス４０４−ｂ、フラッシュメ
モリ用アクセス信号４０４−ｃに対応する。また、４０
６は対象メモリ制御レジスタ１０４に格納された値に応
じて対象メモリ制御回路１２０から出力される対象メモ
リ切り換え制御信号である。さらに、４０８はフラッシ
ュメモリ内蔵ＬＳＩの各構成部を接続するためのバスで
あり、後述する動作モード検出信号４０８−ａ、ＣＰＵ
コントロール信号４０８−ｂ、メモリ用アドレス信号４
０８−ｃ、メモリ用データ信号４０８−ｄ、メモリ用ア
クセス信号に対応する。

【００２２】このフラッシュメモリ内蔵ＬＳＩ１００
は、プログラムのデバッグに使用する従来のエバリュエ
ーションチップとは異なり、フラッシュメモリ１１２を
内蔵しているため、実製品においても同じＬＳＩを使用
することができる。

【００２３】図２は、上記図１におけるメモリインター
フェース１１０の構成をさらに詳しく説明するための図
である。この図２において、４０６はメモリインターフ
ェース１１０に対する対象メモリ切り換え制御信号であ
る。

【００２４】４０２−ａおよび４０８−ａはＣＰＵ１０
２にエミュレータの接続を知らせるために用いられる動
作モード検出信号であり、外部から入力される動作モー
ド検出信号４０２−ａを元にメモリインターフェイス１
１０が生成した動作モード検出信号４０８−ａによっ
て、ＣＰＵ１０２がエミュレータが接続されているか否
かを検出する。エミュレータが接続されていない場合に
は、メモリインターフェース１１０内にて動作モード検
出信号がＬｏｗレベルおよびＨｉｇｈレベルのいずれか
一方のレベルに固定される。例えば、動作モード検出信
号がＬｏｗレベルの場合に実動作モードに設定されると
すると、ＣＰＵ１０２がＬｏｗレベルを検出して実動作
モードであることを認識すると、アクセス対象メモリと
してフラッシュメモリ１１２が選択されるように、対象
メモリ制御回路１２０に対して、対象メモリ切り換え制
御信号４０６を固定する。一方、エミュレータが接続さ
れている場合には、動作モード検出信号４０２−ａ、４
０８−ａのＨｉｇｈレベルをＣＰＵ１０２が検出してエ
ミュレーション動作モードであることを認識すると、ア
クセス対象メモリとしてエミュレーションメモリ２０８
が選択されるように、対象メモリ制御回路１２０に対し
て、対象メモリ切り換え制御信号４０６を固定する。

【００２５】４０２−ｂと４０８−ｂはエミュレータが
ＣＰＵ１０２にシステム（ＬＳＩ１００）の初期化を指
示するためのＣＰＵコントロール信号であり、ホストコ
ンピュータからリセットコマンドが入力された場合に出
力される。これによりＣＰＵ１０２はプログラムスター
トアドレスからプログラムを実行できる状態になり、ま
た、対象メモリ制御レジスタを含むレジスタ、入出力ポ
ートの状態およびシリアルインターフェイスの状態等、
ハードウェア仕様が初期化される。本実施形態では、フ
ラッシュメモリ１１２がアクセス対象となるように初期
化される。

【００２６】４０２−ｃはエミュレータのエミュレーシ
ョンメモリ用アドレスバス、４０２−ｄはエミュレータ
のエミュレーションメモリ用データバス、４０２−ｅは
エミュレータのエミュレーションメモリ用アクセス信号
であり、リード（読み出し）専用のものである。また、
４０４−ａはフラッシュメモリ用アドレスバス、４０４
−ｂはフラッシュメモリ用データバス、４０４−ｃはフ
ラッシュメモリ用アクセス信号である。さらに、４０８
−ｃはメモリ用アドレス信号、４０８−ｄはメモリ用デ
ータ信号、４０８−ｅはメモリ用アクセス信号である。

【００２７】メモリインターフェイス１１０としては、
例えば図３に示すような回路構成のものを用いることが
できる。この図において、ＳＷ１〜ＳＷ８は対象メモリ
切り換え制御信号４０６によってＯＮ／ＯＦＦするスイ
ッチであり、ＳＷ５のみが双方向スイッチである。４０
２−ａはエミュレータ２００が接続された場合にＨｉｇ
ｈレベルとなる信号であり、４０８−ａはエミュレータ
２００接続時にＨｉｇｈレベルとなり、未接続時にはメ
モリ１１０内のプルダウン抵抗によりＬｏｗレベルとな
る。

【００２８】エミュレータ２００が接続時に、対象メモ
リ切り換え制御信号４０６がＨｉｇｈレベルになること
により、ＳＷ１、ＳＷ２、ＳＷ４、ＳＷ６およびＳＷ８
がＯＮ状態になる。この場合、ＣＰＵコントロール信号
４０２−ｂおよび４０８−ｂが有効になると共にメモリ
用アドレス信号４０８−ｃ、メモリ用データ信号４０８
−ｄおよびメモリ用アクセス信号４０８−ｅがエミュレ
ータ２００に接続され、ＣＰＵ１０２はエミュレーショ
ンメモリ２０８へのアクセスが可能となる。

【００２９】一方、エミュレータ２００が接続時に、対
象メモリ切り換え制御信号４０６がＬｏｗレベルになる
ことにより、ＳＷ３、ＳＷ５およびＳＷ７がＯＮ状態に
なる。この場合、メモリ用アドレス信号４０８−ｃ、メ
モリ用データ信号４０８−ｄおよびメモリ用アクセス信
号４０８−ｅがフラッシュメモリ１１２に接続され、Ｃ
ＰＵ１０２はフラッシュメモリ１１２へのアクセスが可
能となる。

【００３０】なお、エミュレータ２００の未接続時に
は、対象メモリ切り換え制御信号４０６は常にＬｏｗレ
ベルであり、ＣＰＵ１０２はフラッシュメモリ１１２へ
のアクセスが可能となる。

【００３１】以下に、本実施の形態１のフラッシュメモ
リ内蔵ＬＳＩの特徴的機能について、図２を用いて説明
する。なお、本実施形態において、フラッシュメモリと
エミュレーションメモリのいずれにアクセスするかはＣ
ＰＵ１０２が決定し、ＣＰＵ１０２が対象メモリ制御レ
ジスタ１０４にアクセス対象情報を書き込む。この処理
は、ＣＰＵ１０２が実行するプログラムに記述する。

【００３２】このフラッシュメモリ内蔵ＬＳＩにおい
て、エミュレーション動作時にＣＰＵ１０２がエミュレ
ーションメモリ用アドレスバス４０２−ｃ、エミュレー
ションメモリ用データバス４０２−ｄおよびエミュレー
ションメモリ用アクセス信号４０２−ｅを使用してエミ
ュレーションメモリからデータ読み出しを行う場合に
は、ＣＰＵ１０２は対象メモリ制御レジスタ１０４にエ
ミュレーションメモリが対象であることを示す情報を書
き込む。そして、この情報に応じて対象メモリ制御回路
１２０から出力される対象メモリ切り換え制御信号４０
６によって、メモリインターフェース１１０はメモリ用
アドレス信号４０８−ｃとメモリ用アクセス信号４０８
−ｅをエミュレーションメモリ用アドレスバス４０２−
ｃとエミュレーションメモリ用アクセス信号４０２−ｅ
に出力し、エミュレーションメモリに格納されたプログ
ラムコードをエミュレーションメモリ用データバス４０
２−ｄから読み出してメモリ用データ信号４０８−ｄと
して出力する。このとき、メモリインターフェース１１
０はフラッシュメモリ用アドレスバス４０４−ａとフラ
ッシュメモリ用アクセス信号４０４−ｃに対して、メモ
リ用アドレス信号４０８−ｃとメモリ用アクセス信号４
０８−ｅを出力しない。

【００３３】一方、ＣＰＵ１０２がフラッシュメモリ用
アドレスバス４０４−ａ、フラッシュメモリ用データバ
ス４０４−ｂおよびフラッシュメモリ用アクセス信号４
０４−ｃを使用してフラッシュメモリ１１２のデータ読
み出しを行う場合には、ＣＰＵ１０２は対象メモリ制御
レジスタ１０４にフラッシュメモリが対象であることを
示す情報を書き込む。そして、この情報に応じて対象メ
モリ制御回路１２０から出力される対象メモリ切り換え
制御信号４０６により、メモリインターフェース１１０
はメモリ用アドレス信号４０８−ｃとメモリ用アクセス
信号４０８−ｅをフラッシュメモリ用アドレスバス４０
４−ａとフラッシュメモリ用アクセス信号４０４−ｃに
出力し、フラッシュメモリ１１２に格納されたデータを
フラッシュメモリ用データバス４０４−ｂから読み出し
てメモリ用データ信号４０８−ｄとして出力する。この
とき、メモリインターフェース１１０は、エミュレーシ
ョンメモリ用アドレスバス４０２−ｃとエミュレーショ
ンメモリ用アクセス信号４０２−ｅに対して、メモリ用
アドレス信号４０８−ｃとメモリ用アクセス信号４０８
−ｅを出力しない。

【００３４】さらに、ＣＰＵ１０２がフラッシュメモリ
１１２にデータ書き込み（コマンド発行）を行う場合に
は、ＣＰＵ１０２は対象メモリ制御レジスタ１０４にフ
ラッシュメモリがアクセスの対象であることを示す情報
を書き込む。そして、この情報に応じて対象メモリ制御
回路１２０から出力される対象メモリ切り換え制御信号
４０６により、メモリインターフェース１１０はメモリ
用アドレス信号４０８−ｃ、メモリ用データ信号４０８
−ｄおよびメモリ用アクセス信号４０８−ｅをフラッシ
ュメモリ用アドレスバス４０４−ａ、フラッシュメモリ
用データバス４０４−ｄおよびフラッシュメモリ用アク
セス信号４０４−ｃに出力する。このとき、エミュレー
ションメモリ用アクセス信号４０２−ｅはリード専用信
号であるため出力されない。

【００３５】以上のように、本実施の形態１のフラッシ
ュメモリ内蔵ＬＳＩによれば、実動作モードであるかエ
ミュレータに接続されたエミュレーション動作モードで
あるかを検出して、エミュレータ接続時に、フラッシュ
メモリヘの読み出しと書き込み、エミュレータ内のエミ
ュレーションメモリヘの読み出しを切り換えることが可
能である。

【００３６】［実施の形態２］図４は、実施の形態１に
おいて図１を用いて説明したフラッシュメモリ内蔵ＬＳ
Ｉを使用したデバッグシステムの構成を示すブロック図
である。この図４において、エミュレータ２００は、ホ
ストインターフェース２０２、ＣＰＵからなるコントロ
ーラ２０４、制御プログラム用メモリ２０６およびＲＡ
Ｍからなるエミュレーションメモリ２０８で構成されて
いる。

【００３７】エミュレーションメモリ２０８は、基本的
にフラッシュメモリ内蔵ＬＳＩ１００のフラッシュメモ
リ１１２と同様の内容を格納するためのものであり、制
御プログラムメモリ２０６はコントローラ２０４で実行
されるプログラムを格納するためのものである。

【００３８】エミュレータ２００は、バス４０２によっ
てフラッシュメモリ内蔵ＬＳＩ１００のメモリインター
フェース１１０に接続されている。また、ホストコンピ
ュータ３００は、ホストインターフェース２０２を介し
てコントローラ２０４に接続され、データのダウンロー
ドなどを行う。

【００３９】さらに、エミュレータは、ユーザプログラ
ムをエミュレータ内のエミュレーションメモリにダウン
ロードすると共に、主として、 （１）ハードウェアブレーク機能 任意のアドレス値、データ値によるブレークが可能 （２）リアルタイムトレース機能 アドレスバスおよびデータバスをバスサイクル毎にリア
ルタイムで取り込み可能 （３）リアルタイムカウント機能 ユーザプログラムの実行時間の計測が可能 （４）２点間実行計測機能 イベント条件で指定した２点間の実行時間を計測可能 （５）強制ブレーク機能 実行中のユーザプログラムを強制的に停止させることが
可能 等のデバッグ機能を有する。

【００４０】上記デバッグシステムは、ＣＰＵ１０２が
エミュレータ２００のエミュレーションメモリ２０８に
格納されたプログラムコードを実行する場合にはエミュ
レーションメモリ２０８を、ＣＰＵ１０２がフラッシュ
メモリ１１２に格納されたデータコードの読み出しを行
う場合にはフラッシュメモリ１１２をアクセスする機能
を有している。さらに、ＣＰＵ１０２がフラッシュメモ
リ１１２にデータコードの書き込み（コマンド発行）を
行う場合には、フラッシュメモリ１１２をアクセスする
機能を有している。

【００４１】このように、読み出しを行う場合に、プロ
グラムコードであるかデータコードであるかによって対
象メモリを異ならせる理由は、以下の通りである。プロ
グラムコードの場合には、エミュレータのデバッグ機能
を使用してプログラムコードのデバッグを可能とし、デ
ータコードの場合には、実際のフラッシュメモリに格納
されたデータを使用可能とするため、プログラムコード
であるかデータコードによって対象メモリを切り換え
る。実製品において、フラッシュメモリ内蔵ＬＳＩに内
蔵されるフラッシュメモリには、図５に示すように、プ
ログラムコードを格納する格納領域とデータコードを格
納する格納領域とが混在する。プログラム開発段階で
は、このプログラムコードのデバッグを行うために、Ｒ
ＯＭＩＣＥ等のエミュレータを使用する。一方、データ
コードは、プログラム実行により随時書き換えられ、そ
のデータコードを使用した処理が実行される。本実施形
態では、プログラム開発段階で汎用のＲＯＭＩＣＥ（エ
ミュレータ）を使用したデバッグを可能とすると共に、
フラッシュメモリに書き込まれるデータコードについて
は実際に使用するフラッシュメモリを使用するために、
プログラムコードであるかデータコードであるかによっ
て対象メモリを異ならせるのである。

【００４２】さらに、エミュレータに対してデータ書き
込みを行わない理由については、以下の通りである。エ
ミュレータ内のエミュレーションメモリ（ＳＲＡＭ）と
実デバイス（フラッシュメモリ）では、データ書き込み
における書き込みアルゴリズムが異なるため、フラッシ
ュメモリへのデータ書き込み用プログラムでは、エミュ
レーションメモリへの書き込みを正常に行うことができ
ない。従来技術のように、エミュレーションメモリをフ
ラッシュメモリとして代用した場合にはＡＣ特性が異な
る。さらに、エミュレータのエミュレータメモリとして
フラッシュメモリ内蔵ＬＳＩに内蔵されているフラッシ
ュメモリと同じものを使用すれば、エミュレータへのデ
ータ書き込みが可能となるが、フラッシュメモリは各メ
ーカー、機種によって書き込みアルゴリズムやＡＣ特性
が異なるため、カスタムのＲＯＭＩＣＥが必要となる。
本実施形態では、エミュレータに対してデータ書き込み
を行わず、フラッシュメモリに対してデータ書き込みを
行うことにより、このような問題を防ぐことができる。
さらに、汎用のＲＯＭＩＣＥを使用可能とすることがで
きる。

【００４３】図６は、図４におけるＣＰＵ１０２、対象
メモリ制御レジスタ１０４、メモリインターフェース１
１０、フラッシュメモリ１１２およびエミュレータ２０
０の接続をさらに詳しく説明するための図である。

【００４４】エミュレータ２００の制御用プログラムメ
モリ２０６には、エミュレーションメモリ２０８の内容
をフラッシュメモリ１１２に書き込むプログラム、およ
びフラッシュメモリ１１２の内容をエミュレーションメ
モリ２０８に書き込むプログラムが内蔵されている。そ
して、エミュレータ２００の起動後、ホストコンピュー
タからエミュレーションメモリ２０８にプログラムコー
ドをダウンロードした際に、エミュレーションメモリ２
０８からメモリインターフェイス１１０を介してその内
容がフラッシュメモリ１１２に伝わり、エミュレーショ
ンメモリ２０８と同じ内容がフラッシュメモリ１１２に
書き込まれる。また、シリアルイン夕ーフェース１１４
を介してフラッシュメモリ１１２にダウンロードされた
プログラムコードやデータコードは、エミュレータ２０
０のコマンド実行により、フラッシュメモリ１１２から
メモリ１１０を介してエミュレーション２０８に伝わ
り、エミュレーションメモリ２０８に書き込まれる。

【００４５】以下に、本実施の形態２のデバッグシステ
ムの特徴的機能について、図６を用いて説明する。

【００４６】フラッシュメモリ内蔵ＬＳＩ１００にエミ
ュレータ２００が接続された状態において、ＣＰＵ１０
２がエミュレータ２００のエミュレーションメモリ２０
８に格納されたプログラムコードを実行する場合、ＣＰ
Ｕｌ０２は対象メモリ制御レジスタ１０４にエミュレー
ションメモリが対象であることを表わす情報を書き込
む。そして、メモリインターフェース１１０は対象メモ
リ制御回路１２０から出力される対象メモリ切り換え制
御信号４０６により、メモリ用アドレス信号４０８−ｃ
をエミュレーションメモリ用アドレスバス４０２−ｃに
出力するとともに、メモリ用アクセス信号４０８−ｅを
エミュレーションメモリ用アクセス信号４０２−ｅを出
力し、エミュレーションメモリに格納されたプログラム
コードをエミュレーションメモリ用データバス４０２−
ｄを介してメモリ用データバス４０８−ｄに読み出す。
このとき、メモリインターフェース１１０はフラッシュ
メモリ用アドレスバス４０４−ａとフラッシュメモリ用
アクセス信号４０４−ｃに対して、メモリ用アドレス信
号４０８−ｃとメモリ用アクセス信号４０８−ｅを出力
しない。

【００４７】一方、ＣＰＵ１０２がフラッシュメモリ１
１２に格納されたデータコード読み出しを行う場合、Ｃ
ＰＵｌ０２は対象メモリ制御レジスタ１０４にフラッシ
ュメモリが対象であることを表わす情報を書き込む。そ
して、メモリインターフェース１１０は対象メモリ制御
回路１２０から出力される対象メモリ切り換え制御信号
４０６により、メモリ用アドレス信号４０８−ｃをフラ
ッシュメモリ用アドレスバス４０４−ａに出力するとと
もに、メモリ用アクセス信号４０８−ｅをフラッシュメ
モリ用アクセス信号４０４−ｃに出力し、フラッシュメ
モリ１１２のデータをフラッシュメモリ用データバス４
０４−ｂを介してメモリ用データバス４０８−ｄに読み
出す。このとき、メモリインターフェース１１０は、エ
ミュレーションメモリ用アドレスバス４０２−ｃとエミ
ュレーションメモリ用アクセス信号４０２−ｅに対し
て、メモリ用アドレス信号４０８−ｃとメモリ用アクセ
ス信号４０８−ｅを出力しない。

【００４８】さらに、ＣＰＵ１０２がフラッシュメモリ
１１２に対してデータコード書き込み（コマンド発行）
を行う場合、ＣＰＵ１０２は対象メモリ制御レジスタ１
０４にフラッシュメモリが対象である情報を書き込む。
メモリインターフェース１１２は対象メモリ切り換え制
御信号４０６により、メモリ用アドレス信号４０８−ｃ
をフラッシュメモリ用アドレスバス４０４−ａに出力す
るとともに、メモリ用データ信号４０８−ｄをフラッシ
ュメモリ用データバス４０４−ｂに出力し、メモリ用ア
クセス信号４０８−ｅをフラッシュメモリ用アクセス信
号４０４−ｃを出力する。この時、エミュレーションメ
モリ用アクセス信号４０２−ｅはリード専用信号である
ため出力されない。

【００４９】以上のように、本実施の形態２のデバッグ
システムによれば、エミュレータにより実際に使用され
るフラッシュメモリの忠実な再現を行うことが困難な動
作を行うときには、フラッシュメモリに対してアクセス
を行うことができるので、この問題を回避しながらエミ
ュレータを用いたデバッグを行うことが可能となる。ま
た、エミュレータはＡＣ特性等、実際に使用されるフラ
ッシュメモリの忠実な再現が困難な動作を行わないの
で、汎用のメモリ用エミュレータを用いることができ
る。従って、本発明のフラッシュメモリ内蔵ＬＩＳを用
いても、従来のデバッグ手法をそのまま使用することが
できる。

【００５０】なお、フラッシュメモリを内蔵していない
ＬＳＩとフラッシュメモリとを使用したシステムにおい
ても、同様のデバッグシステムを構築することが可能で
ある。

【００５１】

【発明の効果】以上詳述したように、本発明のフラッシ
ュメモリを含むシステムおよび本発明のフラッシュメモ
リ内蔵ＬＳＩによれば、プログラムのデバッグのためだ
けにエバリュエーションチップを開発する必要がないた
め、開発工数や開発費用を低減して低コスト化を図るこ
とができる。また、デバッグ時にも実際に使用されるフ
ラッシュメモリをアクセスすることが可能であるため、
ＡＣ特性等、エミュレータと実フラッシュメモリとの間
の不整合を無くして、完全な実動作検証を行うことがで
きる。さらに、本発明のフラッシュメモリを含むシステ
ムおよびフラッシュメモリ内蔵ＬＳＩによれば、汎用の
エミュレータを使用することができるので、従来通りの
デバッグ手法を踏襲することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態であるフラッシュメモリ内
蔵ＬＳＩの構成を説明するためのブロック図である。

【図２】図１の構成を詳細に示した図である。

【図３】本発明の一実施形態において用いられるメモリ
インターフェイスの回路構成例を説明するための図であ
る。

【図４】本発明の一実施形態であるフラッシュメモリ内
蔵ＬＳＩを用いたデバッグシステムの構成を示すブロッ
ク図である。

【図５】フラッシュメモリ内のメモリ空間を説明するた
めの図である。

【図６】図４の構成を詳細に示した図である。

【図７】（ａ）は実製品の構成を説明するための図であ
り、（ｂ）はプログラムデバッグ時に使用するエバリュ
エーションチップの構成を説明するための図である。

【図８】従来技術の構成を説明するためのブロック図で
ある。

【符号の説明】

２ エミュレータ本体 ４ ターゲット基板 ６ ホスト計算機 １０ ホストインターフェース １２ コントローラ（ＣＰＵ） １４ 制御プログラム用メモリ １６ エミュレーションメモリ（ＲＡＭ） １８ フラッシュメモリコマンド解析部 ２０ 電気的エミュレーション部 ２２ バッファ ２４ ターゲットバス ２６ フラッシュメモリエミュレータアダプタ ２８ プローブ ３０ ターゲットＣＰＵ １００ フラッシュメモリ内蔵ＬＳＩ １０２ ＣＰＵ １０４ 対象メモリ制御レジスタ １１０ メモリインターフェース １１２ フラッシュメモリ １１４ シリアルインターフェース １１６ 入出力ポート １１８ ＳＲＡＭ １２０ 対象メモリ制御回路 ２００ エミュレータ ２０２ ホストインターフェース ２０４ コントローラ（ＣＰＵ） ２０６ 制御プログラム用メモリ ２０８ エミュレーションメモリ ３００ ホストコンピュータ ４０２ 外部バス ４０２−ａ 動作モード検出信号 ４０２−ｂ ＣＰＵコントロール信号 ４０２−ｃ エミュレーションメモリ用アドレスバス ４０２−ｄ エミュレーションメモリ用データバス ４０２−ｅ エミュレーションメモリ用アクセス信号 ４０４ 内部バス ４０４−ａ フラッシュメモリ用アドレスバス ４０４−ｂ フラッシュメモリ用データバス ４０４−ｃ フラッシュメモリアクセス用信号 ４０６ 対象メモリ切り換え制御信号 ４０８ バス ４０８−ａ 動作モード検出信号 ４０８−ｂ ＣＰＵコントロール信号 ４０８−ｃ メモリ用アドレス信号 ４０８−ｄ メモリ用データ信号 ４０８−ｅ メモリ用アクセス信号 ＳＷ１〜ＳＷ８ スイッチ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 プログラムコード、またはプログラムコ
   ードとデータコードを記憶するためのフラッシュメモリ
   を含むシステムにおいて、 該フラッシュメモリのメモリ動作を代行可能なエミュレ
   ータに接続される外部バスと、 システムが実動作モードであるか、または該エミュレー
   タを接続したエミュレーション動作モードであるかを検
   出する動作モード検出手段と、 該動作モード検出手段によりエミュレーション動作モー
   ドであることを検出した場合には、フラッシュメモリに
   接続された内部バスとエミュレータに接続される外部バ
   スとを切り換えて、フラッシュメモリにアクセスを行う
   か、またはエミュレータ内のエミュレーションメモリに
   アクセスを行うかを切り換える対象メモリ切り換え手段
   とを備えたフラッシュメモリを含むシステム。
2. 【請求項２】 プログラムコード、またはプログラムコ
   ードとデータコードを記憶するためのフラッシュメモリ
   を内蔵したＬＳＩにおいて、 該フラッシュメモリのメモリ動作を代行可能なエミュレ
   ータに接続される外部バスと、 システムが実動作モードであるか、または該エミュレー
   タを接続したエミュレーション動作モードであるかを検
   出する動作モード検出手段と、 該動作モード検出手段によりエミュレーション動作モー
   ドであることを検出したときに、フラッシュメモリに接
   続された内部バスとエミュレータに接続される外部バス
   とを切り換えて、フラッシュメモリにアクセスを行う
   か、またはエミュレータ内のエミュレーションメモリに
   アクセスを行うかを切り換える対象メモリ切り換え手段
   とを備えたフラッシュメモリ内蔵ＬＳＩ。
3. 【請求項３】 請求項１に記載のフラッシュメモリを含
   むシステムまたは請求項２に記載のフラッシュメモリ内
   蔵ＬＳＩと、 該フラッシュメモリのメモリ動作を代行可能で、かつ、
   プログラムのデバッグ機能を有するエミュレータから構
   成されるデバッグシステム。