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JP2002042463A - 半導体装置、そのリフレッシュ方法および電子機器 - Google Patents

半導体装置、そのリフレッシュ方法および電子機器

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Publication number
JP2002042463A
JP2002042463A JP2000220498A JP2000220498A JP2002042463A JP 2002042463 A JP2002042463 A JP 2002042463A JP 2000220498 A JP2000220498 A JP 2000220498A JP 2000220498 A JP2000220498 A JP 2000220498A JP 2002042463 A JP2002042463 A JP 2002042463A
Authority
JP
Japan
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block
signal
semiconductor device
blocks
refresh
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000220498A
Other languages
English (en)
Inventor
Koichi Mizugaki
浩一 水垣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2000220498A priority Critical patent/JP2002042463A/ja
Priority to US09/907,769 priority patent/US6744685B2/en
Publication of JP2002042463A publication Critical patent/JP2002042463A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】 【課題】 ＶＳＲＡＭのような半導体装置のリフレッシ
ュ方法を提供すること。 【解決手段】 半導体装置１は、メモリセルアレイ２０
が四つのブロック、すなわち、ブロック（０）２２Ａ、
ブロック（１）２２Ｂ、ブロック（２）２２Ｃ、ブロッ
ク（３）２２Ｄに分割されている。あるブロック２２に
おいて、データの読み出しまたは書き込みが行われてい
る期間中に、残り全ての他のブロック２２において、リ
フレッシュが行われる。ブロック（０）２２Ａ〜ブロッ
ク（３）２２Ｄの選択は、最下位のアドレス信号Ａ0お
よび最下位より一つ上のアドレス信号Ａ1により行われ
る。アドレス信号は下位になるほど、頻繁に変わるの
で、このようにすると、あるブロック２２において、リ
フレッシュが延期され続けるのを防ぐことが可能とな
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、キャパシタに電荷
を蓄積することにより、データを記憶する半導体装置、
そのリフレッシュ方法、および、その半導体装置を含む
電子機器に関する。
【０００２】
【背景技術】半導体メモリの一つに、ＶＳＲＡＭ（Ｖir
tually Ｓtatic ＲＡＭ）がある。ＶＳＲＡＭのメモリ
セルは、ＤＲＡＭのメモリセルと同じであるが、ＶＳＲ
ＡＭは、列アドレスと行アドレスとをマルチプレックス
する必要がない。また、ユーザは、リフレッシュを考慮
せずに、ＶＳＲＡＭを使用できる（リフレッシュの透過
性）。
【０００３】
【発明が解決しようとする課題】本発明の目的は、周期
的にリフレッシュさせる必要があるメモリセルがアレイ
状に配置されたメモリセルアレイを備えた半導体装置、
そのリフレッシュ方法およびその半導体装置を含む電子
機器を提供することである。
【０００４】
【課題を解決するための手段】（１）本発明に係る半導
体装置のリフレッシュ方法は、周期的にリフレッシュさ
せる必要があるメモリセルがアレイ状に配置されたメモ
リセルアレイを備えた半導体装置のリフレッシュ方法で
あって、前記メモリセルアレイは、複数のブロックに分
割されており、一の前記ブロックにおいて、データの読
み出しまたは書き込みが行われ、かつ、少なくとも一つ
の他の前記ブロックにおいて、リフレッシュが行われ、
前記半導体装置に入力される外部からのアドレス信号
は、前記一つのブロックを選択するためのブロックアド
レス信号を含み、前記ブロックアドレス信号は、最下位
のアドレス信号から順に選択される。
【０００５】この半導体装置のリフレッシュ方法によれ
ば、あるブロックでデータの読み出しまたは書き込み
（外部からのアクセス）中に、他のブロックでリフレッ
シュをするので、半導体装置を効率的に動作させること
ができる。
【０００６】アドレス信号は下位になるほど、頻繁に変
わるので、外部からアクセスされるブロックは絶えず変
わりやすい。よって、本発明によれば、あるブロックに
おいて、リフレッシュが延期され続けるのを防ぐことが
可能となる。よって、すべてのブロックでのリフレッシ
ュの確実性を高めることができる。
【０００７】なお、ブロックアドレス信号は、最下位の
アドレス信号から順に選択されるとは、例えば、ブロッ
クが二つの場合、最下位のアドレス信号が、ブロックア
ドレス信号として選択されるという意味であり、例え
ば、ブロックが三〜四つの場合、最下位のアドレス信号
および最下位より一つ上のアドレス信号が、ブロックア
ドレス信号として選択されるという意味であり、例え
ば、ブロックが五〜八つの場合、最下位のアドレス信
号、最下位より一つ上のアドレス信号および最下位より
二つ上のアドレス信号が、ブロックアドレス信号として
選択されるという意味である。
【０００８】（２）本発明に係る半導体装置のリフレッ
シュ方法には、以下の態様がある。
【０００９】前記半導体装置の内部で発生するクロック
信号にもとづき、一の前記ブロックにおけるデータの読
み出しまたは書き込みと、少なくとも一つの他の前記ブ
ロックにおけるリフレッシュと、を同期させる。
【００１０】本発明によれば、他の外部装置（例えば、
ＣＰＵ）を考慮せずに、リフレッシュを行えるので、本
発明に係る半導体装置と他の外部装置とを組み合わせて
システムを作る場合に便利である。
【００１１】（３）本発明に係る半導体装置のリフレッ
シュ方法には、以下の態様がある。
【００１２】一の前記ブロックにおける、データの読み
出しまたは書き込みの期間中に、少なくとも一つの他の
前記ブロックにおいて、リフレッシュが行われる。
【００１３】本発明によれば、あるブロックで書き込み
または読み出しを開始するときに、そのブロックではリ
フレッシュ中ということはなく、書き込みまたは読み出
しが遅れることはない。
【００１４】（４）本発明に係る半導体装置のリフレッ
シュ方法には、以下の態様がある。
【００１５】一の前記ブロックにおける、データの読み
出しまたは書き込みを開始するための処理と、少なくと
も一つの他の前記ブロックにおける、リフレッシュを開
始するための処理と、を同期させる。
【００１６】本発明によれば、あるブロックで書き込み
または読み出しをするときに、そのブロックではリフレ
ッシュ中ということを防ぐことが可能となる。
【００１７】（５）本発明に係る半導体装置のリフレッ
シュ方法には、以下の態様がある。
【００１８】一の前記ブロックにおける、データの読み
出しまたは書き込み終了後、前記一のブロックでリフレ
ッシュが行われる。
【００１９】本発明によれば、すべてのブロックでリフ
レッシュが行える。
【００２０】（６）本発明に係る半導体装置のリフレッ
シュ方法には、以下の態様がある。
【００２１】ある１つの一の前記ブロックにおいて、デ
ータの読み出しまたは書き込みが行われ、かつ、残り全
ての他の前記ブロックにおいて、リフレッシュが行われ
る。
【００２２】（７）本発明に係る半導体装置のリフレッ
シュ方法には、以下の態様がある。
【００２３】前記半導体装置は、ＶＳＲＡＭ（Ｖirtual
ly Ｓtatic ＲＡＭ）を含む。
【００２４】（８）本発明に係る半導体装置は、周期的
にリフレッシュさせる必要があるメモリセルがアレイ状
に配置されたメモリセルアレイを備えた半導体装置であ
って、前記メモリセルアレイは、複数のブロックに分割
されており、一の前記ブロックにおいて、データの読み
出しまたは書き込みをし、かつ、少なくとも一つの他の
前記ブロックにおいて、リフレッシュをする、制御手段
を備え、前記半導体装置に入力される外部からのアドレ
ス信号は、一つの前記ブロックを選択するためのブロッ
クアドレス信号を含み、前記ブロックアドレス信号は、
最下位のアドレス信号から順に選択される。
【００２５】この半導体装置によれば、あるブロックで
データの読み出しまたは書き込み（外部からのアクセ
ス）中に、他のブロックでリフレッシュをするので、半
導体装置を効率的に動作させることができる。
【００２６】アドレス信号は下位になるほど、頻繁に変
わるので、外部からアクセスされるブロックは絶えず変
わりやすい。よって、本発明によれば、あるブロックに
おいて、リフレッシュが延期され続けるのを防ぐことが
可能となる。よって、すべてのブロックでのリフレッシ
ュの確実性を高めることができる。
【００２７】なお、ブロックアドレス信号は、最下位の
アドレス信号から順に選択されるとは、上記の通りであ
る。また、制御手段には、例えば、ブロックコントロー
ルがある。
【００２８】（９）本発明に係る半導体装置には、以下
の態様がある。
【００２９】前記制御手段は、前記ブロックの数に対応
した複数のブロックコントロールを備え、各前記ブロッ
クコントロールは、データの読み出しまたは書き込み処
理の信号を発生する手段と、リフレッシュ処理の信号を
発生する手段と、を備える。なお、データの読み出しま
たは書き込み処理の信号を発生する手段には、例えば、
外部アクセス実施信号発生回路がある。リフレッシュ処
理の信号を発生する手段には、例えば、ＲＦ（リフレッ
シュ）実施信号発生回路がある。
【００３０】（１０）本発明に係る半導体装置には、以
下の態様がある。
【００３１】各前記ブロックコントロールは、ブロック
アドレス信号に基づいて、前記二つの信号のいずれかを
発生する。
【００３２】（１１）本発明に係る半導体装置には、以
下の態様がある。
【００３３】一の前記ブロックにおけるデータの読み出
しまたは書き込みと、少なくとも一つの他の前記ブロッ
クにおけるリフレッシュと、を同期させるクロック信号
を発生する手段を備える。
【００３４】本発明によれば、他の外部装置（例えば、
ＣＰＵ）を考慮せずに、リフレッシュを行えるので、本
発明に係る半導体装置と他の外部装置とを組み合わせて
システムを作る場合に便利である。
【００３５】（１２）本発明に係る半導体装置には、以
下の態様がある。
【００３６】前記制御手段は、データの読み出しまたは
書き込みをするために、一の前記ブロックを選択する手
段と、一の前記ブロックの選択期間中に、少なくとも一
つの他の前記ブロックでリフレッシュする手段と、を備
える。
【００３７】本発明によれば、あるブロックで書き込み
または読み出しをするときに、そのブロックではリフレ
ッシュ中ということはなく、書き込みまたは読み出しが
遅れることはない。一の前記ブロックを選択する手段に
は、例えば、アドレスバッファがある。少なくとも一つ
の他の前記ブロックでリフレッシュする手段には、例え
ば、ブロックコントロールがある。
【００３８】（１３）本発明に係る半導体装置には、以
下の態様がある。
【００３９】前記制御手段は、一の前記ブロックにおけ
るデータの読み出しまたは書き込み処理の信号を発生す
る手段と、少なくとも一つの他の前記ブロックにおける
リフレッシュ処理の信号を発生する手段と、前記二つの
信号を同期させる手段と、を備える。
【００４０】本発明によれば、あるブロックで書き込み
または読み出しをするときに、そのブロックではリフレ
ッシュ中ということを防ぐことが可能となる。データの
読み出しまたは書き込み処理の信号を発生する手段に
は、例えば、外部アクセス実施信号発生回路がある。リ
フレッシュ処理の信号を発生する手段には、例えば、Ｒ
Ｆ（リフレッシュ）実施信号発生回路がある。二つの信
号を同期させる手段には、例えば、クロックがある。
【００４１】（１４）本発明に係る半導体装置には、以
下の態様がある。
【００４２】前記半導体装置は、ＶＳＲＡＭ（Ｖirtual
ly Ｓtatic ＲＡＭ）を含む。
【００４３】（１５）本発明に係る半導体装置は、複数
のブロックに分割され、かつ、前記複数のブロックには
メモリセルが配置された、メモリセルアレイと、前記複
数のブロックのうち、ある１つの前記ブロックにおいて
読み出しまたは書き込みをし、かつ、少なくとも１つの
他の前記ブロックにおいてリフレッシュを行う、制御手
段と、ブロックアドレス信号を含む、外部からのアクセ
ス信号が入力されるアドレスバッファ部と、を有し、前
記ブロックアドレス信号は、前記読み出しまたは書き込
みが実施される、前記ある１つのブロックを選択するた
めのものであり、前記ブロックアドレス信号は、前記ア
クセス信号の最下位から順に選択される。
【００４４】本発明によれば、（８）に記載の効果を有
する。
【００４５】（１６）本発明に係る電子機器は、前記半
導体装置を備える。
【００４６】
【発明の実施の形態】以下、本発明の好適な実施形態に
ついて、図面を用いて具体的に説明する。本実施形態
は、ＶＳＲＡＭに本発明を適用したものである。
【００４７】［半導体装置の構成］まず、本実施形態の
構成を説明する。図１は、本実施形態に係る半導体装置
１の回路ブロック図である。半導体装置１は、データ入
出力バッファ１０と、メモリセルアレイ２０と、アドレ
スバッファ６０と、を備える。
【００４８】データ入出力バッファ１０には、１６ビッ
トのデータ（Ｉ／Ｏ0〜Ｉ／Ｏ15）が入出力される。
【００４９】メモリセルアレイ２０には、複数のメモリ
セルがアレイ状に配置されている。メモリセルは、ｎ型
ＭＯＳトランジスタであるアクセストランジスタと、デ
ータを記憶するキャパシタと、を含む。メモリセルアレ
イ２０は、四つのブロック２２、つまり、ブロック
（０）２２Ａ、ブロック（１）２２Ｂ、ブロック（２）
２２Ｃ、ブロック（３）２２Ｄ、に分けられている。な
お、本発明においては、メモリセルアレイ２０は二以上
のブロックに分割されていればよい。ブロックの個数
は、奇数個、偶数個、いずれでもよい。
【００５０】各ブロック２２は、それぞれ、複数のワー
ド線と、これらのワード線と交差する複数のビット線対
と、これらのワード線とこれらのビット線対との交点に
対応して設けられた上記メモリセルと、を備える。メモ
リセルアレイ２０が例えば、１６Ｍビットとすると、各
ブロック２２は、それぞれ、例えば、４Ｍビットとな
る。
【００５１】各ブロック２２は、それぞれ、行デコーダ
２４および列デコーダ２６を備える。行デコーダ２４に
より、上記ワード線が選択される。列デコーダ２６によ
り、上記ビット線対が選択される。
【００５２】アドレスバッファ６０には、外部からのア
クセス信号であるアドレス信号Ａ0〜Ａ19が入力され
る。アドレス信号Ａ0、Ａ1は、ブロックアドレス信号で
ある。アドレス信号Ａ0、Ａ1により、読み出しまたは書
き込みがなされるブロック２２が選択される。つまり、
アドレス信号（Ａ0、Ａ1）が、（“Ｌ”、“Ｌ”）のと
き、ブロック（０）２２Ａが選択され、アドレス信号
（Ａ0、Ａ1）が、（“Ｈ”、“Ｌ”）のとき、ブロック
（１）２２Ｂが選択され、アドレス信号（Ａ0、Ａ1）
が、（“Ｌ”、“Ｈ”）のとき、ブロック（２）２２Ｃ
が選択され、アドレス信号（Ａ0、Ａ1）が、（“Ｈ”、
“Ｈ”）のとき、ブロック（３）２２Ｄが選択される。
アドレス信号Ａ0は、最下位のアドレス信号であり、ア
ドレス信号Ａ1は、最下位より一つ上のアドレス信号で
ある。
【００５３】アドレス信号Ａ2〜Ａ7は、列アドレス信号
である。アドレス信号Ａ2〜Ａ7により、各ブロック２２
の列アドレスが選択される。アドレス信号Ａ8〜Ａ
19は、行アドレス信号である。アドレス信号Ａ8〜Ａ19
により、各ブロック２２の行アドレスが選択される。ア
ドレスバッファ６０については後で詳細に説明する。
【００５４】半導体装置１は、さらに、四つのＲＦ（リ
フレッシュ）要求信号発生回路５０と、ＲＦ（リフレッ
シュ）タイミング信号発生回路７０と、クロック８０
と、を備える。ＲＦタイミング信号発生回路７０は、リ
ング発振回路を含み、ＲＦタイミング信号を発生する。
ＲＦタイミング信号は、ＲＦ要求信号を定期的に発生さ
せるためのものである。ＲＦタイミング信号により、Ｒ
Ｆ要求信号発生のタイミングが図られる。
【００５５】ＲＦ要求信号発生回路５０の数は、ブロッ
ク２２の数に対応している。ＲＦ要求信号発生回路５０
には、ＲＦタイミング信号発生回路７０からのＲＦタイ
ミング信号と、クロック８０からのクロック信号とが入
力される。ＲＦ要求信号発生回路５０からは、ＲＦ（リ
フレッシュ）要求信号が出力される。つまり、ＲＦ要求
信号（０）発生回路５０Ａからは、ＲＦ要求信号（０）
が出力され、ＲＦ要求信号（１）発生回路５０Ｂから
は、ＲＦ要求信号（１）が出力され、ＲＦ要求信号
（２）発生回路５０Ｃからは、ＲＦ要求信号（２）が出
力され、ＲＦ要求信号（３）発生回路５０Ｄからは、Ｒ
Ｆ要求信号（３）が出力される。
【００５６】半導体装置１は、さらに、制御部（制御手
段の一例）４０を備える。制御部４０は、ブロック２２
の数と等しい数のブロックコントロール、ここでは、四
つ、つまり、ブロック（０）コントロール４０Ａ、ブロ
ック（１）コントロール４０Ｂ、ブロック（２）コント
ロール４０Ｃ、ブロック（３）コントロール４０Ｄを備
える。各ブロックコントロールには、ブロックアドレス
信号Ａ0、Ａ1が入力される。また、ブロック（０）コン
トロール４０Ａには、ＲＦ要求信号（０）が入力され、
ブロック（１）コントロール４０Ｂには、ＲＦ要求信号
（１）が入力され、ブロック（２）コントロール４０Ｃ
には、ＲＦ要求信号（２）が入力され、ブロック（３）
コントロール４０Ｄには、ＲＦ要求信号（３）が入力さ
れる。
【００５７】ブロックコントロールからは、外部アクセ
ス実施信号またはＲＦ（リフレッシュ）実施信号が出力
される。つまり、ブロック（０）コントロール４０Ａか
らは、外部アクセス実施信号（０）またはＲＦ実施信号
（０）が出力され、ブロック（１）コントロール４０Ｂ
からは、外部アクセス実施信号（１）またはＲＦ実施信
号（１）が出力され、ブロック（２）コントロール４０
Ｃからは、外部アクセス実施信号（２）またはＲＦ実施
信号（２）が出力され、ブロック（３）コントロール４
０Ｄからは、外部アクセス実施信号（３）またはＲＦ実
施信号（３）が出力される。
【００５８】ＲＦ要求信号（０）〜（３）の発生時、例
えば、ブロックアドレス信号（Ａ0、Ａ1）が、
（“Ｌ”、“Ｌ”）のとき、ブロック（０）コントロー
ル４０Ａからは、ブロック（０）２２Ａが選択されるよ
うに、外部アクセス実施信号（０）が出力され、他のブ
ロックコントロール４０Ｂ〜４０Ｄからは、それぞれ、
ＲＦ実施信号（１）〜（３）が出力される。これによ
り、ブロック（０）２２Ａでは、データの読み出しまた
は書き込みがなされ、少なくとも一つの他のブロックで
ある、ブロック（１）２２Ｂ、ブロック（２）２２Ｃお
よびブロック（３）２２Ｄでは、該当する行のワード線
と接続されているメモリセルのリフレッシュがなされ
る。ブロックコントロールについては後で詳細に説明す
る。
【００５９】半導体装置１は、さらに、行プリデコーダ
３０Ａ〜３０ＤとＲＦ（リフレッシュ）カウンタ１００
と、を備える。行プリデコーダ３０Ａ〜３０Ｄにより、
ワード線を駆動するための信号が供給される。行プリデ
コーダ３０Ａ〜３０Ｄには、ＲＦカウンタ１００からの
リフレッシュアドレス信号ＲＦＡ8〜ＲＦＡ19および行
アドレス信号Ａ8〜Ａ19が入力される。また、行プリデ
コーダ３０Ａには、ブロック（０）コントロール４０Ａ
からの出力信号（外部アクセス実施信号（０）またはＲ
Ｆ実施信号（０））が入力され、行プリデコーダ３０Ｂ
には、ブロック（１）コントロール４０Ｂからの出力信
号が入力され、行プリデコーダ３０Ｃには、ブロック
（２）コントロール４０Ｃからの出力信号が入力され、
行プリデコーダ３０Ｄには、ブロック（３）コントロー
ル４０Ｄからの出力信号が入力される。行プリデコーダ
３０Ａ〜３０Ｄについては後で詳細に説明する。
【００６０】行プリデコーダ３０Ａからの出力信号は、
行デコーダ２４Ａに入力され、行プリデコーダ３０Ｂか
らの出力信号は、行デコーダ２４Ｂに入力され、行プリ
デコーダ３０Ｃからの出力信号は、行デコーダ２４Ｃに
入力され、行プリデコーダ３０Ｄからの出力信号は、行
デコーダ２４Ｄに入力される。
【００６１】半導体装置１は、さらに、ＲＦ（リフレッ
シュ）カウンタコントロール９０を備える。ＲＦカウン
タコントロール９０には、ＲＦ要求信号発生回路５０か
らのＲＦ要求信号（０）〜（３）が入力される。ＲＦカ
ウンタコントロール９０は、カウントアップ信号を出力
する。カウントアップ信号はＲＦカウンタ１００に入力
する。ＲＦカウンタコントロール９０については、後で
詳細に説明する。
【００６２】半導体装置１は、さらに、ＣＳ、ＺＺコン
トロール１１０を備える。ＣＳ、ＺＺコントロール１１
０の説明の前に、オペレーションサイクルおよびスタン
バイサイクルについて説明する。半導体装置１には、オ
ペレーションサイクルとスタンバイサイクルとがある。
オペレーションサイクルのときは、データの読み出しま
たは書き込みが可能となる。スタンバイサイクルのとき
は、データの読み出しまたは書き込みが不可能となる。
なお、スタンバイサイクルでもリフレッシュは行われ
る。
【００６３】ＣＳ、ＺＺコントロール１１０には、チッ
プセレクト信号／ＣＳおよびスヌーズ信号ＺＺが外部か
ら入力される。チップセレクト信号／ＣＳが“Ｌ”のと
き、オペレーションサイクルとなる。一方、チップセレ
クト信号／ＣＳが“Ｈ”のとき、スタンバイサイクルと
なる。スタンバイサイクルであって、スヌーズ信号ＺＺ
が“Ｌ”のとき、パワーダウンとなる。これにより、半
導体装置１の消費電流が最少の状態となる。これに対し
て、スタンバイサイクルであって、スヌーズ信号ＺＺが
“Ｈ”のとき、待機となる。
【００６４】半導体装置１は、さらに、ＷＥ、ＯＥコン
トロール１２０を備える。ＷＥ、ＯＥコントロール１２
０には、ライトイネーブル信号／ＷＥおよびアウトプッ
トイネーブル信号／ＯＥが入力される。
【００６５】［アドレスバッファ］次に、アドレスバッ
ファ６０について、図２および図３を用いて詳細に説明
する。図２は、アドレスバッファ６０およびこれに関連
する回路の回路ブロック図である。図３は、アドレスバ
ッファ６０の動作を説明するためのタイミングチャート
である。アドレスバッファ６０は、パルス発生回路およ
びアドレス信号Ａ0〜Ａ19に対応した数、つまり、２０
個のラッチ回路を備える。
【００６６】パルス発生回路は、クロック８０からのク
ロック信号の立ち上げを検出し、パルスを発生する。ア
ドレス信号Ａ0〜Ａ19は、それぞれのラッチ回路に入力
し、上記パルスに同期して出力、つまり、ブロックアド
レス信号Ａ0、Ａ1、列アドレス信号Ａ2〜Ａ7、行アドレ
ス信号Ａ8〜Ａ19が出力される。
【００６７】［ブロックコントロール］次に、制御部４
０のブロックコントロールについて、ブロック（０）コ
ントロール４０Ａを例として詳細に説明する。図４は、
ブロック（０）コントロール４０Ａおよびこれに関連す
る回路の回路ブロック図である。まず、ブロック（０）
コントロール４０Ａの構成について説明する。ブロック
（０）コントロール４０Ａは、外部アクセス実施信号
（０）発生回路４２、ＲＦ実施信号（０）発生回路４４
および遅延回路４６を備える。
【００６８】外部アクセス実施信号（０）発生回路４２
には、クロック８０からのクロック信号およびブロック
アドレス信号Ａ0、Ａ1が入力され、外部アクセス実施信
号（０）が出力される。外部アクセス実施信号（０）
は、ブロック（０）コントロール４０Ａの出力信号とな
る。
【００６９】ＲＦ実施信号（０）発生回路４４には、ク
ロック８０からのクロック信号、ブロックアドレス信号
Ａ0、Ａ1およびＲＦ要求信号（０）が入力され、ＲＦ実
施信号（０）が出力される。ＲＦ実施信号（０）は、ブ
ロック（０）コントロール４０Ａの出力信号となる。ブ
ロックアドレス信号（Ａ0、Ａ1）により、ＲＦ実施信号
（０）発生の制御がなされる。詳しくは、ブロックアド
レス信号（Ａ0、Ａ1）が（“Ｌ”、“Ｌ”）以外のと
き、つまり、ブロック（０）２２Ａを選択しない信号の
とき、ＲＦ実施信号（０）発生回路４４からＲＦ実施信
号（０）が出力される。一方、ブロックアドレス信号
（Ａ0、Ａ1）が（“Ｌ”、“Ｌ”）のとき、つまり、ブ
ロック（０）２２Ａを選択する信号のとき、ＲＦ実施信
号（０）発生回路４４からＲＦ実施信号（０）が出力さ
れない。
【００７０】なお、ＲＦ実施信号（０）は、遅延回路４
６にも入力される。遅延回路４６の出力信号は、ＲＦ要
求信号（０）発生回路５０Ａのクリア（ＣＬＲ）に入力
する。
【００７１】次に、ブロック（０）コントロール４０Ａ
の動作について説明する。ブロック（０）コントロール
４０Ａに、（“Ｌ”、“Ｌ”）のブロックアドレス信号
（Ａ 0、Ａ1）およびＲＦ要求信号（０）が入力したとす
る。クロック８０（クロック信号を発生する手段の一
例）からのクロック信号と同期して、外部アクセス実施
信号（０）発生回路４２（データの読み出しまたは書き
込み処理の信号を発生する手段の一例）から外部アクセ
ス実施信号（０）が出力される。ＲＦ実施信号（０）発
生回路４４（リフレッシュ処理の信号を発生する手段の
一例）には、ＲＦ要求信号（０）が入力されているが、
ブロックアドレス信号（Ａ0、Ａ1）の（“Ｌ”、
“Ｌ”）がマスクとなり、ＲＦ実施信号（０）発生回路
４４は、ＲＦ実施信号（０）を発生しない。よって、ブ
ロック（０）コントロール４０Ａは、外部アクセス実施
信号（０）を出力する。
【００７２】一方、ブロックアドレス信号（Ａ0、Ａ1）
が（“Ｌ”、“Ｌ”）以外のとき、ＲＦ実施信号（０）
発生回路４４には、ＲＦ要求信号（０）が入力されてい
るので、クロック８０からのクロック信号と同期して、
ＲＦ実施信号（０）発生回路４４からＲＦ実施信号
（０）が出力される。よって、ブロック（０）コントロ
ール４０Ａは、ＲＦ実施信号（０）を出力する。なお、
ＲＦ実施信号（０）は、遅延回路４６にも入力される。
遅延回路４６は、リフレッシュに必要な時間（例えば、
２０ｎｓ〜４０ｎｓ）後、リセット信号を出力する。こ
のリセット信号により、ＲＦ要求信号（０）が停止す
る。
【００７３】他のブロックコントロール４０Ｂ〜４０Ｄ
も、ブロック（０）コントロール４０Ａと同様の構成を
し、同様の動作をする。
【００７４】［行プリデコーダ］次に、行プリデコーダ
３０Ａ〜３０Ｄについて、行プリデコーダ３０Ａを例と
して詳細に説明する。図５は、行プリデコーダ３０Ａお
よびこれに関連する回路の回路ブロック図である。行プ
リデコーダ３０Ａは、行アドレス信号Ａ8〜Ａ19に対応
した数、つまり、１２個の選択ブロック３２-１〜３２-
１２を備える。選択ブロック３２-１〜３２-１２は、そ
れぞれ、行アドレス信号（つまり、外部からのアドレス
信号）またはリフレッシュアドレス信号の選択をする。
【００７５】選択ブロック３２-１〜３２-１２は、それ
ぞれ、スイッチ＆ラッチ回路３４、３６および判定回路
３８を備える。スイッチ＆ラッチ回路３４には、行アド
レス信号（選択ブロック３２-１でいうと行アドレス信
号Ａ8）が入力する。スイッチ＆ラッチ回路３６には、
ＲＦカウンタ１００からのリフレッシュアドレス信号
（選択ブロック３２-１でいうとリフレッシュアドレス
信号ＲＦＡ8）が入力する。
【００７６】判定回路３８には、ブロック（０）コント
ロール４０Ａ（図１）からの信号、つまり、外部アクセ
ス実施信号（０）またはＲＦ実施信号（０）が入力され
る。判定回路３８に外部アクセス実施信号（０）が入力
したことを、判定回路３８が判定したとき、判定回路３
８は、行アドレスラッチ信号を出力する。行アドレスラ
ッチ信号は、スイッチ＆ラッチ回路３４に入力するの
で、スイッチ＆ラッチ回路３４には、行アドレス信号が
ラッチされ、出力される。これにより、行プリデコーダ
３０Ａは、行アドレス信号Ａ8〜Ａ19を出力する。これ
は、選択する行のワード線を駆動するための信号であ
る。
【００７７】一方、判定回路３８にＲＦ実施信号（０）
が入力したことを、判定回路３８が判定したとき、判定
回路３８は、ＲＦアドレスラッチ信号を出力する。ＲＦ
アドレスラッチ信号は、スイッチ＆ラッチ回路３６に入
力するので、スイッチ＆ラッチ回路３６には、リフレッ
シュアドレス信号がラッチされ、出力される。これによ
り、行プリデコーダ３０Ａは、リフレッシュアドレス信
号ＲＦＡ8〜ＲＦＡ19を出力する。これは、リフレッシ
ュする行のワード線を駆動するための信号である。
【００７８】行プリデコーダ３０Ｂ〜３０Ｄも、行プリ
デコーダ３０Ａと同様の構成をし、同様の動作をする。
【００７９】［半導体装置のリフレッシュ動作］半導体
装置１におけるデータの読み出しおよび書き込みは、通
常のＳＲＡＭ（static random access memory）と同じ
なので説明を省略する。半導体装置１のリフレッシュ動
作について、オペレーションサイクルとスタンバイサイ
クルとに分けて、説明する。
【００８０】図１および図６を用いて、半導体装置１の
オペレーションサイクルでのリフレッシュ動作を説明す
る。図６は、半導体装置１のオペレーションサイクルを
説明するためのタイミングチャートである。クロック８
０からはクロック信号が出力される。クロック信号の周
波数は、例えば、１０ＭＨｚ〜２０ＭＨｚ、周期は、例
えば、５０ｎｓ〜１００ｎｓである。チップセレクト信
号／ＣＳは“Ｌ”であり、オペレーションサイクルとな
っている。ブロックアドレスは、クロック信号の立ち上
げ（つまり、図３で説明したパルスの発生）に同期し
て、選択を開始する。本実施形態では、クロック信号の
一周期で、あるブロック２２（一つのブロックの一例）
の選択し、次の周期で異なるブロック２２または同じブ
ロック２２を選択するようにされている。アドレスバッ
ファ６０には、クロック８０からのクロック信号が入力
される。上記のように、ブロック２２が選択されるよう
に、アドレスバッファ６０からブロックアドレス信号Ａ
0、Ａ1が出力される。
【００８１】さて、時刻ｔ0で、ＲＦタイミング信号が
“Ｈ”（アクティブ）となる。ＲＦタイミング信号が
“Ｈ”の状態で、最初のクロック信号の立ち上げに同期
して、ＲＦ要求信号（０）〜（３）が“Ｈ”（アクティ
ブ）となる（時刻ｔ1）。このクロック信号の立ち上げ
に同期して、ブロックアドレスの選択を開始している。
【００８２】時刻ｔ1では、ブロック（０）が選択され
る。これにより、ブロック（０）コントロール４０Ａか
らは、外部アクセス実施信号（０）が発生する。つま
り、外部アクセス実施信号（０）が“Ｈ”（アクティ
ブ）となる。一方、残りのブロックコントロール４０Ｂ
〜４０Ｄからは、ＲＦ実施信号（１）〜（３）が発生す
る。つまり、ＲＦ実施信号（１）〜（３）が“Ｈ”（ア
クティブ）となる。
【００８３】時刻ｔ1後、ブロック（０）では、外部ア
クセス実施信号（０）により、選択されたメモリセルに
おいて、書き込みまたは読み出し動作がなされる。つま
り、行デコーダ２４Ａと列デコーダ２６Ａとにより選択
されたメモリセルにおいて、書き込みまたは読み出し動
作がなされる。
【００８４】一方、残りのブロックでは、リフレッシュ
がなされる。これを、ブロック（１）を例に説明する。
ブロック（１）では、ＲＦ実施信号（１）により、行デ
コーダ２４Ｂにより選択された第ｎ行のワード線に接続
されたメモリセルにおいて、リフレッシュがなされる。
時刻ｔ2で、リフレッシュが終了し、ＲＦ要求信号
（１）が“Ｌ”となる。これにより、ＲＦ実施信号
（１）が“Ｌ”となる。
【００８５】ブロックアドレスがブロック（０）の期間
中、ブロック（０）２２Ａでは、リフレッシュが延期さ
れる。ブロックアドレスが、ブロック（０）から他のブ
ロックに変わったとき、ブロック（０）では、リフレッ
シュが行われる。これを詳細に説明する。時刻ｔ3にお
いて、ブロックアドレスが、ブロック（０）からブロッ
ク（２）に変わる。ＲＦ要求信号（０）は、“Ｈ”（ア
クティブ）状態なので、ブロック（０）コントロール４
０Ａからは、ＲＦ実施信号（０）が発生する。つまり、
ＲＦ実施信号（０）が“Ｈ”（アクティブ）となる。ブ
ロック（０）２２Ａでは、ＲＦ実施信号（０）により、
行デコーダ２４Ａにより選択された第ｎ行のワード線に
接続されたメモリセルにおいて、リフレッシュが行われ
る。時刻ｔ4で、リフレッシュが終了し、ＲＦ要求信号
（０）が“Ｌ”となる。これにより、ＲＦ実施信号
（０）が“Ｌ”となる。
【００８６】以上により、オペレーションサイクルにお
ける、ブロック（０）〜（３）の第ｎ行のワード線と接
続されたメモリセルにおけるリフレッシュが終了する。
【００８７】次に、図１および図７を用いて、半導体装
置１のスタンバイサイクルでのリフレッシュ動作を説明
する。図７は、半導体装置１のスタンバイサイクルを説
明するためのタイミングチャートである。チップセレク
ト信号／ＣＳは“Ｈ”であり、スタンバイサイクルとな
っている。
【００８８】時刻Ｔ0で、ＲＦタイミング信号が“Ｈ”
（アクティブ）となる。ＲＦタイミング信号が“Ｈ”の
状態で、最初のクロックＣＬＫの立ち上げに同期して、
ＲＦ要求信号（０）〜（３）が“Ｈ”（アクティブ）と
なる（時刻Ｔ1）。
【００８９】スタンバイサイクルでは、いずれのブロッ
ク（０）〜（３）も選択されないので、ブロックコント
ロール４０Ａ〜４０Ｄからは、ＲＦ実施信号（０）〜
（３）が発生する。つまり、ＲＦ実施信号（０）〜
（３）が“Ｈ”（アクティブ）となる。
【００９０】時刻Ｔ1後、すべてのブロック２０で、リ
フレッシュがなされる。このリフレッシュ動作は上記と
同じなので説明を省略する。時刻Ｔ2で、リフレッシュ
が終了し、ＲＦ要求信号（０）〜（３）が“Ｌ”とな
る。これにより、ＲＦ実施信号（０）〜（３）が“Ｌ”
となる。
【００９１】以上により、スタンバイサイクルにおけ
る、ブロック（０）〜（３）の第ｎ行のワード線と接続
されたメモリセルにおけるリフレッシュが終了する。
【００９２】本実施形態では、各ブロック２２の第ｎ行
のワード線と接続されたメモリセルにおいて、リフレッ
シュが行われ、次に、各ブロック２２の第ｎ＋１行のワ
ード線と接続されたメモリセルにおいて、リフレッシュ
が行われる。そして、最後の行（本実施形態では、第４
０９５行）のワード線と接続されたメモリセルにおい
て、リフレッシュが行われると、最初の行（第０行）の
ワード線と接続されたメモリセルにおいて、リフレッシ
ュが行われる。以上の一連の動作が繰り返される。
【００９３】図６に示すように、本実施形態では、ある
ブロック２２でデータの読み出しまたは書き込み中に、
他のブロック２２でリフレッシュをするので、半導体装
置１を効率的に動作させることができる。
【００９４】また、本実施形態では、あるブロック２２
における、データの読み出しまたは書き込みを開始する
ための処理（外部アクセス実施信号の発生）と、他のブ
ロック２２における、リフレッシュを開始するための処
理（ＲＦ実施信号の発生）と、を同期させている。この
ため、あるブロック２２で書き込みまたは読み出しをす
るときに、そのブロック２２ではリフレッシュ中という
ことを防ぐことが可能となる。
【００９５】また、本実施形態では、クロック８０で発
生するクロック信号にもとづき、あるブロック２２にお
けるデータの読み出しまたは書き込みと、残り全ての他
のブロック２２におけるリフレッシュと、を同期させて
いる。このため、他の外部装置を考慮せずに、リフレッ
シュを行えるので、半導体装置１と他の外部装置とを組
み合わせてシステムを作る場合に便利である。なお、こ
のシステムについては、［半導体装置の電子機器への応
用例］の欄で説明する。
【００９６】また、本実施形態では、リフレッシュの開
始（つまり、ＲＦ実施信号が“Ｈ”になる時）を、ブロ
ックアドレスの選択と同期させ、かつ、リフレッシュの
期間（つまり、ＲＦ実施信号が“Ｈ”の期間、正確に
は、ＲＦ実施信号が“Ｈ”になる時から、ＲＦ要求信号
が“Ｌ”になる時までの期間）を、ブロックアドレスの
選択期間より短くしている。このため、あるブロック２
２で書き込みまたは読み出し動作をするときに、そのブ
ロック２２ではリフレッシュ中ということはなく、書き
込みまたは読み出し動作が遅れることはない。すなわ
ち、あるブロック２２が非選択から選択になるとき、非
選択の期間に必ずリフレッシュ動作が終了しているの
で、選択になっても、読み出しまたは書き込み動作が遅
れることはない。なお、リフレッシュの期間は、例え
ば、２０ｎｓ〜４０ｎｓである。ブロックアドレスの選
択期間は、クロック信号の周期と同じであり、例えば、
５０ｎｓ〜１００ｎｓである。
【００９７】また、本実施形態では、ブロック（０）２
２Ａ〜ブロック（３）２２Ｄの選択は、最下位のアドレ
ス信号Ａ0および最下位より一つ上のアドレス信号Ａ1に
より行われる。アドレス信号は下位になるほど、頻繁に
変わるので、このようにすると、あるブロック２２にお
いて、リフレッシュが延期され続けるのを防ぐことが可
能となる。よって、全てのブロック２２でのリフレッシ
ュの確実性を高めることができる。
【００９８】［ＲＦカウンタコントロール］上記のよう
に、本実施形態において、外部からアクセスされている
ブロック２２ではリフレッシュが延期される。本実施形
態は、全てのブロック２２でのリフレッシュを確実にす
るため、図１に示すように、ＲＦカウンタコントロール
９０を設けている。
【００９９】ＲＦカウンタコントロール９０は、全ての
ブロック２２において、第ｎ行のワード線と接続された
メモリセルのリフレッシュ終了後、カウントアップ信号
を発生する。これにより、ＲＦカウンタ１００の計数値
が一つ増加し、ＲＦカウンタ１００は、それに対応する
リフレッシュアドレス信号ＲＦＡ8〜ＲＦＡ19を出力す
る。ＲＦカウンタ１００からのこの出力により、行プリ
デコーダ３０Ａ〜３０Ｄは、第ｎ＋１行のワード線を駆
動するための信号を供給する。
【０１００】図８は、ＲＦカウンタコントロール９０の
回路ブロック図である。ＲＦカウンタコントロール９０
は、ＮＯＲゲート９２と、ＮＡＮＤゲート９４と、遅延
回路９６と、インバータ９８と、を備える。
【０１０１】ＮＯＲゲート９２には、ＲＦ要求信号
（０）〜（３）が入力される。ＮＯＲゲート９２の出力
信号は、ＮＡＮＤゲート９４に入力される。これには、
二つの経路がある。一つは、ＮＯＲゲート９２の出力端
子からＮＡＮＤゲート９４の入力端子９４ａへ直接つな
がる経路である。他の一つは、遅延回路９６、インバー
タ９８を介して、ＮＯＲゲート９２の出力端子からＮＡ
ＮＤゲート９４の入力端子９４ｂへつながる経路であ
る。ＮＡＮＤゲート９４からは、アクティブロウのカウ
ントアップ信号が出力される。
【０１０２】ＲＦカウンタコントロール９０がカウント
アップ信号を出力する仕組みを、図１、図８および図９
を用いて説明する。図９は、半導体装置１の、ある期間
におけるオペレーションサイクルのタイミングチャート
である。チップセレクト信号／ＣＳは“Ｌ”であり、オ
ペレーションサイクルとなっている。
【０１０３】時刻ｔ0〜時刻ｔ2までの半導体装置１の動
作は、図６に示すタイミングチャートの時刻ｔ0〜時刻
ｔ2までのそれの動作と同じである。つまり、ブロック
（１）２２Ｂ、ブロック（２）２２Ｃ、ブロック（３）
２２Ｄにおいて、第ｎ行のワード線と接続されたメモリ
セルのリフレッシュが行われる。
【０１０４】時刻ｔ2後、ブロック（０）２２Ａが選択
され続けているので、ブロック（０）２２Ａでは、第ｎ
行のワード線と接続されたメモリセルのリフレッシュが
行われない（リフレッシュの延期）。このため、ＲＦ要
求信号（０）が“Ｈ”（アクテッブ）のままである。こ
の期間は、ＲＦ要求信号（０）が“Ｈ”なので、ＮＯＲ
ゲート９２は“Ｌ”信号を出力する。よって、ブロック
（０）２２Ａが選択され続けている期間において、ＮＡ
ＮＤゲート９４は、“Ｈ”信号を出力するので、カウン
トアップ信号は発生しない。
【０１０５】次のＲＦタイミング信号が“Ｈ”（アクテ
ィブ）となる時刻ｔ5でも、ブロック（０）２２Ａを選
択し続けているので、このＲＦタイミング信号の周期で
は、カウントアップ信号が発生しない。よって、次のＲ
Ｆタイミング信号の周期においても、同じ行、つまり、
第ｎ行のワード線と接続されたメモリセルのリフレッシ
ュが行われる。詳しく説明すると、次のＲＦタイミング
信号が“Ｈ”（アクティブ）後（時刻ｔ5）、最初のク
ロックＣＬＫの立ち上げに同期して、ＲＦ要求信号
（０）〜（３）が“Ｈ”（アクティブ）となる（時刻ｔ
6）。
【０１０６】時刻ｔ6で、ブロック（１）２２Ｂが選択
されるので、外部アクセス実施信号（１）、ＲＦ実施信
号（０）、（２）、（３）が、“Ｈ”（アクティブ）と
なる。これにより、ブロック（０）２２Ａ、ブロック
（２）２２Ｃ、ブロック（３）２２Ｄにおいて、第ｎ行
のワード線と接続されたメモリセルのリフレッシュが行
われる。
【０１０７】時刻ｔ7において、ブロックアドレスが、
ブロック（１）からブロック（２）に変わる。ＲＦ要求
信号（１）は、“Ｈ”（アクティブ）状態なので、ＲＦ
実施信号（１）が“Ｈ”（アクティブ）となる。このＲ
Ｆ実施信号（１）により、ブロック（１）２２Ｂでは、
第ｎ行のワード線と接続されたメモリセルにおいて、リ
フレッシュが行われる。そして、所定時間経過後、リフ
レッシュが終了し、ＲＦ要求信号（１）が“Ｌ”となる
（時刻ｔ8）。これにより、ＲＦ実施信号（１）が
“Ｌ”となる。以上により、ブロック（０）〜（３）の
第ｎ行のワード線と接続されたメモリセルにおけるリフ
レッシュが終了する。
【０１０８】時刻ｔ8において、全てのＲＦ要求信号
（０）〜（３）が“Ｌ”となるので、ＮＯＲゲート９２
からは、信号“Ｈ”が出力される。ＮＡＮＤゲート９４
の入力端子９４ａには、直ちに、“Ｈ”が入力される。
入力端子９４ｂには、“Ｈ”が入力され続けているの
で、ＮＡＮＤゲート９４からは、“Ｌ”（アクティブロ
ウ）のカウントアップ信号が出力される（時刻ｔ9）。
なお、ＮＯＲゲート９２から出力される“Ｈ”信号は、
遅延回路９６を通り、インバータ９８で“Ｌ”信号とな
り、入力端子９４ｂに入力されるので、ＮＡＮＤゲート
９４の出力は直ちに“Ｈ”となる。
【０１０９】カウントアップ信号によりＲＦカウンタ１
００の計数値が一つ増加し、ＲＦカウンタ１００は、そ
れに対応するリフレッシュアドレス信号を出力する。Ｒ
Ｆカウンタ１００からのこの出力により、行プリデコー
ダ３０Ａ〜３０Ｄは、第ｎ＋１行のワード線を駆動する
ための信号を供給する。
【０１１０】以上のように、本実施形態では、第ｎ行の
ワード線と接続されたメモリセルにおけるリフレッシュ
が、全てのブロック２２で行われるまで、第ｎ＋１行の
ワード線と接続されたメモリセルにおいて、リフレッシ
ュが行われない。このため、全ての行のメモリセルにお
いて、リフレッシュを確実にすることができる。
【０１１１】ところで、ＲＦカウンタコントロール９０
を設ける場合、リフレッシュの実力値（メモリセルがデ
ータを保持できる時間）と、リフレッシュサイクル数
（各ブロック２２のワード線の本数。本実施形態では、
４０９６本）を考慮して、ＲＦタイミング信号の周期を
決めなければならない。つまり、例えば、リフレッシュ
の実力値が２００ｍｓ、リフレッシュサイクル数が約４
０００回（ワード線の本数が４０９６本だから）の条件
下で、ＲＦタイミング信号の周期を５０μｓとする。
【０１１２】５０μｓ×４０００＝２００ｍｓ この条件では、一回でもリフレッシュが延期されると、
データを保持できなくなる。このため、例えば、ＲＦタ
イミング信号の周期を４５μｓとする。
【０１１３】４５μｓ×４０００＝１８０ｍｓ （２００ｍｓ−１８０ｍｓ）÷４５μｓ≒４４４回 ＲＦタイミング信号の周期を４５μｓとすれば、４４４
回までリフレッシュの延期をしても、データを保持でき
る。
【０１１４】なお、図９に示すように、ＲＦタイミング
信号の一周期（時刻ｔ0〜時刻ｔ5）において、ブロック
（０）２２Ａの第ｎ行のワード線と接続されたメモリセ
ルでは、まだ、リフレッシュが行われていない。本実施
形態では、ＲＦタイミング信号の次の周期（時刻ｔ
5〜）において、第ｎ行（同じ行）のワード線と接続さ
れたメモリセルのリフレッシュを行っている。しかしな
がら、本発明はこれに限定されず、第ｎ＋１行のワード
線と接続されたメモリセルのリフレッシュをしてもよ
い。
【０１１５】［半導体装置の電子機器への応用例］半導
体装置１は、例えば、携帯機器のような電子機器に応用
することができる。図１０は、携帯電話機のシステムの
一部のブロック図である。ＣＰＵには、バスラインによ
り、ＳＲＡＭ、ＶＳＲＡＭ、ＥＥＰＲＯＭ、キーボー
ド、ＬＣＤドライバが接続されている。ＬＣＤドライバ
は、バスラインにより、液晶表示部と接続されている。
図１０のＶＳＲＡＭが、半導体装置１である。
【０１１６】図１１は、図１０に示す携帯電話機のシス
テムを備える携帯電話機６００の斜視図である。携帯電
話機６００は、キーボード６１２、液晶表示部６１４、
受話部６１６およびアンテナ部６１８を含む本体部６１
０と、送話部６２２を含む蓋部６２０と、を備える。
【図面の簡単な説明】
【図１】本実施形態に係る半導体装置の回路ブロック図
である。
【図２】アドレスバッファおよびこれに関連する回路の
回路ブロック図である。
【図３】アドレスバッファの動作を説明するためのタイ
ミングチャートである。
【図４】ブロック（０）コントロールおよびこれに関連
する回路の回路ブロック図である。
【図５】行プリデコーダおよびこれに関連する回路の回
路ブロック図である。
【図６】本実施形態に係る半導体装置のオペレーション
サイクルを説明するためのタイミングチャートである。
【図７】本実施形態に係る半導体装置のスタンバイサイ
クルを説明するためのタイミングチャートである。
【図８】ＲＦカウンタコントロールの回路ブロック図で
ある。
【図９】本実施形態に係る半導体装置の、ある期間にお
けるオペレーションサイクルのタイミングチャートであ
る。
【図１０】携帯電話機のシステムの一部のブロック図で
ある。
【図１１】図１０に示す携帯電話機のシステムを備える
携帯電話機の斜視図である。
【符号の説明】
１ 半導体装置 １０ データ入出力バッファ ２０ メモリセルアレイ ２２ ブロック ２２Ａ ブロック（０） ２２Ｂ ブロック（１） ２２Ｃ ブロック（２） ２２Ｄ ブロック（３） ２４ 行デコーダ ２４Ａ〜２４Ｄ 行デコーダ ２６ 列デコーダ ２６Ａ〜２６Ｄ 列デコーダ ３０Ａ〜３０Ｄ 行プリデコーダ ３２-１〜３２-１２ 選択ブロック ３４ スイッチ＆ラッチ回路 ３６ スイッチ＆ラッチ回路 ３８ 判定回路 ４０ 制御部 ４０Ａ ブロック（０）コントロール ４０Ｂ ブロック（１）コントロール ４０Ｃ ブロック（２）コントロール ４０Ｄ ブロック（３）コントロール ４２ 外部アクセス実施信号（０）発生回路 ４４ ＲＦ実施信号（０）発生回路 ４６ 遅延回路 ５０ ＲＦ要求信号発生回路 ５０Ａ ＲＦ要求信号（０）発生回路 ５０Ｂ ＲＦ要求信号（１）発生回路 ５０Ｃ ＲＦ要求信号（２）発生回路 ５０Ｄ ＲＦ要求信号（３）発生回路 ６０ アドレスバッファ ７０ ＲＦタイミング信号発生回路 ８０ クロック ９０ ＲＦカウンタコントロール ９２ ＮＯＲゲート ９４ ＮＡＮＤゲート ９４ａ、９４ｂ 入力端子 ９６ 遅延回路 ９８ インバータ １００ ＲＦカウンタ １１０ ＣＳ、ＺＺコントロール １２０ ＷＥ、ＯＥコントロール

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 周期的にリフレッシュさせる必要がある
    メモリセルがアレイ状に配置されたメモリセルアレイを
    備えた半導体装置のリフレッシュ方法であって、 前記メモリセルアレイは、複数のブロックに分割されて
    おり、 一の前記ブロックにおいて、データの読み出しまたは書
    き込みが行われ、かつ、少なくとも一つの他の前記ブロ
    ックにおいて、リフレッシュが行われ、 前記半導体装置に入力される外部からのアドレス信号
    は、一つの前記ブロックを選択するためのブロックアド
    レス信号を含み、 前記ブロックアドレス信号は、最下位のアドレス信号か
    ら順に選択される、半導体装置のリフレッシュ方法。
  2. 【請求項２】 請求項１において、 前記半導体装置の内部で発生するクロック信号にもとづ
    き、一の前記ブロックにおけるデータの読み出しまたは
    書き込みと、少なくとも一つの他の前記ブロックにおけ
    るリフレッシュと、を同期させる、半導体装置のリフレ
    ッシュ方法。
  3. 【請求項３】 請求項１または２において、 一の前記ブロックにおける、データの読み出しまたは書
    き込みの期間中に、少なくとも一つの他の前記ブロック
    において、リフレッシュが行われる、半導体装置のリフ
    レッシュ方法。
  4. 【請求項４】 請求項１〜３のいずれかにおいて、 一の前記ブロックにおける、データの読み出しまたは書
    き込みを開始するための処理と、 少なくとも一つの他の前記ブロックにおける、リフレッ
    シュを開始するための処理と、を同期させる、半導体装
    置のリフレッシュ方法。
  5. 【請求項５】 請求項１〜４のいずれかにおいて、 一の前記ブロックにおける、データの読み出しまたは書
    き込み終了後、前記一のブロックでリフレッシュが行わ
    れる、半導体装置のリフレッシュ方法。
  6. 【請求項６】 請求項１〜５のいずれかにおいて、 ある１つの一の前記ブロックにおいて、データの読み出
    しまたは書き込みが行われ、かつ、残り全ての他の前記
    ブロックにおいて、リフレッシュが行われる、半導体装
    置のリフレッシュ方法。
  7. 【請求項７】 請求項１〜６のいずれかにおいて、 前記半導体装置は、ＶＳＲＡＭ（Ｖirtually Ｓtatic
    ＲＡＭ）を含む、半導体装置のリフレッシュ方法。
  8. 【請求項８】 周期的にリフレッシュさせる必要がある
    メモリセルがアレイ状に配置されたメモリセルアレイを
    備えた半導体装置であって、 前記メモリセルアレイは、複数のブロックに分割されて
    おり、 一の前記ブロックにおいて、データの読み出しまたは書
    き込みをし、かつ、少なくとも一つの他の前記ブロック
    において、リフレッシュをする、制御手段を備え、 前記半導体装置に入力される外部からのアドレス信号
    は、一つの前記ブロックを選択するためのブロックアド
    レス信号を含み、 前記ブロックアドレス信号は、最下位のアドレス信号か
    ら順に選択される、半導体装置。
  9. 【請求項９】 請求項８において、 前記制御手段は、前記ブロックの数に対応した複数のブ
    ロックコントロールを備え、 各前記ブロックコントロールは、 データの読み出しまたは書き込み処理の信号を発生する
    手段と、 リフレッシュ処理の信号を発生する手段と、を備える、
    半導体装置。
  10. 【請求項１０】 請求項９において、 各前記ブロックコントロールは、ブロックアドレス信号
    に基づいて、前記二つの信号のいずれかを発生する、半
    導体装置。
  11. 【請求項１１】 請求項８〜１０のいずれかにおいて、 一の前記ブロックにおけるデータの読み出しまたは書き
    込みと、少なくとも一つの他の前記ブロックにおけるリ
    フレッシュと、を同期させるクロック信号を発生する手
    段を備える、半導体装置。
  12. 【請求項１２】 請求項８〜１１のいずれかにおいて、 前記制御手段は、 データの読み出しまたは書き込みをするために、一の前
    記ブロックを選択する手段と、 一の前記ブロックの選択期間中に、少なくとも一つの他
    の前記ブロックでリフレッシュする手段と、 を備える、半導体装置。
  13. 【請求項１３】 請求項８〜１２のいずれかにおいて、 前記制御手段は、 一の前記ブロックにおけるデータの読み出しまたは書き
    込み処理の信号を発生する手段と、 少なくとも一つの他の前記ブロックにおけるリフレッシ
    ュ処理の信号を発生する手段と、 前記二つの信号を同期させる手段と、 を備える、半導体装置。
  14. 【請求項１４】 請求項８〜１３のいずれかにおいて、 前記半導体装置は、ＶＳＲＡＭ（Ｖirtually Ｓtatic
    ＲＡＭ）を含む、半導体装置。
  15. 【請求項１５】 複数のブロックに分割され、かつ、前
    記複数のブロックにはメモリセルが配置された、メモリ
    セルアレイと、 前記複数のブロックのうち、ある１つの前記ブロックに
    おいて読み出しまたは書き込みをし、かつ、少なくとも
    １つの他の前記ブロックにおいてリフレッシュを行う、
    制御手段と、 ブロックアドレス信号を含む、外部からのアクセス信号
    が入力されるアドレスバッファ部と、 を有し、 前記ブロックアドレス信号は、前記読み出しまたは書き
    込みが実施される、前記ある１つのブロックを選択する
    ためのものであり、 前記ブロックアドレス信号は、前記アクセス信号の最下
    位から順に選択される、半導体装置。
  16. 【請求項１６】請求項８〜請求項１５に記載のいずれか
    の前記半導体装置を備える、電子機器。
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