JP2002041445A - 高性能ｄｍａコントローラ - Google Patents

Abstract

(57)【要約】 【課題】 優先度、及びタイミング情報、キャンセル情
報などのパラメータをＤＭＡ要求に持たせ、上記パラメ
ータを前もって予約することができ、且つ設定された上
記パラメータに従ったＤＭＡ転送が実行でき、回路規模
が少なく、容易に設計可能な高性能ＤＭＡコントローラ
を提供する。 【解決手段】 データ転送制御部に起動命令受信部と、
データ転送要求に含まれる、転送種別を優先度毎に保持
するデータ転送要求受信部とを備え、データ転送制御部
の起動がかかっていないときは、データ転送制御部は、
データ転送要求受信部において、要求の予約のみを受け
付け、データ転送処理を実行しないものである。さら
に、データ転送要求の予約は、優先度毎に設けられた予
約レジスタに直接、転送相手種別を保持し、優先度の高
い予約レジスタから順番に、登録された予約がなくなる
まで、データ転送を実行していく制御をする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリとメモリ間
をダイレクトデータ転送するＤＭＡコントローラに関
し、特に、データ転送効率がよく、低消費電力であるＤ
ＭＡコントローラに関する。

【０００２】

【従来の技術】現在、データバスに複数の装置やメモリ
を接続したデータ処理装置において、装置間のデータ転
送をダイレクト転送する際、複数のＤＭＡ転送要求を連
続で、さらに、該ＤＭＡ転送要求に優先度をつけて実行
することで、転送効率を上げる方法がいくつか知られて
いる。

【０００３】例えば、特開平０９−２２３１０２号に、
前述した転送効率を上げるダイレクトアクセスコントロ
ーラについて記載されており、図２７および図２８に示
す構成を取る。図２７は、ダイレクトメモリアクセスコ
ントローラ（ＤＭＡコントローラ）を示すブロック図で
あり、図２８は、図２７に示すＤＭＡコントローラを一
部とするデータ処理装置を示すブロック図である。図２
７、図２８において、ＤＭＡコントローラ１００２２
は、複数のＤＭＡ転送の制御データを各レジスタ（デー
タ保持手段）１００１２〜１００１６に設定すると共
に、複数のＤＭＡ転送の優先度をＤＭＡ待ちレジスタ
（優先度保持手段）１００２７に保持させ、制御回路
（転送制御手段）１００２５の制御により、上記ＤＭＡ
待ちレジスタ１００２７に保持している優先度の順番で
複数のＤＭＡ転送を実行させるものである。そして、前
記ＤＭＡコントローラ１００２２の制御回路１００２５
は、ＣＰＵ１０００４とＤＭＡアクセスライン１００２
３によって接続され、ＣＰＵ１０００４がデータ保持手
段１００１２〜１００１６にアクセスするためのアドレ
ス、データ、制御信号が転送されると共に、ＤＭＡ転送
終了通知等のための割込み信号、要求信号、応答信号が
転送される。そして、このＤＭＡコントローラ１００２
２のＤＭＡ待ちレジスタ（優先度保持手段）１００２７
に設定される優先度は、複数のＤＭＡ転送の制御データ
の入力時刻順であったり、転送相手であるＩ／Ｏ１００
０７の重要度によってあらかじめ決定されているもので
ある。

【０００４】また、データ処理装置における低消費電力
を実現するためのクロック制御方式についても、いくつ
かの方法が知られている。例えば、特開平０８−２５５
０３４号に、ＬＳＩ全体の制御回路の設計変更を伴わず
に低消費電力化を行う低消費電力型データ処理装置につ
いての記載があり、図２９に示す構成をとっている。図
２９は、低消費電力型データ処理装置の回路構成の一例
を示す図であり、複数の機能回路３０１２３〜３０１２
５それぞれに備えられたクロック制御用ゲート回路３０
１１７〜３０１１９と、該個々のゲート回路の動作を定
義付ける制御データを記録するためのゲート制御用レジ
スタ３０１０５〜３０１０７と、該レジスタ３０１０５
〜３０１０７に対するデータの書きこみを制御するため
のアドレスデコーダ回路３０１１１と、を備える。前記
レジスタ３０１０５〜３０１０７は、ＣＰＵ等のメモリ
マップ領域に割り当てられており、固有のアドレスを有
するものである。前記アドレスデコーダ回路３０１１１
は、ＣＰＵ等の命令に従って、当該回路に入力された書
込みイネーブル信号Ｓｅｎに基づき、アドレスバス３０
１０３を経由して供給される前記レジスタのアドレス値
をデコードし、またデータバス３０１０４を経由して供
給される前記機能回路への制御データを、前記レジスタ
に記録する。前記レジスタからの出力は、各機能回路３
０１２３〜３０１２５に対するクロック供給制御信号Ｓ
ｃｃとして使用され、前記ゲート回路３０１１７〜３０
１１９は、該クロック供給制御信号Ｓｃｃに基づき、各
機能回路３０１２３〜３０１２５に対するクロック信号
の供給を許可／停止する。

【０００５】また、特開平０８−１５３３８７号に、入
力映像信号の有効画素数に応じてアクセスを停止させて
低消費電力化を図るＦＩＦＯメモリについて記載がなさ
れており、図３０の構成を取る。図３０は、ＦＩＦＯメ
モリの構成を機能面から示した図であり、該ＦＩＦＯメ
モリは、データ信号の書き込み及び読み出しが行われる
メモリアレイ４０００６と、外部からのリセット信号Ｒ
ＥＳを受けて外部から入力するクロック信号ＣＬＫ０に
基づき、Ｉ／Ｏ回路４０００７に対するＣＬＫ（ビット
線用クロック）と、ワードラインポインタ４０００４に
対する第１クロックＣＬＫ１（ワード線用クロック）と
を生成する、クロックジェネレータ４０００３と、前記
ＣＬＫ，ＣＬＫ１それぞれに基づき前記メモリセルアレ
イのワード線及びビット線にアクセスを行うアドレス指
定手段（Ｉ／Ｏ回路，ワードラインポインタ）と、前記
クロックジェネレータ４０００３の動作を停止させる信
号を生成するコントロールフラグジェネレータ４０００
２と、を有するものである。そして、前記クロックジェ
ネレータ４０００３が出力するＣＬＫ１に応じて、ワー
ドラインポインタ４０００４は、順次にワード線４００
０８を指定し、最後のポインタ４０００５が、最後のワ
ード線４０００８Ｅのアクセスを示す最終行アクセス信
号ＰＡＳ３をコントロールフラグジェネレータ４０００
２に対して出力すると、該コントロールフラグジェネレ
ータ４０００２は、最終行アクセス信号ＰＡＳ３と、Ｃ
ＬＫ１に同期したクロックＣＯＳとにより、最終アドレ
スのアクセスを検出し、その検出タイミングに応じてク
ロック制御信号ＣＣＮＴをクロックジェネレータ４００
０３に対して出力する。そして、前記クロック制御信号
ＣＣＮＴを受けた前記クロックジェネレータ４０００３
は、基本クロックＣＬＫ０のカウント動作を停止するも
のである。つまり、前記ＦＩＦＯメモリは、ＦＩＦＯメ
モリ自身が、データの書きこみと読み出しを開始するタ
イミングを制御信号から検出して、メモリセルアレイ４
０００６に対してクロックの供給を開始し、アドレス指
定手段（Ｉ／Ｏ回路，ワードラインポインタ）が指定す
る最終アドレス信号を検出して前記クロックジェネレー
タ４０００３のクロックを停止させるクロック制御信号
生成手段（コントロールフラグジェネレータ４０００
２）を備えた特別なＦＩＦＯメモリである。

【０００６】さらに、特開平７−１８２８５７号にはマ
イコンシステムについて記載されており、ＣＰＵのスタ
ンバイ時にＤＲＡＭをセルフリフレッシュ制御する方法
が開示されている。図３１は、マイコンシステムの構成
を示すブロック図である。

【０００７】図３１のマイコンシステムにおいては、シ
ステムがスタンバイ状態に設定されると、ＣＰＵ５００
０１によりセルフリフレッシュモードが設定され、ＤＲ
ＡＭコントローラ５０００３からの指令により、インタ
ーバルリフレッシュ回路５０００４からセルフリフレッ
シュ回路５０００５に切り替えられる。そして、通常動
作時にクロックジェネレータ５０００２から発生される
クロック信号を停止させた状態で、セルフリフレッシュ
回路５０００５がＤＲＡＭコントローラ５０００３にセ
ルフリフレッシュ動作を行うように制御信号を供給する
構成となっているものである。

【０００８】また、特開平７−１６９２６６では、半導
体メモリ装置内におけるメモリセルアレイの分割制御方
法について開示されている。図３２は、半導体メモリの
基本的構成を示す図である。図３２における半導体メモ
リは、チップ内に分割された複数個のメモリアレイ６０
００１…を設け、所定のメモリアレイ６０００１がメモ
リアレイ選択回路６０００５で選択されたときは、第１
の外部アドレス信号群のアドレスにより、選択されたメ
モリアレイ６０００１内のワード線の選択を行う。これ
と同時に、選択されないメモリアレイ６０００１…に対
しては、チップ内に内蔵するセルフリフレッシュ用クロ
ック発生回路６０００６から、セルフリフレッシュ用ワ
ード線基本クロック、及びリフレッシュ用ワード線基本
クロック（／ＲＡＳＦ）を出力して、選択されないメモ
リアレイ６０００１内のワード線の選択を行う。メモリ
アレイ６０００１が選択される設定時間前でリフレッシ
ュ停止信号を出力してリフレッシュ動作を強制的に停止
し、メモリセルの十分な電荷再蓄積を防止する。そし
て、このようにメモリアレイ６０００１を複数に分割
し、選択されたメモリアレイでノーマルリード／ライト
動作を行うと同時に、他の選択されないメモリアレイで
リフレッシュ動作を行うので、１個のメモリアレイを見
ればノーマル動作とリフレッシュ動作との競合が無く、
外部からのリフレッシュの制御が不要で、かつ高速シリ
アルアクセスが可能となる。さらに、メモリアレイ選択
回路６０００５は、1個以上のメモリセルアレイを選択
する場合に用いられるものであって、この選択信号は、
ワード線基本クロック（／ＲＡＳ）の出力選択か、リフ
レッシュカウンタ及びリフレッシュ用クロック（／ＲＡ
ＳＦ）の出力か、を選択するものに使用されるものであ
る。

【０００９】

【発明が解決しようとする課題】しかしながら、特開平
０９−２２３１０２号に記載されたＤＭＡコントローラ
では、複数のＤＭＡ転送の制御データを設定した時点で
データ転送が実行されてしまうため、前もって前記制御
データを設定しておくことができないほか、データ転送
要求を予約しておくこともできないため、ＣＰＵ等のプ
ログラムなどによって、前処理等でデータ転送の設定を
しておくことができず、ＣＰＵ等のプログラム設計の自
由度を小さくしてしまう、という問題があった。

【００１０】また、前記従来のＤＭＡコントローラは、
自由に優先度を指定するような構成ではなく、上記制御
データの設定時刻順や、転送相手であるＩ／Ｏの重要度
によって優先度が設定されるようになっているものであ
る。そのため、転送相手であるＩＯのデータの重要度が
変化するようなものの場合、優先度を自由に設定変更で
きないという問題があった。さらに、その複数の転送デ
ータの保持構成としては、転送データに対して優先度を
保持する構成をとるので、転送相手が増加すると、その
増加分の優先度保持手段を追設する必要がある、という
問題もあった。

【００１１】また、従来のデータ転送要求処理について
も、特開平０９−２２３１０２号では、要求を受け付け
た時点でそれらの要求の順番を即座に判断するものであ
るため、データ転送の中断・再開という複雑な処理が必
要となる部分もあり、データ転送要求のタイミングとそ
の優先度とによっては、優先度が逆転してしまう、とい
う問題があった。つまり、データ転送要求時に予約の優
先度を判断してしまうと、データ転送要求した時間は新
しいがより優先度の高いデータ転送要求が、次データ転
送開始時までに発行されても、その実行順を入れかえる
ことができず、データ転送処理順序を最適にすることが
できなかった。

【００１２】さらに、特開平０９−２２３１０２号記載
のＤＭＡコントローラでは、データ転送の一時中断は実
現できるが、予約中のデータ転送要求の取り消し、ある
いはＣＰＵ等のプログラムによる予約中のデータ転送要
求の並べ替えは実現できなかった。また、実行中のデー
タ転送の取り消しに関しても、データバスをＣＰＵに開
放している間ＤＭＡ転送を停止させる一時停止方法をと
っており、ＤＭＡ転送を中止して、新たなＤＭＡ転送を
続ける停止方法はとれていなかった。また、このような
ＤＭＡ転送の中断、一時停止を実現するには、ＤＭＡ転
送を再開する際のデータを保持する手段と、その保持処
理および再開処理期間とが必要となって、その制御と装
置回路が複雑となってしまうわりには、中断時の残りの
データ転送個数が（データ退避処理＋転送再開処理）以
上のサイクルがない限り、このことによる効果が薄かっ
た。また、ＤＭＡ転送の中断、あるいは一時停止のよう
な状態になる確率は非常に少ないにもかかわらず、この
ことによって装置回路規模が増大、複雑化することか
ら、開発期間、消費電力の面で不利となる、という問題
もあった。

【００１３】また、特開平０９−２２３１０２号では、
制御データまたはデータ転送の要求命令を発行した時点
でＤＭＡ転送が実行されるため、あらかじめデータ転送
を予約しておき、所望の時刻になってから、または所望
のタイミングでデータ転送を自動的に実行に移すという
ことができなかった。さらに、データ保持手段が複数に
分割されているため、アクセス制御がそれぞれの手段に
対して必要となり、装置構成が大きくなってしまうほ
か、ＣＰＵ等のプログラムによりアクセス命令を発行す
る際も複数命令が必要であった。その上、前記データ保
持手段には、アドレス情報、転送先にあたるＩ／Ｏ情報
を格納する旨が開示されているが、これらの情報を複数
の資源に分けて格納しなければならなかったので、メモ
リに対しさまざまなアクセスパターンでアクセスしたく
ても、その情報に関連させるパラメータを保持していな
いため、１パターンのアクセスしかできなかった。

【００１４】なお、データ転送要求元が複数ある場合に
は、従来の特開平９−２２３１０号のように、転送相手
毎に優先度を保持する必要が出てくるが、必ずしも、転
送要求元と、転送相手の数が等しいとは限らないため、
転送要求元が増えることによって転送相手先が多くなる
と、従来方法ではさらに保持手段が増えてしまい、また
そのデータ転送処理においても、優先度と登録順の両方
をチェックする必要があるため、制御が複雑となるとい
う問題は解決しない。

【００１５】また、従来の低消費電力を実現するクロッ
ク制御方式については、特開平０８−２５５０３４号の
装置においてクロックの供給／停止制御を行う場合、機
能回路を動作させる前と後とで、必ず制御レジスタにア
クセスする必要があるため、ＣＰＵ等のプログラムによ
り細かい制御を行う必要がある、という問題があった。

【００１６】また、特開平０８−１５３３８７号のＦＩ
ＦＯメモリでは、メモリセルに対するクロック制御方式
が開示されているが、一般的に部品として使用するメモ
リデバイスには、ここであげられているような制御は組
み込まれておらず、外部から制御するしかない。そし
て、その外部にはメモリコントローラを備えているた
め、メモリコントローラも含めて低消費電力化制御を行
う必要がある。従って、前もってデータ転送要求を複数
個予約しておく場合や、メモリアクセスパターンが任意
の場合、または転送回数や個数が任意の場合、さらには
転送開始が任意のタイミングで複数ある場合には、その
検出方法を、該特許の開示方法のようにメモリへのアク
セス開始時点をリセット信号のようなものにはできな
い。また、転送終了の検出も最終ワード線アクセスを検
出するなどできず、さらにデータ転送要求予約数によっ
ても、または転送個数も任意であるため、あらかじめ設
定しておくことができない。さらに、アクセスするメモ
リが１つだと、メモリ内のアクセスしない領域にもクロ
ックを供給する必要があり、無駄な電力を消費してしま
う。また、メモリがＤＲＡＭの場合、１つのＤＲＡＭで
構成すると一部の領域のみアクセスする場合でも、アク
セスするたびにＤＲＡＭ全体を動作させる必要があるほ
か、リフレッシュ動作時もＤＲＡＭ全体を動作させる必
要があり、無駄な電力を消費してしまう、という問題が
あった。

【００１７】また、特開平７-１８２８５７号の装置で
は、システムのスタンバイ時のみセルフリフレッシュモ
ード制御回路に切り替わるように制御されているため、
動作中にリアルタイムに任意に設定変更することができ
ず、動作時の電力を低減することができない。また、Ｄ
ＲＡＭバンクを複数に分けた場合には、どのように制御
すべきか開示されていない。さらに、ＤＲＡＭを分割し
て構成した場合、使用しない領域に対してオートリフレ
ッシュを実行する場合は、その使用しない領域にもクロ
ックを入力する必要があり、無駄な電力を消費してしま
う。さらに、クロックを供給しないとデータが消えてし
まう、という問題があった。

【００１８】また、特開平７−１６９２６６号の場合
は、半導体メモリ自身の構成を変更して特別に作成する
必要があり、コストの増加を招いてしまう。また、メモ
リセルアレイ６０００１ごとに、アドレス選択回路６０
００３および、ロウデコーダ６０００２、リフレッシュ
カウンタ６０００４を設けているため、回路規模が増大
してしまうことになり、また半導体メモリが低消費電力
化を目的とされたものではないこともあって、本発明に
関わるような低消費電力を目的としたメモリバンクを分
割した構成のＤＭＡコントローラには適さないものであ
った。

【００１９】さらに、実際のＬＳＩにおいては、大容量
のメモリ領域を単一のＤＲＡＭで実現した場合の結果と
して、以下のような報告がなされている。 「A Low Power MPEG-4 Video/Audio codec LSI with 16
Mbit embedded DRAM」Proceedings of COOL Chips III,
pp89-100, April.2000によると、単一マクロで構成さ
れている１６ＭｂｉｔＤＲＡＭの消費電力は、ＬＳＩ全
体の２４０ｍWに対しておよそ２５％を占めている。一
般的にロジック部は、微細化に伴い、電源電圧が比較的
容易に下がっていくことから、消費電力の削減は進むと
予想されるが、混載ＤＲＡＭについては、メモリセル駆
動のために、電圧を容易に落とすことができない。また
今後、混載されるメモリ容量は、画像アプリケーション
の多様化（３次元グラフィックスや、解像度の向上な
ど）により、増大すると予想される。従って、低消費電
力化が進むシステムＬＳＩにおいて、ＤＲＡＭを代表と
するメモリの消費電力の占める割合は、無視することは
出来ないようになってくると予想される。本発明は、上
記課題に鑑みてなされたものであり、回路規模が少なく
容易に設計可能で、データ転送効率がよく、且つ低消費
電力な高性能ＤＭＡコントローラを提供することを目的
とする。

【００２０】

【課題を解決するための手段】上記課題を解決するため
に、本発明の請求項１にかかる高性能ＤＭＡコントロー
ラは、各種データを蓄積する主記憶手段と、該主記憶手
段の転送相手である複数の子記憶手段とのデータ転送を
制御するデータ転送制御部である高性能ＤＭＡコントロ
ーラであって、該データ転送制御部は、前記主記憶手段
への制御信号を発生するインターフェース部と、データ
の入出力を制御するデータ入出力部と、データ転送を実
行するのに必要な各種パラメータを格納するパラメータ
保持手段と、データ転送の要求を受け付けるデータ転送
要求受信部と、データ転送制御部の起動および停止命令
を受信する起動命令受信部と、を備え、前記データ転送
要求受信部は、データ転送要求発行元より自由に設定さ
れる、実行優先度情報及び前記子記憶手段の種別情報か
らなる複数のデータ転送要求の予約を受け付け、該実行
優先度情報毎に前記子記憶手段の種別情報を保持してお
くものであって、前記データ転送制御部は、装置全体を
制御するシステムコントローラ部から起動命令が発行さ
れるまでは、前記データ転送要求の予約のみを受け付
け、前記システムコントローラ部から起動命令が発行さ
れると、予約されたデータ転送要求を、上記実行優先度
が高いものの中で、データ転送要求された時間の早いも
のから順番に前記子記憶手段の種別情報を解読し、その
解読結果に応じて、前記パラメータ保持手段から、デー
タ転送に必要なパラメータを逐次取りだし、データ転送
を実行するものである。

【００２１】また、本発明の請求項２にかかる高性能Ｄ
ＭＡコントローラは、請求項１に記載の高性能ＤＭＡコ
ントローラにおいて、前記データ転送要求元は、システ
ム全体を制御するシステムコントローラである。

【００２２】また、本発明の請求項３にかかる高性能Ｄ
ＭＡコントローラは、請求項１に記載の高性能ＤＭＡコ
ントローラにおいて、前記データ転送要求発行元が複数
である場合、前記データ転送制御部は、前記複数のデー
タ転送要求発行元より自由に設定される、実行優先度情
報及び前記子記憶手段の種別情報を含むデータ転送要求
の予約を、前記データ転送要求発行元毎に受け付ける予
備予約手段を備え、前記予備予約手段は、あらかじめ決
められた前記転送要求発行元の優先度に従って、前記デ
ータ転送要求発行元毎に受け付けたデータ転送要求を、
前記データ転送要求受信部へ転送するものである。

【００２３】また、本発明の請求項４にかかる高性能Ｄ
ＭＡコントローラは、請求項３に記載の高性能ＤＭＡコ
ントローラにおいて、前記複数のデータ転送要求発行元
のうちの一つが、システム全体を制御するシステムコン
トローラである。

【００２４】また、本発明の請求項５にかかる高性能Ｄ
ＭＡコントローラは、請求項３に記載の高性能ＤＭＡコ
ントローラにおいて、前記予備予約手段は、前記データ
転送要求を、前記転送要求発行元毎に一時保持する複数
の予備予約レジスタと、前記予備予約レジスタに一時保
持された前記データ転送要求の出力を選択する予備セレ
クタと、を備え、前記予備セレクタは、あらかじめ決め
られた前記データ転送要求発行元の優先度に従って、前
記データ転送要求を選択し、前記データ転送要求受信部
に転送するものである。

【００２５】また、本発明の請求項６にかかる高性能Ｄ
ＭＡコントローラは、請求項１ないし請求項５のいずれ
かに記載の高性能ＤＭＡコントローラにおいて、前記デ
ータ転送要求受信部は、前記データ転送要求の実行優先
度情報を解読する優先レベル解読部と、前記子記憶手段
の種別情報を、前記実行優先度情報毎に格納する実行優
先度情報毎の予約レジスタと、前記子記憶手段の種別情
報の出力を選択するセレクタと、を備え、前記優先レベ
ル解読部により、複数の前記データ転送要求を、前記各
実行優先度情報毎の予約レジスタに格納し、該各実行優
先度情報毎の予約レジスタに前記データ転送要求の予約
があるかどうかを示す各予約ｆｌａｇの状態により、次
に実行すべき前記子記憶手段の種別情報を前記セレクタ
により選択し、前記インターフェース部に転送するもの
である。

【００２６】また、本発明の請求項７にかかる高性能Ｄ
ＭＡコントローラは、請求項１ないし請求項６のいずれ
かに記載の高性能ＤＭＡコントローラにおいて、前記デ
ータ転送制御部は、データ転送処理開始前である、前デ
ータ転送処理が終了する一定時間前に、前もって前記予
約レジスタに予約されているデータ転送要求の中から、
前記実行優先度情報、及び転送要求された時間によっ
て、次に実行すべきデータ転送種別情報を判断するもの
である。

【００２７】また、本発明の請求項８にかかる高性能Ｄ
ＭＡコントローラは、請求項７に記載の高性能ＤＭＡコ
ントローラにおいて、前記データ転送要求は、前記予約
レジスタに予約されたデータ転送要求を取り消すキャン
セル情報を含むものである。

【００２８】また、本発明の請求項９にかかる高性能Ｄ
ＭＡコントローラは、請求項８に記載の高性能ＤＭＡコ
ントローラにおいて、前記キャンセル情報は、実行中の
データ転送に対しても有効であるものである。

【００２９】また、本発明の請求項１０にかかる高性能
ＤＭＡコントローラは、請求項６または請求項７に記載
の高性能ＤＭＡコントローラにおいて、前記優先レベル
解読部は、前記データ転送要求が、前記予約レジスタに
予約されたデータ転送要求を取り消すキャンセル情報を
含むかどうかを、さらに解読するものであって、前記キ
ャンセル情報が予約されたデータ転送要求に対してなさ
れた場合は、前記予約ｆｌａｇの状態を変更することに
より、該データ転送要求をキャンセルし、前記キャンセ
ル情報が実行中のデータ転送に対してなされた場合は、
前記システムコトローラ部により該データ転送を終了さ
せるものである。

【００３０】また、本発明の請求項１１にかかる高性能
ＤＭＡコントローラは、請求項６または請求項７に記載
の高性能ＤＭＡコントローラにおいて、前記実行優先度
情報毎の予約レジスタは、装置全体を制御するシステム
コントローラ部と接続され、リング上に配置された複数
の設定レジスタと、前記複数の設定レジスタ内から、次
に設定される設定レジスタ、及び次に実行される設定レ
ジスタを選択するポインタレジスタと、を備えたもので
ある。

【００３１】また、本発明の請求項１２にかかる高性能
ＤＭＡコントローラは、請求項１１に記載の高性能ＤＭ
Ａコントローラにおいて、前記データ転送要求受信部
は、前記システムコントローラ部と接続されており、前
記複数の設定レジスタまたは前記ポインタレジスタは、
前記データ転送要求に関係なく、前記システムコントロ
ーラ部によって自由に、リード／ライトされるものであ
る。

【００３２】また、本発明の請求項１３にかかる高性能
ＤＭＡコントローラは、請求項７に記載の高性能ＤＭＡ
コントローラにおいて、前記複数のデータ転送要求は、
実行タイミング情報をさらに含み、前記データ転送要求
受信部は、前記実行優先度に関係なく、指定された前記
実行タイミング以外では、前記実行タイミング情報を含
むデータ転送を実行せず、前記実行タイミングになる
と、その時刻における前記実行優先度に従ってデータ転
送を実行するものである。

【００３３】また、本発明の請求項１４かかる高性能Ｄ
ＭＡコントローラは、請求項１３記載の高性能ＤＭＡコ
ントローラにおいて、前記実行タイミング情報は、前記
データ転送要求を予約してから該データ転送を実行する
までのサイクル数を示しているものである。

【００３４】また、本発明の請求項１５にかかる高性能
ＤＭＡコントローラは、請求項６ないし請求項１４のい
ずれかに記載の高性能ＤＭＡコントローラにおいて、前
記実行優先度情報毎の予約レジスタは、前記実行タイミ
ング情報を保持する予約タイマーをさらに備えたもので
ある。

【００３５】また、本発明の請求項１６にかかる高性能
ＤＭＡコントローラは、請求項１３に記載の構成の高性
能ＤＭＡコントローラにおいて、前記実行タイミング情
報は、前記データ転送要求受信部に送信される決められ
たタイミング信号を使用するか、しないかを指定するも
のである。

【００３６】また、本発明の請求項１７にかかる高性能
ＤＭＡコントローラは、請求項６ないし請求項１５に記
載の高性能ＤＭＡコントローラにおいて、前記実行優先
度情報毎の予約レジスタは、前記実行タイミング情報を
保持するタイミング指定レジスタをさらに備えたもので
ある。

【００３７】また、本発明の請求項１８にかかる高性能
ＤＭＡコントローラは、請求項１３に記載の高性能ＤＭ
Ａコントローラにおいて、前記実行タイミング情報は、
タイミング信号の種類を指定するものである。

【００３８】また、本発明の請求項１９にかかる高性能
ＤＭＡコントローラは、請求項６ないし請求項１５のい
ずれかに記載の高性能ＤＭＡコントローラにおいて、前
記実行優先度情報毎の予約レジスタは、前記タイミング
信号の種類を保持するタイミング種類レジスタをさらに
備えたものである。

【００３９】また、本発明の請求項２０にかかる高性能
ＤＭＡコントローラは、請求項１３ないし請求項１９の
いずれかに記載の高性能ＤＭＡコントローラにおいて、
前記データ転送要求は、該要求の繰り返し実行回数を表
すリピート情報をさらに含み、前記データ転送要求受信
部は、前記リピート情報を受信した場合、そのデータ転
送要求予約を保持し、実行タイミングになると、その時
刻における実行優先度に従って、前記繰り返し実行回
数、前記データ転送要求を繰り返し実行するものであ
る。

【００４０】また、本発明の請求項２１にかかる高性能
ＤＭＡコントローラは、請求項１７または請求項１９に
記載の高性能ＤＭＡコントローラにおいて、前記データ
転送要求受信部は、前記リピート情報を保持するリピー
ト回数指定レジスタと、該リピート回数をカウントする
リピート回数カウンタと、をさらに備えたものである。

【００４１】また、本発明の請求項２２にかかる高性能
ＤＭＡコントローラは、請求項１ないし請求項２１のい
ずれかに記載の高性能ＤＭＡコントローラにおいて、前
記パラメータ保持手段は、前記子記憶手段毎にアドレス
で区切られた領域を有し、該領域には、前記子記憶手段
毎に対応したデータ転送に使用されるパラメータが、前
記システムコントローラ部によってあらかじめ格納され
ているものである。

【００４２】また、本発明の請求項２３にかかる高性能
ＤＭＡコントローラは、請求項１ないし請求項２１のい
ずれかに記載の高性能ＤＭＡコントローラにおいて、前
記パラメータ保持手段は、前記主記憶手段へのアクセス
パターン毎にアドレスで区切られた領域を有し、該領域
には、アクセスパターン毎に対応したパラメータが、前
記システムコントローラ部によってあらかじめ格納され
ているものである。

【００４３】また、本発明の請求項２４にかかる高性能
ＤＭＡコントローラは、請求項１ないし請求項２１のい
ずれかに記載の高性能ＤＭＡコントローラにおいて、前
記パラメータ保持手段は、前記子記憶手段毎にアドレス
で区切られた領域と、前記主記憶手段へのアクセスパタ
ーン毎にアドレスで区切られた領域とを有し、前記シス
テムコントローラ部により、前記子記憶手段毎にアドレ
スで区切られた領域には、前記子記憶手段毎に対応した
データ転送に使用されるパラメータがあらかじめ格納さ
れ、前記主記憶手段へのアクセスパターン毎にアドレス
で区切られた領域には、アクセスパターン毎に対応した
パラメータがあらかじめ格納されるものである。

【００４４】また、本発明の請求項２５にかかる高性能
ＤＭＡコントローラは、請求項１ないし請求項２４のい
ずれかに記載の高性能ＤＭＡコントローラにおいて、前
記パラメータ保持手段に格納されるパラメータには、前
記子記憶手段毎の、書きこみ／読み出し情報、アクセス
単位情報、アクセスパターン情報が含まれ、さらに、ア
クセスパターン毎の、スタートアドレス、転送個数、矩
形領域アクセスの情報、リングバッファを形成する領域
スタートおよびエンドアドレス情報を含むものである。

【００４５】また、本発明の請求項２６にかかる高性能
ＤＭＡコントローラは、請求項１ないし請求項２５のい
ずれかに記載の高性能ＤＭＡコントローラにおいて、前
記データ転送制御部は、前記インターフェース部、前記
データ入出力部、前記パラメータ保持手段及び前記主記
憶手段に対するクロックの供給と停止を制御するクロッ
ク制御部をさらに備え、該クロック制御部は、前記シス
テムコントローラ部が、前記データ転送制御部を起動さ
せていない場合はクロックの供給を停止し、また、起動
させていて、且つデータ転送要求が前記データ転送要求
受信部に予約されている場合にはクロックを供給し、ま
た、前記データ転送要求受信部に実行タイミング情報が
ある場合は、実行時刻になるまではクロックの供給を停
止し、実行時刻になったらクロック供給を開始し、さら
に、前記データ転送要求受信部に予約がなくなり、最後
のデータ転送が終了した場合はクロックの供給を停止す
るものである。

【００４６】また、本発明の請求項２７にかかる高性能
ＤＭＡコントローラは、請求項２６記載の高性能ＤＭＡ
コントローラにおいて、前記主記憶手段は、前記主記憶
手段を複数の領域に分割し、該領域毎にクロックが供給
されている複数の個別主記憶手段からなり、前記データ
転送制御部は、該個別主記憶手段の使用領域を設定する
領域設定レジスタをさらに備え、前記クロック制御部
は、該領域設定レジスタにより、前記個別主記憶手段の
選択設定された使用領域に対してのみクロックを供給
し、非選択の領域にはクロックを供給しないものであ
る。

【００４７】また、本発明の請求項２８にかかる高性能
ＤＭＡコントローラは、請求項２７記載の高性能ＤＭＡ
コントローラにおいて、前記個別主記憶手段は、ＳＲＡ
Ｍで構成されているものである。

【００４８】また、本発明の請求項２９にかかる高性能
ＤＭＡコントローラは、請求項２８記載の高性能ＤＭＡ
コントローラにおいて、前記個別主記憶手段は、ＤＲＡ
Ｍで構成されており、選択されたＤＲＡＭのみクロック
が供給され、リフレッシュ動作を実行するものである。

【００４９】また、本発明の請求項３０にかかる高性能
ＤＭＡコントローラは、請求項２７または請求項２９に
記載の高性能ＤＭＡコントローラにおいて、前記個別主
記憶手段は、ＤＲＡＭで構成されており、選択されたＤ
ＲＡＭのみにクロックを供給して、オートリフレッシュ
動作を行い、非選択のＤＲＡＭにはクロックを供給せ
ず、セルフリフレッシュ動作を実行するように設定する
ものである。

【００５０】また、本発明の請求項３１にかかる高性能
ＤＭＡコントローラは、各種データを蓄積する主記憶手
段と、該主記憶手段の転送相手である複数の子記憶手段
とのデータ転送を制御するデータ転送制御部である高性
能ＤＭＡコントローラであって、前記主記憶手段は、複
数の領域に分割され、該領域毎にクロックが供給されて
いる複数の個別主記憶手段からなり、前記データ転送制
御部は、前記主記憶手段と前記データ転送制御部とに対
してクロックの供給を停止制御するクロック制御部と、
アクセスするアドレス領域を判定するアドレス判定部
と、を備え、前記クロック制御部は、前記複数の個別主
記憶手段のうち、前記アドレス判定部により、選択され
た使用領域に対してのみクロックおよび制御信号を供給
し、非選択の領域に対してはクロックおよび制御信号を
供給しないものである。

【００５１】また、本発明の請求項３２にかかる高性能
ＤＭＡコントローラは、各種データを蓄積する主記憶手
段と、該主記憶手段の転送相手である複数の子記憶手段
とのデータ転送を制御するデータ転送制御部である高性
能ＤＭＡコントローラであって、前記主記憶手段は、複
数の領域に分割され、該領域毎にクロックが供給されて
いる複数の個別主記憶手段からなり、前記データ転送制
御部は、前記主記憶手段と前記データ転送制御部とに対
してクロックの供給を停止制御するクロック制御部と、
該個別主記憶手段の使用領域を設定する領域設定レジス
タと、を備え、前記クロック制御部は、前記複数の個別
主記憶手段のうち、前記領域設定レジスタにより選択設
定された使用領域に対してのみクロックおよび制御信号
を供給し、非選択の領域にはクロックおよび制御信号を
供給しないものである。

【００５２】また、本発明の請求項３３にかかる高性能
ＤＭＡコントローラは、請求項３１または請求項３２に
記載の高性能ＤＭＡコントローラにおいて、前記データ
転送制御部は、前記個別主記憶手段に対する電源供給を
停止制御する電源供給制御部を備え、前記選択設定され
た使用領域に対してのみ電源を供給し、前記非選択の領
域に対しては電源を供給しないものである。

【００５３】また、本発明の請求項３４にかかる高性能
ＤＭＡコントローラは、請求項３１ないし請求項３３の
いずれかに記載の高性能ＤＭＡコントローラにおいて、
前記個別主記憶手段は、ＳＲＡＭで構成されているもの
である。

【００５４】また、本発明の請求項３５にかかる高性能
ＤＭＡコントローラは、請求項３１ないし請求項３３の
いずれかに記載の高性能ＤＭＡコントローラにおいて、
前記個別主記憶手段は、ＤＲＡＭで構成されており、前
記選択設定されたＤＲＡＭに対してのみクロックおよび
制御信号を供給して、リフレッシュ動作を行い、前記非
選択の領域に対してはクロックおよび制御信号を供給し
ないものである。

【００５５】また、本発明の請求項３６にかかる高性能
ＤＭＡコントローラは、請求項３１ないし請求項３３の
いずれかに記載の高性能ＤＭＡコントローラにおいて、
前記個別主記憶手段は、ＤＲＡＭで構成されており、前
記選択設定されたＤＲＡＭに対してのみクロックを供給
して、オートリフレッシュ動作を行い、前記非選択のＤ
ＲＡＭに対してはクロックを供給せず、セルフリフレッ
シュ動作を行うものである。

【００５６】

【発明の実施の形態】（実施の形態１）以下、実施の形
態１におけるＤＭＡコントローラについて説明する。ま
ず、図１、図２を用いて、本実施の形態１における、Ｄ
ＭＡコントローラ、及びそのＤＭＡコントローラを有す
るシステムの構成を説明する。図１は、実施の形態１に
おけるＤＭＡコントローラ（データ転送制御部）を有す
るシステム構成図であり、図２は、実施の形態１におけ
るデータ転送制御部内のデータ転送要求受信部１０２の
構成を示した図である。

【００５７】図１において、本システムは、ＤＭＡコン
トローラであるデータ転送制御部１０１と、プロセッサ
１１１と、メインメモリ１１０と、ローカルメモリ１１
２と、ＤＭＡバスと、ローカルバスとからなるものであ
る。前記プロセッサ１１１は、データ転送制御部１０１
をはじめシステム全体をコントロールするものであり、
また該データ転送制御部１０１に対してＤＭＡ転送要求
を発行するものである。メインメモリ１１０は、各種デ
ータを格納するものであり、ローカルメモリ１１２は、
ローカルバスによってプロセッサ１１１に接続されたロ
ーカルメモリ群である。

【００５８】また、前記データ転送制御部（ＤＭＡコン
トローラ）１０１は、データ転送要求受信部１０２と、
メモリーインターフェース部１０３と、データ入出力部
１０４と、ＤＭＡパラメータメモリ１０５と、起動信号
受信部１０６とを備えるものである。メモリーインター
フェース部１０３は、メインメモリ１１０への制御信号
を生成するものであり、データ入出力部１０４は、デー
タの入出力を制御するものであり、ＤＭＡパラメータメ
モリ１０５は、ＤＭＡ転送を実行するために必要なパラ
メータを格納するものである。

【００５９】起動信号受信部１０６は、データ転送制御
部１０１の起動及び停止命令をプロセッサ１１１から受
信し、メモリーインターフェース部１０３にその命令を
伝えるものである。データ転送要求受信部１０２は、プ
ロセッサ１１１からのＤＭＡ転送要求を受け付けるもの
であり、その構成の詳細については、以下図２を用いて
説明する。

【００６０】図２において、データ転送要求受信部１０
２は、優先レベル解読部２０１と、予約レジスタ２１０
と、セレクタ２０２とから構成される。優先レベル解読
部２０１は、入力されたＤＭＡ転送要求の優先レベルを
解読し、格納すべきレジスタを確定するものである。予
約レジスタ２１０は、優先レベル１予約レジスタ２１１
〜優先レベル３予約レジスタ２１３からなり、個々の優
先レベル予約レジスタには、転送相手種別情報（リソー
スＡ〜リソースＣ）が格納される。ここでは、その転送
相手種別情報を格納するための設定レジスタが、各優先
レベル予約レジスタに１つずつ備えられている。各優先
レベル予約レジスタ２１１〜２１３に予約が入ると、各
優先レベル予約レジスタに対応した予約ｆｌａｇ１〜予
約ｆｌａｇ３が立つようになっている。また、これらの
予約ｆｌａｇは論理和をとられ、データ転送要求受信部
１０２に予約があることを示す予約フラグとして、メモ
リーインタフェース部１０３に出力される。

【００６１】セレクタ２０２は、個々の優先レベル予約
レジスタ２１１〜２１３から出力される転送相手種別情
報を選択するセレクタで、その各優先レベル予約レジス
タから出力される予約ｆｌａｇ１〜予約ｆｌａｇ３の状
態によって、選択先が変わるようになっている。例え
ば、予約ｆｌａｇ１が“１”の場合は、優先レベル１予
約レジスタ２１１の出力を選択し、予約ｆｌａｇ１が
“０”で且つ予約ｆｌａｇ２が“１”の場合は、優先レ
ベル２予約レジスタ２１２の出力が選択される。また、
予約ｆｌａｇ１と予約ｆｌａｇ２とが共に“０”で、予
約ｆｌａｇ３が“１”の場合は、優先レベル３予約レジ
スタ２１３の出力が選択されるようになっている。つま
り、ここでの優先度は、優先レベル１＞優先レベル２＞
優先レベル３の順であることを示している。

【００６２】次に、図１及び図２を用いて、本実施の形
態１のシステムにおける、ＤＭＡコントローラ（データ
転送制御部）１０１の動作を説明する。まず、プロセッ
サ１１１はローカルバスにより、ＤＭＡパラメータメモ
リ１０５に、ＤＭＡ転送実行に必要なパラメータ、例え
ば、リード／ライト情報、バイト／ワードなどのアクセ
ス単位情報、連続アクセスか、矩形アクセスか、リング
ポインタアクセスかなどを示すアクセス情報、およびス
タートアドレス等の各種アドレス情報や、転送個数など
をあらかじめ格納しておく。

【００６３】プロセッサ１１１はデータ転送制御部１０
１（ＤＭＡコントローラ）起動の前準備として、即座に
実行したいＤＭＡ命令を、あらかじめデータ転送要求受
信部１０２へ予約しておく。このとき、予約フラグがメ
モリーインターフェース部１０３に出力される。本シス
テムが動作開始状態になると、プロセッサ１１１は起動
信号受信部１０６へ起動命令を発行する。起動命令を受
信したデータ転送制御部１０１は、ＤＭＡ転送動作を開
始することになる。

【００６４】まず、メモリーインターフェース部１０３
は、予約フラグが有効になっていることから、データ転
送要求受信部１０２に予約チェック信号を発行する。現
在、データ転送要求受信部１０２には、図２に示すよう
に３つのＤＭＡ転送の予約が入っているとすると、予約
ｆｌａｇ１は“１”となっている。今、図２において、
優先レベル１予約レジスタ２１１の設定レジスタにリソ
ースＣを表すコードが格納されているので、セレクタ２
０２によって優先レベル１予約レジスタ２１１の出力で
あるリソースＣ（ローカルメモリＣ）が選択される。

【００６５】この予約情報であるリソースＣがＤＭＡ種
別情報としてメモリーインターフェース部１０３へと送
られると、ローカルメモリＣの予約が入っていることが
メモリーインターフェース部１０３によって解読され
る。その後、読み出された優先レベル１の予約ｆｌａｇ
１は“０”となり、予約ｆｌａｇ２は“１”であるた
め、セレクタ２０２は優先レベル２予約レジスタ２１２
の出力を選択する。

【００６６】メモリーインターフェース部１０３は、ロ
ーカルメモリＣのＤＭＡ転送実行情報が格納されている
ＤＭＡパラメータメモリ１０５の決まったアドレスにア
クセスし、ＤＭＡ転送実行に必要なパラメータをロード
する。ロードした値に従って、メモリインターフェース
部１０３は、メインメモリ１１０に対して制御信号を生
成し、ローカルメモリＣとのＤＭＡ転送を実行する。ロ
ーカルメモリＣとメインメモリ１１０とのＤＭＡ転送が
終了すると、メモリインターフェース部１０３は、再び
データ転送要求受信部１０２に対して予約チェック信号
を発行し、優先レベル２予約レジスタ２１２の設定レジ
スタに格納されているリソースＢ（ローカルメモリＢ）
の情報を出力する。

【００６７】同様に、この予約情報であるリソースＢが
ＤＭＡ種別情報としてメモリーインターフェース部１０
３に送られると、ローカルメモリＢの予約が入っている
ことがメモリーインターフェース部１０３によって解読
される。その後、予約ｆｌａｇ１＝“０”，予約ｆｌａ
ｇ２＝“０”，予約ｆｌａｇ３＝“１”であるため、セ
レクタ２０２は、優先レベル３予約レジスタ２１３を選
択する。以下、同様にＤＭＡ転送を実行する。この様に
して、メモリーインターフェース部１０３はデータ転送
要求受信部１０２に格納されている予約のチェックを行
い、予約フラグが“０”になるまでＤＭＡ転送を連続で
行う。また、プロセッサ１１１が起動信号受信部１０６
に対して停止命令を発行した場合、データ転送制御部１
０１は現在実行中のＤＭＡ転送を終了した時点で、それ
以降のＤＭＡ転送の実行を停止し、ＤＭＡ転送の予約の
みを受け付けるようになる。

【００６８】以上のように、本実施の形態１では、デー
タ転送制御部（ＤＭＡコントローラ）１０１が起動信号
受信部１０６を備えることにより、データ転送要求発行
元であるプロセッサ１１１から受け付けたＤＭＡ転送を
実行しないで予約のみを行うことができる。これによ
り、システムコントローラであるプロセッサ１１１等の
プログラミングの自由度が向上する。

【００６９】さらに、本実施の形態１では、データ転送
要求受信部１０２において、ＤＭＡ転送予約を優先度毎
に転送相手の種別情報を保持するものであるので、保持
レジスタの数が（転送相手種別数×優先度を表すビット
数）ではなく、（優先度数×転送相手種別数を表すビッ
ト数）となり、データ転送要求受信部１０２内の保持レ
ジスタ数を少なくすることができる。さらに、本実施の
形態１では、ＤＭＡ転送実行のための判断制御を、転送
種別情報すべての優先度を見て判断するのではなく、高
い優先度のレジスタ内に格納されている転送相手種別情
報を見て判断すればよいので、その判断制御が容易とな
るほか、回路も簡素化できる。

【００７０】（実施の形態２）以下、実施の形態２にお
けるＤＭＡコントローラについて説明する。まず、図
３、図４を用いて、本実施の形態２における、ＤＭＡコ
ントローラ、及びそのＤＭＡコントローラを有するシス
テムの構成を説明する。図３は、実施の形態２における
ＤＭＡコントローラ（データ転送制御部）を有するシス
テム構成図であり、図４は、実施の形態２におけるデー
タ転送制御部内のデータ転送要求受信部の構成を示した
図である。図３における本システムは、ＤＭＡコントロ
ーラであるデータ転送制御部８０１に対するＤＭＡ転送
要求の発行元が複数ある場合であり、本実施の形態２で
は、ＤＭＡ転送要求の発行元が、メインプロセッサ８１
１、及びサブプロセッサ８１３である場合を例に挙げて
説明する。よって、本実施の形態２における本システム
の構成は、前記データ転送制御部８０１と、メインプロ
セッサ８１１及びサブプロセッサ８１３と、メインメモ
リ８１０と、ローカルメモリ８１２と、ＤＭＡバスと、
ローカルバスとからなるものである。

【００７１】前記メインプロセッサ８１１及びサブプロ
セッサ８１３は、データ転送制御部８０１に対してＤＭ
Ａ転送要求を発行するものであり、さらにメインプロセ
ッサ８１１は、データ転送制御部８０１をはじめシステ
ム全体をコントロールするものである。メインメモリ８
１０は、各種データを格納するものであり、ローカルメ
モリ８１２は、ローカルバスによってメインプロセッサ
８１１及びサブプロセッサ８１３に接続されたローカル
メモリ群である。

【００７２】また、前記データ転送制御部（ＤＭＡコン
トローラ）８０１は、予備予約手段８２０と、データ転
送要求受信部１０２と、メモリーインターフェース部１
０３と、データ入出力部１０４と、ＤＭＡパラメータメ
モリ１０５と、起動信号受信部１０６とを備えるもので
ある。予備予約手段８２０は、複数のＤＭＡ転送要求の
発行元、つまりメインプロセッサ８１１及びサブプロセ
ッサ８１３からのＤＭＡ転送要求を受け付けて一時的に
保管し、システム制御の重要度に応じてあらかじめ設定
されている優先度に従って、データ転送要求受信部１０
２に転送するＤＭＡ転送要求を選択するものである。な
お、そのほかの構成は、実施の形態１と同様であるた
め、説明を省略する。

【００７３】以下、データ転送制御部８０１内のデータ
転送要求受信部１０２、及び予備予約手段８２０の詳細
な構成について、図４を用いて説明する。図４におい
て、予備予約手段８２０は、メインプロセッサ８１１か
らのＤＭＡ転送要求を受け付ける予備１予約レジスタ８
２１と、サブプロセッサ８１３からのＤＭＡ転送要求を
受け付ける予備２予約レジスタ８２２と、前記データ転
送要求受信部１０２に対して、前記複数の予備予約レジ
スタに格納されたＤＭＡ転送要求を、システム制御の重
要度に応じてあらかじめ設定されている優先度に従って
選択する予備セレクタ８２３とで構成されている。

【００７４】前記予備１予約レジスタ８２１、予備２予
約レジスタ８２２それぞれは、優先レベルレジスタと種
別レジスタとを備え、各プロセッサから出力されたＤＭ
Ａ転送要求の情報である優先度と転送相手種別情報（リ
ソースＡ〜リソースＣ）とを、それぞれ前記優先レベル
レジスタ、種別レジスタに一時的に保持する。この各予
備予約レジスタ８２１，８２２に前記予約情報が格納さ
れると、各予備予約レジスタ８２１，８２２からの予備
予約フラグ１，予備予約フラグ２が有効となる。なお、
データ転送要求受信部１０２については、実施の形態１
と同様の構成をもつため、ここでは説明を省略する。

【００７５】次に、図３及び図４を用いて、本実施の形
態２のシステムにおけるＤＭＡコントローラ（データ転
送制御部）８０１の動作を説明する。メインプロセッサ
８１１からＤＭＡ転送要求が予備予約手段８２０に入る
と、前述したようにして予備１予約レジスタの優先度レ
ジスタ１及び種別レジスタ１に、前記ＤＭＡ転送要求の
情報が保持される。前記予備１予約レジスタに情報が受
け付けられると予備予約フラグ１が有効になり、予備セ
レクタ８２３は前記予備１予約レジスタに保持されてい
た情報（優先レベル，転送相手種別情報）をデータ転送
要求受信部１０２へと転送する。

【００７６】ここで、メインプロセッサ８１１及びサブ
プロセッサ８１３から、予備予約手段８２０に対して同
時にＤＭＡ転送要求が発行された場合は、メインプロセ
ッサ８１１からのＤＭＡ転送要求が前記予備１予約レジ
スタ８２１に、またサブプロセッサ８１３からのＤＭＡ
転送要求が前記予備２予約レジスタ８２２に入力され、
各予備予約レジスタ内の優先レベルレジスタ、及び種別
レジスタに保持される。そして情報が保持されると同時
に予備予約フラグ１，２両方が有効となるが、本実施の
形態２では、サブプロセッサ８１３よりメインプロセッ
サ８１１のほうがシステム制御の重要度が高いと設定さ
れているため、予備セレクタ８２３は、予備１予約レジ
スタ８２１に保持されているメインプロセッサ８１１か
らのＤＭＡ転送を優先して選択し、該ＤＭＡ転送要求の
データをデータ転送要求受信部１０２に出力する。この
後のデータ転送要求受信部１０２における動作は、実施
の形態１で説明したものと同様であるため、ここでは説
明を省略する。

【００７７】なお、本実施の形態２においては、ＤＭＡ
転送要求発行元であるプロセッサが２つである場合を例
に挙げて説明したが、該ＤＭＡ転送要求発行元が任意の
数である場合は、予備予約手段８２０内の予備予約レジ
スタの数を、そのＤＭＡ転送要求発行元と同数にすれば
同様に実現できる。また前記ＤＭＡ転送要求に含まれる
情報についても、ここでは優先度及び転送相手種別情報
としたが、それ以外の情報を含んでいる場合、前記各予
備予約レジスタに備えられたレジスタ数を増やすことで
容易に対応できるものである。

【００７８】以上のように、本実施の形態２では、予備
予約手段８２０を付加するようにしたので、複数のＤＭ
Ａ転送要求元から同時に発行される転送要求を制御可能
な高性能ＤＭＡコントローラを実現することができる。
また、単一転送要求元に対応したＤＭＡコントローラ
を、複数の転送要求元に対応可能なように回路を変更す
る場合に、その単一転送要求に対応したＤＭＡコントロ
ーラに予備予約手段８２０等を付加することで変更可能
なため、回路を再利用することができるという効果もあ
る。なお、本実施の形態では、ＤＭＡ転送要求の発行元
がプロセッサをしているが、サブプロセッサがハードウ
エアであったり、メインプロセッサ及びサブプロセッサ
の両方がハードウェアであっても、同様に処理可能であ
る。

【００７９】（実施の形態３）以下、実施の形態３にお
けるＤＭＡコントローラについて説明する。本実施の形
態３におけるＤＭＡコントローラ、及びそのＤＭＡコン
トローラを有するシステムの構成は、実施の形態１と同
様であるため、説明を省略する。以下、図１、図２及び
図５を使用して、実施の形態１におけるデータ転送制御
部（ＤＭＡコントローラ）１０１の動作にのっとって、
データ転送要求、ＤＭＡ転送実行のタイミング、及び実
行データの実行順待ち状態の遷移について説明する。

【００８０】図５は、実施の形態３におけるＤＭＡ転送
要求と、そのＤＭＡ転送実行順待状態の遷移と、ＤＭＡ
転送実行のタイミングとを示す図である。今、図５に示
すタイミングで、プロセッサ１１１よりＤＭＡ転送要求
が発行されたとする。データ転送要求受信部１０２で
は、図５に示すように実行優先順が遷移していく。ま
ず、図５に示されるように、プロセッサ１１１より起動
命令が発行されて起動信号が“１”になるまでに、３つ
のＤＭＡ転送要求が発行されているとする（実行待ち状
態（イ））。そして、この状態でメモリーインターフェ
ース部１０３から予約チェック信号が発行された場合、
予約されている要求のなかで一番優先レベルが高い、優
先レベル１の予約が先に実行されることになる。

【００８１】優先レベル１のデータ転送が実行に移され
ると、データ転送要求受信部１０２における予約の実行
優先順は、優先レベル２、優先レベル３の順での実行待
ち状態（ロ）へと遷移する。しかし、この優先レベル１
のＤＭＡ転送実行中に、再びプロセッサ１１１から優先
レベル１のＤＭＡ転送要求が、データ転送要求受信部１
０２に発行された場合、データ転送要求受信部１０２に
おける予約の実行優先順は、再び優先レベル１、優先レ
ベル２、優先レベル３となり、実行待ち状態（ハ）へと
遷移する。この後、優先レベル１のＤＭＡ転送が終了す
ると、再びメモリーインターフェース部１０３から予約
チェック信号が発行され、このときに予約されている要
求のなかで、一番優先レベルが高い優先レベル１の予約
が先に実行されることになる。

【００８２】ここで、前記予約チェック信号が発行され
るタイミングについて、具体的に述べる。例えば前記メ
モリインタフェース部１０３では、メインメモリ１１０
と各ローカルメモリとの間で行われるＤＭＡ転送のデー
タ転送個数をカウントしておき、ひとつ前のＤＭＡ転送
処理が終了する一定時間前、例えばＤＭＡ転送終了前１
６サイクル、になると、メモリインタフェース部１０３
が、データ転送要求受信部１０２に予約チェック信号を
発行する。そして、この予約チェック信号を受信したデ
ータ転送要求受信部１０２は、予約レジスタ２１０をチ
ェックし、次のＤＭＡ転送処理の準備を行う。なお、こ
こでは、ＤＭＡ転送終了前の一定時間を１６サイクルと
したが、この一定時間は、ＤＭＡパラメータメモリ１０
５から、次のＤＭＡ転送実行のための各種パラメータを
ロードするサイクル数に依存するものであり、次にＤＭ
Ａ転送を実行に移すための準備時間にあたるものであ
る。従って、この一定時間のサイクル数は、実行条件に
よって任意に変化してよい。なお、以上に説明した本実
施の形態３のＤＭＡ転送処理は、実施の形態２のように
前記ＤＭＡ転送要求発行元が複数である場合にも適応可
能である。

【００８３】このように、本実施の形態３では、メモリ
ーインターフェース部から次のＤＭＡ転送実行の直前
に、データ転送要求受信部に予約チェック信号を発行
し、次に転送実行するデータを確認することにより、Ｄ
ＭＡ予約の連続性を保ったまま、転送実行直前に入った
優先度の高いＤＭＡ予約を実行することが可能となる。

【００８４】尚、前記予約チェック信号は、ＤＭＡ転送
の準備期間を見越して、ＤＭＡ転送が終了する前の一定
サイクル前に、前もって発行すると、より連続性が確保
される。これを実現するには、メモリーインターフェー
ス部において、ＤＭＡ転送の終了前十数サイクルを検出
しておき、それを検出した際に予約チェック信号を発行
するようにするとよい。

【００８５】（実施の形態４）以下、実施の形態４にお
けるＤＭＡコントローラについて説明する。まず、図１
及び図６を用いて、実施の形態４における、ＤＭＡコン
トローラ、及びそのＤＭＡコントローラを有するシステ
ムの構成を説明する。図６は、実施の形態４におけるデ
ータ転送要求受信部１０２ａの構成を示している。図に
おいて、本実施の形態４におけるデータ転送要求受信部
１０２ａは、優先レベル／キャンセル解読部４０１と、
セレクタ４０２と、予約レジスタ４１０とで構成されて
いる。

【００８６】優先レベル／キャンセル情報解読部４０１
は、入力されたＤＭＡ転送要求の優先レベルと、該ＤＭ
Ａ転送要求がキャンセルであるかどうかを解読し、格納
またはキャンセルすべきレジスタを確定するものであ
る。予約レジスタ４１０は、優先レベル１予約レジスタ
４１１〜優先レベル３予約レジスタ４１３からなり、個
々の優先レベル予約レジスタには、転送相手種別情報
（リソース）が格納される。ここでは、その情報を格納
するための設定レジスタが、各優先レベル予約レジスタ
４１１〜４１３に１つずつ備えられている。

【００８７】各優先レベル予約レジスタ４１１〜４１３
に予約が入ると、各優先レベル予約レジスタに対応し
た、予約ｆｌａｇ１〜予約ｆｌａｇ３が立つようになっ
ている。またこの予約ｆｌａｇは論理和をとられ、デー
タ転送要求受信部１０２ａに予約があることを示す予約
フラグとしてメモリーインタフェース部１０３に出力さ
れる。

【００８８】セレクタ４０２は、個々の優先レベル予約
レジスタから出力される転送相手種別情報を選択するセ
レクタで、各優先レベル予約レジスタから出力される予
約ｆｌａｇの状態によって、選択先が変わるようになっ
ている。例えば、予約ｆｌａｇ１が“１”の場合は、優
先レベル１予約レジスタ４１１の出力を選択し、予約ｆ
ｌａｇ１が“０”で且つ予約ｆｌａｇ２が“１”の場合
は、優先レベル２予約レジスタ４１２の出力が選択され
る。また、予約ｆｌａｇ１と予約ｆｌａｇ２が共に
“０”で、予約ｆｌａｇ３が“１”の場合は、優先レベ
ル３予約レジスタ４１３の出力が選択されるようになっ
ている。つまり、ここでの優先度は、優先レベル１＞優
先レベル２＞優先レベル３の順であることを示してい
る。なお、上記以外の実施の形態４におけるＤＭＡコン
トローラ及びそのＤＭＡコントローラを有したシステム
の構成は、実施の形態１のものと同様であるため、説明
を省略する。

【００８９】次に、図１および図５を用いて、実施の形
態４のシステムにおける、ＤＭＡコントローラ（データ
転送制御部）１０１の動作を説明する。ＤＭＡ転送要求
は、実施の形態１で説明したような手順で、プロセッサ
１１１よりデータ転送要求受信部１０２ａに、あらかじ
め予約されているとする。

【００９０】現在、データ転送要求受信部１０２ａに、
図６に示すように３つのＤＭＡ命令の予約が入っている
とすると、予約ｆｌａｇ１は“１”となっている。今、
リソースＣを表すコードが優先レベル１予約レジスタ４
１１に格納されているので、セレクタ４０２により、優
先レベル１予約レジスタ４１１の出力であるリソースＣ
（ローカルメモリＣ）が選択され、ローカルメモリＣと
メインメモリ１１０との間でＤＭＡ転送が実行される。
このＤＭＡ転送の最中に、プロセッサ１１１が、ＤＭＡ
命令を利用して、キャンセル命令を発行したとする。こ
のキャンセル命令は、優先レベル情報、転送相手種別情
報（リソース）を含んでいる。

【００９１】例えば、優先レベル２、リソースＢと共に
キャンセル情報が発行されたとする。前記キャンセル情
報を含んだＤＭＡ命令を受信したデータ転送要求受信部
１０２ａは、優先レベル／キャンセル解読部４０１によ
り、そのＤＭＡ命令が優先レベル２のキャンセル命令で
あることを解読する。これに基づき、データ転送要求受
信部１０２ａは、優先レベル２予約レジスタ４１２の予
約ｆｌａｇ２を“０”とし、優先レベル２である、リソ
ースＢ（ローカルメモリＢ）とのＤＭＡ転送予約がキャ
ンセルされる。

【００９２】これによって、実行中のローカルメモリＣ
とメインメモリ１１０との間のＤＭＡ転送が終了した時
点で、予約ｆｌａｇ１が“０”、予約ｆｌａｇ２が
“０”、予約ｆｌａｇ３が“１”となるため、優先レベ
ル３予約レジスタ４１３に予約されているリソースＡと
メインメモリ１１０との間のＤＭＡ転送が次のＤＭＡ転
送として実行される。

【００９３】また、例えば、リソースＣ（ローカルメモ
リＣ）とメインメモリ１１０との間の優先レベル１のＤ
ＭＡ転送が実行されている最中に、プロセッサ１１１に
より、優先レベル２で、リソースＣのキャンセル命令が
発行されると、データ転送要求受信部１０２ａにより、
そのＤＭＡ命令が実行中のＤＭＡ転送のキャンセルであ
ることが判定され、メモリーインターフェース部１０３
に停止信号が発行される。この後メモリーインターフェ
ース部１０３では、実行中のＤＭＡ転送を終了処理へと
移行する。なお、以上に説明した本実施の形態４のＤＭ
Ａ転送処理は、実施の形態２のように前記ＤＭＡ転送要
求元が複数である場合にも適応可能である。

【００９４】このように、本実施の形態４では、予約中
のＤＭＡ転送予約を、データ転送要求発行元であるプロ
セッサからの命令によってキャンセルできるようにする
ことで、システムの状態により必要がなくなったＤＭＡ
転送を実行せずに済み、また再予約等の操作と組み合わ
せることにより予約を入れ替えることも可能となる。さ
らに、無駄なＤＭＡ転送を実行する必要がないため、消
費電力の削減にもつながる。

【００９５】また、本実施の形態４においては、従来実
現されていた一時停止や、中断・再開処理のように停止
時のパラメータを保持する必要がなく、かつ、連続して
次に予約されているＤＭＡ転送を優先的に実行できる。
この操作により、中断や停止を行っても、ＤＭＡの連続
性は保たれる。また、従来複雑な回路で実現されていた
一時停止や中断の処理が、キャンセル命令と再予約とで
容易に実現できるため、複雑な制御や、無駄な回路を備
える必要がないことから、設計開発期間および検証期間
を大幅に短縮することができる。

【００９６】（実施の形態５）以下、実施の形態５にお
けるＤＭＡコントローラについて説明する。まず、図
７、図８を用いて、本実施の形態５における、ＤＭＡコ
ントローラ及びそのＤＭＡコントローラを有するシステ
ムの構成を説明する。図７は、実施の形態５におけるＤ
ＭＡコントローラ（データ転送制御部）を有するシステ
ム構成図であり、図８は、実施の形態５におけるデータ
転送制御部内のデータ転送要求受信部の構成を示した図
である。

【００９７】図７において、本実施の形態５におけるシ
ステムは、ＤＭＡコントローラであるデータ転送制御部
５０１と、メインメモリ５１０と、プロセッサ５１１
と、ローカルメモリ５１２と、ローカルバス、ＤＭＡバ
スとで構成されている。前記プロセッサ５１１は、デー
タ転送制御部５０１をはじめ、システム全体をコントロ
ールするものであり、また該データ転送制御部５０１に
対してＤＭＡ転送要求を発行するものである。また、メ
インメモリ５１０は、各種データを格納するものであ
り、ローカルメモリ５１２は、プロセッサ５１１のロー
カルバスに接続されたローカルメモリ群である。

【００９８】また、前記データ転送制御部（ＤＭＡコン
トローラ）５０１は、データ転送要求受信部５０２と、
メモリーインターフェース部５０３と、データ入出力部
５０４と、ＤＭＡパラメータメモリ５０５と、起動信号
受信部５０６とを備えるものである。データ転送要求受
信部５０２は、プロセッサ５１１からのＤＭＡ転送要求
を受け付けるものであり、ローカルバスとＤＭＡ要求関
連の信号線とによって、プロセッサ５１１に接続されて
いる。以下、図８を用いてその構成について詳細に説明
する。

【００９９】図８において、データ転送要求受信部５０
２は、優先レベル解読部６０１と、セレクタ６０２と、
予約レジスタ６１０と、ローカルバスとで構成される。
優先レベル解読部６０１は、入力されたデータ転送要求
の優先レベルを解読し、格納すべきレジスタを確定する
ものである。予約レジスタ６１０は、優先レベル１予約
レジスタ６１１〜優先レベル３予約レジスタ６１３から
なり、個々の優先レベル予約レジスタ６１１〜６１３
は、転送相手種別情報（リソース）が格納される設定レ
ジスタと、ポインタレジスタとからなる。ここでは、前
記設定レジスタが、各優先レベル予約レジスタ６１１〜
６１３に３つずつ備えられている。

【０１００】前記ポインタレジスタは、予約ポインタと
リードポインタとからなり、予約ポインタ６２１〜６２
３は、各優先レベル予約レジスタ６１１〜６１３内で次
に設定すべき設定レジスタを選択するものであり、リー
ドポインタ６３１〜６３３は、各優先レベル予約レジス
タ６１１〜６１３内で次に実行されるべき設定レジスタ
を選択するものである。

【０１０１】また、図７および図８に示すように、プロ
セッサ５１１は、ローカルバスにより、データ転送要求
受信部５０２内の各優先レベル予約レジスタ６１１〜６
１３に接続されており、それぞれの優先レベル予約レジ
スタ６１１〜６１３内の複数の設定レジスタと、ポイン
タレジスタとに、直接データを読み書きできるようにな
っている。

【０１０２】図８において、各優先レベル予約レジスタ
６１１〜６１３に予約が入ると、各優先レベル予約レジ
スタに対応した、予約ｆｌａｇ１〜ｆｌａｇ３が立つよ
うになっている。また、この予約ｆｌａｇは論理和をと
られ、データ転送要求受信部５０２に予約があることを
示す予約フラグとして、メモリーインタフェース部５０
３に出力される。

【０１０３】セレクタ６０２は、個々の優先レベル予約
レジスタ６１１〜６１３から出力される転送相手種別情
報を選択するセレクタで、その各優先レベル予約レジス
タから出力される予約ｆｌａｇ１〜予約ｆｌａｇ３の状
態によって、選択先が変わるようになっている。例え
ば、予約ｆｌａｇ１が“１”の場合は、優先レベル１予
約レジスタ６１１の出力を選択し、予約ｆｌａｇ１が
“０”で且つ予約ｆｌａｇ２が“１”の場合は、優先レ
ベル２予約レジスタ６１２の出力が選択される。また、
予約ｆｌａｇ１と予約ｆｌａｇ２とが共に“０”で、予
約ｆｌａｇ３が“１”の場合は、優先レベル３予約レジ
スタ６１３の出力が選択されるようになっている。つま
り、ここでの優先度は、優先レベル１＞優先レベル２＞
優先レベル３の順であることを示している。

【０１０４】次に、図７及び図８を用いて、実施の形態
５のシステムにおける、ＤＭＡコントローラ（データ転
送制御部）５０１の動作について説明する。まず、プロ
セッサ５１１は、ローカルバスにより、ＤＭＡパラメー
タメモリ５０５に、ＤＭＡ転送実行に必要なパラメー
タ、例えば、リード／ライト情報、バイト／ワードなど
のアクセス単位情報、連続アクセスか、矩形アクセス
か、リングポインタアクセスかなどを示すアクセス情
報、およびスタートアドレス等の各種アドレス情報や、
転送個数などをあらかじめ格納しておく。

【０１０５】プロセッサ５１１は、データ転送制御部５
０１（ＤＭＡコントローラ）起動の前準備として、即座
に実行したいＤＭＡ命令を、あらかじめデータ転送要求
受信部５０２へ予約しておく。このとき、予約フラグが
メモリーインターフェース部５０３に出力される。な
お、前記ＤＭＡ転送要求の予約は、ＤＭＡ転送要求信
号、またはローカルバスにより、プロセッサ５１１から
予約レジスタ６１０に直接書き込むことによって行われ
る。実施の形態１で説明したように、プロセッサ５１１
が起動信号受信部５０６へ起動命令を発行すると、デー
タ転送制御部５０１はＤＭＡ転送動作を開始することに
なる。

【０１０６】まず、メモリーインターフェース部５０３
は、予約フラグが有効になっていることから、データ転
送要求受信部５０２に対して予約チェック信号を発行す
る。すると、データ転送要求受信部５０２は、図８に示
す優先レベル１予約レジスタ６１１の第１の設定レジス
タに格納されているＤＭＡ転送予約１−１を、メモリー
インターフェース部５０３によって実行に移す。この予
約１−１のＤＭＡ転送実行の最中に、既に予約した優先
レベル２予約レジスタ６１２内の第１の設定レジスタに
格納されている予約２−１を、優先レベル３にレベルを
変更したい場合が生じたとする。

【０１０７】この場合、まずプロセッサ５１１は、ロー
カルバスを通じて予約レジスタ６１０の現在の状態を読
み出す。今、優先レベル１予約レジスタ６１１内の予約
１−１が実行中であるため、優先レベル１予約レジスタ
６１１では、予約ポインタ６２１とリードポインタ６３
１とが同じ位置を示している。また、優先レベル２予約
レジスタ６１２においては、２つの予約がされているが
未実行であるため、予約ポインタ６２２は第３の設定レ
ジスタを、リードポインタ６３２は、第１の設定レジス
タを選択している。さらに、優先レベル３予約レジスタ
は６１３においては、１つの予約がされているが未実行
であるため、予約ポインタ６２３は第２の設定レジスタ
を、リードポインタ６３２は第１の設定レジスタを選択
している。また、優先レベル２予約レジスタ６１２の第
１の設定レジスタには、予約２−１が設定されている。

【０１０８】そして、前記予約２−１を、優先レベル３
にレベルを変更するため、プロセッサ５１１は、優先レ
ベル２予約レジスタ６１２のリードポインタ６３２を第
１の設定レジスタから第２の設定レジスタを選択するよ
うに書きかえる。これにより、優先レベル２予約レジス
タ６１２内の第１の設定レジスタに格納されている予約
２−１がキャンセルされたことになる。さらに、優先レ
ベル３に予約２−１を予約するために、優先レベル３予
約レジスタ６１３内の第２の設定レジスタに、予約２−
１が示す転送相手種別情報を書きこむ。その後、予約ポ
インタ６２３を第３の設定レジスタを選択するように変
更する。

【０１０９】以上の説明では、本システムが転送要求発
行元であるプロセッサが１つである場合について説明し
たが、実施の形態２のように本システムが複数のＤＭＡ
転送要求発行元を備える場合は、図９，図１０に示すよ
うに、メインプロセッサ９１１とデータ転送要求受信部
５０２とをローカルバスによって接続させ、メインプロ
セッサ９１１が予約レジスタ６１０を自由に読み書きで
きるようにし、さらにデータ転送要求受信部５０２の前
段に予約手段８２０を付加することで、同様に処理実行
することができる。

【０１１０】このように、本実施の形態５では、プロセ
ッサと予約レジスタとをローカルバスで接続し、プロセ
ッサが予約レジスタを自由に読み書きできるようにした
で、既に予約してしまったＤＭＡ要求を自由にキャンセ
ルしたり、優先レベルを入れ替えたり、優先レベル内の
順番を入れ替えたりすることが可能となる。

【０１１１】これにより、プロセッサのプログラマビリ
ティ（プログラム設計自由度）が向上し、複数開発者に
よるプログラム設計を容易とするほか、システム動作上
発生する、さまざまなエラー処理やアプリケーション要
求等にも、柔軟に対応できることになる。なお、本実施
の形態で５においては、優先レベル数と、各優先レベル
の設定レジスタ数は３としたが、任意の数でもよい。ま
た、ここでは、予約の入れ替えの一実施例について述べ
たが、同様にして、一度実行したＤＭＡ予約を復活させ
ることも可能である。

【０１１２】（実施の形態６）以下、実施の形態６にお
けるＤＭＡコントローラについて説明する。まず、図１
及び図１１を用いて、本実施の形態６における、ＤＭＡ
コントローラ及びそのＤＭＡコントローラを有するシス
テムの構成を説明する。図１１は、実施の形態６におけ
るＤＭＡコントローラ（データ転送制御部）内のデータ
転送要求受信部の構成を示している。図１１において、
データ転送要求受信部１０２ｂは、優先レベル解読部７
０１と、予約レジスタ７１０と、セレクタ７０２とを備
え、前記予約レジスタ７１０内の各優先レベル予約レジ
スタ７１１〜７１３は、設定レジスタと、予約タイマー
とを備えている。なお、本実施の形態６におけるＤＭＡ
コントローラ及びそのＤＭＡコントローラを有するシス
テムのそのほかの構成は、実施の形態１と同様であるた
め、説明を省略する。

【０１１３】次に、図１及び図１１を用いて、実施の形
態６のシステムにおけるＤＭＡコントローラ（データ転
送制御部）１０１の動作を説明する。今、図１における
システムは起動状態にあり、プロセッサ１１１はデータ
転送制御部１０１に対して起動命令を発行済みであると
する。そして、さらにデータ転送制御部１０１は、優先
レベル１予約レジスタ７１１の予約１のＤＭＡ転送を実
行中で、優先レベル２予約レジスタ７１２、及び優先レ
ベル３予約レジスタ７１３の設定レジスタには、予約２
及び予約３のＤＭＡ転送が予約されているとする。

【０１１４】ここで、新たにプロセッサ１１１が、デー
タ転送要求受信部１０２ｂに対してＤＭＡ転送要求を発
行したとする。このＤＭＡ転送要求には、優先レベル、
転送相手種別情報、及び実行までのサイクル数である実
行タイミング情報が含まれる。今、プロセッサ１１１よ
り、優先レベル１予約レジスタ７１１に対して、転送相
手種別情報としてリソースＢ、予約タイマー１に実行タ
イミング情報として１０００サイクルが指定されたとす
る。データ転送要求受信部１０２ｂは前記ＤＭＡ転送要
求を受信すると、優先レベル解読部７０１により、優先
レベル１予約レジスタ７１１が選択され、優先レベル１
予約レジスタ７１１の設定レジスタには転送相手種別情
報リソースＢを、予約タイマー１には実行タイミング情
報１０００サイクルを設定する。設定後、予約タイマー
１は１０００サイクル後までカウントダウンを開始し、
その間優先レベル１予約レジスタ７１１内のリソースＢ
の予約は実行されない。従って、予約ｆｌａｇ１は
“０”のままであり、１０００サイクル後“１”とな
る。

【０１１５】実行中であった予約１のローカルメモリＣ
とメインメモリ１１０とのＤＭＡ転送が終了すると、予
約ｆｌａｇ１は“０”、予約ｆｌａｇ２が“１”となる
ので、次のＤＭＡ転送として、優先レベル２予約レジス
タ７１２に設定されている、予約２のリソースＢとのＤ
ＭＡ転送を実行することになる。

【０１１６】予約２のリソースＢとのＤＭＡ転送が終了
した時点で、予約タイマー１のカウントが終了していな
い場合、予約ｆｌａｇ１，予約ｆｌａｇ２が“０”、予
約ｆｌａｇ３が“１”であるため、優先レベル３予約レ
ジスタ７１３に設定されている予約３のリソースＡとの
ＤＭＡ転送が実行される。そして、予約３のＤＭＡ転送
実行中に、予約タイマー１が１０００サイクルカウント
が終了したとすると、その時点で予約ｆｌａｇ１が
“１”となり、予約３のリソースＡとのＤＭＡ転送が終
了後に、優先レベル１に予約されていたリソースＢとの
ＤＭＡ転送が実行に移されることとなる。

【０１１７】なお、以上に説明した本実施の形態６のＤ
ＭＡ転送処理は、実施の形態２のように前記ＤＭＡ転送
要求元が複数である場合であっても、図１２に示すよう
に、予備予約手段８３０内の各ＤＭＡ転送要求発行元毎
の予備予約レジスタ８３１，８３２が備えるレジスタ
に、実行タイミング情報を保持できる実行タイミングレ
ジスタを追加することで適応できる。

【０１１８】このように、本実施の形態６では、データ
転送要求受信部１０２ｂに予約したＤＭＡ転送の実行タ
イミングとして、予約してからのサイクル数を指定し、
その指定時間経過後に該ＤＭＡ転送が実行されるように
したので、時間遅延されたＤＭＡ転送を容易に実行する
ことができる。このことにより、例えば、プロセッサの
プログラム開発において、ＤＭＡ転送の発行制御を行う
モジュールの作成と、ＤＭＡ転送を意識しない処理モジ
ュールの作成とに分けての設計が容易となる。これによ
り、プロセッサの開発容易性が増し、開発効率の向上、
開発期間の短縮、プログラムステップ数の削減が可能と
なる。

【０１１９】（実施の形態７）以下、実施の形態７にお
けるＤＭＡコントローラについて説明する。まず、図１
及び図１３を用いて、本実施の形態７における、ＤＭＡ
コントローラ及びそのＤＭＡコントローラを有するシス
テムの構成を説明する。図１３は、実施の形態７におけ
るＤＭＡコントローラ（データ転送制御部）内のデータ
転送要求受信部の構成を示している。

【０１２０】図１３において、データ転送要求受信部１
０２ｃは、優先レベル解読部１３０１と、予約レジスタ
１３１０と、セレクタ１３０２とを備え、前記予約レジ
スタ１３１０内の各優先レベル予約レジスタ１３１１〜
１３１３は、転送相手種別情報を格納する設定レジスタ
と、予約レジスタ１３１０に入力されている予め決めら
れたタイミング信号を、実行タイミングとして使用する
か、しないかを指定するタイミング指定レジスタと、を
備えている。なお、本実施の形態７におけるＤＭＡコン
トローラ及びそのＤＭＡコントローラを有するシステム
のそのほかの構成は、実施の形態１と同様であるため、
説明を省略する。

【０１２１】次に、図１及び図１３を用いて、実施の形
態７のシステムにおけるＤＭＡコントローラ（データ転
送制御部）１０１の動作を説明する。今、図１における
システムは起動状態にあり、プロセッサ１１１はデータ
転送制御部１０１に対して起動命令を発行済みであると
する。今、プロセッサ１１１から、優先レベル１、転送
相手種別情報がリソースＣ、且つ実行タイミング情報が
実行タイミング指定あり、のＤＭＡ転送要求が発行され
たとする。なお、ここでの実行タイミングに使用される
予め決められたタイミング信号を、例えばビデオ入力の
水平同期信号とする。

【０１２２】以上のようなＤＭＡ転送要求を受信したデ
ータ転送要求受信部１０２ｃは、優先レベル解読部１３
０１により、優先レベル１予約レジスタ１３１１が選択
される。そして、該優先レベル１予約レジスタ１３１１
の設定レジスタには転送相手種別情報としてリソースＣ
が、またタイミング指定レジスタ１には“１”のフラグ
が設定される。設定後、実行タイミングがくるまで、優
先レベル１予約レジスタ１３１１内のリソースＣの予約
は実行されない。従って、予約ｆｌａｇは“０”のまま
であり、実行タイミングがくると、“１”となる。次
に、プロセッサ１１１は、優先レベル２、転送相手種別
情報がリソースＢ、実行タイミング情報が実行タミング
指定なし、のＤＭＡ転送要求を、そして、優先レベル
３、転送相手種別情報がリソースＡ、実行タイミング情
報が実行タミング指定なし、のＤＭＡ転送要求を、次々
に指定する。

【０１２３】以上のようなＤＭＡ転送要求を受信したデ
ータ転送要求受信部１０２ｃは、それぞれを優先レベル
２予約レジスタ１３１２、優先レベル３予約レジスタ１
３１３に設定し、まず、優先レベル２予約レジスタ１３
１２に設定されたリソースＢのＤＭＡ転送を実行に移
す。この直後、タイミング信号が入力されたとする。
今、優先レベル１予約レジスタ１３１１に設定された予
約１は、タイミング指定１レジスタにより、実行タイミ
ング指定されているため、前記タイミング信号が入力さ
れたタイミングで、予約ｆｌａｇ１が“１”となり、こ
の時点でＤＭＡ転送予約が有効となる。従って、今実行
中のリソースＢのＤＭＡ転送が終了すると、優先レベル
１予約レジスタ１３１１の予約ｆｌａｇ１が“１”であ
るため、優先レベル１予約レジスタ１３１１に設定され
たリソースＣのＤＭＡ転送が実行へと移される。

【０１２４】以上の説明では、前記実行タイミング情報
が、予約レジスタに入力している予め決められたタイミ
ング信号（ここではビデオ入力の水平同期信号）をＤＭ
Ａ転送要求の実行タイミングとして使用するか、しない
かを指定するものとしたが、該実行タイミング信号が、
予約レジスタに入力している複数のタイミング信号の
内、ＤＭＡ転送要求の実行タイミングとして使用するタ
イミング信号の種類を指定するものであってもよい。

【０１２５】この場合、図１４に示すように、データ転
送要求受信部１０２ｄ内の予約レジスタ１４１０には複
数のタイミング信号が入力され、各優先レベル予約レジ
スタ１４１１〜１４１３に備えられたタイミング種類レ
ジスタに設定する値によって、どのタイミング信号を実
行タイミングとして使用するかを選択するようにする。
例えば、タイミング種類レジスタ１に“０”を設定する
と、ビデオ入力の水平同期信号を選択し、“１”を設定
すると、ビデオ入力の垂直同期信号を選択するなどのよ
うにする。

【０１２６】また、以上に説明したように本実施の形態
７のＤＭＡ転送処理は、実施の形態２のように前記ＤＭ
Ａ転送要求元が複数である場合にも適応可能である。こ
の場合、実施の形態６の図１２と同様、予備予約手段８
３０内の各予備予約レジスタ８３１，８３２に、あらた
にＤＭＡ転送要求の情報に追加された実行タイミング情
報（タイミング指定、またはタイミング種類）を保持す
る実行タイミングレジスタを付加することにより実現で
きる。

【０１２７】このように、本実施の形態７によれば、デ
ータ転送要求受信部に予約されたＤＭＡ転送の実行を、
該データ転送要求受信部の予約レジスタに入力されてい
る特定のタイミング信号を指定し、該指定した信号が入
力されるタイミングを利用して行えるようにしたので、
データ転送要求発行元であるプロセッサがＤＭＡ転送要
求を発行するタイミングを考慮することなく、データ転
送要求受信部に予約を行うことができる。このことによ
り、プロセッサのプログラム開発の自由度が増し、開発
にかかる負担を大幅に削減することができ、開発期間の
短縮に大きく寄与できる。

【０１２８】また、ＤＭＡ転送の実行タイミングを指定
するタイミング信号を複数の信号から選択できるように
することで、実行タイミングを指定する自由度が増し、
プロセッサのプログラム開発の自由度、開発の容易性が
向上する。なお、本実施の形態では、説明上優先レベル
数は３、また各優先レベル予約レジスタの設定レジスタ
数は１であったが、任意の数であってよい。

【０１２９】さらに、上記ＤＭＡ転送要求に含まれる実
行タイミング情報として、実施の形態６において説明し
たＤＭＡ転送実行までのサイクル数と、本実施の形態７
で説明したタイミング信号を使用するかしないかを指定
するものを組み合わせ、ＤＭＡ転送要求の情報にサイク
ル数が含まれていれば、予約レジスタ内の予約タイマー
で該サイクル数をカウントし、タイミング信号の使用を
指定する情報が含まれていれば、該タイミング信号のタ
イミングに従って、ＤＭＡ転送を実行するようにしても
よい。

【０１３０】(実施の形態８)以下、実施の形態８におけ
るＤＭＡコントローラについて説明する。まず、図１及
び図１５を用いて、本実施の形態８における、ＤＭＡコ
ントローラ及びそのＤＭＡコントローラを有するシステ
ムの構成を説明する。図１５は、実施の形態８における
ＤＭＡコントローラ(データ転送制御部)内のデータ転送
要求受信部の構成を示している。本実施の形態８におい
ては、プロセッサ１１１からの前記データ転送要求に、
実施の形態７で説明したタイミング信号指定の有無、あ
るいはタイミング信号の種類指定である実行タイミング
情報に加え、ＤＭＡ転送実行の繰り返し回数をあらわす
リピート情報がさらに含まれているものである。

【０１３１】この場合、図１５に示すように、データ転
送予約受信部１０２ｅの各優先レベル予約レジスタ１５
１１〜１５１３に、転送相手種別情報を格納する設定レ
ジスタ、実行タイミングとして使用するタイミング信号
の種類を示す実行タイミング情報を格納するタイミング
種類レジスタに加えて、このＤＭＡ転送要求の実行回数
を格納するリピート回数設定レジスタ、及び該リピート
回数設定レジスタに設定した実行回数をカウントするリ
ピート回数カウンタと、を備えるようにする。なお、本
実施の形態８におけるＤＭＡコントローラ及びそのＤＭ
Ａコントローラを有するシステムのそのほかの構成は、
実施の形態１と同様であるため、説明を省略する。

【０１３２】次に、図１及び図１５を用いて、本実施の
形態８のシステムにおけるＤＭＡコントローラ（データ
転送制御部）１０１の動作を説明する。今、プロセッサ
１１１から、優先レベル１予約レジスタ１５１１に、Ｄ
ＭＡ転送要求と共に、実行タイミング情報としてタイミ
ン種類レジスタ１にビデオ出力の垂直同期信号を選択す
るように“３”が設定され、且つリピート回数設定レジ
スタ１に実行回数“２”が指定されたとする。このと
き、リピート回数カウンタ１の初期値は、リピート回数
設定レジスタ１に設定された値となる。優先レベル１予
約レジスタ１５１１の予約ｆｌａｇ１は、最初“０”で
あるが、ビデオ出力の垂直同期信号の立下りエッジ（垂
直ブランキング開始）のタイミングで、予約ｆｌａｇ１
が“１”となり、現在実行中のＤＭＡ転送が終了する
と、優先レベル１予約レジスタ１５１１に設定されたＤ
ＭＡ転送が実行に移され、それと共にリピート回数カウ
ンタ１がカウントダウンされ“１”となる。そして、こ
のＤＭＡ転送が終了後もまだ予約ｆｌａｇ１は“１”の
ままであり、再び優先レベル１予約レジスタ１５１１に
設定された同じＤＭＡ転送が実行に移されると、リピー
ト回数カウンタ１がカウントダウンされ“０”となる。
同時に、予約ｆｌａｇ１は“０”となり、予約が入って
いないことを示すようになる。なお、本実施の形態で
は、リピート回数設定レジスタとリピートカウンタとを
備え、前記リピート回数設定レジスタに設定されたリピ
ート回数を前記リピートカウンタでカウントしていくよ
うにしているが、リピートカウンタのみ備え、該リピー
トカウンタにリピート回数を設定してカウントするもの
であってもよい。

【０１３３】また、以上に説明した本実施の形態８のＤ
ＭＡ転送処理は、実施の形態２のように前記ＤＭＡ転送
要求元が複数である場合にも適応可能である。この場
合、図１６に示すように、予備予約手段８４０内の各予
備予約レジスタ８４１，８４２に、あらたにＤＭＡ転送
要求の情報に追加された実行タイミング情報（タイミン
グ指定、タイミング種類）を保持する実行タイミングレ
ジスタと、リピート回数情報（リピート回数）を保持す
るリピート回数レジスタを付加することにより実現でき
る。

【０１３４】このように、本実施の形態８によれば、リ
ピート回数を指定するようにして、同一種類のＤＭＡ転
送要求をデータ転送要求発行元であるプロセッサより複
数回数要求する必要がなくなるため、要求発行を簡略化
することができる。これにより、プロセッサのハードウ
ェア設計や、プロセッサのプログラム等のソフトウェア
設計を容易化することができ、開発の負担を軽減できる
ほか、開発の容易性を向上することができる。なお、本
実施の形態では、説明上優先レベル数は３、また各優先
レベル予約レジスタの設定レジスタ数は１であったが、
任意の数であってよい。

【０１３５】（実施の形態９）以下、実施の形態９にお
けるＤＭＡコントローラについて説明する。図１７は、
実施の形態９におけるＤＭＡパラメータメモリ内のデー
タ配置を示している。

【０１３６】図１７において、ＤＭＡパラメータメモリ
の前半部分は、転送相手先毎にＤＭＡ転送に必要なパラ
メータをまとめていることを表している。例えば、リソ
ースＡパラメータ領域において、アクセスパターン指定
パラメータ情報は、転送相手先とのＤＭＡ転送における
メインメモリへのアクセスパターンを表す情報が格納さ
れる。リード／ライト情報は、メインメモリからの読み
出しか、メインメモリへの書きこみかを表す。アクセス
単位情報は、メインメモリへバイト単位でアクセスする
か、ワード単位でアクセスするかを表す情報である。ま
た、基本的な連続アクセスを行うために、転送開始アド
レスを表すスタートアドレスと、転送個数が格納される
ようになっている。

【０１３７】後半部分は、アクセスパターン毎に必要な
パラメータが格納される。ここでは、例えば、３種類の
アクセスパターンがあり、１つ目は、矩形領域へのアク
セスパターン、２つ目は、リングバッファ１領域用、３
つ目は、リングバッファ２領域用である。矩形領域への
アクセスパターンには、スタートアドレスと、縦方向お
よび横方向のアクセス個数が格納される。

【０１３８】リングバッファ１領域用には、リングバッ
ファを形成する際の領域先頭アドレス、領域終了アドレ
スと、ＤＭＡ転送開始アドレスであるスタートアドレス
および転送個数が格納される。高機能リングバッファで
あるリングバッファ２領域用には、領域先頭アドレス、
領域終了アドレスに加え、ライト時のスタートアドレス
と転送個数、リード時のスタートアドレスと転送個数が
それぞれ格納される。

【０１３９】以上のように、転送相手毎とアクセスパタ
ーン毎に各パラメータが、まとまったアドレス領域に格
納されている。なお、本実施の形態９におけるＤＭＡコ
ントローラ及びそのＤＭＡコントローラを有するシステ
ムの構成は、実施の形態１と同様であるため、説明を省
略する。

【０１４０】次に、図１、図２、図１７を用いて、本実
施の形態９のシステムにおけるＤＭＡコントローラ（デ
ータ転送制御部）１０１の動作について説明する。プロ
セッサ１１１は、ローカルバスを用いて、ＤＭＡパラメ
ータメモリ１０５にＤＭＡ転送に必要なパラメータを格
納しておく。例えば、図１７に示すように、リソースＡ
〜リソースＣのパラメータ領域に、アクセスパターン情
報や、リード／ライト情報、アクセス単位情報と、基本
アクセスパターン（連続アクセス）時のスタートアドレ
スと転送個数とを格納する。このように、リソース毎に
まとめているため、プロセッサ１１１はローカルバス上
で連続アドレスアクセスでパラメータを設定できる。さ
らに、アクセスパターン毎に必要な情報を、矩形領域ア
クセス、リングバッファ１、リングバッファ２毎に格納
する。このようにアクセスパターン毎にまとめておく
と、ＣＰＵは関連する情報をローカルバス上で連続アド
レスアクセスできる。

【０１４１】プロセッサ１１１が、必要なＤＭＡ転送要
求をデータ転送要求受信部１０２に発行すると、図２に
示すようにそれぞれの優先レベル予約レジスタにＤＭＡ
転送要求が予約される。データ転送制御部１０１内の起
動信号受信部１０６に起動命令が発行されると、実施の
形態１において述べたように、優先レベルの高い予約レ
ジスタから順にＤＭＡ転送が実行に移される。ここで
は、最初に優先レベル１予約レジスタ２１１に設定され
ているリソースＣとメインメモリ１１０とのＤＭＡ転送
が実行される。

【０１４２】データ転送制御部１０１によって、メモリ
ーインターフェース部１０３にＤＭＡ種別情報を転送さ
れると、メモリーインターフェース部１０３は、リソー
スＣに関するＤＭＡ転送であることを知る。これによ
り、ＤＭＡパラメータメモリ１０５からリソースＣに関
する情報をまとめて読み出す。読み出したパラメータよ
り、リソースＣに関するＤＭＡ転送は、アクセスパター
ンが連続アクセスであって、メインメモリ１１０へのラ
イト動作で、ワード転送であることを知る。また、アク
セスパターンが連続アクセスであるため、そのままスタ
ートアドレス＄３Ｆ００（１６進）、転送個数８８個を
用いて、リソースＣからメインメモリ１１０へのＤＭＡ
ライト転送を実行する。

【０１４３】リソースＣとのＤＭＡ転送が終了すると、
終了アドレスを再びＤＭＡパラメータメモリ１０５内の
リソースＣスタートアドレス部に書き戻す。同時に、優
先レベル２のリソースＢとのＤＭＡ転送が実行に移され
る。メモリーインターフェース部１０３は、ＤＭＡ種別
情報よりリソースＢの転送であることを知る。これよ
り、ＤＭＡパラメータメモリ１０５内のリソースＢに関
する情報が格納されている領域から、データを連続で読
み出す。読み出したパラメータより、リソースＢに関す
るＤＭＡ転送は、アクセスパターンが矩形領域アクセス
であって、メインメモリ１１０からのリード動作で、バ
イト単位でデータを転送するものであることを知る。こ
こで、アクセスパターンが矩形領域アクセスであるた
め、メモリーインターフェース部１０３は、再びＤＭＡ
パラメータメモリ１０５内の矩形領域アクセスに関する
情報が格納されている領域から、データを連続で読み出
す。これにより、矩形アクセスする領域の先頭アドレス
が＄１０００（１６進）であり、横方向アクセス個数が
１６個、縦方向アクセス個数が１６個の転送であること
がわかる。これらを用いて、メインメモリ１１０からリ
ソースＢへ、＄１０００を始点とする１６×１６の矩形
領域のＤＭＡリード転送が実行される。

【０１４４】リソースＢのＤＭＡ転送が終了すると、以
下同様にして優先レベル３であるリソースＡのリングバ
ッファ２のＤＭＡライト転送がバイト単位で実行され
る。なお、本実施の形態９のＤＭＡ転送処理は、実施の
形態２のように前記ＤＭＡ転送要求元が複数である場合
にも適応可能である。

【０１４５】このように、本実施の形態９では、各リソ
ース毎にＤＭＡ転送に必要なパラメータをアドレス領域
でまとめたことで、ＤＭＡパラメータメモリは１つで
も、複数のリソースに関する情報を連続に設定し、取り
出すことができる。また、本実施の形態９では、各リソ
ース毎にアクセスパターン情報を備えたことにより、複
数のアクセスパターンを用いて、メインメモリにアクセ
スすることが可能となる。さらに、本実施の形態９で
は、リード／ライト情報、アクセス単位情報をパラメー
タメモリに持つことにより、ＤＭＡ転送要求時に指定す
る必要がなく、ＤＭＡ転送命令を簡略化でき、これによ
りプロセッサのプログラムコードを簡略化できる。

【０１４６】また、本実施の形態９では、スタートアド
レス情報と転送個数をアクセスパターン毎に持つことに
より、アクセスパターンによってスタートアドレスや転
送個数を固定することが可能となる。これにより、リソ
ース毎のアクセスパターンが変化するたびに、アクセス
スタートアドレスを指定する必要がなくなる。また、ア
クセスパターンもパラメータを格納するアドレス領域を
まとめることで、連続で設定し取り出せるようになる。
これらの結果、プロセッサのプログラムが簡単になり、
回路制御も簡単になることから、開発期間の短縮に大き
く寄与することになる。なお、本実施の形態９の図１７
に示すメモリの格納方法および、パラメータの種類、値
は一例であり、この限りではない。

【０１４７】（実施の形態１０）以下、実施の形態１０
におけるＤＭＡコントローラについて説明する。まず、
図１８を用いて、本実施の形態１０におけるＤＭＡコン
トローラ及びそのＤＭＡコントローラを有するシステム
の構成を説明する。図１８は、実施の形態１０におけ
る、ＤＭＡコントローラを有するシステム構成を表して
いる。

【０１４８】図１８において、実施の形態１０における
システムは、ＤＭＡコントローラであるデータ転送制御
部１００１と、プロセッサ１０１１と、メインメモリ１
０１２と、ローカルメモリ１０１３と、ローカルバス
と、ＤＭＡバスとで構成されている。前記プロセッサ１
０１１は、データ転送制御部１００１をはじめシステム
全体をコントロールするものであり、また該データ転送
制御部１００１に対してＤＭＡ転送要求を発行するもの
である。メインメモリ１０１２は、各種データを格納す
るためのメインメモリであり、ローカルメモリ１０１３
は、プロセッサ１０１１のローカルバスに接続されたロ
ーカルメモリ群である。

【０１４９】前記データ転送制御部（ＤＭＡコントロー
ラ）１００１は、データ転送要求受信部１００２と、メ
モリーインターフェース部１００３と、データ入出力部
１００４と、ＤＭＡパラメータメモリ１００５と、起動
信号受信部１００６と、クロック制御部１００７と、メ
モリクロック制御レジスタ１００８と、クロック供給・
停止部１００９，１０１０とを備える。クロック制御部
１００７は、起動信号受信部１００６から動作イネーブ
ルが発行され、且つデータ転送要求受信部１００２にＤ
ＭＡ転送予約が蓄積されている場合のみクロックイネー
ブルを出力する。

【０１５０】メモリクロック制御レジスタ１００８は、
ＤＭＡパラメータメモリ用に特別に設けられたメモリク
ロック制御用レジスタで、ＤＭＡパラメータメモリ１０
０５へクロックを強制的に供給するかどうかを制御する
ものである。また、クロック供給・停止部１００９，１
０１０は、ＤＭＡパラメータメモリ１００５、メモリイ
ンターフェース部１００３、データ入出力部１００４及
びメインメモリ１０１２に対するクロックの供給及び停
止を制御するものである。前記クロック供給・停止部１
００９は、例えばＡＮＤゲートのようなもので構成さ
れ、クロック制御部１００７により制御されるものであ
り、これが出力するクロックによって、メモリーインタ
ーフェース部１００３、データ入出力部１００４及びメ
インメモリ１０１２が動作する。さらに、前記クロック
供給・停止部１０１０は、例えばＯＲとＡＮＤ等で作ら
れた複合ゲートで構成され、メモリクロック制御レジス
タ１００８またはクロック制御部１００７により制御さ
れる。そして、これが出力するクロックによって、ＤＭ
Ａパラメータメモリ１００５が動作する。なお、本実施
の形態１０におけるデータ転送制御部１００１内のデー
タ転送要求受信部１００２の構成は、実施の形態１と同
様であるため、説明を省略する。

【０１５１】次に、図１８及び図２を用いて、本実施の
形態１０のシステムにおける、ＤＭＡコントローラ（デ
ータ転送制御部）１００１の動作を説明する。まず、プ
ロセッサ１０１１は、ローカルバスを用いてメモリクロ
ック制御レジスタ１００８に“１”を書きこみメモリク
ロックを有効とする。これにより、ＤＭＡパラメータメ
モリ１００５へクロックが強制的に供給される。その
後、プロセッサ１０１１は、ＤＭＡ転送に必要なパラメ
ータをあらかじめＤＭＡパラメータメモリ１００５へと
格納し、再びメモリクロック制御レジスタ１００８を
“０”とし、クロックを停止させておく。そして、初期
転送に必要なＤＭＡ転送要求をデータ転送要求受信部１
００２へと発行し、予約する。ここで、図２に示すよう
に３つのＤＭＡ転送の予約がなされたとする。

【０１５２】システムが起動されると、プロセッサ１０
１１は起動信号受信部１００６へ起動命令を発行する。
起動命令を受信した起動信号受信部１００６は、メモリ
ーインターフェース部１００３および、クロック制御部
１００７に動作イネーブルを発行する。クロック制御部
１００７には、動作イネーブルと予約フラグが入力され
ており、これらが共に有効である場合に、クロックイネ
ーブルを有効とする動作をする。前記クロック制御部１
００７から出力されるクロックイネーブルは、クロック
供給・停止部１００９，１０１０に入力されており、ク
ロックイネーブルが有効な期間のみ、メインメモリ１０
１２、メモリーインターフェース部１００３、データ入
出力部１００４、ＤＭＡパラメータメモリ１００５へク
ロックが供給されるように、前記クロック供給・停止部
１００９，１０１０で制御する。

【０１５３】図２に示す３つの予約が優先レベル順に実
行され、おのおののＤＭＡ転送において、データをメイ
ンメモリ１０１２へ書き込み終了、またはデータを各ロ
ーカルメモリ１０１３へ書き込み終了すると、データ入
出力部１００４はメモリーインターフェース部１００３
にその旨を知らせ、メモリーインターフェース部１００
３は、転送終了信号をクロック制御部１００７へと出力
する。また、予約フラグは、データ転送要求受信部１０
０２に予約がなくなると、“０”となる。前記クロック
制御部１００７は、メモリーインターフェース部１００
３から転送終了信号を受け、データ転送要求受信部１０
０２からの予約フラグが“０”になったタイミングで、
クロックイネーブルを“０”にして、クロック供給・停
止部１００９，１０１０に対して出力する。前記クロッ
クイネーブル信号を受信したクロック供給・停止部１０
０９，１０１０は、メインメモリ１０１２、メモリーイ
ンターフェース部１００３、データ入出力部１００４、
ＤＭＡパラメータメモリ１００５へのクロック供給を停
止する。なお、以上に説明した本実施の形態１０のＤＭ
Ａ転送処理は、実施の形態２のように前記ＤＭＡ転送要
求発行元が複数である場合にも適応可能である。

【０１５４】このように、本実施の形態１０では、デー
タ転送にかかわる制御ブロックと、メインメモリのクロ
ックを、必要最低限の期間のみ、自動的に供給・停止す
るようにしたので、効率よく電力を制御でき、低消費電
力を実現するシステムを得ることができる。また、本実
施の形態１０では、ＤＭＡ転送命令を発行するたびに、
プロセッサのプログラムがクロック制御を行う必要がな
いため、プログラムが複雑とならず、さらには、プログ
ラムステップ数を削減することができる。

【０１５５】（実施の形態１１）以下、実施の形態１１
におけるＤＭＡコントローラについて説明する。まず、
図１９を用いて、本実施の形態１１におけるＤＭＡコン
トローラ及びそのＤＭＡコントローラを有するシステム
の構成を説明する。図１９は、実施の形態１１における
ＤＭＡコントローラ（データ転送制御部）を有するシス
テム構成図である。

【０１５６】図１９において、本システムは、ＤＭＡコ
ントローラであるデータ転送制御部１１０１と、メイン
メモリ１１２０と、プロセッサ１１２１と、ローカルメ
モリ１１２３と、ローカルバスと、ＤＭＡバスとで構成
される。メインメモリ１１２０は各種データを格納する
メモリであって、ＳＲＡＭで構成されている。また、こ
のＳＲＡＭは、リニアなアドレス領域を４バンクに物理
的に分割されており、それぞれに独立したクロックが入
力されている。

【０１５７】プロセッサ１１２１は、ＤＭＡコントロー
ラ１１０１をはじめ、システム全体をコントロールする
ものであり、また該データ転送制御部１１０１に対して
ＤＭＡ転送要求を発行するものである。ローカルメモリ
１１２３は、プロセッサ１１２１にローカルバスによっ
て接続されたローカルメモリ群である。

【０１５８】また、前記データ転送制御部（ＤＭＡコン
トローラ）１１０１は、データ転送要求受信部１１０２
と、メモリーインターフェース部１１０３と、データ入
出力部１１０４と、ＤＭＡパラメータメモリ１１０５
と、起動信号受信部１１０６と、クロック制御部１１０
７と、メモリクロック制御レジスタ１１０８と、クロッ
ク供給・停止部１１０９，１１１０と、メインメモリク
ロック供給・停止部１１１１とを備えるものである。

【０１５９】クロック制御部１１０７は、起動信号受信
部１１０６から動作イネーブルが発行され、且つデータ
転送要求受信部１１０２にＤＭＡ転送予約が蓄積されて
いる場合のみクロックイネーブルを出力するものであ
る。メモリクロック制御用レジスタ１１０８は、ＤＭＡ
パラメータメモリ１１０５用に特別に設けられたもの
で、ＤＭＡパラメータメモリ１１０５へクロックを強制
的に供給するかどうかを制御するものである。

【０１６０】また、メモリーインターフェース部１１０
３、データ入出力部１１０４及びメインメモリクロック
供給・停止部１１１１は、クロック供給・停止部１１０
９の出力するクロックによって動作するようになってお
り、前記クロック供給・停止部１１０９は例えばＡＮＤ
ゲートで構成されている。さらに、ＤＭＡパラメータメ
モリ１１０５は、クロック供給・停止部１１１０の出力
するクロックによって動作するようになっており、該ク
ロック供給・停止部１１１０は、メモリクロック制御レ
ジスタ１１０８またはクロック制御部１１０７により制
御されるものであり、例えば、メモリクロック制御レジ
スタ１１０８の出力と、クロックイネーブルとのＯＲ
と、該ＯＲの出力とクロックとのＡＮＤで作られた複合
ゲートで構成されているものである。

【０１６１】メインメモリクロック供給・停止部１１１
１は、メインメモリ１１２０であるＳＲＡＭ０〜ＳＲＡ
Ｍ３へそれぞれ独立したクロックｃｌｋｒａｍ０〜ｃｌ
ｋｒａｍ３を供給するため、それぞれのメモリ（ＳＲＡ
Ｍ０〜３）に対応したクロック供給・停止部を備えてお
り、該ＳＲＡＭ毎のクロック供給・停止部には、クロッ
ク制御部１１０７からクロックイネーブルが入力され、
さらにメモリーインターフェース部１１０３からメイン
メモリ１１２０に対するアドレスの上位２ビットがデコ
ードされ、それらがバンク選択信号として入力される。
以下、表１にアドレスの上位２ｂｉｔとバンク選択信号
との関係を記す。

【０１６２】

【表１】 メインメモリクロック供給・停止部１１１１の各メモリ
クロック供給・停止部は、アドレスデコードされたバン
ク選択信号ｂａｎｋ０〜ｂａｎｋ３が有効、且つクロッ
ク制御部１１０７からのクロックイネーブルが有効の時
のみ、メインメモリ１１２０内の各ＳＲＡＭに対してク
ロックを供給するようになっている。これらのメモリク
ロック供給・停止部は、例えばＡＮＤゲートのようなも
ので構成されている。

【０１６３】なお、本実施の形態１１におけるデータ転
送制御部１１０１内のデータ転送要求受信部１１０２の
構成は、実施の形態１と同様であり、また、本実施の形
態１１におけるＤＭＡパラメータメモリ１１０５内のデ
ータ配置は、実施の形態９と同様であるため、説明を省
略する。

【０１６４】次に、図１９、図２および図１７を用い
て、本実施の形態１１のシステムにおけるＤＭＡコント
ローラ（データ転送制御部）１１０１の動作について説
明する。実施の形態１０で説明した動作と同様、まずプ
ロセッサ１１２１は、ローカルバスを用いてメモリクロ
ック制御レジスタ１１０８に“１”を書き込み、メモリ
クロックを有効とする。これにより、ＤＭＡパラメータ
メモリ１１０５へクロックが強制的に供給される。その
後、プロセッサ１１２１は、ＤＭＡ転送に必要なパラメ
ータをあらかじめＤＭＡパラメータメモリ１１０５へと
格納し、再びメモリクロック制御レジスタ１１０８を
“０”とし、クロックを停止させておく。そして、初期
転送に必要なＤＭＡ転送要求をデータ転送要求受信部１
１０２へと発行し、予約する。ここで、図２に示すよう
に３つのＤＭＡ転送の予約がなされたとする。

【０１６５】システムが起動されると、プロセッサ１１
２１は起動信号受信部１１０６へ起動命令を発行する。
起動命令を受信した起動信号受信部１１０６は、メモリ
ーインターフェース部１１０３及びクロック制御部１１
０７に動作イネーブルを発行する。クロック制御部１１
０７には、動作イネーブルと予約フラグとが入力されて
おり、これらが共に有効である場合に、クロックイネー
ブルを有効とする動作をする。クロックイネーブルは、
クロック供給・停止部１１０９，１１１０に入力されて
おり、クロックイネーブルが有効な期間のみ、メモリー
インターフェース部１１０３、データ入出力部１１０
４、ＤＭＡパラメータメモリ１１０５へクロックが供給
される。

【０１６６】今、優先レベル１の予約であるリソースＣ
とメインメモリ１１２０とのＤＭＡ転送が実行されてい
るとし、このときのＤＭＡパラメータが図１７に示すよ
うなものであったとすると、アクセスパターンが連続ア
クセス、スタートアドレスが、＄３Ｆ００（１６進）、
転送個数が８８個のワード単位でのライト転送となる。

【０１６７】メモリーインターフェース部１１０３は、
メインメモリ１１２０のアクセススタートアドレスの上
位２ビットが、“００”であるため、まず、メインメモ
リクロック供給・停止部１１１１へ、ｂａｎｋ０＝１，
ｂａｎｋ１＝０，ｂａｎｋ２＝０，ｂａｎｋ３＝０の信
号を出力する。メインメモリクロック供給・停止部１１
１１は、クロック制御部１１０７からのクロックイネー
ブルと、メモリーインターフェース部１１０３からのｂ
ａｎｋ０信号とを受けて、ＳＲＡＭ０に対するクロック
ｃｌｋｒａｍ０のみを供給する。

【０１６８】上述した１６ワードの転送が終了した時点
で、アドレスが＄４０００（１６進）へと変化すると、
アドレスの上位２ビットが“１０”と変化するため、メ
モリーインターフェース部１１０７は、メインメモリク
ロック供給・停止部１１１１へ、ｂａｎｋ０＝０，ｂａ
ｎｋ１＝１，ｂａｎｋ２＝０，ｂａｎｋ３＝０の信号を
出力する。メインメモリクロック供給・停止部１１１１
は、クロック制御部１１０７からのクロックイネーブル
と、メモリーインターフェース部１１０３からのｂａｎ
ｋ１信号とを受けて、ＳＲＡＭ１に対するクロックｃｌ
ｋｒａｍ１のみを供給し、他のＳＲＡＭ０およびＳＲＡ
Ｍ２、ＳＲＡＭ３へのクロック供給を停止する。

【０１６９】このような制御のもと、図２に示す３つの
予約が、優先レベル順に実行され、おのおののＤＭＡ転
送において、データをメインメモリ１１２０へ書き込み
終了、またはデータを各ローカルメモリ１１２３へ書き
込み終了すると、データ入出力部１１０４は、メモリー
インターフェース部１１０３にその旨を知らせる。メモ
リーインターフェース部１１０３は、転送終了信号をク
ロック制御部１１０７へと出力し、予約フラグは、デー
タ転送要求受信部１１０２に予約がなくなると“０”と
なる。クロック制御部１１０７は、メモリーインターフ
ェース部１１０３から転送終了信号を受け、データ転送
要求受信部１１０２からの予約フラグが“０”になった
タイミングで、クロックイネーブルを“０”とし、クロ
ック供給・停止部１１０９，１１１０に対して出力す
る。このクロックイネーブル信号を受信したクロック供
給・停止部１１０９，１１１０は、メモリーインターフ
ェース部１１０３、データ入出力部１１０４、ＤＭＡパ
ラメータメモリ１１０５、メインメモリクロック供給・
停止部１１１１へのクロック供給を停止する。なお、以
上に説明した本実施の形態１１のＤＭＡ転送処理は、実
施の形態２のように前記ＤＭＡ転送要求発行元が複数で
ある場合にも適応可能である。

【０１７０】このように、本実施の形態１１では、メイ
ンメモリを物理的に分割しておき、クロックならびに制
御信号を分割したメモリに別々に入力して、使用しない
アドレス領域の場合はクロックおよび制御信号を自動的
に供給しないことによって、効率的に低消費電力を実現
するシステムを得ることができる。また、本実施の形態
１１においては、回路が自動的にクロック制御すること
から、プロセッサのプログラムがクロック制御を行う必
要がないため、プログラムが複雑とならず、さらには、
プログラムステップ数を削減することができる。

【０１７１】（実施の形態１２）以下、実施の形態１２
におけるＤＭＡコントローラについて説明をする。ま
ず、図２０を用いて、本実施の形態１２におけるＤＭＡ
コントローラ及びそのＤＭＡコントローラを有するシス
テムの構成を説明する。図２０は、実施の形態１２にお
けるＤＭＡコントローラを有するシステム構成図であ
る。

【０１７２】図２０において、本システムは、ＤＭＡコ
ントローラであるデータ転送制御部１２０１と、メイン
メモリ１２２０と、プロセッサ１２２１と、ローカルメ
モリ１２２３と、ローカルバスと、ＤＭＡバスとで構成
される。メインメモリ１２２０は各種データを格納する
ためのメインメモリであって、ＤＲＡＭで構成されてい
る。このＤＲＡＭは、リニアなアドレス領域を４バンク
に物理的に分割されており、それぞれに独立したクロッ
クが入力されている。

【０１７３】プロセッサ１２２１は、データ転送制御部
１２０１をはじめシステム全体をコントロールするもの
であり、また該データ転送制御部１２０１に対してＤＭ
Ａ転送要求を発行するものである。ローカルメモリ１２
２３は前記プロセッサ１２２１にローカルバスによって
接続されたローカルメモリ群である。

【０１７４】また、前記データ転送制御部（ＤＭＡコン
トローラ）１２０１は、データ転送要求受信部１２０２
と、メモリーインターフェース部１２０３と、データ入
出力部１２０４と、ＤＭＡパラメータメモリ１２０５
と、起動信号受信部１２０６と、クロック制御部１２０
７と、メモリクロック制御レジスタ１２０８と、クロッ
ク供給・停止部１２０９，１２１０と、メインメモリバ
ンクレジスタ１２１１と、メインメモリクロック供給・
停止部１２１２とを備える。

【０１７５】クロック制御部１２０７は、起動信号受信
部１２０６から動作イネーブルが発行され、且つデータ
転送要求受信部１２０２にＤＭＡ転送要求の予約が蓄積
されている場合のみクロックイネーブルを出力する。メ
モリクロック制御用レジスタ１２０８は、ＤＭＡパラメ
ータメモリ１２０５用に特別に設けられたメモリで、Ｄ
ＭＡパラメータメモリ１２０５へクロックを強制的に供
給するかどうかを制御するものである。

【０１７６】また、メモリーインターフェース部１２０
３、データ入出力部１２０４及びメインメモリ１２２０
は、クロック供給・停止部１２０９の出力するクロック
により動作するものであり、前記クロック供給・停止部
１２０９は、例えばＡＮＤゲートで構成されている。さ
らに、ＤＭＡパラメータメモリ１２０５は、クロック供
給・停止部１２１０の出力するクロックにより動作する
ものであり、該クロック供給・停止部１２１０は、メモ
リクロック制御レジスタ１２０８またはクロック制御部
１２０７により制御される。このクロック供給・停止部
１２１０は、例えばメモリクロック制御レジスタ１２０
８の出力とクロックイネーブルとのＯＲと、そのＯＲの
出力とクロックとのＡＮＤで作られた複合ゲートで構成
されるものである。

【０１７７】メインメモリバンクレジスタ１２１１は、
メインメモリ１２２０の４つ分割されたバンクの選択制
御をするもので、ローカルバスによってプロセッサ１２
２１に接続されている。このローカルバスによって、使
用するバンクの選択、及び使用するバンク以外のＤＲＡ
Ｍを完全にＯＦＦするか、セルフリフレッシュのみ行う
かを設定する。また、メインメモリバンクレジスタ１２
１１は、下位２ビットで設定された０〜３までの値に基
づいて、ＤＲＡＭ０〜ＤＲＡＭ３に対応したバンク選択
信号ｂａｎｋ０〜ｂａｎｋ３を出力する。以下、表２に
設定値とセルフリフレッシュ設定とバンク選択信号との
関係を示す。

【０１７８】

【表２】 メインメモリクロック供給・停止部１２１２は、メイン
メモリ１２２０であるＤＲＡＭ０〜ＤＲＡＭ３へそれぞ
れ独立したクロックｃｌｋｄｒａｍ０〜ｃｌｋｄｒａｍ
３を供給するためのクロック供給・停止部であり、例え
ば、それぞれがＡＮＤゲートのようなもので構成されて
いる。バンク選択信号（ｂａｎｋ０〜ｂａｎｋ３）及び
セルフリフレッシュ制御信号（ｓｅｌｆｏｎ）は、メモ
リーインターフェース部１２０３に入力され、ＤＲＡＭ
０〜ＤＲＡＭ３に対する制御信号の選択に使用される。
なお、本実施の形態１２におけるデータ転送制御部１２
０１内のデータ転送要求受信部１２０２の構成は、実施
の形態１と同様であるため、説明は省略する。

【０１７９】次に、図２０および図２を用いて、本実施
の形態１２のシステムにおける、ＤＭＡコントローラ
（データ転送制御部）１２０１の動作について説明す
る。実施の形態１０で説明した動作と同様、まずプロセ
ッサ１２２１は、ローカルバスを用いてメモリクロック
制御レジスタ１２０８に“１”を書きこみメモリクロッ
クを有効とする。これにより、ＤＭＡパラメータメモリ
１２０５へクロックが強制的に供給される。その後、プ
ロセッサ１２２１はＤＭＡ転送に必要なパラメータをあ
らかじめＤＭＡパラメータメモリ１２０５へと格納し、
再びメモリクロック制御レジスタ１２０８を“０”とし
て、クロックを停止させておく。

【０１８０】そして、初期転送に必要なＤＭＡ転送要求
をデータ転送要求受信部１２０２へと発行し、予約す
る。ここで、図２に示すように３つのＤＭＡ転送の予約
がなされたとする。今、使用したいＤＲＡＭの領域が半
分までであったとする。プロセッサ１２２１は、ローカ
ルバスを用いてメインメモリバンクレジスタ１２１１に
セルフリフレッシュＯＦＦ設定および、ＤＲＡＭ使用領
域２バンクを表す３ビット、“１０１”を設定する。

【０１８１】この後システムが起動されると、プロセッ
サ１２２１は起動信号受信部１２０６へ起動命令を発行
する。起動命令を受信した起動信号受信部１２０６は、
メモリーインターフェース部１２０３、及びクロック制
御部１２０７に動作イネーブルを発行する。クロック制
御部１２０７には、動作イネーブルと予約フラグとが入
力されており、これらが共に有効である場合に、クロッ
クイネーブルを有効とする動作をする。クロックイネー
ブルは、クロック供給・停止部１２０９，１２１０に入
力されており、クロックイネーブルが有効な期間のみ、
メモリーインターフェース部１２０３、データ入出力部
１２０４、ＤＭＡパラメータメモリ１２０５へクロック
が供給される。

【０１８２】また、メインメモリクロック供給・停止部
１２１２には、クロック制御部１２０７からクロックイ
ネーブルが、メインメモリバンクレジスタ１２１１から
バンク選択信号ｂａｎｋ０＝１、ｂａｎｋ１＝１，ｂａ
ｎｋ２＝０，ｂａｎｋ３＝０が入力されており、選択さ
れたバンク（ここでは、ＤＲＡＭ０とＤＲＡＭ１）に対
して、クロックイネーブルが有効な期間のみクロックｃ
ｌｋｄｒａｍ０，ｃｌｋｄｒａｍ１が供給される。

【０１８３】さらに、メモリーインターフェース部１２
０３では、メインメモリバンクレジスタ１２１１から入
力される各制御信号ｓｅｌｆｏｎ，ｂａｎｋ０〜ｂａｎ
ｋ３により、各ＤＲＡＭ０〜３に対する制御を行う。ｓ
ｅｌｆｏｎ信号が”０”の場合、ｂａｎｋ信号により選
択されたＤＲＡＭ０、ＤＲＡＭ１以外のＤＲＡＭ２、Ｄ
ＲＡＭ３はＯＦＦ状態であり、アクセスは行われず、ま
たリフレッシュさえも行われない。また、選択された各
バンクＤＲＡＭ０、ＤＲＡＭ１に対する制御信号も、メ
モリーインターフェース部１２０３にて、アドレスの上
位２ビットにより供給がコントロールされる。さらに、
通常アクセスと共に、必要に応じてオートリフレッシュ
が行われる。オートリフレッシュとは、外部から定期的
にＤＲＡＭに対して実行するリフレッシュコマンドのこ
とで、クロックと共に入力される。

【０１８４】この状態で図２に示す３つの予約が優先レ
ベル順に実行され、おのおののＤＭＡ転送において、デ
ータをメインメモリ１２２０へ書き込み終了、またはデ
ータを各ローカルメモリ１２２３へ書き込み終了する
と、データ入出力部１２０４は、メモリーインターフェ
ース部１２０３にその旨を知らせる。メモリーインター
フェース部１２０３は、転送終了信号をクロック制御部
１２０７へと出力し、予約フラグは、データ転送要求受
信部１２０２に予約がなくなると“０”となる。クロッ
ク制御部１２０７は、メモリーインターフェース部１２
０３から転送終了信号を受け、データ転送要求受信部１
２０２からの予約フラグが“０”になったタイミング
で、クロックイネーブルを“０”とし、クロック供給・
停止部１２０９，１２１０に対して出力する。このクロ
ックイネーブルを受信したクロック供給・停止部１２０
９，１２１０は、メモリーインターフェース部１２０
３、データ入出力部１２０４、ＤＭＡパラメータメモリ
１２０５へのクロック供給を停止する。さらに、メイン
メモリクロック供給・停止部１２１２も、クロック制御
部１２０７からの前記クロックイネーブルを受けて、Ｄ
ＲＡＭ０およびＤＲＡＭ１に対するクロック供給を停止
する。

【０１８５】次に、最初は全領域にアクセスし、途中で
半分の領域に変更したい場合について説明する。まず、
プロセッサ１２２１は、ＤＭＡパラメータメモリ１２０
５への設定、およびＤＭＡ転送要求のデータ転送要求受
信部１２０２への予約と共に、ローカルバスを用いてメ
インメモリバンクレジスタ１２１１にセルフリフレッシ
ュＯＮ設定、且つＤＲＡＭ使用領域が全領域を表す３ビ
ット、“０１１”を設定する。

【０１８６】この後本システムが起動されると、プロセ
ッサ１２２１は起動信号受信部１２０６へ起動命令を発
行する。起動命令を受信した起動信号受信部１２０６
は、メモリーインターフェース部１２０３および、クロ
ック制御部１２０７に動作イネーブルを発行する。クロ
ック制御部１２０７には、動作イネーブルと予約フラグ
とが入力されており、これらが共に有効である場合に、
クロックイネーブルを有効にする。また、前記クロック
イネーブルは、クロック供給・停止部１２０９，１２１
０に入力されており、クロックイネーブルが有効な期間
のみ、メモリーインターフェース部１２０３、データ入
出力部１２０４、ＤＭＡパラメータメモリ１２０５へク
ロックが供給される。

【０１８７】また、メインメモリクロック供給・停止部
１２１２には、クロック制御部１２０７からクロックイ
ネーブルが、メインメモリバンクレジスタ１２１１から
バンク選択信号ｂａｎｋ０＝１、ｂａｎｋ１＝１，ｂａ
ｎｋ２＝１，ｂａｎｋ３＝１が入力されており、選択さ
れたバンク（ここでは、ＤＲＡＭ０〜ＤＲＡＭ３の全領
域）に対して、クロックイネーブルが有効な期間のみク
ロックｃｌｋｄｒａｍ０，ｃｌｋｄｒａｍ１，ｃｌｋｄ
ｒａｍ２，ｃｌｋｄｒａｍ３が供給される。

【０１８８】さらに、メモリーインターフェース部１２
０３では、メインメモリバンクレジスタ１２１１から入
力される各制御信号ｓｅｌｆｏｎ，ｂａｎｋ０〜ｂａｎ
ｋ３により、各ＤＲＡＭバンクに対する制御を行う。
今、ｓｅｌｆｏｎ信号が“１”，ｂａｎｋ信号が、全バ
ンク有効であるため、全バンク通常動作モードとなり、
アクセスと共に、必要に応じてオートリフレッシュが行
われる。オートリフレッシュとは、外部から定期的に、
ＤＲＡＭに対して実行するリフレッシュコマンドのこと
である。

【０１８９】また、選択された各バンクに対する制御信
号は、メモリーインターフェース部１２０３にて、アド
レスの上位２ビットにより供給がコントロールされる。
この状態で図２に示すようなデータ転送要求受信部に設
定された３つの予約が優先レベル順に実行されたとす
る。おのおののＤＭＡ転送において、データをメインメ
モリ１２２０へ書き込み終了、またはデータを各ローカ
ルメモリ１２２３へ書き込み終了すると、データ入出力
部１２０４はメモリーインターフェース部１２０３にそ
の旨を知らせる。メモリーインターフェース部１２０３
は、転送終了信号をクロック制御部１２０７へと出力
し、予約フラグは、データ転送要求受信部１２０２に予
約がなくなると“０”となる。クロック制御部１２０７
は、メモリーインターフェース部１２０３から転送終了
信号を受け、データ転送要求受信部１２０２からの予約
フラグが“０”になったタイミングで、クロックイネー
ブルを“０”とし、クロック供給・停止部１２０９，１
２１０に対して出力する。このクロックイネーブルを受
信したクロック供給・停止部１２０９，１２１０は、メ
モリーインターフェース部１２０３、データ入出力部１
２０４、ＤＭＡパラメータメモリ１２０５へのクロック
供給を停止する。さらに、メインメモリクロック供給・
停止部１２１２も、クロック制御部１２０７からの前記
クロックイネーブルを受けて、ＤＲＡＭ０〜ＤＲＡＭ３
に対するクロック供給を停止する。

【０１９０】このときプロセッサ１２２１が、この後し
ばらくメインメモリ１２２０内の半分の領域しか使用し
ないと判断した場合、プロセッサ１２２１は、ローカル
バスを通じて、メインメモリバンクレジスタ１２１１
に、セルフリフレッシュＯＮ設定、及びＤＲＡＭ使用領
域２バンク（ここではＤＲＡＭ０，ＤＲＡＭ１）を表す
３ビット、“００１”を設定する。

【０１９１】そして、本システムが起動されると、プロ
セッサ１２２１は起動信号受信部１２０６へ起動命令を
発行する。起動命令を受信した起動信号受信部１２０６
は、メモリーインターフェース部１２０３および、クロ
ック制御部１２０７に動作イネーブルを発行する。クロ
ック制御部１２０７には、動作イネーブルと予約フラグ
とが入力されており、これらが共に有効である場合に、
クロックイネーブルを有効とする。クロックイネーブル
は、クロック供給・停止部１２０９，１２１０に入力さ
れており、クロックイネーブルが有効な期間のみ、メモ
リーインターフェース部１２０３、データ入出力部１２
０４、ＤＭＡパラメータメモリ１２０５へクロックが供
給される。

【０１９２】また、メインメモリクロック供給・停止部
１２１２には、クロック制御部１２０７からクロックイ
ネーブルが、メインメモリバンクレジスタ１２１１から
バンク選択信号ｂａｎｋ０＝１、ｂａｎｋ１＝１，ｂａ
ｎｋ２＝０，ｂａｎｋ３＝０が入力されており、選択さ
れたバンク（ここでは、ＤＲＡＭ０、ＤＲＡＭ１）に対
して、クロックイネーブルが有効な期間のみクロックｃ
ｌｋｄｒａｍ０，ｃｌｋｄｒａｍ１が供給される。

【０１９３】さらに、メモリーインターフェース部１２
０３では、メインメモリバンクレジスタ１２１１から入
力される各制御信号ｓｅｌｆｏｎ，ｂａｎｋ０〜ｂａｎ
ｋ３により、各ＤＲＡＭバンクに対する制御を行う。
今、ｓｅｌｆｏｎ信号が“１”，ｂａｎｋ信号は、ｂａ
ｎｋ０，ｂａｎｋ１が有効であるため、ｂａｎｋ信号に
より選択されたＤＲＡＭ０、ＤＲＡＭ１以外のＤＲＡＭ
２、ＤＲＡＭ３は、アクセスは行われず、セルフリフレ
ッシュ状態となる。セルフリフレッシュ状態とは、ここ
では、セルフリフレッシュ制御信号を”Ｌ”とし、クロ
ック供給を停止することを意味している。

【０１９４】また、選択された各バンク（ＤＲＡＭ０，
ＤＲＡＭ１）に対する制御信号も、メモリーインターフ
ェース部１２０３にて、アドレスの上位２ビットにより
供給がコントロールされる。リフレッシュは、アクセス
の合間に行われるオートリフレッシュにより実行され
る。

【０１９５】この状態で図２に示すようなデータ転送要
求受信部に設定された３つの予約が優先レベル順に実行
されたとする。おのおののＤＭＡ転送において、データ
をメインメモリ１２２０へ書き込み終了、またはデータ
を各ローカルメモリへ書き込み終了すると、データ入出
力部１２０４は、メモリーインターフェース部１２０３
にその旨を知らせる。メモリーインターフェース部は、
転送終了信号をクロック制御部１２０７へと出力し、予
約フラグは、データ転送要求受信部１２０２に予約がな
くなると“０”となる。クロック制御部１２０７は、メ
モリーインターフェース部１２０３から転送終了信号を
受け、データ転送要求受信部１２０２からの予約フラグ
が“０”になったタイミングで、クロックイネーブルを
“０”とし、クロック供給・停止部１２０９，１２１０
に対して出力する。このクロックイネーブル信号を受信
したクロック供給・停止部１２０９，１２１０は、メモ
リーインターフェース部１２０３、データ入出力部１２
０４、ＤＭＡパラメータメモリ１２０５へのクロック供
給を停止する。さらに、メインメモリクロック供給・停
止部１２１２も、クロック制御部１２０７からの前記ク
ロックイネーブルを受けて、ＤＲＡＭ０、ＤＲＡＭ１に
対するクロック供給を停止する。これ以降、再び、全領
域使用したい場合は、メインメモリバンクレジスタ１２
１１の設定を変更することで、ＤＲＡＭ２、ＤＲＡＭ３
がセルフリフレッシュモードを抜け、全領域通常アクセ
スモードとなる。

【０１９６】ここで、単一のＤＲＡＭと複数バンクに分
割したＤＲＡＭとの消費電力の違いについて、具体的な
例を用いて説明する。例えば、画像圧縮・伸張の国際標
準規格であるＭＰＥＧ−４を処理するような画像処理装
置において、その画像処理に使用するメモリについて考
える。前記画像処理に使用するメモリの領域は、処理す
る画像の種類により異なる場合があり、表３は、その処
理する画像の種類とその場合に必要となるメモリ容量と
の関係を示すものである。

【０１９７】

【表３】 表３において、メモリの最大使用容量は１６Ｍｂｉｔと
なっていおり、この時、ＬＳＩ内部に混載できるＤＲＡ
Ｍの消費電力を見積もると、図２１に示すようになる。
図２１は、１６Ｍｂｉｔのメモリ領域を単一、２分割、
４分割、８分割した際の消費電力を比較したグラフであ
る。図２１より、１６Ｍｂｉｔのメモリ領域を、単一の
ＤＲＡＭとして使用するより、複数バンクに分割して用
いたほうが消費電力が下がる場合があることが分かる。

【０１９８】図２１の結果をふまえて、１６Ｍｂｉｔの
領域を４Ｍｂｉｔ単位で４分割し、個別のＤＲＡＭを使
用してメモリを構成し、処理の種類によって、使用する
ＤＲＡＭの領域を選択できるようにしたとする。

【０１９９】例えば、ＣＩＦサイズのコーデックを実行
する場合は、表３に示されるように１６Ｍｂｉｔ全領域
を使用する必要があるが、その後、画像サイズが変更に
なり、ＱＣＩＦサイズのコーデックを実行する場合は、
その使用領域は８Ｍｂｉｔでよくなるので、分割した４
つのＤＲＡＭうち２つのＤＲＡＭバンクのみを使用する
よう設定する。このようにすることで、使用しないメモ
リ領域に対しては、クロックおよび制御信号を供給せ
ず、さらにアクセスも行わないようにできる。図２２
は、１６Ｍｂｉｔのメモリ領域を４分割した際に、その
各分割したメモリ領域のみを使用した場合と全領域を使
用した場合との消費電力を比較したグラフである。図２
２より、メモリの全領域を使用するときより、使用しな
いメモリ領域に対しては、クロックおよび制御信号を供
給しないときの方が、消費電力を削減することができる
ことがわかる。

【０２００】以上のような制御を施して、ＭＰＥＧ−４
のシンプルプロファイルレベル１（Ｓｉｍｐｌｅ＠Ｌ
１）を実行する場合、単一のＤＲＡＭで構成したメモリ
を使用した場合の見積もり値と、複数ＤＲＡＭで構成し
たメモリを使用した場合の測定値とを比較すると、複数
ＤＲＡＭで構成したメモリは、図２３に示すように、消
費電力が約３６％削減することができることがわかっ
た。なお、以上に説明した本実施の形態１２のＤＭＡ転
送処理は、実施の形態２のように前記ＤＭＡ転送要求発
行元が複数である場合にも、適応可能である。

【０２０１】このように、本実施の形態１２では、ＤＲ
ＡＭにおいても、連続アドレス領域であるメインメモリ
を物理的に分割し、必要なバンクにのみクロックを別々
に供給できるように制御することにより、効率よく電力
を制御できるため、より低消費電力を実現するシステム
が得られる。また、アプリケーションにより、搭載した
ＤＲＡＭの半分しか使用しない場合は、あらかじめ、半
分の領域をＯＦＦ状態とすることで、更なる低消費電力
を実現するシステムが得られる。また、一連のアプリケ
ーション動作中にも、リアルタイムに使用領域が変化す
る場合は、使用しないバンクに対してセルフリフレッシ
ュモードを実行するようにしておくことで、再び全領域
を有効にした際も、データが消えることなく活用でき
る。

【０２０２】さらには、クロックの入力もなく、また、
オートリフレッシュのための制御信号の入力もないた
め、最適な低消費電力でデータを保持し活用することが
できる。なお、本実施の形態１２において、メインメモ
リの分割は４であったが、任意の数であっても同様であ
る。

【０２０３】（実施の形態１３）以下、実施の形態１３
におけるＤＭＡコントローラについて説明する。図２４
は、本実施の形態１３におけるＤＭＡコントローラ（デ
ータ転送制御部）を有するシステム構成図である。図２
４において、本システムは、ＤＭＡコントローラである
データ転送制御部１６０１と、プロセッサ１６２１と、
メインメモリ１６２０と、ローカルメモリ１６２２と、
ＤＭＡバスと、ローカルバスとからなるものである。

【０２０４】メインメモリ１６２０は各種データを格納
するものであって、ＳＲＡＭで構成されている。また、
このＳＲＡＭは、リニアなアドレス領域を４バンクに分
割されており、それぞれに独立したクロックが入力され
ている。プロセッサ１６２１は、ＤＭＡコントローラ
（データ転送制御部）１６０１をはじめ、システム全体
をコントロールするものであり、また該データ転送制御
部１６０１に対してＤＭＡ転送要求を発行するものであ
る。

【０２０５】ローカルメモリ１６２２は、プロセッサ１
６２１のローカルバスに接続されたローカルメモリ群で
ある。また、前記データ転送制御部（ＤＭＡコントロー
ラ）１６０１は、メモリーインタフェース部１６０３
と、データ入出力部１６０４と、クロック制御部１６０
７と、アドレス判定部１６０８とを備える。

【０２０６】メモリーインタフェース部１６０３は、プ
ロセッサ１６２１からの指示を受け、メインメモリ１６
２０の制御を行うものであり、アドレス判定部１６０８
は、プロセッサ１６２１から設定される開始アドレス、
終了アドレス（または転送個数）によって、アクセスさ
れるアドレス領域を判別し、クロック供給・停止を行う
クロック制御部１６０７に制御信号を出力するものであ
る。また、データ入出力部１６０４及びメインメモリ１
６２０は、前記クロック制御部１６０７が出力するクロ
ックにより動作するようになっている。このクロック制
御部１６０７は、例えばＡＮＤゲートのようなもので構
成される。

【０２０７】次に、図２４を用いて、本実施の形態１３
のシステムにおける、ＤＭＡコントローラ（データ転送
制御部）１６０１の動作を説明する。プロセッサ１６２
１は、ローカルバスを用いて、ＤＭＡ転送の開始アドレ
スおよび終了アドレスを、データ転送制御部１６０１に
設定する。このプロセッサ１６２１により設定されたア
ドレス情報は、データ転送制御部１６０１内のアドレス
判定部１６０８を介してメモリーインターフェース部１
６０３へと伝えられ、メインメモリ１６２０とのアクセ
スの際のアドレスとして用いられる。

【０２０８】今、プロセッサ１６２１が新たなＤＭＡ転
送命令を発行するとする。プロセッサ１６２１は、発行
しようとするＤＭＡ転送の開始アドレスと終了アドレス
とを、データ転送制御部１６０１内のアドレス判定部１
６０８へ設定する。アドレス判定部１６０８は、この設
定されたアドレスから、メインメモリ１６２０内のアク
セスされるバンクを判定し、プロセッサ１６２１からＤ
ＭＡ転送要求が発行されると、該アクセスバンクに対応
するｂａｎｋ０〜ｂａｎｋ３信号を有効として、アクセ
スバンクを示す。ここで、メインメモリ１６２０は、全
部で１ＭＢｙｔｅ領域であり、１つのＳＲＡＭが２５６
ＫＢｙｔｅの容量であるとする。なおアドレスは、４つ
のＳＲＡＭを用いて、１ＭＢｙｔｅ領域を連続につない
である。

【０２０９】いま、プロセッサ１６２１が、開始アドレ
ス２００ＫＢｙｔｅ目、終了アドレス３００ＫＢｙｔｅ
目を設定したとする。この後、プロセッサ１６２１がＤ
ＭＡ転送要求を発行すると、アドレス判定部１６０８
は、動作イネーブルａｃｔｅｎを有効とし、かつ、開始
アドレスである２００ＫＢｙｔｅ目が存在するｂａｎｋ
０と、終了アドレスである３００ＫＢｙｔｅ目が存在す
るｂａｎｋ１を有効とする。このとき、ｂａｎｋ２、ｂ
ａｎｋ３は無効のままである。

【０２１０】上述したような制御信号を受信したクロッ
ク制御部１６０７は、ｂａｎｋ０、ｂａｎｋ１に対応す
るクロックをメインメモリ１６２０内の対応するＳＲＡ
Ｍに供給し、ｂａｎｋ２、ｂａｎｋ３に対応するクロッ
クは停止させる。

【０２１１】このように、本実施の形態１３によれば、
メインメモリを物理的に分割し、ＤＭＡ転送要求が発行
された後のＤＭＡ転送期間と、アクセスするアドレスに
より、分割された領域ごと（メモリ単位）でクロックの
供給・停止制御を行うようにしたので、必要な時間、必
要な領域のみ、回路を動作させることができる。この結
果、回路の消費電力を効率よく制御でき、より低消費電
力を実現するシステムが得られる。

【０２１２】また、アドレス判別部１６０８において、
プロセッサ１６２１から設定される開始アドレス、終了
アドレス（または転送個数）からアクセスされるアドレ
ス領域を判別するのではなく、メモリーインターフェー
ス部１６０３に備わったアドレス生成器と連動して、リ
アルタイムにアクセス領域を判別するようにすれば、ク
ロックを供給する時間と領域とをより細かく制御でき
る。これにより、リアルタイムにクロックの停止制御を
実現できるため、さらに低消費電力を実現するシステム
が得られる。なお、本実施の形態では、メインメモリ１
６２０にＳＲＡＭを用いたが、ＤＲＡＭでも同様にして
クロック制御を実現できる。

【０２１３】（実施の形態１４）以下、実施の形態１４
におけるＤＭＡコントローラについて説明する。図２５
は、本実施の形態１４におけるＤＭＡコントローラ（デ
ータ転送制御部）を有するシステム構成図である。図２
５において、本システムは、ＤＭＡコントローラである
データ転送制御部１７０１と、プロセッサ１７２１と、
メインメモリ１７２０と、ローカルメモリ１７２２と、
ＤＭＡバスと、ローカルバスとからなるものである。

【０２１４】メインメモリ１７２０は各種データを格納
するものであって、ＤＲＡＭで構成されている。また、
このＤＲＡＭは、リニアなアドレス領域を４バンクに分
割されており、それぞれに独立したクロックが入力され
ている。プロセッサ１７２１は、ＤＭＡコントローラ
（データ転送制御部）１７０１をはじめシステム全体を
コントロールするものであり、また該データ転送制御部
１７０１に対してＤＭＡ転送要求を発行するものであ
る。ローカルメモリ１７２２は、ローカルバスによって
プロセッサ１７２１に接続されたローカルメモリ群であ
る。

【０２１５】また、前記データ転送制御部（ＤＭＡコン
トローラ）１７０１は、メモリーインタフェース部１７
０３と、データ入出力部１７０４と、クロック制御部１
７０７と、メインメモリバンクレジスタ１７０８とを備
える。メモリーインタフェース部１７０３は、プロセッ
サ１７２１からの指示を受け、メインメモリ１７２０の
制御を行うものであり、メインメモリバンクレジスタ１
７０８は、プロセッサ１７２１がローカルバスを介し
て、使用メモリ領域を設定するものである。また、デー
タ入出力部１７０４及びメインメモリ１７２０は、クロ
ック制御部１７０７が出力するクロックにより動作する
ようになっている。このクロック制御部１７０７は、例
えばＡＮＤゲートのようなもので構成される。

【０２１６】次に、図２５を用いて、本実施の形態１４
のシステムにおける、ＤＭＡコントローラ（データ転送
制御部）１７０１の動作を説明する。ここでのメインメ
モリ１７２０は、全部で１ＭＢｙｔｅ領域であり、１つ
のＤＲＡＭが２５６ＫＢｙｔｅの容量であるとする。な
おアドレスは、４つのＤＲＡＭを用いて、１ＭＢｙｔｅ
領域を連続につないである。

【０２１７】今、メインメモリ１７２０の使用したい領
域を全領域とすと、プロセッサ１７２１は、ローカルバ
スを介して、データ転送制御部１７０１内の、メインメ
モリバンクレジスタ１７０８に全領域を有効とする設定
を行う。さらに、ここではメインメモリバンクレジスタ
１７０８に”１１１”が書き込まれたとする。

【０２１８】また、プロセッサ１７２１は、ローカルバ
スを用いて、ＤＭＡ転送の開始アドレスおよび転送個数
などを、データ転送制御部１７０１内のメモリーインタ
ーフェース部１７０３に設定する。この情報を元に、メ
モリーインターフェース部１７０３では、メインメモリ
１７２０とのアクセスの際のアドレスが生成される。

【０２１９】次に、ＤＭＡ転送を実行するために、プロ
セッサ１７２１は、ＤＭＡ転送要求を発行する。ＤＭＡ
転送要求を受け付けたデータ転送制御部１７０１内の、
メインメモリバンクレジスタ１７０８は、動作イネーブ
ルａｃｔｅｎを有効とすると共に、ｂａｎｋ０〜ｂａｎ
ｋ３の信号を有効とする。これにより、すべての回路お
よびメモリに対してクロックが供給され、すべてのメモ
リに対して、アクセスおよびリフレッシュ動作が許可さ
れる。またアクセスが終了すると、すべてのクロック供
給は停止される。この状態で必要な処理を実行するため
の一連のＤＭＡ転送を終了すると、プロセッサ１７２１
は、次の処理において必要なＤＲＡＭ領域を、メインメ
モリバンクレジスタ１７０８に再設定する。

【０２２０】ここで、次の処理が、メインメモリ１７２
０の半分の領域（ＤＲＡＭ０，ＤＲＡＭ１）しか使用し
ない処理であったとする。このとき、残りの半分の領域
（ＤＲＡＭ２，ＤＲＡＭ３）のデータを残しておく必要
がある場合はＤＲＡＭ２，ＤＲＡＭ３をセルフリフレッ
シュモードに、また消去してもよい場合はＤＲＡＭ２，
ＲＡＭ３をＯＦＦ状態とする。たとえば、この設定項目
は、セルフリフレッシュが“１０１”、ＯＦＦ状態が
“００１”等とすればよい。

【０２２１】今、プロセッサ１７２１によって、メイン
メモリバンクレジスタ１７０８に、ＯＦＦ状態“００
１”が設定されたとする。

【０２２２】プロセッサ１７２１は、再び、ローカルバ
スを通じて、メモリーインターフェース部１７０３にア
ドレスおよび転送個数などを設定した後、ＤＭＡ転送要
求を発行すると、メインメモリバンクレジスタ１７０８
は、ｂａｎｋ０、ｂａｎｋ１を有効とし、ｂａｎｋ２、
ｂａｎｋ３は、無効のままとする。これを受けて、クロ
ック制御部１７０７は、ｂａｎｋ０及びｂａｎｋ１にの
みクロックを供給する。さらに、メモリーインターフェ
ース部１７０３では、ｂａｎｋ０及びｂａｎｋ１にのみ
制御信号を供給して、リフレッシュ動作を実行しｂａｎ
ｋ２、ｂａｎｋ３には一切のアクセス制御を行わない。
つまり、アクセスを行っている間は、クロック制御部１
７０７からクロックが供給されるが、アクセスが終了す
ると、クロック制御部１７０７からの、すべての回路及
びメモリに対するクロック供給は停止される。ただし、
選択されているＤＲＡＭに関しては、メモリーインター
フェース部１７０３により定期的にリフレッシュ動作が
行われ、データが消去されないようにする。

【０２２３】このように、本実施の形態１４によれば、
物理的にメモリを分割し、処理モードにより、使用する
メモリ領域を選択することで、無駄な領域のメモリを動
作させることなく、低消費電力を実現し、かつ、様々な
処理モードに柔軟に対応できる処理システムを、容易に
実現することができる。また、動作領域をあらかじめ設
定することから、領域を判定する回路も必要なく、メイ
ンメモリがＤＲＡＭのような場合に、リフレッシュ制御
も容易に選択実行することができる。

【０２２４】（実施の形態１５）以下、実施の形態１５
におけるＤＭＡコントローラについて説明する。図２６
は、本実施の形態１２におけるＤＭＡコントローラ（デ
ータ転送制御部）を有するシステム構成図である。図２
６において、本システムは、ＤＭＡコントローラである
データ転送制御部１８０１と、プロセッサ１８２１と、
メインメモリ１８２０と、ローカルメモリ１８８２と、
電源スイッチ１８２３と、ＤＭＡバスと、ローカルバス
とからなるものである。なお、前記データ転送制御部１
８０１の構成は、実施の形態１４と同様であるため、説
明を省略する。電源スイッチ１８２３は、リニアなアド
レス領域を４バンクに分割されたメインメモリ１８２０
の各ＤＲＡＭ０〜３に対応するものであり、各ＤＲＡＭ
０〜３に対する電源供給を制御するものである。

【０２２５】次に、図２６を用いて、本実施の形態１５
のシステムにおける、ＤＭＡコントローラ（データ転送
制御部）１８０１の動作を説明する。バンクセレクト信
号ｂａｎｋ０〜ｂａｎｋ３は、電源スイッチ部１８２３
において、それぞれのＤＲＡＭ０〜３に対応した電源ス
イッチに入力されており、ｂａｎｋ０〜ｂａｎｋ３が無
効な場合、例えばグランドに落とすなどして、ＤＲＡＭ
に電源は供給されないように制御する。したがって、上
述した実施の形態１４のような制御を行った場合、本シ
ステムにおいては、非選択のメモリに対してはクロック
供給停止のみならず、電源供給も停止されることにな
る。

【０２２６】このように、本実施の形態１５によれば、
物理的にメモリを分割し、その分割した各メモリに対し
て電源スイッチを備えるようにすることで、使用してい
ないメインメモリのリーク電流（漏れ電流）を抑えるこ
とができ、更なる低消費電力化を実現することができ
る。

【０２２７】

【発明の効果】以上のように、本発明の請求項１記載の
高性能ＤＭＡコントローラによれば、各種データを蓄積
する主記憶手段と、該主記憶手段の転送相手である複数
の子記憶手段とのデータ転送を制御するデータ転送制御
部である高性能ＤＭＡコントローラであって、該データ
転送制御部は、前記主記憶手段への制御信号を発生する
インターフェース部と、データの入出力を制御するデー
タ入出力部と、データ転送を実行するのに必要な各種パ
ラメータを格納するパラメータ保持手段と、データ転送
の要求を受け付けるデータ転送要求受信部と、データ転
送制御部の起動および停止命令を受信する起動命令受信
部と、を備え、前記データ転送要求受信部は、データ転
送要求発行元より自由に設定される、実行優先度情報及
び前記子記憶手段の種別情報からなる複数のデータ転送
要求の予約を受け付け、該実行優先度情報毎に前記子記
憶手段の種別情報を保持しておくものであって、前記デ
ータ転送制御部は、装置全体を制御するシステムコント
ローラ部から起動命令が発行されるまでは、前記データ
転送要求の予約のみを受け付け、前記システムコントロ
ーラ部から起動命令が発行されると、予約されたデータ
転送要求を、上記実行優先度が高いものの中で、データ
転送要求された時間の早いものから順番に前記子記憶手
段の種別情報を解読し、その解読結果に応じて、前記パ
ラメータ保持手段から、データ転送に必要なパラメータ
を逐次取りだし、データ転送を実行するようにしたの
で、データ転送を実行せずに、ＤＭＡパラメータの設定
及びＤＭＡ転送要求の予約のみを行うことができる。

【０２２８】また、本発明の請求項２に記載の高性能Ｄ
ＭＡコントローラによれば、請求項１に記載の高性能Ｄ
ＭＡコントローラにおいて、前記データ転送要求元は、
システム全体を制御するシステムコントローラであるの
で、システムコントローラであるプロセッサ等のプログ
ラミングにおいて、初期設定処理部を独立して開発でき
るなどの自由度が向上する。これは、開発を容易にする
ことを示しており、開発期間の短縮に寄与する。

【０２２９】また、本発明の請求項３に記載の高性能Ｄ
ＭＡコントローラによれば、請求項１に記載の高性能Ｄ
ＭＡコントローラにおいて、前記データ転送要求発行元
が複数である場合、前記データ転送制御部は、前記複数
のデータ転送要求発行元より自由に設定される、実行優
先度情報及び前記子記憶手段の種別情報を含むデータ転
送要求の予約を、前記データ転送要求発行元毎に受け付
ける予備予約手段を備え、前記予備予約手段は、あらか
じめ決められた前記転送要求発行元の優先度に従って、
前記データ転送要求発行元毎に受け付けたデータ転送要
求を、前記データ転送要求受信部へ転送するようにした
ので、複数のデータ転送要求発行元より同時にされたデ
ータ転送要求を制御することができる。また、複数の転
送要求元に対応可能なように回路を変更する際に、単一
の転送要求元にしか対応しない回路を再利用することが
できる。

【０２３０】また、本発明の請求項４に記載の高性能Ｄ
ＭＡコントローラによれば、請求項３に記載の高性能Ｄ
ＭＡコントローラにおいて、前記複数のデータ転送要求
発行元のうちの一つが、システム全体を制御するシステ
ムコントローラであるので、システムコントローラであ
るプロセッサ等のプログラミングにおいて、初期設定処
理部を独立して開発できるなどの自由度が向上する。こ
れは、プロセッサ等の開発を容易にすることを示してお
り、開発期間の短縮に寄与する。

【０２３１】また、本発明の請求項５に記載の高性能Ｄ
ＭＡコントローラによれば、請求項３に記載の高性能Ｄ
ＭＡコントローラにおいて、前記予備予約手段は、前記
データ転送要求を、前記転送要求発行元毎に一時保持す
る複数の予備予約レジスタと、前記予備予約レジスタに
一時保持された前記データ転送要求の出力を選択する予
備セレクタと、を備え、前記予備セレクタは、あらかじ
め決められた前記データ転送要求発行元の優先度に従っ
て、前記データ転送要求を選択し、前記データ転送要求
受信部に転送するようにしたので、複数のデータ転送要
求発行元より同時にされたデータ転送要求を制御するこ
とができる。

【０２３２】また、本発明の請求項６記載の高性能ＤＭ
Ａコントローラによれば、請求項１ないし請求項５のい
ずれかに記載の高性能ＤＭＡコントローラにおいて、前
記データ転送要求受信部は、前記データ転送要求の実行
優先度情報を解読する優先レベル解読部と、前記子記憶
手段の種別情報を、前記実行優先度情報毎に格納する実
行優先度情報毎の予約レジスタと、前記子記憶手段の種
別情報の出力を選択するセレクタと、を備え、前記優先
レベル解読部により、複数の前記データ転送要求を、前
記各実行優先度情報毎の予約レジスタに格納し、該各実
行優先度情報毎の予約レジスタに前記データ転送要求の
予約があるかどうかを示す各予約ｆｌａｇの状態によ
り、次に実行すべき前記子記憶手段の種別情報を前記セ
レクタにより選択し、前記インターフェース部に転送す
るようにしたので、データ転送要求を保持する保持レジ
スタの数を少なくできる。さらに、ＤＭＡ転送実行のた
めの判断制御が、転送種別すべての優先度を見て判断す
るよりも、高い優先度のレジスタ内の転送相手種別を見
ればよいので、制御が容易となるほか、回路も簡素化で
きる。これにより、高性能ＤＭＡコントローラの回路開
発が容易となり、開発期間の短縮が実現できる。

【０２３３】また、本発明の請求項７記載の高性能ＤＭ
Ａコントローラによれば、請求項１ないし請求項６のい
ずれかに記載の高性能ＤＭＡコントローラにおいて、前
記データ転送制御部は、データ転送処理開始前である、
前データ転送処理が終了する一定時間前に、前もって前
記予約レジスタに予約されているデータ転送要求の中か
ら、前記実行優先度情報、及び転送要求された時間によ
って、次に実行すべきデータ転送種別情報を判断するよ
うにしたので、データ転送の実行準備処理を行うことで
データ転送間隔を最小限にして連続した効率よいデータ
転送を実行でき、前記データ転送要求発行元からのデー
タ転送要求の予約の連続性を保ったまま、データ転送処
理を行う直前に入った優先度の高いデータ転送要求の予
約を実行することが可能となる。このことは、データ転
送実行中に、新しくより優先度の高いデータ転送要求が
発行されても、その最新の優先度で、データ転送を実行
することが可能となる。これにより、中断・再開処理の
制御が複雑なものとならないので、高性能ＤＭＡコント
ローラの回路も小規模化することができ、開発期間短縮
に大きく寄与する。

【０２３４】また、本発明の請求項８記載の高性能ＤＭ
Ａコントローラによれば、請求項７に記載の高性能ＤＭ
Ａコントローラにおいて、前記データ転送要求は、前記
予約レジスタに予約されたデータ転送要求を取り消すキ
ャンセル情報を含むようにしたので、システムの状態に
より、必要がなくなったＤＭＡ転送を実行せずに済み、
さらに再予約等の操作と組み合わせることにより、予約
を入れ替えることも可能となる。また、無駄なＤＭＡ転
送を実行する必要がないため、高性能ＤＭＡコントロー
ラの消費電力削減にもつながる。

【０２３５】また、本発明の請求項９記載の高性能ＤＭ
Ａコントローラによれば、請求項８に記載の高性能ＤＭ
Ａコントローラにおいて、前記キャンセル情報は、実行
中のデータ転送に対しても有効であるようにしたので、
従来実現されていた一時停止や、中断・再開処理のよう
に停止時のパラメータを保持する必要がなく、かつ、連
続して、次に予約されているＤＭＡ転送を優先的に実行
できる。この操作により、キャンセルを行っても、ＤＭ
Ａの連続性は保たれることから、中断・再開のように、
退避・再ロード処理サイクルを必要としないので、ＤＭ
Ａ転送の効率低下をもたらさない。

【０２３６】また、本発明の請求項１０記載の高性能Ｄ
ＭＡコントローラによれば、請求項６または請求項７に
記載の高性能ＤＭＡコントローラにおいて、前記優先レ
ベル解読部は、前記データ転送要求が、前記予約レジス
タに予約されたデータ転送要求を取り消すキャンセル情
報を含むかどうかを、さらに解読するものであって、前
記キャンセル情報が予約されたデータ転送要求に対して
なされた場合は、前記予約ｆｌａｇの状態を変更するこ
とにより、該データ転送要求をキャンセルし、前記キャ
ンセル情報が実行中のデータ転送に対してなされた場合
は、前記システムコトローラ部により該データ転送を終
了させるようにしたので、従来複雑な回路で実現されて
いた、一時停止や中断の処理が、予約の判断タイミング
とキャンセル命令および再予約とで容易に実現できる。
これにより、高性能ＤＭＡコントローラに、複雑な制御
や無駄な回路を備える必要がないことから、回路の設計
開発期間および検証期間を大幅に短縮することができ
る。

【０２３７】また、本発明の請求項１１記載の高性能Ｄ
ＭＡコントローラによれば、請求項６または請求項７に
記載の高性能ＤＭＡコントローラにおいて、前記実行優
先度情報毎の予約レジスタは、装置全体を制御するシス
テムコントローラ部と接続され、リング上に配置された
複数の設定レジスタと、前記複数の設定レジスタ内か
ら、次に設定される設定レジスタ、及び次に実行される
設定レジスタを選択するポインタレジスタと、を備える
ようにしたので、既に予約してしまったデータ転送要求
を自由にキャンセルしたり、優先レベルを入れ替えた
り、さらには、順番を入れ替えたりすることが可能とな
る。また、システム動作上発生する、さまざまなエラー
処理やアプリケーション要求等にも、柔軟に対応できる
ことになり、システム性能も向上し、より高性能なシス
テムを開発できる。

【０２３８】また、本発明の請求項１２記載の高性能Ｄ
ＭＡコントローラによれば、請求項１１に記載の高性能
ＤＭＡコントローラにおいて、前記データ転送要求受信
部は、前記システムコントローラ部と接続されており、
前記複数の設定レジスタまたは前記ポインタレジスタ
は、前記データ転送要求に関係なく、前記システムコン
トローラ部によって自由に、リード／ライトされるもの
であるので、既に予約してしまったＤＭＡ要求を自由に
キャンセルしたり、優先レベルを入れ替えたり、さら
に、順番を入れ替えたりすることが可能となる。これに
より、データ転送要求発行元のプログラマビリティ（プ
ログラム設計自由度）が向上し、複数開発者による独立
したプログラム設計を容易とする。このことは、データ
転送要求発行元の開発期間の短縮を実現し、開発体制の
自由度を向上させる。さらに、システム動作上発生す
る、さまざまなエラー処理やアプリケーション要求等に
も、柔軟に対応できることになる。これによりシステム
性能も向上し、より高性能なシステムを開発できる。

【０２３９】また、本発明の請求項１３記載の高性能Ｄ
ＭＡコントローラによれば、請求項７に記載の高性能Ｄ
ＭＡコントローラにおいて、前記複数のデータ転送要求
は、実行タイミング情報をさらに含み、前記データ転送
要求受信部は、前記実行優先度に関係なく、指定された
前記実行タイミング以外では、前記実行タイミング情報
を含むデータ転送を実行せず、前記実行タイミングにな
ると、その時刻における前記実行優先度に従ってデータ
転送を実行するようにしたので、容易に時間遅延された
データ転送を実行することができる。このことにより、
例えば、データ転送要求発行元のプログラム開発におい
て、データ転送の発行制御を行うモジュールの作成と、
データ転送を意識しない処理モジュールの作成とに分け
ての設計が容易となる。これにより、データ転送要求発
行元の開発容易性が増し、開発効率の向上、開発期間の
短縮、プログラムステップ数の削減を可能とする。

【０２４０】また、本発明の請求項１４記載の高性能Ｄ
ＭＡコントローラによれば、請求項１３記載の高性能Ｄ
ＭＡコントローラにおいて、前記実行タイミング情報
は、前記データ転送要求を予約してから該データ転送を
実行するまでのサイクル数を示しているので、容易に時
間遅延されたＤＭＡ転送を実行することができる。

【０２４１】また、本発明の請求項１５記載の高性能Ｄ
ＭＡコントローラによれば、請求項６ないし請求項１４
のいずれかに記載の高性能ＤＭＡコントローラにおい
て、前記実行優先度情報毎の予約レジスタは、前記実行
タイミング情報を保持する予約タイマーをさらに備える
ようにしたので、容易に所望のタイミングで、または所
望の時刻になってからデータ転送を実行することができ
る。これにより、データ転送要求発行元の開発容易性が
増し、開発効率の向上、開発期間の短縮、プログラムス
テップ数の削減を可能とする。

【０２４２】また、本発明の請求項１６に記載の高性能
ＤＭＡコントローラによれば、請求項１３に記載の構成
の高性能ＤＭＡコントローラにおいて、前記実行タイミ
ング情報は、前記データ転送要求受信部に送信される決
められたタイミング信号を使用するか、しないかを指定
するようにしたので、データ転送要求を発行するタイミ
ングを考慮することなくデータ転送要求の予約をするこ
とができる。このことにより、データ転送要求発行元の
プログラム開発の自由度が増し、開発期間を短縮するこ
とができる。

【０２４３】また、本発明の請求項１７に記載の高性能
ＤＭＡコントローラによれば、請求項６ないし請求項１
５に記載の高性能ＤＭＡコントローラにおいて、前記実
行優先度情報毎の予約レジスタは、前記実行タイミング
情報を保持するタイミング指定レジスタをさらに備える
ようにしたので、データ転送要求を発行するタイミング
を考慮することなくデータ転送要求の予約をすることが
できる。このことにより、データ転送要求発行元のプロ
グラム開発の自由度が増し、開発期間を短縮することが
できる。

【０２４４】また、本発明の請求項１８に記載の高性能
ＤＭＡコントローラによれば、請求項１３に記載の高性
能ＤＭＡコントローラにおいて、前記実行タイミング情
報は、タイミング信号の種類を指定するようにしたの
で、データ転送の実行タイミングを指定する自由度が増
し、データ転送要求発行元の開発にかかる負担をより削
減することができる。

【０２４５】また、本発明の請求項１９に記載の高性能
ＤＭＡコントローラによれば、請求項６ないし請求項１
５のいずれかに記載の高性能ＤＭＡコントローラにおい
て、前記実行優先度情報毎の予約レジスタは、前記タイ
ミング信号の種類を保持するタイミング種類レジスタを
さらに備えるようにしたので、データ転送の実行タイミ
ングを指定する自由度が増し、データ転送要求発行元の
開発にかかる負担をより削減することができる。

【０２４６】また、本発明の請求項２０に記載の高性能
ＤＭＡコントローラによれば、請求項１３ないし請求項
１９のいずれかに記載の高性能ＤＭＡコントローラにお
いて、前記データ転送要求は、該要求の繰り返し実行回
数を表すリピート情報をさらに含み、前記データ転送要
求受信部は、前記リピート情報を受信した場合、そのデ
ータ転送要求予約を保持し、実行タイミングになると、
その時刻における実行優先度に従って、前記繰り返し実
行回数、前記データ転送要求を繰り返し実行するように
したので、同一種類のデータ転送要求を複数回数要求す
る必要がなくなり、データ転送要求発行元からの要求発
行を簡素化することができる。

【０２４７】また、本発明の請求項２１に記載の高性能
ＤＭＡコントローラによれば、請求項１７または請求項
１９に記載の高性能ＤＭＡコントローラにおいて、前記
データ転送要求受信部は、前記リピート情報を保持する
リピート回数指定レジスタと、該リピート回数をカウン
トするリピート回数カウンタと、をさらに備えるように
したので、同一種類のデータ転送要求を複数回数要求す
る必要がなくなり、データ転送要求発行元からの要求発
行を簡素化することができる。

【０２４８】また、本発明の請求項２２記載の高性能Ｄ
ＭＡコントローラによれば、請求項１ないし請求項２１
のいずれかに記載の高性能ＤＭＡコントローラにおい
て、前記パラメータ保持手段は、前記子記憶手段毎にア
ドレスで区切られた領域を有し、該領域には、前記子記
憶手段毎に対応したデータ転送に使用されるパラメータ
が、前記システムコントローラ部によってあらかじめ格
納されているようにしたので、ＤＭＡパラメータメモリ
は１つでも、複数のリソースに関する情報を連続に、設
定し取り出せるようになる。これにより、パラメータメ
モリへのアクセス命令が１回の連続アクセス命令でよ
く、データ転送要求発行元のプログラムコードを簡略化
でき、プログラムステップ数の削減と、実行サイクル数
の削減につながる。これは、システムの性能を向上させ
ることになる。さらに、実行制御回路がパラメータメモ
リよりデータを読み出す場合も、連続でアクセスできる
ため、高性能ＤＭＡコントローラの制御回路が簡略化で
き、回路規模の削減と、開発期間の短縮が実現できる。

【０２４９】また、本発明の請求項２３記載の高性能Ｄ
ＭＡコントローラによれば、請求項１ないし請求項２１
のいずれかに記載の高性能ＤＭＡコントローラにおい
て、前記パラメータ保持手段は、前記主記憶手段へのア
クセスパターン毎にアドレスで区切られた領域を有し、
該領域には、アクセスパターン毎に対応したパラメータ
が、前記システムコントローラ部によってあらかじめ格
納されているようにしたので、１つのＤＭＡパラメータ
メモリでも、メモリアクセスが連続で簡単にでき、複数
のアクセスパターンを容易に実現することができる。こ
れにより、ＤＭＡパラメータメモリが１つであっても、
データ転送を複数のアクセス方法で実現できる。これ
は、パラメータメモリへのアクセス命令が１回の連続ア
クセス命令でよく、データ転送要求発行元のプログラム
コードを簡略化でき、プログラムステップ数の削減と、
実行サイクル数の削減をもたらす。これにより、システ
ムの性能を向上させることになる。さらに、実行制御回
路がパラメータメモリよりデータを読み出す場合も、連
続でアクセスできるため、高性能ＤＭＡコントローラの
制御回路が簡略化でき、回路規模の削減と、開発期間の
短縮が実現できる。

【０２５０】また、本発明の請求項２４記載の高性能Ｄ
ＭＡコントローラによれば、請求項１ないし請求項２１
のいずれかに記載の高性能ＤＭＡコントローラにおい
て、前記パラメータ保持手段は、前記子記憶手段毎にア
ドレスで区切られた領域と、前記主記憶手段へのアクセ
スパターン毎にアドレスで区切られた領域とを有し、前
記システムコントローラ部により、前記子記憶手段毎に
アドレスで区切られた領域には、前記子記憶手段毎に対
応したデータ転送に使用されるパラメータがあらかじめ
格納され、前記主記憶手段へのアクセスパターン毎にア
ドレスで区切られた領域には、アクセスパターン毎に対
応したパラメータがあらかじめ格納されるようにしたの
で、各リソースが、アクセスパターンパラメータをそれ
ぞれ持たなくとも、複数のアクセスパターンを用いて、
メインメモリにアクセスすることが可能となる。これ
は、メインメモリに対して、さまざまなアクセスが容易
に実現できることから、システムの性能向上につなが
る。さらに、各リソース毎にパラメータを格納するアド
レス領域をまとめ、各アクセスパターン毎にパラメータ
を格納するアドレス領域をまとめることで、１リソース
に対して多くのアクセスパターンを実現しつつ、最小限
のパラメータメモリ領域に抑えることができる。これ
は、パラメータメモリ容量の削減につながり、高性能Ｄ
ＭＡコントローラの回路規模の削減、消費電力の削減に
つながる。

【０２５１】また、本発明の請求項２５記載の高性能Ｄ
ＭＡコントローラによれば、請求項１ないし請求項２４
のいずれかに記載の高性能ＤＭＡコントローラにおい
て、前記パラメータ保持手段に格納されるパラメータに
は、前記子記憶手段毎の、書きこみ／読み出し情報、ア
クセス単位情報、アクセスパターン情報が含まれ、さら
に、アクセスパターン毎の、スタートアドレス、転送個
数、矩形領域アクセスの情報、リングバッファを形成す
る領域スタートおよびエンドアドレス情報を含むように
したので、データ転送要求時にパラメータを指定する必
要がなく、データ転送命令を簡略化できる。このこと
は、プロセッサのプログラムが簡単になり、回路制御も
簡単になることから、開発期間の短縮に大きく寄与する
ことになる。

【０２５２】また、本発明の請求項２６記載の高性能Ｄ
ＭＡコントローラによれば、請求項１ないし請求項２５
のいずれかに記載の高性能ＤＭＡコントローラにおい
て、前記データ転送制御部は、前記インターフェース
部、前記データ入出力部、前記パラメータ保持手段及び
前記主記憶手段に対するクロックの供給と停止を制御す
るクロック制御部をさらに備え、該クロック制御部は、
前記システムコントローラ部が前記データ転送制御部を
起動させていない場合はクロックの供給を停止し、ま
た、起動させていて、且つデータ転送要求が前記データ
転送要求受信部に予約されている場合にはクロックを供
給し、また、前記データ転送要求受信部に実行タイミン
グ情報がある場合は、実行時刻になるまではクロックの
供給を停止し、実行時刻になったらクロック供給を開始
し、さらに、前記データ転送要求受信部に予約がなくな
り、最後のデータ転送が終了した場合はクロックの供給
を停止するようにしたので、データ転送にかかわる制御
ブロックと、メインメモリのクロックを、必要最低限の
期間のみ、自動的に供給・停止することによって、高性
能ＤＭＡコントローラの電力を効率よく制御することが
できる。これにより、より低消費電力を実現するシステ
ムが得られる。また、データ転送命令を発行するたび
に、データ転送要求発行元のプログラムがクロック制御
を行う必要がないため、プログラムが複雑とならず、さ
らには、プログラムステップ数を削減することができ、
実行サイクル数の削減につながり、実行性能が向上す
る。

【０２５３】また、本発明の請求項２７記載の高性能Ｄ
ＭＡコントローラによれば、請求項２６記載の高性能Ｄ
ＭＡコントローラにおいて、前記主記憶手段は、複数の
領域に分割され、該領域毎にクロックが供給されている
複数の個別主記憶手段からなり、前記データ転送制御部
は、該個別主記憶手段の使用領域を設定する領域設定レ
ジスタをさらに備え、前記クロック制御部は、該領域設
定レジスタにより選択設定された、前記個別主記憶手段
の使用領域に対してのみクロックを供給し、非選択の領
域にはクロックを供給しないようにしたので、効率的に
低消費電力を実現するシステムが得られる。また、高性
能ＤＭＡコントローラの回路が自動的にクロック制御す
ることから、データ転送要求発行元のプログラムがクロ
ック制御を行う必要がないため、プログラムが複雑とな
らず、さらには、プログラムステップ数を削減すること
ができ、処理性能が向上する。

【０２５４】また、本発明の請求項２８記載の高性能Ｄ
ＭＡコントローラによれば、請求項２７記載の高性能Ｄ
ＭＡコントローラにおいて、前記個別主記憶手段は、Ｓ
ＲＡＭで構成されているので、効率的により低消費電力
を実現するシステムが得られる。また、アドレスを利用
して停止制御を行うことで特別な設定手段を必要とせ
ず、高性能ＤＭＡコントローラの回路を小規模化するこ
とができる。

【０２５５】また、本発明の請求項２９記載の高性能Ｄ
ＭＡコントローラによれば、請求項２７記載の高性能Ｄ
ＭＡコントローラにおいて、前記個別主記憶手段は、Ｄ
ＲＡＭで構成されており、選択されたＤＲＡＭのみクロ
ックが供給され、リフレッシュ動作を実行するようにし
たので、使用しないアドレス領域の場合は、クロックお
よび制御信号を自動的に供給しないことによって、効率
的に低消費電力を実現するシステムが得られる。

【０２５６】また、本発明の請求項３０記載の高性能Ｄ
ＭＡコントローラによれば、請求項２７または請求項２
９記載の高性能ＤＭＡコントローラにおいて、前記個別
主記憶手段は、ＤＲＡＭで構成されており、選択された
ＤＲＡＭのみにクロックを供給して、オートリフレッシ
ュ動作を行い、非選択のＤＲＡＭにはクロックを供給せ
ず、セルフリフレッシュ動作を実行するように設定する
ようにしたので、効率よく高性能ＤＭＡコントローラの
電力を制御できるため、より低消費電力を実現するシス
テムが得られる。また、アプリケーションにより、搭載
したＤＲＡＭの半分しか使用しない場合は、あらかじ
め、半分の領域をＯＦＦ状態とすることで、更なる低消
費電力を実現するシステムが得られる。また、一連のア
プリケーション動作中にも、リアルタイムに使用領域が
変化する場合は、使用しないバンクに対してセルフリフ
レッシュモードを実行するようにしておくことで、再び
全領域を有効にした際も、データが消えることなく活用
できる。これは、データ転送要求発行元のプログラム制
御の自由度をもたらすほか、さまざまなシステム状態に
柔軟に対応することができる。さらに、クロックの入力
もなく、また、オートリフレッシュのための制御信号の
入力もないため、動作中にもより低消費電力を実現する
システムを構築できる。

【０２５７】また、本発明の請求項３１に記載の高性能
ＤＭＡコントローラによれば、各種データを蓄積する主
記憶手段と、該主記憶手段の転送相手である複数の子記
憶手段とのデータ転送を制御するデータ転送制御部であ
る高性能ＤＭＡコントローラであって、前記主記憶手段
は、複数の領域に分割され、該領域毎にクロックが供給
されている複数の個別主記憶手段からなり、前記データ
転送制御部は、前記主記憶手段と前記データ転送制御部
とに対してクロックの供給を停止制御するクロック制御
部と、アクセスするアドレス領域を判定するアドレス判
定部と、を備え、前記クロック制御部は、前記複数の個
別主記憶手段のうち、前記アドレス判定部により、選択
された使用領域に対してのみクロックおよび制御信号を
供給し、非選択の領域に対してはクロックおよび制御信
号を供給しないようにしたので、メインメモリを必要な
時間、必要な領域のみ動作させることができる。これに
より、高性能ＤＭＡコントローラの回路の消費電力を効
率よく制御することができ、より低消費電力を実現する
システムが得られる。

【０２５８】また、本発明の請求項３２に記載の高性能
ＤＭＡコントローラによれば、各種データを蓄積する主
記憶手段と、該主記憶手段の転送相手である複数の子記
憶手段とのデータ転送を制御するデータ転送制御部であ
る高性能ＤＭＡコントローラであって、前記主記憶手段
は、複数の領域に分割され、該領域毎にクロックが供給
されている複数の個別主記憶手段からなり、前記データ
転送制御部は、前記主記憶手段と前記データ転送制御部
とに対してクロックの供給を停止制御するクロック制御
部と、該個別主記憶手段の使用領域を設定する領域設定
レジスタと、を備え、前記クロック制御部は、前記複数
の個別主記憶手段のうち、前記領域設定レジスタにより
選択設定された使用領域に対してのみクロックおよび制
御信号を供給し、非選択の領域にはクロックおよび制御
信号を供給しないようにしたので、無駄なメモリを動作
させることなく、低消費電力を実現するシステムが得ら
れる。

【０２５９】また、本発明の請求項３３に記載の高性能
ＤＭＡコントローラによれば、請求項３１または請求項
３２に記載の高性能ＤＭＡコントローラにおいて、前記
データ転送制御部は、前記個別主記憶手段に対する電源
供給を停止制御する電源供給制御部を備え、前記選択設
定された使用領域に対してのみ電源を供給し、前記非選
択の領域に対しては電源を供給しないようにしたので、
使用していないメインメモリのリーク電流を抑えること
ができ、更なる低消費電力化を実現することができる。

【０２６０】また、本発明の請求項３４に記載の高性能
ＤＭＡコントローラによれば、請求項３１ないし請求項
３３のいずれかに記載の高性能ＤＭＡコントローラにお
いて、前記個別主記憶手段は、ＳＲＡＭで構成されてい
るので、アドレス利用して停止制御を行い、特別な設定
手段を必要せず、高性能ＤＭＡコントローラの回路を簡
素化することができる。

【０２６１】また、本発明の請求項３５に記載の高性能
ＤＭＡコントローラによれば、請求項３１ないし請求項
３３のいずれかに記載の高性能ＤＭＡコントローラにお
いて、前記個別主記憶手段は、ＤＲＡＭで構成されてお
り、前記選択設定されたＤＲＡＭに対してのみクロック
および制御信号を供給して、リフレッシュ動作を行い、
前記非選択の領域に対してはクロックおよび制御信号を
供給しないようにしたので、容易にクロック停止や制御
信号の供給制御を行うことができる。

【０２６２】また、本発明の請求項３６に記載の高性能
ＤＭＡコントローラによれば、請求項３１ないし請求項
３３のいずれかに記載の高性能ＤＭＡコントローラにお
いて、前記個別主記憶手段は、ＤＲＡＭで構成されてお
り、前記選択設定されたＤＲＡＭに対してのみクロック
を供給して、オートリフレッシュ動作を行い、前記非選
択のＤＲＡＭに対してはクロックを供給せず、セルフリ
フレッシュ動作を行うようにしたので、メインメモリの
使用領域を判定する回路も必要なく、リフレッシュ制御
も容易に選択実行することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１におけるＤＭＡコントロ
ーラを使用したシステムの構成図である。

【図２】本発明の実施の形態１におけるＤＭＡコントロ
ーラの、データ転送要求受信部の構成図である。

【図３】本発明の実施の形態２における、複数のＤＭＡ
転送要求発行元からＤＭＡ転送要求されるＤＭＡコント
ローラを使用したシステムの構成図である。

【図４】本発明の実施の形態２における、複数のＤＭＡ
転送要求発行元からＤＭＡ転送要求されるＤＭＡコント
ローラの、予備予約手段及びデータ転送要求受信部の構
成図である。

【図５】本発明の実施の形態３におけるシステムにおい
て、データ転送要求とＤＭＡ転送実行のタイミングを示
した図である。

【図６】本発明の実施の形態４におけるＤＭＡコントロ
ーラの、データ転送要求受信部の構成図である。

【図７】本発明の実施の形態５におけるＤＭＡコントロ
ーラを使用したシステムの構成図である。

【図８】本発明の実施の形態５におけるＤＭＡコントロ
ーラの、データ転送要求受信部の構成図である。

【図９】本発明の実施の形態５における、複数のＤＭＡ
転送要求発行元からＤＭＡ転送要求されるＤＭＡコント
ローラを使用したシステムの構成図である。

【図１０】本発明の実施の形態５における、複数のＤＭ
Ａ転送要求発行元からＤＭＡ転送要求されるＤＭＡコン
トローラの、予備予約手段及びデータ転送要求受信部の
構成図である。

【図１１】本発明の実施の形態６におけるＤＭＡコント
ローラの、データ転送要求受信部の構成図である。

【図１２】本発明の実施の形態６における、複数のＤＭ
Ａ転送要求発行元からＤＭＡ転送要求されるＤＭＡコン
トローラの、予備予約手段及びデータ転送要求受信部の
構成図である。

【図１３】本発明の実施の形態７のＤＭＡコントローラ
において、予め設定されたタイミング信号が入力してい
るデータ転送要求受信部の構成図である。

【図１４】本発明の実施の形態７のＤＭＡコントローラ
において、複数のタイミング信号が入力しているデータ
転送要求受信部の構成図である。

【図１５】本発明の実施の形態８におけるＤＭＡコント
ローラの、データ転送要求受信部の構成図である。

【図１６】本発明の実施の形態８における、複数のＤＭ
Ａ転送要求発行元からＤＭＡ転送要求されるＤＭＡコン
トローラの、予備予約手段及びデータ転送要求受信部の
構成図である。

【図１７】本発明の実施の形態９におけるＤＭＡコント
ローラの、ＤＭＡパラメータメモリの内容の一例を示し
ている。

【図１８】本発明の実施の形態１０におけるＤＭＡコン
トローラを使用したシステムの構成図である。

【図１９】本発明の実施の形態１１におけるＤＭＡコン
トローラを使用したシステムの構成図である。

【図２０】本発明の実施の形態１２におけるＤＭＡコン
トローラを使用したシステムの構成図である。

【図２１】本発明の実施の形態１２における、メモリ領
域を分割したときの消費電力を比較したグラフである。

【図２２】本発明の実施の形態１２において、メモリ領
域を４分割した際の消費電力を比較したグラフである。

【図２３】本発明の実施の形態１２において、分割メモ
リと単一メモリとにおいてＭＰＥＧ−４のＳｉｍｐｌｅ
＠Ｌ１を実行したの消費電力を比較したグラフである。

【図２４】本発明の実施の形態１３におけるＤＭＡコン
トローラを使用したシステムの構成図である。

【図２５】本発明の実施の形態１４におけるＤＭＡコン
トローラを使用したシステムの構成図である。

【図２６】本発明の実施の形態１５におけるＤＭＡコン
トローラを使用したシステムの構成図である。

【図２７】従来例である、ダイレクトメモリアクセスコ
トローラであるＤＭＡＣのブロック図を示している。

【図２８】従来例である、ＤＭＡＣを一部とするデータ
処理装置のブロック図を示している。

【図２９】従来例である、低消費電力装置の回路構成図
の一例を示している。

【図３０】従来例である、ＦＩＦＯメモリの一構成例を
を機能面から示したブロック図を示している。

【図３１】従来例である、マイコンシステムの一構成例
を示すブロック図を示している。

【図３２】従来例である、半導体メモリ装置内における
メモリセルアレイを分割したときの構成を示す図であ
る。

【符号の説明】

１０１，５０１，８０１，９０１，１００１，１１０
１，１２０１，１６０１，１７０１，１８０１ データ
転送制御装置 １０２，１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ，１
０２ｅ，５０２，１００２，１１０２，１２０２ デー
タ転送要求受信部 １０３，５０３，１００３，１１０３，１２０３，１６
０３，１７０３，１８０３ メモリーインターフェース
部 １０４，５０４，１００４，１１０４，１２０４，１６
０４，１７０４ データ入出力部 １０５，５０５，１００５，１１０５，１２０５ ＤＭ
Ａパラメータメモリ１０６，５０６，１００６，１１０
６，１２０６ 起動信号受信部 １１０，５１０，８１０，９１０，１０１２，１１２
０，１２２０，１６２０，１７２０，１８２０ メイン
メモリ １１１，５１１，１０１１，１１２１，１２２１，１６
２１，１７２１，１８２１ プロセッサ １１２，５１２，８１２，９１２，１０１３，１２２
３，１６２２，１７２２，１８２２ ローカルメモリ ２０１，６０１，７０１，１３０１，１４０１，１５０
１ 優先レベル解読部 ２０２，４０２，６０２，７０２，１３０２，１４０
２，１５０２ セレクタ ２１０，４１０，６１０，７１０，１３１０，１４１
０，１５１０ 予約レジス タ２１１，４１１，６１１，７１１，１３１１，１４１
１，１５１１ 優先レベル １予約レジスタ２１２，４１２，６１２，７１２，１３
１２，１４１２，１５１２ 優先レベル２予約レジスタ ２１３，４１３，６１３，７１３，１３１３，１４１
３，１５１３ 優先レベル３予約レジスタ ４０１ 優先レベル／キャンセル解読部 ６２１〜６２３ 予約ポインタ ６３１〜６３３ リードポインタ ８１１，９１１ メインプロセッサ ８１３，９１３ サブプロセッサ ８２０，８３０，８４０ 予備予約手段 ８２１，８３１，８４１ 予備１予約レジスタ ８２２，８３２，８４２ 予備２予約レジスタ ８２３ 予備セレクタ １００７，１１０７，１２０７，１６０７，１７０７，
１８０７ クロック制御部 １００８，１１０８，１２０８ メモリクロック制御レ
ジスタ １００９，１０１０，１１０９，１１１０，１２０９，
１２１０ クロック供給・停止部 １１１１，１２１２ メインメモリクロック供給・停止
部 １２１１，１７０８ メインメモリバンクレジスタ １６０８ アドレス判定部 １８２３ 電源スイッチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 米澤 友紀 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B061 BA03 BB34 DD08 DD12 PP03

Claims (36)

【特許請求の範囲】
1. 【請求項１】 各種データを蓄積する主記憶手段と、該
   主記憶手段の転送相手である複数の子記憶手段とのデー
   タ転送を制御するデータ転送制御部である高性能ＤＭＡ
   コントローラであって、 該データ転送制御部は、 前記主記憶手段への制御信号を発生するインターフェー
   ス部と、 データの入出力を制御するデータ入出力部と、 データ転送を実行するのに必要な各種パラメータを格納
   するパラメータ保持手段と、 データ転送の要求を受け付けるデータ転送要求受信部
   と、 データ転送制御部の起動および停止命令を受信する起動
   命令受信部と、を備え、 前記データ転送要求受信部は、データ転送要求発行元よ
   り自由に設定される、実行優先度情報及び前記子記憶手
   段の種別情報からなる複数のデータ転送要求の予約を受
   け付け、該実行優先度情報毎に前記子記憶手段の種別情
   報を保持しておくものであって、 前記データ転送制御部は、装置全体を制御するシステム
   コントローラ部から起動命令が発行されるまでは、前記
   データ転送要求の予約のみを受け付け、前記システムコ
   ントローラ部から起動命令が発行されると、予約された
   データ転送要求を、上記実行優先度が高いものの中で、
   データ転送要求された時間の早いものから順番に前記子
   記憶手段の種別情報を解読し、その解読結果に応じて、
   前記パラメータ保持手段から、データ転送に必要なパラ
   メータを逐次取りだし、データ転送を実行する、 ことを特徴とする高性能ＤＭＡコントローラ。
2. 【請求項２】 請求項１に記載の高性能ＤＭＡコントロ
   ーラにおいて、 前記データ転送要求元は、システム全体を制御するシス
   テムコントローラである、ことを特徴とする高性能ＤＭ
   Ａコントローラ。
3. 【請求項３】 請求項１に記載の高性能ＤＭＡコントロ
   ーラにおいて、 前記データ転送要求発行元が複数である場合、 前記データ転送制御部は、前記複数のデータ転送要求発
   行元より自由に設定される、実行優先度情報及び前記子
   記憶手段の種別情報を含むデータ転送要求の予約を、前
   記データ転送要求発行元毎に受け付ける予備予約手段を
   備え、 前記予備予約手段は、あらかじめ決められた前記転送要
   求発行元の優先度に従って、前記データ転送要求発行元
   毎に受け付けたデータ転送要求を、前記データ転送要求
   受信部へ転送する、 ことを特徴とする高性能ＤＭＡコントローラ。
4. 【請求項４】 請求項３に記載の高性能ＤＭＡコントロ
   ーラにおいて、 前記複数のデータ転送要求発行元のうちの一つが、シス
   テム全体を制御するシステムコントローラである、こと
   を特徴とする高性能ＤＭＡコントローラ。
5. 【請求項５】 請求項３に記載の高性能ＤＭＡコントロ
   ーラにおいて、 前記予備予約手段は、前記データ転送要求を、前記転送
   要求発行元毎に一時保持する複数の予備予約レジスタ
   と、 前記予備予約レジスタに一時保持された前記データ転送
   要求の出力を選択する予備セレクタと、を備え、 前記予備セレクタは、あらかじめ決められた前記データ
   転送要求発行元の優先度に従って、前記データ転送要求
   を選択し、前記データ転送要求受信部に転送する、 ことを特徴とする高性能ＤＭＡコントローラ。
6. 【請求項６】 請求項１ないし請求項５のいずれかに記
   載の高性能ＤＭＡコントローラにおいて、 前記データ転送要求受信部は、 前記データ転送要求の実行優先度情報を解読する優先レ
   ベル解読部と、 前記子記憶手段の種別情報を、前記実行優先度情報毎に
   格納する実行優先度情報毎の予約レジスタと、 前記子記憶手段の種別情報の出力を選択するセレクタ
   と、を備え、 前記優先レベル解読部により、複数の前記データ転送要
   求を、前記各実行優先度情報毎の予約レジスタに格納
   し、該各実行優先度情報毎の予約レジスタに前記データ
   転送要求の予約があるかどうかを示す各予約ｆｌａｇの
   状態により、次に実行すべき前記子記憶手段の種別情報
   を前記セレクタにより選択し、前記インターフェース部
   に転送する、 ことを特徴とする高性能ＤＭＡコントローラ。
7. 【請求項７】 請求項１ないし請求項６のいずれかに記
   載の高性能ＤＭＡコントローラにおいて、 前記データ転送制御部は、データ転送処理開始前であ
   る、前データ転送処理が終了する一定時間前に、前もっ
   て前記予約レジスタに予約されているデータ転送要求の
   中から、前記実行優先度情報、及び転送要求された時間
   によって、次に実行すべきデータ転送種別情報を判断す
   る、 ことを特徴とする高性能ＤＭＡコントローラ。
8. 【請求項８】 請求項７に記載の高性能ＤＭＡコントロ
   ーラにおいて、 前記データ転送要求は、前記予約レジスタに予約された
   データ転送要求を取り消すキャンセル情報を含む、 ことを特徴とする高性能ＤＭＡコントローラ。
9. 【請求項９】 請求項８に記載の高性能ＤＭＡコントロ
   ーラにおいて、 前記キャンセル情報は、実行中のデータ転送に対しても
   有効である、 ことを特徴とする高性能ＤＭＡコントローラ。
10. 【請求項１０】 請求項６または請求項７に記載の高性
    能ＤＭＡコントローラにおいて、 前記優先レベル解読部は、前記データ転送要求が、前記
    予約レジスタに予約されたデータ転送要求を取り消すキ
    ャンセル情報を含むかどうかを、さらに解読するもので
    あって、 前記キャンセル情報が予約されたデータ転送要求に対し
    てなされた場合は、前記予約ｆｌａｇの状態を変更する
    ことにより、該データ転送要求をキャンセルし、 前記キャンセル情報が実行中のデータ転送に対してなさ
    れた場合は、前記システムコトローラ部により該データ
    転送を終了させる、 ことを特徴とする高性能ＤＭＡコントローラ。
11. 【請求項１１】 請求項６または請求項７に記載の高性
    能ＤＭＡコントローラにおいて、 前記実行優先度情報毎の予約レジスタは、装置全体を制
    御するシステムコントローラ部と接続され、 リング上に配置された複数の設定レジスタと、 前記複数の設定レジスタ内から、次に設定される設定レ
    ジスタ、及び次に実行される設定レジスタを選択するポ
    インタレジスタと、を備えた、 ことを特徴とする高性能ＤＭＡコントローラ。
12. 【請求項１２】 請求項１１に記載の高性能ＤＭＡコン
    トローラにおいて、前記データ転送要求受信部は、前記
    システムコントローラ部と接続されており、 前記複数の設定レジスタまたは前記ポインタレジスタ
    は、前記データ転送要求に関係なく、前記システムコン
    トローラ部によって自由に、リード／ライトされるもの
    である、 ことを特徴とする高性能ＤＭＡコントローラ。
13. 【請求項１３】 請求項７に記載の高性能ＤＭＡコント
    ローラにおいて、 前記複数のデータ転送要求は、実行タイミング情報をさ
    らに含み、 前記データ転送要求受信部は、前記実行優先度に関係な
    く、指定された前記実行タイミング以外では、前記実行
    タイミング情報を含むデータ転送を実行せず、前記実行
    タイミングになると、その時刻における前記実行優先度
    に従ってデータ転送を実行する、 ことを特徴とする高性能ＤＭＡコントローラ。
14. 【請求項１４】 請求項１３記載の高性能ＤＭＡコント
    ローラにおいて、 前記実行タイミング情報は、前記データ転送要求を予約
    してから該データ転送を実行するまでのサイクル数を示
    している、 ことを特徴とする高性能ＤＭＡコントローラ。
15. 【請求項１５】 請求項６ないし請求項１４のいずれか
    に記載の高性能ＤＭＡコントローラにおいて、 前記実行優先度情報毎の予約レジスタは、前記実行タイ
    ミング情報を保持する予約タイマーをさらに備えた、 ことを特徴とする高性能ＤＭＡコントローラ。
16. 【請求項１６】 請求項１３に記載の構成の高性能ＤＭ
    Ａコントローラにおいて、 前記実行タイミング情報は、前記データ転送要求受信部
    に送信される決められたタイミング信号を使用するか、
    しないかを指定する、ことを特徴とする高性能ＤＭＡコ
    ントローラ。
17. 【請求項１７】 請求項６ないし請求項１５に記載の高
    性能ＤＭＡコントローラにおいて、 前記実行優先度情報毎の予約レジスタは、前記実行タイ
    ミング情報を保持するタイミング指定レジスタをさらに
    備えた、ことを特徴とする高性能ＤＭＡコントローラ。
18. 【請求項１８】 請求項１３に記載の高性能ＤＭＡコン
    トローラにおいて、 前記実行タイミング情報は、タイミング信号の種類を指
    定する、ことを特徴とする高性能ＤＭＡコントローラ。
19. 【請求項１９】 請求項６ないし請求項１５のいずれか
    に記載の高性能ＤＭＡコントローラにおいて、 前記実行優先度情報毎の予約レジスタは、前記タイミン
    グ信号の種類を保持するタイミング種類レジスタをさら
    に備えた、ことを特徴とする高性能ＤＭＡコントロー
    ラ。
20. 【請求項２０】 請求項１３ないし請求項１９のいずれ
    かに記載の高性能ＤＭＡコントローラにおいて、 前記データ転送要求は、該要求の繰り返し実行回数を表
    すリピート情報をさらに含み、 前記データ転送要求受信部は、前記リピート情報を受信
    した場合、そのデータ転送要求予約を保持し、実行タイ
    ミングになると、その時刻における実行優先度に従っ
    て、前記繰り返し実行回数、前記データ転送要求を繰り
    返し実行する、 ことを特徴とする高性能ＤＭＡコントローラ。
21. 【請求項２１】 請求項１７または請求項１９に記載の
    高性能ＤＭＡコントローラにおいて、 前記データ転送要求受信部は、前記リピート情報を保持
    するリピート回数指定レジスタと、 該リピート回数をカウントするリピート回数カウンタ
    と、をさらに備えた、ことを特徴とする高性能ＤＭＡコ
    ントローラ。
22. 【請求項２２】 請求項１ないし請求項２１のいずれか
    に記載の高性能ＤＭＡコントローラにおいて、 前記パラメータ保持手段は、前記子記憶手段毎にアドレ
    スで区切られた領域を有し、 該領域には、前記子記憶手段毎に対応したデータ転送に
    使用されるパラメータが、前記システムコントローラ部
    によってあらかじめ格納されている、 ことを特徴とする高性能ＤＭＡコントローラ。
23. 【請求項２３】 請求項１ないし請求項２１のいずれか
    に記載の高性能ＤＭＡコントローラにおいて、 前記パラメータ保持手段は、前記主記憶手段へのアクセ
    スパターン毎にアドレスで区切られた領域を有し、 該領域には、アクセスパターン毎に対応したパラメータ
    が、前記システムコントローラ部によってあらかじめ格
    納されている、 ことを特徴とする高性能ＤＭＡコントローラ。
24. 【請求項２４】 請求項１ないし請求項２１のいずれか
    に記載の高性能ＤＭＡコントローラにおいて、 前記パラメータ保持手段は、前記子記憶手段毎にアドレ
    スで区切られた領域と、前記主記憶手段へのアクセスパ
    ターン毎にアドレスで区切られた領域とを有し、 前記システムコントローラ部により、前記子記憶手段毎
    にアドレスで区切られた領域には、前記子記憶手段毎に
    対応したデータ転送に使用されるパラメータがあらかじ
    め格納され、前記主記憶手段へのアクセスパターン毎に
    アドレスで区切られた領域には、アクセスパターン毎に
    対応したパラメータがあらかじめ格納される、 ことを特徴とする高性能ＤＭＡコントローラ。
25. 【請求項２５】 請求項１ないし請求項２４のいずれか
    に記載の高性能ＤＭＡコントローラにおいて、 前記パラメータ保持手段に格納されるパラメータには、
    前記子記憶手段毎の、書きこみ／読み出し情報、アクセ
    ス単位情報、アクセスパターン情報が含まれ、さらに、
    アクセスパターン毎の、スタートアドレス、転送個数、
    矩形領域アクセスの情報、リングバッファを形成する領
    域スタートおよびエンドアドレス情報を含む、 ことを特徴とする高性能ＤＭＡコントローラ。
26. 【請求項２６】 請求項１ないし請求項２５のいずれか
    に記載の高性能ＤＭＡコントローラにおいて、 前記データ転送制御部は、 前記インターフェース部、前記データ入出力部、前記パ
    ラメータ保持手段及び前記主記憶手段に対するクロック
    の供給と停止を制御するクロック制御部をさらに備え、 該クロック制御部は、前記システムコントローラ部が前
    記データ転送制御部を起動させていない場合はクロック
    の供給を停止し、また、起動させていて、且つデータ転
    送要求が前記データ転送要求受信部に予約されている場
    合にはクロックを供給し、また、前記データ転送要求受
    信部に実行タイミング情報がある場合は、実行時刻にな
    るまではクロックの供給を停止し、実行時刻になったら
    クロック供給を開始し、さらに、前記データ転送要求受
    信部に予約がなくなり、最後のデータ転送が終了した場
    合はクロックの供給を停止する、 ことを特徴とする高性能ＤＭＡコントローラ。
27. 【請求項２７】 請求項２６記載の高性能ＤＭＡコント
    ローラにおいて、 前記主記憶手段は、複数の領域に分割され、該領域毎に
    クロックが供給されている複数の個別主記憶手段からな
    り、 前記データ転送制御部は、該個別主記憶手段の使用領域
    を設定する領域設定レジスタをさらに備え、 前記クロック制御部は、該領域設定レジスタにより選択
    設定された、前記個別主記憶手段の使用領域に対しての
    みクロックを供給し、非選択の領域にはクロックを供給
    しない、 ことを特徴とする高性能ＤＭＡコントローラ。
28. 【請求項２８】 請求項２７記載の高性能ＤＭＡコント
    ローラにおいて、 前記個別主記憶手段は、ＳＲＡＭで構成されている、 ことを特徴とする高性能ＤＭＡコントローラ。
29. 【請求項２９】 請求項２７記載の高性能ＤＭＡコント
    ローラにおいて、 前記個別主記憶手段は、ＤＲＡＭで構成されており、選
    択されたＤＲＡＭのみクロックが供給され、リフレッシ
    ュ動作を実行する、 ことを特徴とする高性能ＤＭＡコントローラ。
30. 【請求項３０】 請求項２７または請求項２９に記載の
    高性能ＤＭＡコントローラにおいて、 前記個別主記憶手段は、ＤＲＡＭで構成されており、選
    択されたＤＲＡＭのみにクロックを供給して、オートリ
    フレッシュ動作を行い、非選択のＤＲＡＭにはクロック
    を供給せず、セルフリフレッシュ動作を実行するように
    設定する、 ことを特徴とする高性能ＤＭＡコントローラ。
31. 【請求項３１】 各種データを蓄積する主記憶手段と、
    該主記憶手段の転送相手である複数の子記憶手段とのデ
    ータ転送を制御するデータ転送制御部である高性能ＤＭ
    Ａコントローラであって、 前記主記憶手段は、複数の領域に分割され、該領域毎に
    クロックが供給されている複数の個別主記憶手段からな
    り、 前記データ転送制御部は、前記主記憶手段と前記データ
    転送制御部とに対してクロックの供給を停止制御するク
    ロック制御部と、 アクセスするアドレス領域を判定するアドレス判定部
    と、を備え、 前記クロック制御部は、前記複数の個別主記憶手段のう
    ち、前記アドレス判定部により、選択された使用領域に
    対してのみクロックおよび制御信号を供給し、非選択の
    領域に対してはクロックおよび制御信号を供給しない、 ことを特徴とする高性能ＤＭＡコントローラ。
32. 【請求項３２】 各種データを蓄積する主記憶手段と、
    該主記憶手段の転送相手である複数の子記憶手段とのデ
    ータ転送を制御するデータ転送制御部である高性能ＤＭ
    Ａコントローラであって、 前記主記憶手段は、複数の領域に分割され、該領域毎に
    クロックが供給されている複数の個別主記憶手段からな
    り、 前記データ転送制御部は、前記主記憶手段と前記データ
    転送制御部とに対してクロックの供給を停止制御するク
    ロック制御部と、 該個別主記憶手段の使用領域を設定する領域設定レジス
    タと、を備え、 前記クロック制御部は、前記複数の個別主記憶手段のう
    ち、前記領域設定レジスタにより選択設定された使用領
    域に対してのみクロックおよび制御信号を供給し、非選
    択の領域にはクロックおよび制御信号を供給しない、 ことを特徴とする高性能ＤＭＡコントローラ。
33. 【請求項３３】 請求項３１または請求項３２に記載の
    高性能ＤＭＡコントローラにおいて、 前記データ転送制御部は、前記個別主記憶手段に対する
    電源供給を停止制御する電源供給制御部を備え、 前記選択設定された使用領域に対してのみ電源を供給
    し、前記非選択の領域に対しては電源を供給しない、 ことを特徴とする高性能ＤＭＡコントローラ。
34. 【請求項３４】 請求項３１ないし請求項３３のいずれ
    かに記載の高性能ＤＭＡコントローラにおいて、 前記個別主記憶手段は、ＳＲＡＭで構成されている、こ
    とを特徴とする高性能ＤＭＡコントローラ。
35. 【請求項３５】 請求項３１ないし請求項３３のいずれ
    かに記載の高性能ＤＭＡコントローラにおいて、 前記個別主記憶手段は、ＤＲＡＭで構成されており、前
    記選択設定されたＤＲＡＭに対してのみクロックおよび
    制御信号を供給して、リフレッシュ動作を行い、前記非
    選択の領域に対してはクロックおよび制御信号を供給し
    ない、 ことを特徴とする高性能ＤＭＡコントローラ。
36. 【請求項３６】 請求項３１ないし請求項３３のいずれ
    かに記載の高性能ＤＭＡコントローラにおいて、 前記個別主記憶手段は、ＤＲＡＭで構成されており、前
    記選択設定されたＤＲＡＭに対してのみクロックを供給
    して、オートリフレッシュ動作を行い、前記非選択のＤ
    ＲＡＭに対してはクロックを供給せず、セルフリフレッ
    シュ動作を行う、 ことを特徴とする高性能ＤＭＡコントローラ。