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JP2002033477A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Publication number
JP2002033477A
JP2002033477A JP2000212841A JP2000212841A JP2002033477A JP 2002033477 A JP2002033477 A JP 2002033477A JP 2000212841 A JP2000212841 A JP 2000212841A JP 2000212841 A JP2000212841 A JP 2000212841A JP 2002033477 A JP2002033477 A JP 2002033477A
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JP
Japan
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sacrificial film
film
local channel
semiconductor substrate
ion implantation
Prior art date
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Pending
Application number
JP2000212841A
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English (en)
Inventor
Tomoko Matsuda
友子 松田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Priority to US09/902,704 priority patent/US20020006693A1/en
Publication of JP2002033477A publication Critical patent/JP2002033477A/ja
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Abstract

(57)【要約】 【課題】チャネリングを防止しつつ、増速拡散を防止
し、位置精度良く、急峻な不純物濃度分布を有するロー
カルチャネルを形成する技術を提供すること。 【解決手段】シリコン基板１の表面に犠牲膜３を形成し
た後、レジストマスク１１を介して垂直な方向からイオ
ン注入を行い、ローカルチャネル１４を形成する。犠牲
膜３の膜厚を１０ｎｍ以上１００ｎｍ以下とする。イオ
ン注入のイオン種として、インジウムを用いる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、トランジスタのゲ
ート電極下の領域等にローカルチャネルを形成する技術
に関するものである。
【０００２】
【従来の技術】シリコン基板に対してイオン注入を行う
工程では、注入イオンが設計以上に深く侵入する、いわ
ゆるチャネリングを防止することが重要となる（特開平
９−１３５０２５号公報等）。チャネリングを防止する
ための方法としては、従来、角度注入という方法が行わ
れてきた。これは、イオン注入の注入角度を半導体基板
に対して垂直な方向からずらし、これにより打ち込みイ
オンを結晶格子と衝突させ、チャネリングを起こりにく
くするというものである。たとえば、基板として一般的
に用いられるＳｉ（１００）結晶を用いた場合、注入角
度を半導体基板に対して垂直な方向から約７度ずらすこ
とにより、チャネリングを有効に防止できることが知ら
れている。
【０００３】一方、素子の微細化に伴い、近年、ＭＯＳ
トランジスタのゲート電極直下の領域にローカルチャネ
ルを形成する技術が検討されはじめている。ローカルチ
ャネルとは、たとえば、トランジスタのソース・ドレイ
ン、特にエクステンション領域に接して形成されたウエ
ルと同じ導電型の不純物高濃度領域をいう。図６は、ロ
ーカルチャネルの一形態を示す図である。図中、シリコ
ン基板１中にｎ型ウエル７が形成され、ドレイン領域２
１ｂ、エクステンション領域１８ｄが形成されている。
基板表面には、ゲート絶縁膜１７を介してゲート電極１
６が設けられており、その脇にサイドウォール１９ｂが
形成されている。ローカルチャネル１４は、ドレイン領
域２１ｂ、および、エクステンション領域１８ｄの一部
と接するように形成されている。図６（ｂ）に示す従来
のトランジスタでは、ソース・ドレイン端部の不純物濃
度分布の急峻性が充分でなかったため、図中点線で示す
拡散層の広がりに起因して寄生抵抗が発生し、また、短
チャネル効果が顕著となりやすかった。これに対し、図
６（ａ）のようにローカルチャネル１４を設ければ、拡
散層の広がりを抑えることができ、これらの問題を解決
することができる。
【０００４】ローカルチャネルを形成するには、半導体
基板上にレジストマスクを設けてイオン注入を行うこと
が必要となる。したがって、チャネリングを防止するた
めに角度注入を行うと、レジストのブラインド部分が生
じ、目的とする箇所にローカルチャネルを形成すること
が困難となる。このような事情から、ローカルチャネル
の形成においては、イオン注入角度を半導体基板に対し
て略垂直とすることが必要となり、この関係で、ローカ
ルチャネル形成においては角度注入以外のチャネリング
防止手段を採用することが求められることとなる。特に
ローカルチャネルは、不純物濃度分布が急峻であるこ
と、および、設計どおりに位置精度良く形成されること
が重要となるため、チャネリングを防止することは特に
重要となる。
【０００５】さらに、ローカルチャネルの形成において
は、イオン注入後の不純物の増速拡散を防止することが
重要となる。イオン注入を行った後、通常、熱処理を行
い、格子欠陥を解消し、不純物を活性化する。この過程
で、導入された不純物が移動し、当初形成された不純物
濃度分布が変化してしまうことがある。この現象を増速
拡散という。増速拡散が起こると、不純物濃度分布の急
峻性が損なわれ、設計したものと異なる分布になり、ロ
ーカルチャネルとしての機能が充分に発揮されなくな
る。増速拡散を防止するためには、III族元素としてＩ
ｎ、Ｖ族元素としてＡｓ、Ｐなどの重い元素を選択する
ことが有効であるが、このような重い元素ではチャネリ
ングの発生が顕著となる。このような事情から、従来技
術においては、チャネリングと増速拡散の両方を抑制し
急峻な不純物濃度分布を得ることが困難であった。
【０００６】
【発明が解決しようとする課題】本発明は上記事情に鑑
みなされたものであって、チャネリングを防止しつつ、
増速拡散を防止し、位置精度良く、急峻な不純物濃度分
布を形成し、特に、短チャネル効果抑制等の機能を有す
るローカルチャネルを設計通りに形成する技術を提供す
ることを目的とする。
【０００７】
【課題を解決するための手段】本発明によれば、半導体
基板の表面に膜厚１０ｎｍ以上１００ｎｍ以下の犠牲膜
を形成する工程と、この上に、開口部を有するレジスト
膜を形成する工程と、前記レジスト膜をマスクとして、
半導体基板に対して略垂直な方向から、前記犠牲膜を介
してイオン注入を行い、不純物導入領域を形成する工程
と、を有することを特徴とする半導体装置の製造方法、
が提供される。
【０００８】また本発明によれば、半導体基板の表面
に、犠牲膜を形成する工程と、この上に、開口部を有す
るレジスト膜を形成する工程と、前記レジスト膜をマス
クとして、半導体基板に対して略垂直な方向から、前記
犠牲膜を介してイオン注入を行い、不純物導入領域を形
成する工程と、を有し、前記犠牲膜の膜厚をｄ（ｎ
ｍ）、前記イオン注入の注入エネルギーをＶ（ｋｅＶ）
としたときに、 ｄ≧０．０３５Ｖ＋４．７５ であることを特徴とする半導体装置の製造方法、が提供
される。
【０００９】上記半導体装置の製造方法では、半導体基
板に対して略垂直な方向からイオン注入を行うため、ブ
ラインドの問題を解消でき、目的とする箇所に不純物導
入領域を形成できる。そして、イオン注入を厚い犠牲膜
を介して行っているため、チャネリングを効果的に防止
できる。
【００１０】上記のように規定して厚い犠牲膜を設ける
ことによりチャネリングを防止できる理由は、入射され
たイオンが犠牲膜を構成する元素と衝突して散乱するこ
とによるものと考えられる。図８はこの様子を表したも
のである。半導体基板に対して垂直に入射されたイオン
は、犠牲膜３を構成する原子と衝突して進路を変える。
この結果、角度注入を行った場合と同様の状況となり、
垂直方向から傾いた角度で基板中にイオンが侵入する。
このため、チャネリングが効果的に防止されるものと考
えられる。さらに、チャネリングを有効に防止できるこ
とから、チャネリングは起こしやすいが増速拡散を起こ
しにくい比較的重い元素をローカルチャネル形成用不純
物として選択することができ、チャネリングを防止しつ
つ、増速拡散を防止し、位置精度良く、急峻な不純物濃
度分布を実現することが可能となる。ここで、急峻な不
純物濃度分布とは、不純物ピーク濃度位置から基板深さ
方向に、急な不純物濃度勾配で濃度が減少している分布
をいう。たとえば、図９において犠牲膜１０ｎｍ以上の
場合の不純物濃度分布（実施例１にて後述する）は、基
板表面から遠ざかるにつれて、インジウム濃度が、８×
１０5atoms/cm3/cm以上の濃度勾配で減少している。本
発明によれば、このような急峻な不純物濃度分布を実現
することができる。
【００１１】本発明によれば、素子形成面に膜厚１０ｎ
ｍ以上１００ｎｍ以下の犠牲膜が設けられ、該犠牲膜の
上に開口部を有するレジスト膜が形成されたことを特徴
とする半導体基板が提供される。
【００１２】また本発明によれば、素子形成面に、イオ
ン注入時に用いられる犠牲膜が設けられ、該犠牲膜の上
に開口部を有するレジスト膜が形成された半導体基板で
あって、前記犠牲膜の膜厚をｄ（ｎｍ）、前記イオン注
入の注入エネルギーをＶ（ｋｅＶ）としたときに、 ｄ≧０．０３５Ｖ＋４．７５ であることを特徴とする半導体基板が提供される。
【００１３】上記半導体基板は、形成素子面に厚膜の犠
牲膜が設けられ、さらにその上にレジストマスクが形成
されている。このため、レジストマスクを用い、半導体
基板に対して略垂直な方向から、前記犠牲膜を介してイ
オン注入を行うことにより、急峻な不純物濃度分布を有
する不純物導入領域を好適に形成することができる。特
に、ローカルチャネルのような不純物濃度分布の急峻性
が要求される不純物導入領域を位置精度良く形成するの
に好適に用いられる。
【００１４】さらに本発明によれば、半導体基板上に設
けられたゲート電極と、その両脇に設けられたソース・
ドレイン領域と、前記ソース・ドレイン領域と接するよ
うに設けられた、前記ソース・ドレイン領域と反対導電
型のローカルチャネルと、を備える半導体装置であっ
て、前記ローカルチャネルが、不純物としてインジウム
を含むことを特徴とする半導体装置、が提供される。
【００１５】この半導体装置は、ローカルチャネルがソ
ース・ドレイン領域と接するように設けられているた
め、寄生抵抗が小さく、短チャネル効果が効果的に抑制
される。特に、ローカルチャネルが不純物としてインジ
ウムを含むため、熱等による不純物濃度分布の変動が少
なく、急峻な不純物濃度分布が得られる。従来技術にお
いては、チャネリングの問題からインジウムを用いたロ
ーカルチャネルを作製することは困難であったが、上記
した本発明に係る製造方法を用いることにより、このよ
うなローカルチャネルを得ることができる。
【００１６】
【発明の実施の形態】本発明に係る半導体装置の製造方
法においては、半導体基板に対して略垂直な方向からイ
オン注入を行う。略垂直とは、基板の素子形成面を含む
平面に対して垂直な方向から、たとえば２度以内、好ま
しくは１度以内の角度からの注入とする。基板に対して
垂直な方向と一致する角度からの注入が最も好ましい。
【００１７】本発明において、犠牲膜を構成する材料
は、注入イオンを散乱させるのに有効なものであれば種
々のものを用いることができる。たとえば、シリコン酸
化膜やシリコン窒化膜、シリコン酸窒化膜等を用いるこ
とができる。成膜方法としては、シリコン酸化膜の場
合、熱酸化法、プラズマＣＶＤ法等を用いることがで
き、シリコン窒化膜の場合、ＬＰＣＶＤ法、プラズマＣ
ＶＤ法等を用いることができる。熱酸化法により形成さ
れたシリコン酸化膜を犠牲膜とすれば、注入イオンを効
果的に散乱させることができ、好ましい。
【００１８】本発明において、犠牲膜は所定の範囲の膜
厚とする。たとえば、１０ｎｍ以上１００ｎｍ以下とす
る。下限については、好ましくは１５ｎｍ、より好まし
くは２０ｎｍとする。このようにすれば注入イオンの散
乱効果が充分に得られ、チャネリングを有効に防止でき
る。なお、プロセスによっては、犠牲膜形成後、数回に
わたるレジスト剥離工程を行うことが必要になるが、こ
の場合は、レジスト剥離工程による犠牲膜の膜厚が減少
することを考慮し、犠牲膜の膜厚を大きくとることが望
ましい。たとえばＣＭＯＳ形成プロセス等においては、
犠牲膜の厚みの下限は、好ましくは２０ｎｍ、より好ま
しくは２５ｎｍとする。
【００１９】一方、犠牲膜の厚みの上限については、不
純物濃度ピーク位置が犠牲膜よりも下方となるよう、イ
オン注入条件等に応じて適宜設定することができる。通
常は、１００ｎｍ以下、好ましくは７０ｎｍ以下とす
る。
【００２０】また、犠牲膜を熱酸化法により形成したシ
リコン酸化膜とした場合、犠牲膜の膜厚をｄ（ｎｍ）、
前記イオン注入の注入エネルギーをＶ（ｋｅＶ）とした
ときに、ｄ≧０．０３５Ｖ＋４．７５を満たす膜厚とす
ることができる。このような膜厚とすれば、注入イオン
の散乱効果が充分に得られ、チャネリングを有効に防止
できる。なお、熱酸化法により形成したシリコン酸化膜
は、比較的緻密な膜であるため、注入イオンを好適に散
乱させることができる。
【００２１】本発明において、犠牲膜に不純物としてＧ
ｅまたはＳｉを導入すれば、チャネリングをさらに効果
的に防止することができる。ローカルチャネル形成等の
ための注入イオンがＧｅやＳｉと衝突し、散乱するため
である。ＧｅやＳｉの導入方法は、イオン注入によるこ
とが好ましい。このようにすればＧｅやＳｉの導入効果
にくわえ、犠牲膜を構成する結晶格子中に欠陥を生じさ
せることができるので、注入イオンを一層効果的に散乱
させることができるからである。
【００２２】犠牲膜に導入する不純物は、上記のように
ＧｅまたはＳｉが好ましく、特にＧｅが好ましい。原子
半径が適度に大きく、ローカルチャネル形成等のための
注入イオンと衝突を起こしやすいためである。本発明者
は、他に、ボロンやフッ素についても検討したが、充分
なチャネリング防止効果は得られないことを確認してい
る。
【００２３】イオン注入の前段階でＧｅを導入する技術
としては、Ｇｅ等のイオン注入によりシリコン基板表面
をプリアモルファス化し、これによりチャネリングを防
止する技術が知られている。この方法は、犠牲膜を形成
せずに、または膜厚５ｎｍ程度の犠牲膜を介して、ドー
ズ量１×１０15〜１×１０16ｃｍ-2程度としてイオン注
入するものである。シリコンの結晶を破壊してアモルフ
ァス化することを目的とするため、犠牲膜を薄くするか
基板に直接イオン注入することとし、ドーズ量を比較的
多くする必要がある。この方法によっても一定程度、チ
ャネリング防止効果が得られるが、アモルファス・結晶
界面に残留する二次欠陥や大量に作られた格子欠陥の拡
散に伴う増速拡散が起こりやすくなることが知られてい
る（たとえば、「半導体大事典（初版）、株式会社工業
調査会、１９９９年１２月１０日発行」等に記載）。本
発明は、このような増速拡散の問題を回避しつつチャネ
リングを有効に防止するものであり、上記技術とは逆
に、基板のアモルファス化を防止し、基板の損傷を最小
限度に抑えつつ、犠牲膜へＧｅ等を導入するものであ
る。このため、本発明においては１０ｎｍ以上の厚膜の
犠牲膜を形成している。犠牲膜の膜厚が厚いので、膜中
に効果的にＧｅ等を導入することができ、また、基板の
損傷を最小限に抑えることができる。基板の損傷をより
効果的に防止するためには、Ｇｅ等の導入条件を適切に
設定することが好ましい。たとえばＧｅをイオン注入法
により導入する場合においては、ドーズ量の上限は、好
ましくは５×１０14ｃｍ-2以下、より好ましくは１×１
０14ｃｍ-2以下とする。下限については、好ましくは１
×１０13ｃｍ-2以上、より好ましくは５×１０13ｃｍ-2
以上とする。このようにすれば基板のアモルファス化を
防止でき、基板の損傷を最小限に抑えることができる。
【００２４】本発明は、イオン注入のイオン種としてイ
ンジウムを用いた場合、特に顕著な効果を発揮する。イ
ンジウムは比較的重い元素であるため、シリコン基板中
に導入された後、熱処理を加えても移動しにくく、増速
拡散が起こりにくい反面、チャネリングを起こしやすい
といった性質を有する。本発明においては、所定の膜厚
を有する犠牲膜を設ける等の手段を採用しており、チャ
ネリングが発生しにくくなっている。このため、増速拡
散の起こりにくいインジウムを用いた場合においてもチ
ャネリングを有効に防止でき、位置精度良く、急峻な不
純物濃度分布を形成することができる。
【００２５】本発明の半導体装置の製造方法において、
イオン注入により不純物導入領域（ローカルチャネル）
を形成した後、半導体基板表面にゲート電極を形成し、
その後、ゲート電極の両脇に、上記ローカルチャネルと
接するように、ローカルチャネルと反対導電型のソース
・ドレイン領域を形成する構成とすることができる。こ
の半導体装置の製造方法によれば、ソース・ドレイン領
域と、これと反対導電型のローカルチャネルとが、隣接
する位置関係で形成されるため、従来技術において問題
となっていたソース・ドレイン端部の寄生抵抗の発生を
防止でき、また、短チャネル効果を効果的に抑制するこ
とができる。このような機能を有するローカルチャネル
を形成するためには、チャネリングを防止しつつ、増速
拡散を防止し、位置精度良く、急峻な不純物濃度分布を
有するローカルチャネルを形成することが要求される
が、本発明では、所定の膜厚を有する犠牲膜を設ける等
の手段を採用しているため、かかる要求に応え、上記機
能を発揮するローカルチャネルが実現される。
【００２６】次に、本発明に係る半導体装置の構造につ
いて図面を参照して説明する。図１は、本発明をＣＭＯ
Ｓに適用した例である。図中、左側にＮＭＯＳ、右側に
ＰＭＯＳが形成されている。シリコン基板１中に素子分
離膜２、ｎ型ウエル７およびｐ型ウエル８が形成され、
各ウエル中にはソース・ドレイン領域が形成されてい
る。ソース・ドレイン領域は、高濃度ソース領域２０
ａ、２０ｂ、高濃度ドレイン領域２１ａ、２１ｂと、低
濃度のエクステンション領域１８ａ、１８ｂ、１８ｃ、
１８ｄからなっている。基板表面にはゲート電極１６
ａ、１６ｂが設けられ、その両脇にサイドウォール１９
ａ、１９ｂが形成されている。ローカルチャネル１２、
１４は、エクステンション領域１８ａ、１８ｂ、１８
ｃ、１８ｄと、ソース・ドレイン高濃度領域２０ａ、２
０ｂ、２１ａ、２１ｂの一部と、に接するように形成さ
れている。図中、ローカルチャネル端部は、不純物ピー
ク濃度の１０分の１の濃度に相当する地点としている。
ローカルチャネルをこのような形態で形成することによ
り、エクステンション領域近傍の寄生抵抗の発生を抑制
し、短チャネル効果を有効に防止することができる。
【００２７】ローカルチャネルは、上記した以外に種々
の形態をとることができる。図７（ａ）、（ｂ）は本発
明の他の実施形態を示す図である。図７（ａ）において
は、ローカルチャネルは比較的広い領域に形成され、ソ
ース・ドレインの高濃度領域と接するように形成されて
いる。このようにすることによって、短チャネル効果を
より有効に抑制できる場合がある。一方、図７（ｂ）は
本発明の他の実施形態であり、エクステンション領域に
のみ接するようにローカルチャネルが形成されている。
ローカルチャネルをソース・ドレインの高濃度領域と接
するように形成すると、その界面にリーク電流が発生し
やすくなることがあるので、リーク電流の抑制を重視す
る場合は、このような構造とすることが好ましい。
【００２８】
【実施例】実施例１ 犠牲膜として熱酸化法（基板温度８００℃）により形成
したシリコン酸化膜を形成し、これを介してイオン注入
し、ローカルチャネルを形成した場合の不純物濃度分布
を測定した。測定結果を図９に示す。この不純物濃度は
アニールを行った後のものであり、図中、「アニールな
し」と記載された点線部データ（犠牲膜なし）のみがア
ニール前の不純物濃度分布である。アニール前後におけ
るインジウムの移動は少ないので、図示した結果は、イ
オン注入直後のインジウム濃度プロファイルとほぼ一致
しているものとなる。図中に示された膜厚は、犠牲膜の
厚みを示す。イオン注入条件は以下のようにした。 基板：シリコン（１００）結晶 注入角度：０度（シリコン基板に対して垂直方向から注
入） イオン種：インジウム 加速電圧：１５０ｋｅＶ ドーズ量：１×１０13ｃｍ-2 図９の結果をもとに、犠牲膜厚みとローカルチャネル端
部の関係を整理したものが図１０である。ここでは、不
純物ピーク濃度の１０分の１の濃度に相当する地点をロ
ーカルチャネル端部とし、その位置を基板表面からの距
離により表示している。たとえば図９において犠牲膜１
５ｎｍの場合、不純物ピーク濃度が１×１０18ｃｍ-3で
あるので、その１０分の１の濃度に相当する１×１０17
ｃｍ-3に対応する深さ１５６ｎｍの地点がローカルチャ
ネル端部となる。このローカルチャネル端部の位置が浅
い程、不純物濃度分布が急峻となる。図１０に示した結
果から、犠牲膜の厚みが１０ｎｍを超えると、不純物濃
度分布が際だって急峻となり、チャネリング防止効果が
顕著に発現することがわかる。このようなチャネリング
防止効果が顕著に発現する犠牲膜の厚みを、以下、「臨
界膜厚」と称する。臨界膜厚が存在する理由は明らかで
はないが、一定の膜厚以上において注入イオンと犠牲膜
を構成する原子との累積衝突確率が急激に増大するこ
と、一定の膜厚以上において犠牲膜の結晶の秩序性が良
好になること、等によるものと推察される。
【００２９】臨界膜厚はイオン注入の加速電圧によって
相違する。図１１はシリコン熱酸化膜を犠牲膜とした場
合の、イオン注入加速電圧と臨界膜厚との関係を示す図
である。この図から、犠牲膜の膜厚をｄ（ｎｍ）、イオ
ン注入エネルギーをＶ（ｋｅＶ）としたときに、ｄ≧
０．０３５Ｖ＋４．７５（図中直線の上部の領域）を満
たすようにすれば、臨界膜厚以上の膜厚となり、顕著な
チャネリング防止効果が得られることがわかる。なお、
イオン注入の加速電圧は、通常、図９の実験を行ったと
きのように１５０ｋｅＶ以下とすることが多いことか
ら、犠牲膜の膜厚を１０ｎｍ以上とすれば、確実にチャ
ネリング防止効果を得ることができる。
【００３０】実施例２ シリコン（１１０）結晶からなるシリコンウェーハを２
枚用意し、それぞれに基板温度を８００℃とする熱酸化
法によりシリコン酸化膜（膜厚１５ｎｍ）を形成した。
次に、一方の試料に対してのみＧｅをイオン注入した。
Ｇｅの注入条件は以下のようにした。 注入角度：０度（シリコン基板に対して垂直方向から注
入） 加速電圧：１００ｋｅＶ ドーズ量：５×１０14ｃｍ-2 次いで、上記シリコン酸化膜を犠牲膜としてインジウム
をイオン注入し、不純物濃度分布を測定した。注入条件
は以下のようにした。 注入角度：０度（シリコン基板に対して垂直方向から注
入） イオン種：インジウム 加速電圧：１５０ｋｅＶ ドーズ量：１×１０13ｃｍ-2 不純物濃度分布の測定結果を図１２に示す。この不純物
濃度はアニールを行った後のものである。なお、アニー
ル前後におけるインジウムの移動は少ないので、図示し
た結果は、イオン打ち込み直後のインジウム濃度プロフ
ァイルとほぼ一致しているものと考えることができる。
図から明らかなように、犠牲膜中にＧｅを導入すると、
膜厚増加の作用効果に併せ、さらなるチャネリング防止
効果が得られることがわかる。特に、図９における膜厚
１５ｎｍの分布、および、図１２におけるＧｅ注入あり
の分布との比較から明らかなように、Ｇｅの導入によ
り、犠牲膜厚みを増加させた以上に不純物濃度の急峻性
を改善できることがわかる。
【００３１】なお、別に用意した基板を用いてＧｅ導入
後の基板の状態を透過型電子顕微鏡により観察したとこ
ろ、基板表面の結晶の乱れが生じていないことが確認さ
れた。
【００３２】実施例３ 本実施例に係るＣＭＯＳの構造を図１に示す。図に示さ
れているトランジスタは、それぞれローカルチャネル１
２、１４を備えている点で、従来の構造と異なる。以
下、このＣＭＯＳの製造方法について図２〜５を参照し
て説明する。なお、以後の記載において、熱処理温度は
パイロメータによる非接触測定により基板温度を測定し
たものを示す。
【００３３】まず図２（ａ）のように、シリコン基板１
上にＳＴＩ（Shallow Trench Isolation）による素子分
離膜２を形成する。次いで、基板温度を８５０℃として
熱酸化法により基板全面に犠牲膜３を形成する。膜厚は
２５０ｎｍとする。
【００３４】次いで図２（ｃ）に示すように、ｐＭＯＳ
形成領域（図中左側）にフォトレジスト５を設け、ｎＭ
ＯＳ形成領域（図中右側）にボロンをイオン注入し、ｐ
型ウエル７を形成する。
【００３５】アッシング処理および剥離液処理を行うこ
とによりフォトレジスト５を除去した後、図２（ｄ）に
示すようにｎＭＯＳ形成領域（図中右側）にフォトレジ
スト５を設ける。これをマスクとしてｐＭＯＳ形成領域
（図中左側）に砒素をイオン注入し、ｎ型ウエル８を形
成する。
【００３６】アッシング処理および剥離液処理を行うこ
とによりフォトレジスト６を除去した後、ｐＭＯＳ形成
領域の一部に開口部を有するフォトレジスト１１を形成
する（図３（ａ））。次いで、これをマスクとして砒素
をイオン注入する。イオン注入条件は、たとえば、加速
電圧１００ｋｅＶ、ドーズ量１×１０13ｃｍ-2とする。
イオン注入角度は、基板表面に対して垂直な方向とす
る。このイオン注入により、ローカルチャネル１２が形
成される（図３（ｂ））。
【００３７】つづいてアッシング処理および剥離液処理
を行うことによりフォトレジスト１１を除去する。除去
した状態を図３（ｃ）に示す。犠牲膜３は、当初２５ｎ
ｍとしていたが、レジスト剥離工程をこれまでに３回経
ているため、図３（ｃ）の段階では膜減りが生じ、１５
〜２０ｎｍ程度となる。
【００３８】次にｐＭＯＳ形成領域の一部に開口部を有
するフォトレジスト１３を形成する（図４（ａ））。次
いで、これをマスクとしてインジウムのイオン注入を行
う。イオン注入条件は、たとえば、加速電圧１５０ｋｅ
Ｖ、ドーズ量１×１０13ｃｍ -2とする。このイオン注入
により、ローカルチャネル１４が形成される（図４
（ｂ））。
【００３９】その後、アッシング処理および剥離液処理
を行うことによりフォトレジスト１４を除去する。除去
した状態を図４（ｃ）に示す。
【００４０】次に、ウエットエッチングにより犠牲膜３
を除去した後（図５（ａ））、基板表面に厚さ２．６ｎ
ｍのシリコン酸窒化膜からなるゲート絶縁膜１５を形成
する（図５（ｂ））。シリコン酸窒化膜は、たとえば、
シリコン酸化膜形成後、ＮＯ雰囲気下でアニールを行
い、その後、必要に応じてさらに酸化を行うという方法
により形成する。このゲート絶縁膜７の上に多結晶シリ
コン８を堆積した後、ゲート絶縁膜７および多結晶シリ
コン８を選択エッチングによりパターニングし、ゲート
電極を形成する（図５（ｃ））。ゲート電極のゲート長
は、たとえば０．１３μｍとする。
【００４１】その後、ｎＭＯＳ形成領域にイオン注入を
行ってエクステンション領域１８ａ、１８ｂを形成した
後、ｐＭＯＳ形成領域にイオン注入を行ってエクステン
ション領域１８ｃ、１８ｄを形成する。エクステンショ
ン領域１８ａ、１８ｂ形成時のイオン注入は、たとえば
イオン種をボロンとし、加速電圧１〜２ｋｅＶ、ドーズ
量５×１０14〜１×１０15ｃｍ-2とする。エクステンシ
ョン領域１８ｃ、１８ｄ形成時のイオン注入は、たとえ
ばイオン種を砒素とし、加速電圧２〜５ｋｅＶ、ドーズ
量５×１０14〜１×１０15ｃｍ-2とする。
【００４２】つづいてサイドウォール１９ａ、１９ｂを
設けた後、ｎＭＯＳ形成領域にイオン注入を行って、ソ
ース領域２０ａ、ドレイン領域２１ａを形成する。イオ
ン注入条件は、たとえばイオン種をボロンとし、加速電
圧２〜３ｋｅＶ、ドーズ量３×１０15ｃｍ-2程度とす
る。
【００４３】次いで、ソース領域２０ｂ、ドレイン領域
２１ｂを形成する。このときのイオン注入条件は、たと
えばイオン種を砒素とし、加速電圧２０〜３０ｋｅＶ、
ドーズ量３×１０15ｃｍ-2程度とする。
【００４４】その後、ＲＴＡによる熱処理を適宜行う。
なお、エクステンション領域形成工程とソース・ドレイ
ン領域形成工程の間に、ポケット領域を形成する工程を
適宜行っても良い。
【００４５】以上により、図５（ｄ）に示す構造が得ら
れる。その後、基板全面にコバルト膜をスパッタリング
法により形成した後、熱処理を施すことによりコバルト
シリサイドを形成し、この上に層間絶縁膜を形成する。
次いでタングステンの埋め込まれたコンタクトプラグを
形成し、上層配線等を形成することによりＣＭＯＳが作
製される。
【００４６】以上のプロセスを実施することにより、信
頼性に優れるＣＭＯＳが得られた。なお、ＰＭＯＳとＮ
ＭＯＳの形成順序、ＰＭＯＳのローカルチャネルとＮＭ
ＯＳのローカルチャネルの形成順序等について適宜変更
できることはいうまでもない。
【００４７】
【発明の効果】以上説明したように本発明によれば、犠
牲膜の膜厚を適切に設定し、また、膜中に打ち込みイオ
ンの散乱を引き起こす元素を導入しているため、チャネ
リングを有効に防止することができる。また、Ｉｎなど
の重い元素を選択することにより増速拡散を防止でき
る。これらにより、急峻な不純物濃度分布を位置精度良
く形成することができる。
【００４８】また本発明を、ゲート電極直下のローカル
チャネルの形成に適用すれば、従来技術において問題と
なっていたソース・ドレイン端部の寄生抵抗の発生を防
止でき、また、短チャネル効果を効果的に抑制すること
ができる。このような機能を有するローカルチャネルを
形成するためには、チャネリングを防止しつつ、増速拡
散を防止し、位置精度良く、急峻な不純物濃度分布を形
成することが要求されるが、本発明では、所定の膜厚を
有する犠牲膜を設ける等の手段を採用しているため、か
かる要求に応え、上記機能を充分に発揮するローカルチ
ャネルの形成が可能となる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の一例を示す図であ
る。
【図２】本発明に係る半導体装置の製造方法の一例を示
す図である。
【図３】本発明に係る半導体装置の製造方法の一例を示
す図である。
【図４】本発明に係る半導体装置の製造方法の一例を示
す図である。
【図５】本発明に係る半導体装置の製造方法の一例を示
す図である。
【図６】ローカルチャネルの機能を説明するための図で
ある。
【図７】本発明に係る半導体装置の一例を示す図であ
る。
【図８】本発明の機能を説明するための図である。
【図９】犠牲膜厚みと不純物濃度分布の関係を示す図で
ある。
【図１０】犠牲膜厚みとローカルチャネル端部の関係を
示す図である。
【図１１】注入エネルギーと臨界膜厚の関係を示す図で
ある。
【図１２】犠牲膜中へのＧｅ注入効果を示す図である。
【符号の説明】
１ シリコン（１００）基板 ２ 素子分離膜 ３ 犠牲膜 ５ フォトレジスト ６ フォトレジスト ７ ｎ型ウエル ８ ｐ型ウエル １１ フォトレジスト １２ ローカルチャネル １３ フォトレジスト １４ ローカルチャネル １５ ゲート絶縁膜 １６ａ、１６ｂ ゲート電極 １７ ゲート絶縁膜 １８ａ、１８ｂ、１８ｃ、１８ｄ エクステンション領
域 １９ａ、１９ｂ サイドウォール ２０ａ、２０ｂ 高濃度ソース領域 ２１ａ、２１ｂ 高濃度ドレイン領域
フロントページの続き Ｆターム(参考） 5F040 DA00 DA10 DB03 DC01 EC01 EC07 EC13 ED03 EE05 EF02 EF11 EH02 EK05 FA04 FB02 FB04 FC10 FC14 FC15 5F048 AA08 AB03 AC03 BA01 BB05 BC05 BC06 BD04 BE03 BG14 DA18 DA23

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の表面に膜厚１０ｎｍ以上１
    ００ｎｍ以下の犠牲膜を形成する工程と、この上に、開
    口部を有するレジスト膜を形成する工程と、前記レジス
    ト膜をマスクとして、半導体基板に対して略垂直な方向
    から、前記犠牲膜を介してイオン注入を行い、不純物導
    入領域を形成する工程と、を有することを特徴とする半
    導体装置の製造方法。
  2. 【請求項２】 半導体基板の表面に、犠牲膜を形成する
    工程と、この上に、開口部を有するレジスト膜を形成す
    る工程と、前記レジスト膜をマスクとして、半導体基板
    に対して略垂直な方向から、前記犠牲膜を介してイオン
    注入を行い、不純物導入領域を形成する工程と、を有
    し、前記犠牲膜の膜厚をｄ（ｎｍ）、前記イオン注入の
    注入エネルギーをＶ（ｋｅＶ）としたときに、 ｄ≧０．０３５Ｖ＋４．７５ であることを特徴とする半導体装置の製造方法。
  3. 【請求項３】 請求項１または２に記載の半導体装置の
    製造方法において、前記犠牲膜が、シリコン酸化膜であ
    ることを特徴とする半導体装置の製造方法。
  4. 【請求項４】 請求項１乃至３いずれかに記載の半導体
    装置の製造方法において、前記不純物導入領域がローカ
    ルチャネルであって、該ローカルチャネル形成後、さら
    に、半導体基板表面にゲート電極を形成する工程と、該
    ゲート電極の両脇に、前記ローカルチャネルと接するよ
    うに前記ローカルチャネルと反対導電型のソース領域お
    よびドレイン領域を形成する工程と、を有することを特
    徴とする半導体装置の製造方法。
  5. 【請求項５】 請求項１乃至４いずれかに記載の半導体
    装置の製造方法において、前記イオン注入のイオン種と
    してインジウムを用いることを特徴とする半導体装置の
    製造方法。
  6. 【請求項６】 請求項１乃至５いずれかに記載の半導体
    装置の製造方法において、前記犠牲膜を形成した後、前
    記犠牲膜に不純物としてＧｅまたはＳｉを導入し、その
    後、前記イオン注入を行うことを特徴とする半導体装置
    の製造方法。
  7. 【請求項７】 素子形成面に膜厚１０ｎｍ以上１００ｎ
    ｍ以下の犠牲膜が設けられ、該犠牲膜の上に開口部を有
    するレジスト膜が形成されたことを特徴とする半導体基
    板。
  8. 【請求項８】 素子形成面に、イオン注入時に用いられ
    る犠牲膜が設けられ、該犠牲膜の上に開口部を有するレ
    ジスト膜が形成された半導体基板であって、前記犠牲膜
    の膜厚をｄ（ｎｍ）、前記イオン注入の注入エネルギー
    をＶ（ｋｅＶ）としたときに、 ｄ≧０．０３５Ｖ＋４．７５ であることを特徴とする半導体基板。
  9. 【請求項９】 請求項７または８に記載の半導体基板に
    おいて、前記犠牲膜が、シリコン酸化膜であることを特
    徴とする半導体基板。
  10. 【請求項１０】 請求項７乃至９いずれかに記載の半導
    体基板において、前記犠牲膜が、不純物としてＧｅまた
    はＳｉを含むことを特徴とする半導体基板。
  11. 【請求項１１】 半導体基板上に設けられたゲート電極
    と、該ゲート電極の両脇に設けられたソース・ドレイン
    領域と、前記ソース・ドレイン領域と接するように設け
    られた、前記ソース・ドレイン領域と反対導電型のロー
    カルチャネルと、を備える半導体装置であって、前記ロ
    ーカルチャネルが、不純物としてインジウムを含むこと
    を特徴とする半導体装置。
  12. 【請求項１２】 請求項１１に記載の半導体装置におい
    て、前記半導体基板表面から遠ざかるにつれて、前記ロ
    ーカルチャネルのインジウム濃度が、８×１０5atoms/c
    m3/cm以上の濃度勾配で減少していることを特徴とする
    半導体装置。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004153246A (ja) * 2002-10-10 2004-05-27 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006295174A (ja) * 2005-04-11 2006-10-26 Hynix Semiconductor Inc 半導体素子のソース／ドレイン領域形成方法
JP2008004794A (ja) * 2006-06-23 2008-01-10 Yamaha Corp イオン注入量モニタ法
KR100893054B1 (ko) * 2002-07-05 2009-04-15 매그나칩 반도체 유한회사 크로스토크를 방지할 수 있는 이미지센서 및 그 제조 방법
US8110897B2 (en) 2004-09-27 2012-02-07 Panasonic Corporation Semiconductor device with carbon-containing region
JP2013008995A (ja) * 2006-12-04 2013-01-10 Snu R & Db Foundation 固集積フラッシュメモリーセルストリング、セル素子、及びこの製造方法
JP2013138189A (ja) * 2011-11-30 2013-07-11 Semiconductor Energy Lab Co Ltd 酸化物半導体膜の作製方法及び半導体装置の作製方法
KR20140068149A (ko) 2011-10-04 2014-06-05 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법
JP2018170332A (ja) * 2017-03-29 2018-11-01 旭化成エレクトロニクス株式会社 半導体装置及びその製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6756619B2 (en) * 2002-08-26 2004-06-29 Micron Technology, Inc. Semiconductor constructions
US7037770B2 (en) * 2003-10-20 2006-05-02 International Business Machines Corporation Method of manufacturing strained dislocation-free channels for CMOS
JP2006013092A (ja) * 2004-06-25 2006-01-12 Rohm Co Ltd 半導体装置及びその製造方法
US20060234484A1 (en) * 2005-04-14 2006-10-19 International Business Machines Corporation Method and structure for ion implantation by ion scattering
JP6812963B2 (ja) * 2015-02-27 2021-01-13 ソニー株式会社 固体撮像装置及び電子機器
US9899376B2 (en) 2016-03-04 2018-02-20 Texas Instruments Incorporated MOSFET transistors with robust subthreshold operations

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0396228A (ja) * 1989-09-08 1991-04-22 Fujitsu Ltd イオン注入方法
JPH03175678A (ja) * 1989-12-04 1991-07-30 Sharp Corp 半導体装置の製造方法
JPH04245442A (ja) * 1991-01-30 1992-09-02 Sanyo Electric Co Ltd Ｌｄｄトランジスタの製造方法
JPH05211331A (ja) * 1992-01-30 1993-08-20 Nec Corp Ｍｉｓ型ｆｅｔ装置およびその製造方法
JPH08316165A (ja) * 1995-05-24 1996-11-29 Nec Corp 半導体装置の製造方法
JPH0992822A (ja) * 1995-09-25 1997-04-04 Sony Corp 半導体装置の製造方法
JPH1050819A (ja) * 1996-07-31 1998-02-20 Sony Corp 半導体装置の製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6501131B1 (en) * 1999-07-22 2002-12-31 International Business Machines Corporation Transistors having independently adjustable parameters
US6548842B1 (en) * 2000-03-31 2003-04-15 National Semiconductor Corporation Field-effect transistor for alleviating short-channel effects

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0396228A (ja) * 1989-09-08 1991-04-22 Fujitsu Ltd イオン注入方法
JPH03175678A (ja) * 1989-12-04 1991-07-30 Sharp Corp 半導体装置の製造方法
JPH04245442A (ja) * 1991-01-30 1992-09-02 Sanyo Electric Co Ltd Ｌｄｄトランジスタの製造方法
JPH05211331A (ja) * 1992-01-30 1993-08-20 Nec Corp Ｍｉｓ型ｆｅｔ装置およびその製造方法
JPH08316165A (ja) * 1995-05-24 1996-11-29 Nec Corp 半導体装置の製造方法
JPH0992822A (ja) * 1995-09-25 1997-04-04 Sony Corp 半導体装置の製造方法
JPH1050819A (ja) * 1996-07-31 1998-02-20 Sony Corp 半導体装置の製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100893054B1 (ko) * 2002-07-05 2009-04-15 매그나칩 반도체 유한회사 크로스토크를 방지할 수 있는 이미지센서 및 그 제조 방법
JP2004153246A (ja) * 2002-10-10 2004-05-27 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US8110897B2 (en) 2004-09-27 2012-02-07 Panasonic Corporation Semiconductor device with carbon-containing region
JP2006295174A (ja) * 2005-04-11 2006-10-26 Hynix Semiconductor Inc 半導体素子のソース／ドレイン領域形成方法
JP2008004794A (ja) * 2006-06-23 2008-01-10 Yamaha Corp イオン注入量モニタ法
JP2013008995A (ja) * 2006-12-04 2013-01-10 Snu R & Db Foundation 固集積フラッシュメモリーセルストリング、セル素子、及びこの製造方法
KR20140068149A (ko) 2011-10-04 2014-06-05 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법
JP2013138189A (ja) * 2011-11-30 2013-07-11 Semiconductor Energy Lab Co Ltd 酸化物半導体膜の作製方法及び半導体装置の作製方法
JP2018170332A (ja) * 2017-03-29 2018-11-01 旭化成エレクトロニクス株式会社 半導体装置及びその製造方法
US10446645B2 (en) 2017-03-29 2019-10-15 Asahi Kasei Microdevices Corporation Semiconductor device and method of manufacturing the same
JP6996858B2 (ja) 2017-03-29 2022-01-17 旭化成エレクトロニクス株式会社 半導体装置及びその製造方法

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