JP2002033382A

JP2002033382A - 半導体装置及びその製造方法

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Publication number: JP2002033382A
Application number: JP2000379115A
Authority: JP
Inventors: Takayoshi Naruse; 孝好成瀬; Yoshiaki Nakayama; 喜明中山; Koji Eguchi; 浩次江口; Yasuhiro Kitamura; 康宏北村
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2000-05-11
Filing date: 2000-12-13
Publication date: 2002-01-31
Anticipated expiration: 2020-12-13
Also published as: JP3755400B2

Abstract

(57)【要約】【課題】ＳＯＩ基板のトレンチ周囲に発生する結晶欠
陥に起因して、リーク電流が発生することを防止する。【解決手段】非デバイス形成領域３にイオン注入領域
を形成し、このイオン注入領域の表面をＬＯＣＯＳ酸化
することにより、非デバイス形成領域３に結晶欠陥を形
成することができるため、デバイス形成領域２に結晶欠
陥が形成されないようにできる。このため、ＳＯＩ基板
１のトレンチ４周囲に発生する結晶欠陥がデバイス近傍
に形成されることによって、リーク電流が発生すること
を防止することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、意図的に結晶欠陥
を形成するように構成した半導体装置の製造方法に関す
るもので、特にＳＯＩ基板を用いる半導体装置に適用す
ると好適である。

【０００２】

【従来の技術】ＳＯＩ基板を使用した半導体装置では、
ＳＯＩ基板の一方のシリコン層にトレンチを形成し、こ
のトレンチ内を絶縁膜で埋め込むことで、各素子間の絶
縁分離を行っている。

【０００３】しかしながら、埋め込み絶縁膜とその周囲
のシリコンとの熱膨張係数差による応力により、トレン
チ周辺に結晶欠陥が発生し、この結晶欠陥がデバイスの
リーク電流等の原因となって歩留り低下を招くという問
題があった。

【０００４】このため、従来ではデバイスをトレンチか
ら離す（例えば５０μｍ）等の処置を施すことにより、
トレンチ周辺に発生した結晶欠陥の影響を受けないよう
に対処してきたが、これではデバイスの微細化に対し妨
げになる。

【０００５】一方、プロセス誘起欠陥、重金属不純物汚
染による素子特性の劣化やＭＯＳゲートの酸化膜特性の
劣化の影響を防止する手段として、基板裏面にゲッタリ
ング層を設ける方法がある。

【０００６】しかしながら、ゲッタリング層が基板裏面
にあるため、重金属不純物汚染を基板表面からゲッタリ
ング層に到達させるために高温熱処理が必要となるが、
ＬＳＩの微細化に伴った低温プロセスにおいては重金属
不純物汚染がゲッタリング層まで到達せず、十分なゲッ
タリング効果が得られないという問題がある。

【０００７】さらに、ウェハの中間層に酸化膜が挟まれ
ているＳＯＩ基板では、基板裏面へのゲッタリングが不
可能である。

【０００８】

【発明が解決しようとする課題】本発明は上記点に鑑み
て、ＳＯＩ基板のトレンチ周囲に発生する結晶欠陥に起
因して、リーク電流が発生することを防止することを第
１の目的とする。また、基板のうちデバイスが形成され
る側の表面に結晶欠陥形成されるようにし、十分なゲッ
タリング効果が得られるようにすることを第２の目的と
する。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、第１のシリコン基板
（１ｂ）と第２のシリコン基板（１ｃ）とが絶縁膜（１
ａ）を介して貼り合わされたＳＯＩ基板（１）のうち、
第１のシリコン基板に対して絶縁膜に達するトレンチ
（４）を形成することにより、デバイスが形成されるデ
バイス形成領域（２）とデバイスが形成されない非デバ
イス形成領域（３）とに絶縁分離してなる半導体装置の
製造方法において、非デバイス形成領域に不純物のイオ
ン注入を行い、非デバイス形成領域における第１のシリ
コン基板の表層部にイオン注入領域（１０）を形成する
工程と、イオン注入領域の表面を酸化することにより、
イオン注入領域に結晶欠陥を形成する工程と、を有する
ことを特徴としている。

【００１０】このように、非デバイス形成領域にイオン
注入領域を形成し、このイオン注入領域の表面を酸化す
ることにより、非デバイス形成領域に結晶欠陥を形成す
ることができ、結晶欠陥が形成されることでトレンチ周
囲の応力が緩和され、デバイス形成領域に結晶欠陥が形
成されないようにできる。このため、ＳＯＩ基板のトレ
ンチ周囲に発生する結晶欠陥に起因して、リーク電流が
発生することを防止することができる。

【００１１】このイオン注入領域は、非デバイス形成領
域全域に形成してもよいが、請求項２に示すように、非
デバイス形成領域の一部にのみイオン注入を行ってイオ
ン注入領域を形成するようにしてもよい。また、請求項
３に示すように、ＳＯＩ基板のうちスクライブライン
（１３）となる領域にイオン注入を行ってイオン注入領
域を形成するようにしてもよい。

【００１２】請求項４に記載の発明においては、前記ト
レンチとして、デバイス形成領域を囲むように第１トレ
ンチ（５１ａ）を形成すると共に、該第１トレンチを囲
むように第２トレンチ（５１ｂ）を形成し、イオン注入
領域形成工程では、非デバイス形成領域のうち第１、第
２トレンチの間の領域にイオン注入を行い、結晶欠陥形
成工程では、第１、第２トレンチの間の領域に結晶欠陥
を形成することを特徴としている。

【００１３】このように、第１、第２トレンチの間に結
晶欠陥を形成するようにしても、請求項１と同様の効果
を得ることができる。この場合、請求項５に示すよう
に、第１、第２トレンチの間の領域に部分的にイオン注
入することで、結晶欠陥が部分的に形成されるようにで
きる。これにより、第１、第２トレンチの間の領域を容
易にグランド電位にすることができる。

【００１４】請求項６に記載の発明においては、結晶欠
陥を形成する工程における酸化は、非デバイス形成領域
にＬＯＣＯＳ酸化膜（７）を形成するＬＯＣＯＳ酸化に
よって行うことを特徴としている。

【００１５】このようにＬＯＣＯＳ酸化を用いれば、イ
オン注入領域においてＬＯＣＯＳ増速酸化が起こり、好
適に結晶欠陥を形成することができる。

【００１６】なお、請求項７に示すように、イオン注入
領域を形成する工程では、不純物としてボロンをイオン
注入するようにすると、ｎ型不純物を用いた場合よりも
好適に結晶欠陥を形成することができる。

【００１７】請求項８に記載の発明においては、トレン
チに対して垂直を成す複数のトレンチ（１４）を形成す
ることを特徴としている。

【００１８】このように、トレンチに対して垂直を成す
複数のトレンチを形成するようにすれば、より結晶欠陥
が形成され易くなるようにできる。

【００１９】請求項９乃至１１に記載の発明において
は、第１のシリコン基板（１ｂ）に不純物のイオン注入
を行い、第１のシリコン基板の表層部にイオン注入領域
（２３）を形成する工程と、少なくともイオン注入領域
の一部を含むように、第１のシリコン基板の表面をＬＯ
ＣＯＳ酸化し、イオン注入領域とオーバラップするＬＯ
ＣＯＳ酸化膜（２２）を形成することにより、第１のシ
リコン基板の表層部に結晶欠陥を形成する工程と、を有
することを特徴としている。

【００２０】このように、イオン注入領域とＬＯＣＯＳ
酸化膜とをオーバラップさせることにより、第１のシリ
コン基板の表層部に結晶欠陥を形成することができる。
このため、ＳＯＩ基板のうちデバイスが形成される側の
基板に結晶欠陥を形成でき、十分なゲッタリング効果を
得ることができる。

【００２１】請求項１１に記載の発明においては、イオ
ン注入領域とＬＯＣＯＳ酸化膜のオーバラップ量を３μ
ｍ以上に設定することを特徴としている。

【００２２】このように、イオン注入領域とＬＯＣＯＳ
酸化膜のオーバラップ量を３μｍ以上とすれば、より結
晶欠陥の発生割合を高めることができる。

【００２３】請求項１２に記載の発明においては、第１
のシリコン基板（５２）と第２のシリコン基板（５４）
とが絶縁膜（５３）を介して貼り合わされたＳＯＩ基板
のうち、第１のシリコン基板に配置されるデバイス形成
領域（５０）と、第１のシリコン基板において、デバイ
ス形成領域を囲むように形成された２重のトレンチ（５
１ａ、５１ｂ）とを有し、２重のトレンチの間の領域
は、２重のトレンチにより、デバイス形成領域および２
重のトレンチよりも外側の領域に対して絶縁分離されて
いると共に、結晶欠陥配置領域とされていることを特徴
としている。

【００２４】このように、デバイス形成領域を２重のト
レンチで囲み、２重のトレンチに囲まれる領域を結晶欠
陥配置領域とすれば、トレンチによる歪（応力）が緩和
され、デバイス形成領域に結晶欠陥が形成されないよう
にすることができる。例えば、請求項１３に示すよう
に、デバイス形成領域には、パワーデバイスが形成され
る。

【００２５】請求項１４に記載の発明においては、２重
のトレンチの間の領域は、グランド電位とされているこ
とを特徴としている。このように２重のトレンチの間の
領域をグランド電位とすることで、結晶欠陥が形成され
ていてもリーク不良とならないようにできる。

【００２６】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。

【００２７】

【発明の実施の形態】（第１実施形態）本発明の第１実
施形態における半導体装置を正面から見た時のレイアウ
トを図１（ａ）に示し、図１（ａ）のＡ−Ａ断面図を図
１（ｂ）に示す。以下、図１（ａ）、（ｂ）に基づいて
半導体装置の構成について説明する。

【００２８】半導体装置は、図１（ｂ）に示すように絶
縁膜１ａを介して第１のシリコン基板１ｂと第２のシリ
コン基板１ｃとを貼り合せたＳＯＩ基板１を用いて形成
されている。半導体装置は、図１（ａ）に示すようにデ
バイス形成領域２と、デバイス形成領域２の間に配置さ
れるデバイスを形成しない領域３（以下、非デバイス形
成領域という）とに区別される。

【００２９】これらデバイス形成領域２と非デバイス形
成領域３は、第１のシリコン基板１ｂに形成された絶縁
膜１ａまで達するトレンチ４と、このトレンチ４内に埋
め込まれた酸化膜５及び埋め込みポリシリコン層６によ
り絶縁分離されている。

【００３０】また、非デバイス形成領域３の表面にはＬ
ＯＣＯＳ酸化膜７が形成されており、基板表面における
絶縁分離も図られている。このＬＯＣＯＳ酸化膜７の下
層に位置する部分において、第１のシリコン基板１ｂの
表層部には結晶欠陥（図中×印）が形成されている。こ
の結晶欠陥は意図的に形成したものであり、この結晶欠
陥が形成された領域には不純物としてｐ型不純物である
ボロンが高濃度にドーピングされた状態となっている。

【００３１】このような構造の半導体装置によれば、非
デバイス形成領域３に結晶欠陥を意図的に形成すること
で、デバイス形成領域２に結晶欠陥が形成されないよう
にすることができる。すなわち、従来では図１（ａ）、
（ｂ）中の斜線部Ｓで示すような位置にデバイス形成領
域２に結晶欠陥が形成されていたが、本実施形態では斜
線部Ｓにおいて結晶欠陥が形成されないようにできる。
このため、結晶欠陥に起因するリーク電流の発生を防止
することができる。

【００３２】図２に、図１に示す半導体装置の製造工程
を示し、この図に基づき半導体装置の製造方法について
説明する。

【００３３】まず、図２（ａ）に示すように、絶縁膜１
ａを介して第１のシリコン基板１ｂと第２のシリコン基
板１ｃとを貼り合せたＳＯＩ基板１を用意し、第１のシ
リコン基板１ｂに絶縁膜１ａまで達するトレンチ４を形
成する。そして、熱酸化を行ってトレンチ内壁に酸化膜
５を形成したのち、トレンチ４内をポリシリコン層６で
埋め込む。この後、第１のシリコン基板１ｂの表面に形
成された酸化膜５及びポリシリコン層６を除去する。こ
れにより、デバイス形成領域２と非デバイス形成領域３
とがトレンチ４によって素子分離される。

【００３４】続いて、図２（ｂ）に示すように、第１の
シリコン基板１ｂの表面にパッド酸化膜８を形成する。
そして、図２（ｃ）に示すように、パッド酸化膜８上に
フォトレジスト９を選択的に配置したのち、パッド酸化
膜８をスルー膜としたイオン注入を行う。このイオン注
入工程では、例えば不純物としてｐ型不純物であるボロ
ンをドーズ量２．０×１０¹⁴ｃｍ^-3、イオン注入エネル
ギー７０ｋｅＶで注入する。これにより、非デバイス形
成領域３における第１のシリコン基板１ｂの表層部に高
濃度なイオン注入領域１０が形成される。

【００３５】次に、フォトレジスト９を除去した後、図
２（ｄ）に示すようにシリコン窒化膜（Ｓｉ₃Ｎ₄）１１
を堆積したのち、パターニングして非デバイス形成領域
３上においてシリコン窒化膜１１を開口させる。

【００３６】そして、ＬＯＣＯＳ酸化を行う。例えば、
雰囲気温度を９５０℃としたウェット酸化を行う。これ
により、非デバイス形成領域３上にＬＯＣＯＳ酸化膜７
が形成される。このとき、非デバイス形成領域３におい
て第１のシリコン基板１ｂの表層部に高濃度なイオン注
入領域１１を形成してあるため、この領域においてはＬ
ＯＣＯＳ増速酸化され、他の領域よりもＬＯＣＯＳ酸化
膜厚が厚くなる。例えば、上記条件でのＬＯＣＯＳ酸化
を行うと、ＬＯＣＯＳ酸化膜厚が９８００Å程度とな
る。

【００３７】このため、非デバイス形成領域３に意図的
に結晶欠陥を誘起することができ、トレンチによる歪み
（応力）が緩和され、デバイス形成領域２に結晶欠陥が
形成されないようにすることができる。これにより、結
晶欠陥に起因するリーク電流の発生を防止することがで
きる。

【００３８】また、この結晶欠陥はゲッタリング層とし
て働き、プロセス誘起欠陥、重金属不純物汚染による素
子特性の劣化やＭＯＳゲートの酸化膜特性の劣化の影響
を防止することが可能となる。このように、ＳＯＩ基板
１のうちデバイスが形成される側の第１のシリコン基板
１ｂの表層部に結晶欠陥を形成することにより、ＳＯＩ
基板１においてもゲッタリング機能を果たすことができ
る。

【００３９】なお、本実施形態の場合、図３（ａ）に示
すようにデバイス形成領域２がＣＭＯＳとバイポーラト
ランジスタ（Ｂｉｐ）とによって構成されているとする
と、これらＣＭＯＳ及びバイポーラトランジスタが配置
される領域以外すべての領域（図中斜線部分）に不純物
のイオン注入を行って結晶欠陥が形成されるようにして
いるが、以下の図の斜線部分に示すように非デバイス形
成領域３の一部に形成すようにしてもよい。

【００４０】例えば、図３（ｂ）に示すように、バイポ
ーラトランジスタの両側及びＣＭＯＳの両側に結晶欠陥
が形成されるようにし、かつバイポーラトランジスタと
ＣＭＯＳとの間に結晶欠陥が形成されるようにしてもよ
い。

【００４１】また、図３（ｃ）に示すように、各バイポ
ーラトランジスタ及びＣＭＯＳの周囲に隣接する領域の
みに結晶欠陥が形成されるようにしてもよい。

【００４２】また、各素子間に結晶欠陥を形成するため
の専用領域を設けても良い。例えば、図３（ｄ）に示す
ように、トレンチで囲まれた結晶欠陥形成用領域を配置
してもよい。

【００４３】また、図３（ｅ）に示すように、ダイシン
グカット前の状態において半導体装置１２の間に介在す
るスクライブライン１３に結晶欠陥が形成されるように
してもよい。

【００４４】さらに、図３（ａ）〜（ｅ）に示すように
結晶欠陥を形成する場合、結晶欠陥を発生させやすくす
るために、図３（ｆ）に示すように、素子分離用のトレ
ンチ４に対して垂直に短いトレンチ１４を複数箇所形成
するようにしてもよい。

【００４５】（第２実施形態）本発明の第２実施形態に
ついて説明する。図４（ａ）に、本実施形態における半
導体装置を正面から見た時のレイアウトを示し、図４
（ｂ）に、図４（ａ）のＢ−Ｂ断面図を示す。

【００４６】本実施形態における半導体装置において
も、図４（ｂ）に示すように絶縁膜１ａを介して第１の
シリコン基板１ｂと第２のシリコン基板１ｃとを貼り合
せたＳＯＩ基板１を用いて形成されている。

【００４７】図４（ａ）はダイシングカット前の状態を
示しており、製品部となる半導体装置の周囲がスクライ
ブライン２０（図４（ａ）の点線斜線部分）となってい
る。このスクライブライン２０と製品部となる半導体装
置２１との間において、図４（ｂ）に示すようにＬＯＣ
ＯＳ酸化膜２２が形成されている。以下、このＬＯＣＯ
Ｓ酸化膜２２が形成されている領域をＬＯＣＯＳ酸化膜
形成領域Ａとし、またＬＯＣＯＳ酸化膜２２が形成され
ていない領域を非ＬＯＣＯＳ酸化膜形成領域Ｂとする。

【００４８】スクライブライン２０上には不純物として
ｎ型不純物が高濃度にイオン注入されたイオン注入領域
２３（図４（ａ）、（ｂ）の実線斜線部分）が形成され
ている。このイオン注入領域２３は部分的にＬＯＣＯＳ
酸化膜形成領域Ａとオーバラップするように構成されて
おり、このオーバラップ部分においてＬＯＣＯＳ酸化膜
２２がＬＯＣＯＳ増速酸化されて他の領域よりも膜厚が
厚くなっている。

【００４９】そして、このＬＯＣＯＳ増速酸化によって
膜厚が厚く構成された部分を囲むように、第１のシリコ
ン基板１ｂの表層部には結晶欠陥（図４（ｂ）中×印）
が形成されている。

【００５０】このようにＳＯＩ基板１のうちデバイスが
形成される側の第１のシリコン基板１ｂの表層部に結晶
欠陥を形成することにより、ＳＯＩ基板１においてもゲ
ッタリング機能を果たすことができる。

【００５１】また、ＬＯＣＯＳ増速酸化が行われる領域
がスクライブライン２０に隣接する領域となるため、製
品部となる半導体装置から離れており、デバイス形成領
域２に結晶欠陥が形成されることによるリーク電流を発
生させることはない。

【００５２】なお、イオン注入領域２３とＬＯＣＯＳ酸
化膜形成領域Ａとがオーバラップするようにしている
が、このオーバラップ量と結晶欠陥の発生率との関係に
ついて調べたところ、図５に示す結果が得られた。

【００５３】図５（ａ）は、イオン注入領域２３とＬＯ
ＣＯＳ酸化膜形成領域Ａとのオーバラップ状態を示す図
である。ＬＯＣＯＳ酸化膜形成領域Ａは図中点線斜線部
で示す領域よりも外側の領域（すなわち点斜線部は非Ｌ
ＯＣＯＳ酸化膜形成領域Ｂに相当する）、イオン注入領
域２３は図中実線斜線部で示す領域を示してある。そし
て、ＬＯＣＯＳ酸化膜形成領域Ａとイオン注入領域２３
のオーバラップ状態に対して結晶欠陥の発生部位を図中
×印で示してある。但し、図中に示した距離Ｌとは、Ｌ
ＯＣＯＳ酸化膜形成領域Ａの端部からイオン注入領域２
３の端部までの距離を表しており、ＬＯＣＯＳ酸化膜形
成領域Ａとイオン注入領域２３がオーバラップしない時
を正、オーバラップする時を負として表してある。ま
た、図５（ｂ）は、距離Ｌと結晶欠陥発生割合との関係
を示したものである。

【００５４】これらの図に示されるように、高濃度にイ
オン注入されたイオン注入領域２３とＬＯＣＯＳ酸化膜
形成領域Ａとがオーバラップしていない場合には、結晶
欠陥が形成されていない。これに対し、高濃度にイオン
注入されたイオン注入領域２３とＬＯＣＯＳ酸化膜形成
領域Ａとがオーバラップしている場合には、オーバラッ
プしている領域においてＬＯＣＯＳ増速酸化が行われる
ため、このＬＯＣＯＳ増速酸化によって膜厚が厚く構成
された部分を囲むように、第１のシリコン基板１ｂの表
層部に結晶欠陥が形成される。

【００５５】そして、距離Ｌと結晶欠陥発生割合との関
係を見てみると、距離Ｌが−３μｍ以上となると結晶欠
陥が安定して形成されるようにできる。このことから、
ＬＯＣＯＳ酸化膜形成領域Ａとイオン注入領域２３との
オーバラップ量が３μｍ以上となるようにするのが好ま
しいといえる。

【００５６】図６に、図４に示す半導体装置の製造工程
を示し、この図に基づき半導体装置の製造方法について
説明する。

【００５７】まず、図６（ａ）に示すように、ＳＯＩ基
板１を用意し、フォトリソグラフィ工程を経て、第１の
シリコン基板１ｂ上にフォトレジスト３０を配置する。
そして、フォトレジスト３０をマスクとしてｎ型不純物
を高濃度にイオン注入する。例えば、リン又は砒素を３
×１０¹⁵ｃｍ^-3程度のドーズ量でイオン注入する。その
後、熱処理を行い、ｎ型不純物を熱拡散させる。これに
より、ｎ型不純物がドーピングされたイオン注入領域２
３が形成される。

【００５８】続いて、図６（ｂ）に示すように、第１の
シリコン基板１ｂ上にシリコン窒化膜３１を配置したの
ち、パターニングしてシリコン窒化膜３１を開口させ
る。このとき、イオン注入領域２３上の所定領域が開口
するようにする。例えば、イオン注入領域２３上におい
て幅３μｍ程度以上が開口するようにする。

【００５９】そして、ＬＯＣＯＳ酸化を行う。例えば、
雰囲気温度を９５０〜１０５０℃としたウェット酸化を
行う。これにより、図６（ｃ）に示されるようにシリコ
ン窒化膜３１の開口部分がＬＯＣＯＳ酸化される。この
とき、高濃度なイオン注入領域２３が形成してあるた
め、この領域においてはＬＯＣＯＳ増速酸化され、他の
領域よりもＬＯＣＯＳ酸化膜厚が厚くなる。具体的に
は、通常のＬＯＣＯＳ酸化膜２２に対して１．５〜２倍
程度の膜厚のＬＯＣＯＳ酸化膜２２が形成される。

【００６０】このとき、ＬＯＣＯＳ酸化膜２２のうち増
速酸化された領域により、第１のシリコン基板１ｂに歪
み応力が生じて結晶欠陥が誘発される。

【００６１】このように結晶欠陥を誘発することによ
り、プロセス誘起欠陥、重金属不純物汚染による素子特
性の劣化やＭＯＳゲートの酸化膜特性の劣化の影響を防
止することができる。そして、このようにＳＯＩ基板１
のうちデバイスが形成される側の第１のシリコン基板１
ｂの表層部に結晶欠陥を形成することにより、ＳＯＩ基
板１においてもゲッタリング機能を果たすことができ
る。

【００６２】（第３実施形態）本実施形態では、デバイ
ス形成領域の外周を２つのトレンチによって囲み、デバ
イス形成領域と非デバイス形成領域とを絶縁分離するよ
うな２重トレンチ構造に本発明の一実施形態を適用する
場合を説明する。

【００６３】図７に、本実施形態における半導体装置の
レイアウト図を示し、図８に、図７のＣ−Ｃ断面図を示
す。

【００６４】図７、図８に示されるように、半導体装置
は、ノイズ発生源であるパワーデバイスの形成されたデ
バイス形成領域５０が２重のトレンチ（第１トレンチお
よび第２トレンチ）５１ａ、５１ｂで囲まれた構成とな
っている。これら２重のトレンチ５１ａ、５１ｂで囲ま
れた領域は、パワーデバイスから他の素子領域への電位
干渉を防止するために、グランド電位とされている。

【００６５】図８に示されるように、Ｐ⁺型基板５２と
絶縁膜５３およびＮ型基板５４によって構成されたＳＯ
Ｉ基板が用いられ、ＳＯＩ基板のＮ型基板５４側にパワ
ーデバイス等が作り込まれて半導体装置が構成されてい
る。具体的には、パワーデバイスとしてはＬＤＭＯＳ５
５が形成されており、このＬＤＭＯＳ５５を囲むように
Ｐウェル５６が形成され、さらにＰウェル５６を囲むよ
うにディープＮ⁺５７が形成された構成となっている。

【００６６】ＬＤＭＯＳ５５は以下のように構成されて
いる。Ｎ基板５４のＮ^-層５４ｂ上にはＰウェル５８が
形成され、Ｐウェル５８の表層部にはＮ型ウェル５９が
形成されていると共に、チャネルＰウェル６０が形成さ
れている。また、チャネルＰウェル６０の表層部にＮ型
ソース領域６１が形成され、Ｎウェル５９の表層部のう
ちチャネルＰウェル６０から離間した位置にＮ⁺型ドレ
イン領域６２が形成されている。

【００６７】また、チャネルＰウェル６０のうち、Ｎ⁺
型ソース領域６１とＮウェル５９との間に挟まれた部分
の表面をチャネル領域６３として、このチャネル領域６
３の上に、ゲート絶縁膜を介してゲート電極６４が形成
されている。このゲート電極６４は、例えばポリシリコ
ンで形成され、Ｎウェル５９上に形成されたＬＯＣＯＳ
酸化膜６５上まで延設されている。さらに、ゲート電極
６４およびＬＯＣＯＳ酸化膜６５を覆うように層間絶縁
膜６６が形成され、この層間絶縁膜６６に形成された各
コンタクトホールを介して、ソース電極６７とドレイン
電極６８とがそれぞれソース領域６１やドレイン領域６
２に電気的に接続されている。このようにして、ＬＤＭ
ＯＳ５５が構成され、ゲート電極６４に所望の電圧を印
加すると、チャネル領域６３を介してソース、ドレイン
間に電流が流れるという動作が行われるようになってい
る。

【００６８】なお、チャネルＰウェル６０の表層部にお
いて、Ｎ型ソース領域６１に隣接するように形成された
Ｐ⁺層６９は、チャネルＰウェル６０をソース電極６７
と同電位に固定するためのものである。

【００６９】一方、ＬＤＭＯＳ５５を囲むように形成さ
れたＰウェル５６は、Ｐウェル５８と接するように構成
され、その内部にはベース７０が形成されている。ベー
ス７０の表層部にはコンタクトＰ⁺７０ａが形成され、
コンタクトＰ⁺７０ａの表面にはソース電極６７と電気
的に接続される電極７１が形成されている。このような
構成により、ベース７０およびＰウェル５６を介して、
Ｐウェル５８の電位が確実にソース電位に固定されるよ
うになっている。

【００７０】また、ディープＮ⁺５７は、トレンチ５１
ａ内に埋め込まれた絶縁膜７２と接するように形成さ
れ、ディープＮ⁺５７の表層部に形成されたコンタクト
Ｎ⁺５７ａを介して、コンタクトＮ⁺５７ａの表面に形成
されたボトム電極７３と電気的に接続されている。これ
らの構成により、ドレイン電極１１に逆起電力が印加さ
れ、基板方向に電流が流れると、その電流がＮ⁺層５４
ａおよびディープＮ⁺５７を介してボトム電極７３で取
り出されるようにできる。

【００７１】以上によりデバイス形成領域が構成されて
いる。そして、このようなデバイス形成領域を囲むよう
に形成された２つのトレンチ５１ａ、５１ｂの間におい
て、図中×印で示すような結晶欠陥が形成された構成と
なっている。具体的には、２つのトレンチ５１ａ、５１
ｂに囲まれる領域の表層部にＰ型不純物であるボロンを
イオン注入しておき、その上にＬＯＣＯＳ酸化膜６５を
形成することによって結晶欠陥を形成している。

【００７２】このように２つのトレンチ５１ａ、５１ｂ
の間に結晶欠陥を形成しても、上記第１、第２実施形態
と同様に、トレンチによる歪（応力）が緩和され、デバ
イス形成領域に結晶欠陥が形成されないようにすること
ができる。そして、２つのトレンチ５１ａ、５１ｂの間
の領域は、グランド電位とされるだけであるため、結晶
欠陥があってもリーク不良になることがない。このた
め、２つのトレンチの間に結晶欠陥を形成することによ
り、デバイス形成領域に結晶欠陥が形成されることによ
るリーク電流の発生を防止することができる。

【００７３】なお、図７、図８においては、２つのトレ
ンチ５１ａ、５１ｂの間の領域すべてに結晶欠陥が形成
されるようにした図を示してあるが、図９に示すよう
に、結晶欠陥が部分的に形成されるようにしてもよい。
具体的には、結晶欠陥を形成したい領域にのＰ型不純物
であるボロンを注入するようにすればよい。このように
すれば、Ｐ型不純物が注入されていない部分を通じて、
Ｎ⁺層５４ａおよびＮ^-層５４ｂを容易にグランド電位に
することができる。

【００７４】また、上記説明では、２重トレンチが形成
されるようなパワーデバイスの場合を例に挙げて説明し
たが、デバイス形成領域を２重のトレンチで囲み、２つ
のトレンチの間に結晶欠陥を形成するようにすれば、デ
バイス形成領域に他の素子（例えばバイポーラトランジ
スタ等）を形成するような場合においても適用可能であ
る。

【００７５】また、図７〜図９に示すレイアウト構成
は、例えば図１０のような半導体装置に適用される。す
なわち、トレンチによってＳＯＩ領域をバイポーラトラ
ンジスタ領域８０、ＣＭＯＳ領域８１、パワーデバイス
領域８２の各領域に区画し、パワーデバイス領域８２の
み２重トレンチ５１ａ、５１ｂで囲むと共に、バイポー
ラトランジスタ領域８０およびＣＭＯＳ領域８１を１重
のトレンチ８３で囲んだ半導体装置において、２重トレ
ンチ５１ａ、５１ｂの間のＳＯＩ領域８４および各素子
間のフィールド領域８５を結晶欠陥配置領域とし、かつ
この結晶欠陥配置領域をグランド電位とした構成にする
ことができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態における半導体装置であ
って、（ａ）は半導体装置を正面から見た時のレイアウ
トを示す図であり、（ｂ）は（ａ）のＡ−Ａ断面図であ
る。

【図２】図１に示す半導体装置の製造工程を示す図であ
る。

【図３】結晶欠陥を形成する領域のレイアウトを説明す
るための図である。

【図４】本発明の第２実施形態における半導体装置であ
って、（ａ）は半導体装置を正面から見た時のレイアウ
トを示す図であり、（ｂ）は（ａ）のＢ−Ｂ断面図であ
る。

【図５】図４に示す半導体装置の製造工程を示す図であ
る。

【図６】イオン注入領域とＬＯＣＯＳ酸化膜形成領域と
のオーバラップ状態と結晶欠陥発生割合との関係を示し
た図である。

【図７】本発明の第３実施形態における半導体装置を正
面から見た時のレイアウトを示す図である。

【図８】図７のＣ−Ｃ断面図である。

【図９】第３実施形態の他の例における半導体装置のレ
イアウトを示す図である。

【図１０】本発明の第３実施形態の他の例として示す半
導体装置を正面から見た時のレイアウトを示す図であ
る。

【符号の説明】

１…ＳＯＩ基板、２…デバイス形成領域、３…非デバイ
ス形成領域、４…トレンチ、５…酸化膜、６…ポリシリ
コン層、７…ＬＯＣＯＳ酸化膜、１０…イオン注入領
域、２０…スクライブライン、２１…半導体装置、２２
…ＬＯＣＯＳ酸化膜、２３…イオン注入領域。

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/06 Ｈ０１Ｌ 21/76 Ｍ 27/08 ３３１ 21/94 Ａ 27/12 27/06 ３２１Ｃ 29/786 29/78 ６２１ (72)発明者江口浩次愛知県刈谷市昭和町１丁目１番地株式会社デンソー内 (72)発明者北村康宏愛知県刈谷市昭和町１丁目１番地株式会社デンソー内Ｆターム(参考） 4M108 AB05 AB06 AB14 AB18 AB27 AB29 AC50 AD13 AD14 BA10 BD17 5F032 AA09 AA14 AA16 AA25 AA35 AA44 AA47 AA84 BA01 BA02 BA05 BB01 CA17 CA18 CA24 DA41 DA43 DA60 DA63 DA71 5F048 AA04 AA07 AC05 BA16 BG05 BG12 BG14 CA04 5F110 AA06 BB12 DD05 DD11 HM12 NN62 NN63 NN65 NN66

Claims

【特許請求の範囲】

【請求項１】第１のシリコン基板（１ｂ）と第２のシ
リコン基板（１ｃ）とが絶縁膜（１ａ）を介して貼り合
わされたＳＯＩ基板（１）のうち、前記第１のシリコン
基板に対して前記絶縁膜に達するトレンチ（４）を形成
することにより、デバイスが形成されるデバイス形成領
域（２）とデバイスが形成されない非デバイス形成領域
（３）とに絶縁分離してなる半導体装置の製造方法にお
いて、前記非デバイス形成領域に不純物のイオン注入を行い、
前記非デバイス形成領域における前記第１のシリコン基
板の表層部にイオン注入領域（１０）を形成する工程
と、前記イオン注入領域の表面を酸化することにより、前記
イオン注入領域に結晶欠陥を形成する工程と、を有する
ことを特徴とする半導体装置の製造方法。
【請求項２】前記イオン注入領域を形成する工程で
は、前記非デバイス形成領域の一部にのみイオン注入を
行うことを特徴とする請求項１に記載の半導体装置の製
造方法。
【請求項３】前記イオン注入領域を形成する工程で
は、前記ＳＯＩ基板のうちスクライブライン（１３）と
なる領域にイオン注入を行うことを特徴とする請求項１
又は２に記載の半導体装置の製造方法。
【請求項４】前記トレンチとして、前記デバイス形成
領域を囲むように第１トレンチ（５１ａ）を形成すると
共に、該第１トレンチを囲むように第２トレンチ（５１
ｂ）を形成し、前記イオン注入領域形成工程では、前記
非デバイス形成領域のうち前記第１、第２トレンチの間
の領域に前記イオン注入を行い、前記結晶欠陥形成工程
では、前記第１、第２トレンチの間の領域に前記結晶欠
陥を形成することを特徴とする請求項１又は２に記載の
半導体装置の製造方法。
【請求項５】前記イオン注入領域形成工程では、前記
第１、第２トレンチの間の領域に部分的に前記イオン注
入を行うことを特徴とする請求項４に記載の半導体装置
の製造方法。
【請求項６】前記結晶欠陥を形成する工程における前
記酸化は、前記非デバイス形成領域にＬＯＣＯＳ酸化膜
（７）を形成するＬＯＣＯＳ酸化によって行うことを特
徴とする請求項１乃至５のいずれか１つに記載の半導体
装置の製造方法。
【請求項７】前記イオン注入領域を形成する工程で
は、前記不純物としてボロンをイオン注入することを特
徴とする請求項１乃至６のいずれか１つに記載の半導体
装置の製造方法。
【請求項８】前記トレンチに対して垂直を成す複数の
トレンチ（１４）を形成することを特徴とする請求項１
乃至７のいずれか１つに記載の半導体装置の製造方法。
【請求項９】第１のシリコン基板（１ｂ）と第２のシ
リコン基板（１ｃ）とが絶縁膜（１ａ）を介して貼り合
わされたＳＯＩ基板（１）のうち、前記第１のシリコン
基板に対してデバイス形成を行う半導体装置の製造方法
において、前記第１のシリコン基板に不純物のイオン注入を行い、
前記第１のシリコン基板の表層部にイオン注入領域（２
３）を形成する工程と、少なくとも前記イオン注入領域の一部を含むように、前
記第１のシリコン基板の表面をＬＯＣＯＳ酸化し、前記
イオン注入領域とオーバラップするＬＯＣＯＳ酸化膜
（２２）を形成することにより、前記第１のシリコン基
板の表層部に結晶欠陥を形成する工程と、を有すること
を特徴とする半導体装置の製造方法。
【請求項１０】前記イオン注入領域を形成する工程で
は、前記ＳＯＩ基板のうちスクライブライン（２０）と
なる領域にイオン注入を行うことを特徴とする請求項９
に記載の半導体装置の製造方法。
【請求項１１】前記イオン注入領域と前記ＬＯＣＯＳ
酸化膜のオーバラップ量を３μｍ以上に設定することを
特徴とする請求項９又は１０に記載の半導体装置の製造
方法。
【請求項１２】第１のシリコン基板（５２）と第２の
シリコン基板（５４）とが絶縁膜（５３）を介して貼り
合わされたＳＯＩ基板のうち、前記第１のシリコン基板
に配置されるデバイス形成領域（５０）と、前記第１のシリコン基板において、前記デバイス形成領
域を囲むように形成された２重のトレンチ（５１ａ、５
１ｂ）とを有し、前記２重のトレンチの間の領域は、前記２重のトレンチ
により、前記デバイス形成領域および前記２重のトレン
チよりも外側の領域に対して絶縁分離されていると共
に、結晶欠陥配置領域とされていることを特徴とする半
導体装置。
【請求項１３】前記デバイス形成領域には、パワーデ
バイスが形成されていることを特徴とする請求項１２に
記載の半導体装置。
【請求項１４】前記２重のトレンチの間の領域は、グ
ランド電位とされていることを特徴とする請求項１２又
は１３に記載の半導体装置。