JP2002026283A

JP2002026283A - 多層構造のメモリ装置及びその製造方法

Info

Publication number: JP2002026283A
Application number: JP2000200275A
Authority: JP
Inventors: Satoshi Inoue; 聡井上
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2000-06-30
Filing date: 2000-06-30
Publication date: 2002-01-25

Abstract

(57)【要約】【課題】メモリ層を多層化して大容量化を図るとき
に、多層化メモリ層の周辺回路の製造コストを大幅に低
減させる。【解決手段】２次元的に配列された複数のメモリセル
から成るメモリ層１２Ａ〜１２Ｂを複数枚積層してメモ
リ部１２を形成した多層構造のメモリ装置である。アド
レス信号をエンコーディングして３次元アドレスを求め
る機能を有する１系列の周辺回路１３（１５）と、３次
元アドレスに応じたメモリセルを複数枚のメモリ層１２
Ａ〜１２Ｃから選択するスイッチ部１３（１５）とを備
える。メモリ層１２Ａ〜１２Ｃの夫々は単純マトリクス
型のメモリ層である。周辺回路１４、１６はメモリ層の
行及び列に対応して設けた１対の周辺回路である。スイ
ッチ部１３、１５は、各メモリ層を形成する全メモリセ
ルの行方向又は列方向の電極に接続され且つ制御信号に
応じてオンオフする電子スイッチを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多層構造のメモリ
装置及びその製造方法に係り、データのメモリ部を成す
メモリ層を多層化した構造のメモリ装置及びその製造方
法に関する。

【０００２】

【従来の技術】一般に、メモリ装置は、データを記憶す
るメモリ部と、メモリ部へのデータの書込み及びメモリ
部からのデータの読出しを行う、いゆわる周辺回路とを
備える。メモリ部は層状のマトリクスを成すメモリ層と
して基板上に形成され、この基板上のメモリ層の周りに
は周辺回路が配置される。メモリ層と周辺回路とは１対
１で対応しているため、メモリ層を多層化する場合、そ
の分、周辺回路も必要になる。

【０００３】この多層化の一例を図７に模試的に示す。
例えば、メモリ層を３層、積層する場合、基板ＢＰ上に
１層目のメモリ層Ｍ１を形成すると共にその周辺近傍
に、メモリ層へのデータの書込み及びメモリ層からのデ
ータの読出しを行う、いゆわる周辺回路が形成されるＸ
方向及びＹ方向の周辺回路（ドライバ、デコーダ、セン
スアンプなど）ＰＳ１、ＰＳ１が形成される。この１層
目のメモリ層Ｍ１及び周辺回路ＰＳ１、ＰＳ１の上に、
図示しない層間絶縁膜を介して、２層目のメモリ層Ｍ２
及びその周辺回路ＰＳ２，ＰＳ２が同様に形成される。
続いて、２層目のメモリ層Ｍ１及び周辺回路ＰＳ２，Ｐ
Ｓ２の上に図示しない層間絶縁膜を介して３層目のメモ
リ層Ｍ３及びその周辺回路ＰＳ３，ＰＳ３が同様に形成
される。

【０００４】同様な多層化の例が国際公開第ＷＯ９９／
１２１７０号の図１１に記載されている。この公報記載
の場合、強誘電体の厚さ方向の表裏にＸ方向及びＹ方向
に沿ってストライプ状の電極を夫々配して単純マトリク
ス型メモリ素子のメモリ層を形成し、このメモリ層を複
数個、そのＺ方向に直上に積層する。このとき、各メモ
リ層の周辺回路もＺ方向に直上に積層している。

【０００５】さらに別の多層化の例として、国際公開第
ＷＯ９９／１４７６２号の図８及び国際公開第ＷＯ９９
／１４７６３号の図１０には、ドライバ及び制御回路な
どの周辺回路を作り込んだ基板上にＲＯＭメモリ層と絶
縁層とを交互に積層した構造が提案されている。この構
造の場合、各ＲＯＭメモリ層間は、この積層体の一方の
側面部にその積層方向に沿って形成したドライババスを
介して相互に接続されている。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
たメモリ層の多層化構造の場合、いずれにあっても、重
ねるメモリ層の数の分だけ周辺回路を用意しなければな
らないので、各メモリ層に対応して周辺回路を作成する
工程の製造コストは単純に掛け算となる。つまり、製造
コストが依然として高く、メモリ層を増やして大容量化
する割りには、製造コストのコストダウンが図り難いと
問題があった。

【０００７】本発明は、メモリ層を多層化して大容量化
を図るときに、多層化メモリ層の周辺回路の製造コスト
を大幅に低減させることをその目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明のメモリ装置によれば、2次元的に配列され
た複数のメモリセルから成るメモリ層を複数枚積層して
メモリ部を形成した多層構造のメモリ装置において、与
えられるアドレス信号をエンコーディングして３次元ア
ドレスを求める機能を有する１系列の周辺回路と、前記
３次元アドレスに応じたメモリセルを前記複数枚のメモ
リ層から選択するスイッチング手段とを備えたことを特
徴とする。

【０００９】これにより、メモリ層を多層化して大容量
化を図ることができる一方で、スイッチング手段を設け
たことで、従来のように、多層化メモリ層の層数分に対
応してその数分の周辺回路を設けていたメモリ装置に比
べて、周辺回路の製造に関わるコストを大幅に低減させ
ることができる。

【００１０】このメモリ装置の構成は更に種々の対応に
展開できる。例えば、前記複数のメモリ層の夫々は単純
マトリクス型のメモリ層であって、前記１系列の周辺回
路はそのメモリ層のマトリクスを成す行及び列に対応し
て設けた１対の周辺回路である。このとき、前記単純マ
トリクス型のメモリ層は、パッシブアドレッシング駆動
によりメモリセル選択がなされる有機薄膜層であっても
よい。この有機薄膜層は、強誘電性を有する有機材料か
ら成る薄膜層であってもよい。

【００１１】また例えば、前記スイッチング手段は、前
記複数のメモリ層に対応して設けた行方向のメモリ層選
択スイッチ部及びその列方向のメモリ層選択スイッチ部
と、この両方のスイッチ部に制御信号を送る制御手段と
を備え、前記行方向のメモリ層選択スイッチ部は、前記
複数のメモリ層それぞれを形成する全メモリセルの行方
向の電極に接続され且つ前記制御信号に応じてオンオフ
する電子スイッチを備えるとともに、前記列方向のメモ
リ層選択スイッチ部は、前記複数のメモリ層それぞれを
形成する全メモリセルの列方向の電極に接続され且つ前
記制御信号に応じてオンオフする電子スイッチを備えて
いてもよい。この場合、一例として、少なくとも前記周
辺回路と前記行方向及び列方向の両方のメモリ層選択ス
イッチ部は、同一基板上に形成されていてもよい。また
別の例としては、少なくとも前記周辺回路と前記行方向
及び列方向の両方のメモリ層選択スイッチ部は、前記同
一基板に転写成形されていてもよい。

【００１２】一方、本発明に係る多層構造のメモリ装置
の製造方法は、基板上に少なくとも周辺回路と複数のメ
モリ層夫々のメモリセルを選択するためのメモリ層選択
スイッチ部とを転写形成する工程と、この周辺回路及び
メモリ層選択スイッチ部が転写成形された側の前記基板
上に平坦化膜を形成する工程と、この平坦化膜に前記メ
モリ層選択スイッチ部のスイッチ出力端にコンタクトホ
ールを介して電気的に接続された接続部を形成する工程
と、前記平坦化膜上に単純マトリクス構造のメモリセル
から成るメモリ層を形成する工程と、前記平坦化膜形成
工程、前記接続部形成工程、及び前記メモリ層形成工程
をこの順に前記複数のメモリ層の数だけ繰り返す工程と
を含むことを特徴とする。この方法によっても、上述の
メモリ装置の基本構成のものと同等の作用効果を得る。

【００１３】例えば、前記転写形成工程は、少なくとも
前記周辺回路及び前記メモリ層選択スイッチ部を剥離層
を介して基台上に形成し、照射光の照射によって前記剥
離層に層内又は界面剥離を生じさせて、少なくとも前記
周辺回路及び前記メモリ層選択スイッチ部を前記基台か
ら剥離して前記基板上に転写形成する工程である。

【００１４】

【発明の実施の形態】以下、本発明の１つの実施形態を
図１〜図６に基づき説明する。本実施形態に係るメモリ
装置は、その全体として図１及び図２に示す如く、多層
構造を有している。図１は図２のＩ−Ｉ線に沿って見た
概略平面図を、図２は図１中のＩＩＡ−ＩＩ線に沿った
破断した概略断面図を夫々示す。なお、後述するよう
に、このメモリ装置のメモリセル部、並びに、メモリ層
選択スイッチ部及び周辺回路は、Ｘ方向及びＹ方向に関
してマトリクス状に形成され、対称性を有しているた
め、図１のＩＩＢ−ＩＩＢ線に沿った断面構造も、同図
のＩＩＡ−ＩＩＡ線に沿った断面構造と同等に現れる。

【００１５】このメモリ装置は、図１に示す如く、矩形
状の１枚の基板１１を備え、この基板１１に各種のメモ
リ構成部材が一体に形成されている。具体的には、基板
１１の面上にその１つの角部に寄せて形成された多層構
造のメモリセル部１２と、このメモリセル部１２の同図
における横方向に併置されたＸメモリ層選択スイッチ部
１３及びＸ周辺回路１４と、メモリセル部１２の同図に
おける上方向に併置されたＹメモリ層選択スイッチ部１
５及びＹ周辺回路１６、及び制御回路１７を備える。

【００１６】この内、Ｘメモリ層選択スイッチ部１３及
びＸ周辺回路１４とＹメモリ層選択スイッチ部１５及び
Ｙ周辺回路１６の上面には、図２に示すように、平坦化
膜１８が形成される。Ｘ周辺回路１４はワード線の選択
を担う一方、Ｙ周辺回路１６はビット線の選択を担う。

【００１７】メモリセル部１２は、ここでは、その多層
構造として３層のメモリ層１２Ａ〜１２Ｃで構成される
が、メモリ層の積層数は複数であればよく、例えば２層
であっても、８層であってもよい。

【００１８】メモリ層１２Ａ〜１２Ｃの夫々は、矩形状
のメモリセル領域を成すように成膜された薄膜２１（例
えば有機薄膜）と、この有機薄膜２１を挟んでその表裏
面それぞれに配設されたストライプ状のＸストライプ電
極２２_１〜２２_ｎ及びＹストライプ電極２３_１〜２３_ｎ
とを備える。Ｘストライプ電極２２_１〜２２_ｎはＸ方向
に沿って複数本、延設され、それらの一端がコンタクト
ホール２４_１〜２４_ｎを介してＸメモリ層選択スイッチ
部１３の１層目選択出力端に夫々電気的に接続されてい
る。一方、Ｙストライプ電極２３_１〜２３_ｎはＹ方向に
沿って複数本、延設され、それらの一端がコンタクトホ
ール２５_１〜２５_ｎを介してＹメモリ層選択スイッチ部
１５の１層目選択出力端に夫々電気的に接続されてい
る。

【００１９】有機薄膜２１は、Ｘストライプ電極及びＹ
ストライプ電極間に印加される電界強度がある閾値を超
えるとインピーダンス（電圧対電流特性）が変化し、且
つ、印加電界を０にしてもインピーダンスが変化しない
特性を有する材料で構成されている。従って、有機薄膜
２１のハイインピーダンス状態とローインーダンス状態
に対応してそれぞれ"０"或いは"１"を割り当てれば不揮
発性メモリを実現することができる。このような有機薄
膜２１を用いれば、互いに直交するＸストライプ電極と
Ｙストライプ電極の各交点において１つのメモリセル
（単位メモリセル）が形成される。

【００２０】有機薄膜２１のその他の例としては、強誘
電性を有する有機材料を用いることもできる。この有機
材料は自発分極を有し、Ｘストライプ電極及びＹストラ
イプ電極間に印加される電界に応じて分極軸が反転し、
且つ、印加電界を０にしても分極状態が変化しない特性
を有している。従って、有機薄膜２１の分極状態に対応
してそれぞれ"０"或いは"１"を割り当てれば不揮発性メ
モリを実現することができる。このような有機薄膜２１
を用いれば、互いに直交するＸストライプ電極とＹスト
ライプ電極の各交点において１つのメモリセル（単位メ
モリセル）が形成される。

【００２１】このように有機薄膜２１及びその表裏面に
形成したＸストライプ電極２２_１〜２２_ｎ、Ｙストライ
プ電極２３_１〜２３_ｎが１組として一体に形成される。
この１層目のメモリ層１２Ａの上面には平坦化膜２６Ａ
が積層されて、この平坦化膜２６Ａの上面に上述の組と
同等に構成された２層目のメモリ層１２Ｂが一体に形成
される。この２層目のメモリ層１２Ｂの上面には平坦化
膜２６Ｂが積層されて、この平坦化膜２６Ｂの上面に上
述の組と同等に構成された３層目のメモリ層１２Ｃが一
体に形成される。このメモリ層１２Ｃの上面には平坦化
膜２６Ｃが積層されて、メモリの多層構造になってい
る。

【００２２】２層目及び３層目のメモリ層１２Ｂ，１２
Ｃ夫々の複数本のＸストライプ電極も、図２に示す如
く、コンタクトホール２７_１〜２７_ｎ及び２８_１〜２８
_ｎを介してＸメモリ層選択スイッチ部１３の２層目、３
層目のスイッチ出力端に夫々電気的に接続されている。
このコンタクト構造はＹメモリ層選択スイッチ部１５に
ついても同様である。

【００２３】Ｘメモリ層選択スイッチ部１３及びＹメモ
リ層選択スイッチ部１５は、制御回路１７からのメモリ
層選択信号Ｓ１〜Ｓ３に応答してメモリ層１２Ａ〜１２
Ｃを択一的に選択するＴＦＴ（薄膜トランジスタ）など
の電子スイッチを層数及び各方向の電極数に応じて備え
ている。

【００２４】これらのスイッチ部１３、１５の電気回路
系を部分的に図３に示す。同図に示す如く、Ｘ周辺回路
１４からの１番目のワード線は３本に分岐し、それぞれ
の途中にＴＦＴなどの電子スイッチ１３１Ａ〜１３１Ｃ
が挿入されている。この電子スイッチ１３１Ａ〜１３１
Ｃの出力端は、前述したコンタクトホール２４１、２７
１、２８１を介して、夫々、１層目〜３層目のメモリ層
１２Ａ〜１２Ｃの１番目のＸストライプ電極２２１に電
気的に接続されている。Ｘ周辺回路１４の２番目以降の
ワード線についても、上述同様に構成され、電子スイッ
チ１３２Ａ（…１３ｎＡ）〜１３２Ｃ（…１３ｎＣ）を
介して２番目以降のストライプ電極２２２（…２２ｎ）
に電気的に接続されている。このため、電子スイッチ１
３１Ａ〜１３ｎＣは、３つのメモリ層選択信号Ｓ１〜Ｓ
３の何れかを受けて切り換えられる３つのスイッチ群Ｓ
Ｘ１〜ＳＸ３に分類される。

【００２５】一方、Ｙ周辺回路１６からの１番目のビッ
ト線は３本に分岐し、それぞれの途中にＴＦＴなどの電
子スイッチ１５１Ａ〜１５１Ｃが挿入されている。この
電子スイッチ１５１Ａ〜１５１Ｃの出力端は、前述した
コンタクトホール（２５１など）を介して、夫々、１層
目〜３層目のメモリ層１２Ａ〜１２Ｃの１番目のＹスト
ライプ電極２３１に電気的に接続されている。Ｙ周辺回
路１６の２番目以降のビット線についても、上述同様に
構成され、電子スイッチ１５２Ａ（…１５ｎＡ）〜１５
２Ｃ（…１５ｎＣ）を介して２番目以降のストライプ電
極２３２（…２３ｎ）に電気的に接続されている。この
ため、電子スイッチ１５１Ａ〜１５ｎＣは、３つのメモ
リ層選択信号Ｓ１〜Ｓ３の何れかを受けて切り換えられ
る３つのスイッチ群ＳＹ１〜ＳＹ３に分類される。

【００２６】Ｘ周辺回路１４及びＹ周辺回路１６は、夫
々、メモリ層１２Ａ〜１２Ｃの夫々へのアドレッシング
を行ってデコーダの読出し・書込み等を行うデータ及び
ドライバを備えている。Ｘ周辺回路14の各ワード線は図
３に示す如く３分岐して、各分岐路がＸメモリ層選択ス
イッチ部１３の各スイッチ群ＳＸ１（〜ＳＸ３）の電子
スイッチ１３１Ａ（〜１３ｎＣ）を介して各Ｘストライ
プ電極２２１（〜２２ｎ）に電気的に接続されている。
一方、Ｙ周辺回路1６の各ビット線も図３に示す如く３
分岐して、各分岐路がＹメモリ層選択スイッチ部１５の
各スイッチ群ＳＹ１（〜ＳＹ３）の電子スイッチ１５１
Ａ（〜１５ｎＣ）を介して各Ｙストライプ電極２３１
（〜２３ｎ）に電気的に接続されている。

【００２７】Ｘ周辺回路１４及びＹ周辺回路１６は、ま
た、与えられたメモリセル選択用のアドレス信号をデコ
ーティングするときに、そのデコーティング情報を制御
回路１７に送るようになっている。

【００２８】制御回路１７は、Ｘ周辺回路１４及びＹ周
辺回路１６からのデコーティング情報に基づいてメモリ
層選択信号Ｓ１〜Ｓ３を生成するＣＰＵ、論理回路など
を備えている。

【００２９】続いて、本実施形態に係るメモリ装置の製
造方法を説明する。この製造方法は、予め所望の半導体
プロセスで形成しておいた周辺回路１４、１６、メモリ
層選択スイッチ部１３、１５、及び制御回路１７を、い
わゆる転写法で基板に転写成形するとともに、その転写
された基板に対して平坦化、コンタクトホール形成、及
びメモリ層形成を繰り返して多層化を実現することに特
徴がある。なお、周辺回路１４、１６、メモリ層選択ス
イッチ部１３、１５、及び制御回路は、シリコン基板上
に通常の半導体プロセスを用いて作り込んでいってもよ
い。

【００３０】この製造方法によって、メモリ装置は、そ
のメモリ層が多層化され、周辺回路１４、１６、メモリ
層選択スイッチ部１３、１５、及び制御回路１７が同一
層に形成される。メモリ層を多層化した場合でも、メモ
リ層選択スイッチ部１３、１５を設けることで、周辺回
路１４、１６がＸ方向、Ｙ方向について、各々、１系統
で済むという効果がある。

【００３１】以下、この製造方法を詳細に説明する。ま
ず、図４を参照して周辺回路１４、１６、メモリ層選択
スイッチ部１３、１５、及び制御回路１７（同図では、
参照符号「１４〜１７」で表す）の製造工程について説
明する。

【００３２】まず、同図（Ａ）に示すように、剥離層４
０を介して基台３９上に周辺回路等１４〜１７を製造す
る。

【００３３】基台３９は照射光が透過しうる透光性を有
するものであって、周辺回路等１４〜１７を製造するた
めの半導体プロセスに対する耐熱性および耐食性を備え
る材料から構成される。照射光の透過率は１０％以上で
あることが好ましく、５０％以上であることがより好ま
しい。透過率が低すぎると照射光の減衰が大きくなり、
剥離層４０を剥離させるのにより大きなエネルギーを要
するからである。

【００３４】基台３９の耐熱性については、半導体プロ
セスによって、例えば４００℃〜９００℃以上となるこ
とがあるため、これらの温度に耐えられる性質を備えて
いることが好ましい。基台３９が耐熱性に優れていれ
ば、周辺回路等１４〜１７の製造条件において、温度設
定が自由に行えるからである。基台３９はその歪点が周
辺回路等１４〜１７の製造プロセスの最高温度以上の材
料の構成されていることが好ましい。具体的には、歪点
が３５０℃以上であることが好ましく、５００℃以上で
あることがさらに好ましい。このような材料としては、
例えば、石英ガラス、ソーダガラス、コーニング７０５
９、日本電気ガラスＯＡ―２等の耐熱性ガラスがある。
特に、石英ガラスは、耐熱性に優れる。

【００３５】その歪点は、通常のガラスが４００℃〜６
００℃であるのに対し、１０００℃である。基台３９の
厚さに大きな制限はないが、０．１ｍｍ〜５ｍｍ程度で
あることが好ましく、さらには０．５ｍｍ〜１．５ｍｍ
であることがより好ましい。基台３９の厚さが薄すぎる
と強度の低下を招き、逆に厚すぎると、基台３９の透過
率が低い場合に照射光の減衰を招くからである。ただ
し、基台３９の照射光の透過率が高い場合には、前記上
限値を越えてその厚みを厚くすることができる。また、
照射光を均等に剥離層に届かせるために、基台３９の厚
みは均一であることが好ましい。

【００３６】一方、剥離層４０は、レーザ光等の照射光
により層内や界面において剥離（「層内剥離」または
「界面剥離」ともいう）を生ずる薄膜である。この剥離
層４０に一定強度の光を照射することにより、剥離層４
０を構成する原子または分子における原子間または分子
間の結合力が消失しまたは減少し、アブレーション(abl
ation)等を生じ、剥離を起こすものである。また、照射
光の照射により、剥離層４０から気体が放出され、分離
に至る場合もある。剥離層４０に含有されていた成分が
気体となって放出され分離に至る場合と、剥離層４０が
光を吸収して気体になり、その蒸気が放出されて分離に
至る場合とがある。

【００３７】このような剥離層４０の組成としては、
（１）非晶質シリコン、（２）酸化ケイ素若しくはケイ
酸化合物、酸化チタン若しくはチタン酸化合物、酸化ジ
ルコニウム若しくはジルコン酸化合物、酸化ランタン若
しくはランタン酸化合物等の各種酸化物セラミックス、
または誘電体あるいは半導体、（３）窒化ケイ素、窒化
アルミ、窒化チタン等の窒化物セラミックス、（４）有
機高分子材料、（５）金属が考えられる。

【００３８】この場合、非晶質シリコンには水素が含有
されていてもよい。水素の含有量は、２ａｔ％程度以上
であることが好ましく、２ａｔ％〜２０ａｔ％であるこ
とがさらに好ましい。水素が含有されていると、光の照
射により水素が放出されることにより剥離層４０に内圧
が発生し、これが剥離を促進するからである。水素の含
有量は、成膜条件、例えば、ＣＶＤ法を用いる場合に
は、そのガス組成、ガス圧力、ガス雰囲気、ガス流量、
ガス温度、基板温度、投入する光のパワー等の条件を適
宜設定することによって調整する。

【００３９】また、酸化珪素としては、ＳｉＯ、ＳｉＯ
_２、Ｓｉ_３Ｏ_２が挙げられる。珪酸化合物としては、例
えばＫ_２Ｓｉ_３、Ｌｉ_２ＳｉＯ_３、ＣａＳｉＯ_３、Ｚｒ
ＳｉＯ_４、Ｎａ２ＳＯ３が挙げられる。酸化チタンとし
ては、ＴｉＯ、Ｔｉ_２Ｏ_３、ＴｉＯ_２が挙げられる。チ
タン酸化合物としては、例えば、ＢａＴｉＯ_４、ＢａＴ
ｉＯ_３、ＣａＴｉＯ_３、ＳｒＴｉＯ_３、ＰｂＴｉ_３，Ｍ
ｇＴｉＯ_３、ＺｒＴｉ _２，ＳｎＴｉＯ_４，Ａｌ_２Ｔ
ｉ_５，ＦｅＴｉＯ_３、ＢａＴｉ_５Ｏ_１１、が挙げられ
る。酸化ジルコニウムとしては、ＺｒＯ２が挙げられ
る。ジルコン酸化合物としては、例えば、ＢａＺｒ
Ｏ_３、ＺｒＳｉＯ_４、ＰｂＺｒＯ_３、ＭｇＺｒＯ_３、Ｋ
_２ＺｒＯ_３が挙げられる。

【００４０】有機高分子材料としては、―ＣＨ_２−、−
ＣＯ−（ケトン）、−ＣＯＮＨ−（アミド）、−ＮＨ−
（イミド）、−ＣＯＯ−（エステル）、−Ｎ＝Ｎ−（ア
ゾ）、−ＣＨ＝Ｎ−（シフ）等の結合（光の照射により
これらの原子間結合が切断される）を有するもの、特
に、これらの結合を多く有するものであれば、他の組成
であってもよい。

【００４１】また、有機高分子材料は、構成式中に、芳
香族炭化水素（１または２以上のベンゼン環またはその
縮合環）を有するものであってもよい。このような有機
高分子材料の具体例としては、ポリエチレン、ポリプロ
ピレンのようなポリオレフィン、ポリイミド、ポリアミ
ド、ポリエステル、ポリメチルメタクリレート（ＰＭＭ
Ａ）、ポリフェニレンサルファイド（ＰＰＳ）、ポリエ
ーテルスルホン（ＰＥＳ）、エポキシ樹脂等が挙げられ
る。

【００４２】金属としては、例えば、Ａｌ、Ｌｉ、Ｔ
ｉ、Ｍｎ，Ｉｎ，Ｓｎ，Ｙ，Ｌａ，Ｃｅ，Ｎｄ，Ｐｒ，
Ｇｄ若しくはＳｍ、またはこれらのうち少なくとも一種
を含む合金が挙げられる。

【００４３】剥離層４０の厚さとしては、１ｎｍ〜２０
μｍ程度であるのが好ましく、１０ｎｍ〜２μｍ程度で
あるのがより好ましく、４０ｎｍ〜１μｍ程度であるの
がさらに好ましい。剥離層４０の厚みが薄すぎると、形
成された膜厚の均一性が失われて剥離にむらが生ずるか
らであり、反対に、厚すぎると、剥離に必要とされる照
射光のパワー（光量）を大きくする必要があったり、ま
た、剥離後に残された剥離層の残渣を除去するのに時間
を要したりするからである。

【００４４】剥離層４０の形成方法は、均一な厚みで剥
離層を形成可能な方法であればよく、剥離層４０の組成
や厚み等の諸条件に応じて適宜選択することが可能であ
る。例えば、ＣＶＤ（ＭＯＣＶＤ、低圧ＣＶＤ、ＥＣＲ
―ＣＶＤ含む）法、蒸着、分子線蒸着（ＭＢ）、スパッ
タリング法、イオンプレーティング法、ＰＶＤ法等の各
種気相成膜法、電気メッキ、浸漬メッキ（ディッピン
グ）、無電解メッキ法等の各種メッキ法、ラングミュア
・ブロジェット（ＬＢ）法、スピンコート、スプレーコ
ート法、ロールコート法等の塗布法、各種印刷法、転写
法、インクジェット法、粉末ジェット法等に適用でき
る。これらのうち２種以上の方法を組み合わせてもよ
い。

【００４５】特に剥離層４０の組成が非晶質シリコンの
場合には、ＣＶＤ、特に低圧ＣＶＤやプラズマＣＶＤに
より成膜するのが好ましい。また剥離層１０をゾル・ゲ
ル法によりセラミックを用いて成膜する場合や有機高分
子材料で構成する場合には、塗布法、特にスピンコート
により成膜することが好ましい。

【００４６】周辺回路等１４〜１７は、周知の半導体プ
ロセス、例えば、有機シラン（ＴＥＯＳ）及び酸素を反
応ガスとして用いたプラズマＣＶＤ法による酸化シリコ
ン膜の成膜、減圧ＣＶＤ法を用いたＳｉＨ_４の熱分解に
よるシリコン層（デバイス形成層）の形成、ゲート絶縁
膜の形成、不純物イオンの打ち込みや所望の配線工程等
を経たプロセスで製造される。これにより、ＴＦＴ等の
各種半導体素子から構成される周辺回路等１４〜１７が
製造される。

【００４７】次いで、図４（Ｂ）に示すように、基台３
９の裏面から光を照射し、周辺回路等１４〜１７を基台
３９から剥離する。照射光としては、剥離層４０に層内
剥離および／または界面剥離を起こさせるものであれば
いかなるものでもよく、例えば、Ｘ線、紫外線、可視
光、赤外線（熱線）、レーザ光、ミリ波、マイクロ波等
の各波長の光が適用できる。また電子線であっても放射
線（α線、β線、γ線）等であってもよい。それらの中
でも、剥離層にアブレーションを生じさせ易いという点
で、レーザ光が好ましい。

【００４８】このレーザ光を発生させるレーザ装置とし
ては、各種気体レーザ、個体レーザ（半導体レーザ）等
が挙げられるが、特にエキシマレーザ、Ｎｄ−ＹＡＧレ
ーザ、アルゴンレーザ、ＣＯ_２レーザ、ＣＯレーザ、Ｈ
ｅ−Ｎｅレーザ等が好ましく、その中でもエシキマレー
ザが特に好ましい。エキシマレーザは、短波長域で高エ
ネルギーを出力するため、極めて短時間で剥離層４０に
アブレーションを生じさせることができる。このため隣
接する層や近接する層に温度上昇を生じさせることがほ
とんどなく、層の劣化や損傷を可能な限り少なくして剥
離を達成することができる。

【００４９】剥離層４０に、アブレーションを生じる波
長依存性がある場合、照射されるレーザ光の波長は、１
００ｎｍ〜３５０ｎｍ程度であることが好ましい。剥離
層４０に、ガス放出、気化または昇華等の層変化を起こ
させるためには、照射されるレーザ光の波長は、３５０
ｎｍ〜１２００ｎｍ程度であることが好ましい。

【００５０】また、照射されるレーザ光のエネルギー密
度は、エキシマレーザの場合、１０ｍＪ／ｃｍ^２〜５０
００ｍＪ／ｃｍ^２程度が好ましく、特に１００ｍＪ／ｃ
ｍ^２〜５２９９ｍＪ／ｃｍ^２程度がより好ましい。照射
時間は１ｎｓｅｃ〜１０００ｎｓｅｃ程度とするのが好
ましく、１０ｎｓｅｃ〜１００ｎｓｅｃ程度とするのが
より好ましい。エネルギー密度が低いか照射時間が短い
と、十分なアブレーションが生ぜず、エネルギー密度が
高いか照射時間が長いと、剥離層４０を透過した照射光
により、周辺回路等１４〜１７へ悪影響を及ぼすことが
ある。

【００５１】光の照射は、その強度が均一となるように
照射するのが好ましい。光の照射方向は、剥離層４０に
対し垂直な方向に限らず、剥離層４０に対し所定角傾斜
した方向であってもよい。また、剥離層４０の面積が照
射光１回の照射面積より大きい場合には、剥離層４０全
領域に対し、複数回に分け光を照射してもよい。また、
同一箇所に複数回照射してもよい。また、異なる種類、
異なる波長（波長域）の光を同一領域または異なる領域
に複数回照射してもよい。

【００５２】次に、図５〜６を参照して、多層構造のメ
モリ装置（メモリセル部は単純マトリクス型メモリ素子
を成す）の製造工程について説明する。図５の（Ａ）〜
（Ｅ）の各工程図は、図６の（Ａ）〜（Ｅ）の工程図夫
々に対応し、図６はメモリセル部の製造工程断面図であ
る。

【００５３】まず、図５（Ａ）及び図６（Ａ）に示すよ
うに、図４（Ｂ）に示した如く、基台３９から剥離した
周辺回路等１４〜１７を基板１１に転写形成する。基板
１１は後述する平坦化膜、有機薄膜、Ｘストライプ電極
及びＹストライプ電極の形成工程において、耐熱性、耐
侵食性などを備え、所望の機械的強度を有する材質であ
れば、特に限定されるものではなく、プラスチック基
板、石英基板などを使用することができる。

【００５４】続いて、図５（Ｂ）及び図６（Ｂ）に示す
ように、基板１１上のメモリセル領域及び周辺回路等１
４〜１７を含む領域に平坦化膜１８を形成し、さらに、
Ｘメモリ層選択スイッチ部１３と後に形成されるｎ本の
Ｘストライプ電極との接続端子位置に合わせてｎ個のコ
ンタクトホール２４を各メモリ層に対して形成する。ま
た同時にＹメモリ層選択スイッチ部１５と後に形成され
るｎ本のＹストライプ電極との接続端子位置に合わせて
ｎ個のコンタクトホールを各メモリ層に対して形成す
る。

【００５５】平坦化膜１８は基板１１上に転写形成され
た周辺回路等１４〜と基板１１との段差を吸収し、周辺
回路等１４〜１７とＸストライプ電極及びＹストライプ
電極との接続を可能にするために設けられる薄膜であ
り、絶縁性を有する薄膜であれば特に限定されるもので
はない。平坦化膜１８として例えばポリイミド膜を成膜
するには、リソグラフィ法や印刷法などの任意の方法を
選択できる。リソグラフィ法を使用する場合は、スピン
コート、スプレーコート、ロールコート、ダイコート、
ディップコートなど所定の方法で有機材料を塗布すれば
よい。また、平坦化膜１８として例えばシリコン酸化膜
を成膜する場合は、有機シラン（ＴＥＯＳ）及び酸素を
反応ガスとして用いたプラズマＣＶＤ法などにより成膜
することができ、シリコン窒化膜を成膜する場合は、シ
ラン系ガス及び窒素を反応ガスとして用いたプラズマＣ
ＶＤ法などにより成膜することができる。

【００５６】次いで、図５（Ｃ）及び図６（Ｃ）に示す
ように、１層目のコンタクトホール２４_１〜２４_ｎに接
続するｎ本のＸストライプ電極２２_１〜２２_ｎをメモリ
セル領域にわたって形成する。このＸストライプ電極を
形成するには、例えば、Ａｌ、ＲｕＯ_２、Ｐｔ、ＩｒＯ
_２、ＹＢａ_２Ｃｕ_３Ｏ_７、ＯｓＯ_２、ＭｏＯ_２、ＲｅＯ
_２、ＷＯ_２、Ａｕ、Ａｇ、Ｉｎ、Ｉｎ−Ｇａ合金、Ｇａ
などの導電性材料の微粒子を適当な溶媒に溶かして導電
性材料液（電極材料液）を調整し、インクジェット式記
録ヘッド（流動体吐出ヘッド）を用いてストライプ状に
パターニング塗布すればよい。溶媒として、ブチルカル
ビトールアセテート、３−ジメチル−２−イミタゾリジ
ン、ＢＭＡ等を用いることができる。インクジェット式
記録ヘッドとしては、圧電体素子の体積変化により所望
の流動体を吐出させるピエゾジェット方式であっても、
熱の印加により急激に蒸気が発生することにより流動体
を吐出させるバブルジェット（登録商標）方式であって
もよい。続いて、塗布された電極材料液を熱処理し、溶
媒成分を蒸発させればｎ本のＸストライプ電極が形成さ
れる。

【００５７】次いで、図５（Ｄ）及び図６（Ｄ）に示す
ように、メモリセル領域に有機薄膜２１を成膜する。こ
の有機薄膜２１はＸストライプ電極及びＹストライプ電
極間に印加される電界強度がある閾値を超えるとインピ
ーダンス（電圧対電流特性）が変化し、且つ、印加電界
を０にしてもインピーダンスが変化しない特性を有する
材料で構成されている。このような有機薄膜２１として
例えば国際公開ＷＯ９８／５８３８３号公報に開示され
ているＣｕ−ＴＣＮＱを用いることができる。

【００５８】尚、有機薄膜２１として強誘電性を有する
有機材料を用いることもできる。この有機材料は自発分
極を有し、Ｘストライプ電極及びＹストライプ電極間に
印加される電界に応じて分極軸が反転し、且つ、印加電
界を０にしても分極状態が変化しない特性を有してい
る。このような有機薄膜２１として例えば国際公開ＷＯ
９９／１２１７０号公報に開示されているビニリデンフ
ルオライド（vinylidenefluoride）とトリフルオロエチ
レン（trifluoroethylene）の共重合体を用いることが
できる。この有機薄膜２１を成膜するには上記の有機材
料をＰＧＭＥＡ、シクロヘキサン、カルビトールアセテ
ート等の溶媒に溶かし、これをメモリセル領域にスピン
コートして熱処理すればよい。この熱処理により膜中の
溶媒成分が蒸発し、膜が固化する。また、上記溶媒に湿
潤剤又はバインダとして、グリセリン、ジエチレングリ
コール、エチレングリコール等を必要に応じて加えても
良い。

【００５９】次いで、図５（Ｅ）及び図６（Ｅ）に示す
ように、１層目のｎ個のコンタクトホール２５に接続す
るｎ本のＹストライプ電極２３_１〜２３_ｎをメモリセル
領域にわたって形成する。Ｙストライプ電極はＸストラ
イプ電極と同様にインクジェット式記録ヘッドを用いて
パターニング形成すればよい。これにより１層目のメモ
リ層１２Ａが完成する。この１層目のメモリ層１２Ａの
上面には、図２に示す如く、更に平坦化膜２６Ａが作成
されるとともに、Ｘメモリ層選択スイッチ部１３及びＹ
メモリ層選択スイッチ部１５夫々の２層目に対する、各
々ｎ個のコンタクトホール２７が平坦化膜２６Ａに穿設
される。

【００６０】この後、上述した図５（Ｃ）〜（Ｅ）（及
び図６（Ｃ）〜（Ｅ））のメモリ層形成プロセスを繰り
返して２層目のメモリ層１２Ｂが形成される。この２層
目のメモリ層１２Ｂは１層目のそれに比べて、コンタク
トホール位置が遠くなる分、有機薄膜及びストライプ電
極の領域が周辺回路側に若干延びているが、実質的なメ
モリセル領域は１層目の直上に積層されて成る。

【００６１】次いで、この２層目のメモリ層１２Ｂの上
面には、図２に示す如く、更に平坦化膜２６Ｂが作成さ
れるとともに、Ｘメモリ層選択スイッチ部１３及びＹメ
モリ層選択スイッチ部１５夫々の３層目に対する、各々
ｎ個のコンタクトホール２８が平坦化膜２６Ｂに穿設さ
れる。

【００６２】この後、再び上述した図５（Ｃ）〜（Ｅ）
（及び図６（Ｃ）〜（Ｅ））のメモリ層形成プロセスを
繰り返して３層目のメモリ層１２Ｃが形成される。この
３層目のメモリ層１２Ｃは２層目のそれに比べて、コン
タクトホール位置が更に遠くなる分、有機薄膜及びスト
ライプ電極の領域が周辺回路側に若干延びているが、実
質的なメモリセル領域は１、２層目の直上に積層されて
成る。この３層目のメモリ層１３Ｂには平坦化膜２６Ｃ
が形成される。

【００６３】このように基板11上に積層された積層体の
表面を樹脂等で封止処理すれば、単純マトリクス型メモ
リ素子を用いたメモリ装置が完成する。

【００６４】次に、このメモリ装置の動作を説明する。
アドレス信号がＸ周辺回路１４及びＹ周辺回路１６に送
られてくると、そのアドレスが多層構造のメモリ層に対
応して３次元的にデコーティングされ、3次元アドレス
（ｘ、ｙ、ｚ）が求められる。この内、３次元アドレス
（ｘ、ｙ、ｚ）の内、2次元アドレス（ｘ、ｙ）信号が
Ｘ周辺回路１４及びＹ周辺回路１６からＸメモリ層選択
スイッチ部１３及びＹメモリ層選択スイッチ部１５に送
られる。つまり、Ｘ周辺回路１４のワード線を介してＸ
メモリ層選択スイッチ部１３にｘアドレス信号が送ら
れ、一方、Ｙ周辺回路１６のビット線を介してＹメモリ
層選択スイッチ部１５にｙアドレス信号が送られる。

【００６５】また、Ｘ周辺回路１４及びＹ周辺回路１６
から制御回路１７にはエンコーディング情報としてｚア
ドレスが渡される。そこで、制御回路１７はｚアドレス
が１層目〜３層目のメモリ層１２Ａ〜１２Ｃの内、何れ
のメモリ層に該当するのかを判断し、該当するメモリ層
を選択するようにメモリ層選択信号Ｓ１〜Ｓ３をオンオ
フ制御する。

【００６６】例えば、ｚアドレスが１層目メモリ層１２
Ａ内のメモリセルに在るならば、選択信号Ｓ１をオン且
つ選択信号Ｓ２，Ｓ３をオフにする。この結果、Ｘメモ
リ層選択スイッチ部１３及びＹメモリ層選択スイッチ部
１５の夫々において、第１のスイッチ群ＳＸ１及びＳＹ
１に属するＴＦＴ等の電子スイッチ１３１Ａ〜１３ｎＡ
及び１５１Ａ〜１５ｎＡがオンになり、それ以外のスイ
ッチ群ＳＸ２，ＳＸ３及びＳＹ２，ＳＹ３に属する電子
スイッチがオフになる。このオン状態の電子スイッチを
介して１層目のメモリ層１２Ａにおける所望のＸストラ
イプ電極２２及びＹストライプ電極に２次元アドレス
（ｘ、ｙ）信号が流れる。この結果、所望の３次元アド
レス（ｘ、ｙ、ｚ）に対応した１層目メモリセル１２Ａ
内のメモリセルが選択され、データ読出し及びデータ書
込みが行なわれる。

【００６７】ｚアドレスが２層目メモリ層１２Ｂ又は３
層目メモリ層１２Ｃ内に在るときも上述と同様である。

【００６８】このように、Ｘメモリ層選択スイッチ部１
３及びＹメモリ層選択スイッチ部１５のスイッチ群を選
択することでｚアドレスのメモリ層が優先的に選択さ
れ、この選択に準じて、２次元アドレス（ｘ、ｙ）のメ
モリセルが選択される。これにより、最終的に３次元ア
ドレス（ｘ、ｙ、ｚ）に対応した所望メモリセルが選択
され、データの読出し及び書込みが行なわれる。

【００６９】したがって、本実施形態のメモリ装置によ
れば、メモリ層を多層化してメモリ容量を大きくするこ
とができる。例えば８層にすれば、1層のときの８倍と
いう大きなメモリ容量を得ることができる。しかも、そ
のような多層化による大容量化が実現する一方で、マト
リクス状のメモリ層の行、列にメモリ層選択スイッチ部
を夫々介挿し、その制御回路を設けるだけの比較的、簡
単な構成ながら、エンコーディング及びドライブ等を担
う周辺回路を１系列（行、列に対応する1対のみの回
路）で済ますことができる。つまり、従来のように、８
層の多層化メモリ構造にした場合、８系列の周辺回路を
必要とすることはなく、その場合でも、１系列の周辺回
路で済む。これにより、メモリ層の多層化に伴う周辺回
路の回路規模を著しく縮小することができ、８層の場
合、１／８で済む。また、必要な回路面積の小規模化、
及び、製造コストの削減も図ることができる。

【００７０】また、本実施形態のメモリ装置では、周辺
回路、メモリ層選択スイッチ部、及び制御回路を転写形
成法により同一基板上に形成するので、それらの基板上
への配置、位置決めが容易であること、必要な部分につ
いてのみ作成できること、さらに基板としてプラスチッ
ク基板等の安価な材料を用いることができることに因る
メモリ素子の製造コストの大幅低減を図ることができる
こと、などの有用な効果も得られる。

【００７１】また、周辺回路、メモリ層選択スイッチ
部、及び制御回路を転写成形により載せた基板上に平坦
化膜を成膜するので、転写形成により生じる基板と周辺
回路等との段差を吸収することができ、メモリ層選択ス
イッチ部と各ストライプ電極との安定した物理的接続状
態を確保することができる。

【００７２】また、インクジェット式記録ヘッドの解像
度は、例えば４００ｂｐｉと微細であるため、μｍオー
ダーの精度で任意のパターニング塗布が可能である。従
って、メモリ素子の高集積化に対応して各ストライプ電
極の微細なパターニングが可能である。

【００７３】また、従来のリソグラフィ工程で有機薄膜
上にＹストライプ電極を形成すると、レジスト塗布、露
光、現像等の工程で有機薄膜にダメージを与える虞があ
るが、本実施形態のようにインクジェット式記録ヘッド
によるパターニング塗布によればそのような問題を解消
することができる。また、従来のリソグラフィ工程で
は、レジスト塗布、露光、現像等の工程を必要としてい
たため、設備投資が大きく保守に手間がかかり、さら
に、エッチング工程で一度塗布した材料を除去するた
め、材料の無駄が多いという問題があったが、本実施形
態によればインクジェット式記録ヘッドで各ストライプ
電極の成膜とパターニングを一度に行えるため、工場の
ような大型設備を必要とせず、さらに材料の無駄を省け
るため、製造コストを下げることができる。

【００７４】なお、本発明は上述した実施形態記載のも
のに限定されることなく、さらに、種々の形態に変更す
ることができる。

【００７５】例えば、本実施形態における制御回路を用
いずに、アドレス信号をエンコーディングするＸ周辺回
路１４及びＹ周辺回路１６自体が直接に自前のＸメモリ
層選択スイッチ部１３及びＹメモリ層選択スイッチ部１
５のスイッチ群を選択するようにスイッチ部それぞれ構
成してもよい。

【００７６】

【発明の効果】以上説明したように本発明によれば、多
層構造のメモリ装置に与えられるアドレス信号をエンコ
ーディングして３次元アドレスを求める機能を有する１
系列の周辺回路と、その３次元アドレスに応じたメモリ
セルを複数枚のメモリ層から選択するスイッチング手段
とを備えたことから、メモリ層を多層化して大容量化を
図ることができ、同時に、その周辺回路は１系列で済む
ので、多層化メモリ層の周辺回路の製造コストを大幅に
低減させることができる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るメモリ装置を示す概
略平面図で、図２中のＩ−Ｉ線に沿って見た図である。

【図２】本発明の一実施形態に係るメモリ装置を示す概
略断面図で、図２中のＩＩＡ−ＩＩＡ線及びＩＩＢ−Ｉ
ＩＢ線に沿って見た図である。

【図３】一実施形態に係るメモリ装置のメモリ層選択ス
イッチ部を中心に示す電気的な回路の部分的な図であ
る。

【図４】（Ａ），（Ｂ）は周辺回路等の転写形成の工程
の概要を説明する図

【図５】（Ａ）〜（Ｅ）はメモリ装置の製造工程を説明
する概略斜視図である。

【図６】（Ａ）〜（Ｅ）はメモリ装置の製造工程を説明
する概略断面図である。

【図７】従来のメモリ装置における周辺回路の形成状態
を示す図である。

【符号の説明】

１１基板１２メモリ部１２Ａ〜１２Ｃメモリ層１３Ｘメモリ層選択スイッチ部（行方向メモリ層選択
スイッチ部）１３１Ａ〜１３ｎＣ電子スイッチ１４Ｘ周辺回路１５Ｙメモリ層選択スイッチ部（列方向メモリ層選択
スイッチ部）１５１Ａ〜１５ｎＣ電子スイッチ１６Ｙ周辺回路１７制御回路１８平坦化膜２１有機薄膜２２_１〜２２_ｎＸストライプ電極２３_１〜２３_ｎＹストライプ電極２４_１〜２４_ｎ、２５_１〜２５_ｎ、２７_１〜２７_ｎ、２
８_１〜２８_ｎコンタクトホール２６Ａ〜２６Ｃ平坦化膜３９基台４０剥離層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/268 Ｈ０１Ｌ 27/10 ４４４Ｃ 27/00 ３０１ 21/26 Ｅ 51/00 27/10 ４４４Ｚ 29/786 29/28 21/336 29/78 ６１３Ｂ６２７Ｄ

Claims

【特許請求の範囲】

【請求項１】 2次元的に配列された複数のメモリセル
から成るメモリ層を複数枚積層してメモリ部を形成した
多層構造のメモリ装置において、与えられるアドレス信
号をエンコーディングして３次元アドレスを求める機能
を有する１系列の周辺回路と、前記３次元アドレスに応
じたメモリセルを前記複数枚のメモリ層から選択するス
イッチング手段とを備えたことを特徴とする多層構造の
メモリ装置。
【請求項２】前記複数のメモリ層の夫々は単純マトリ
クス型のメモリ層であって、前記１系列の周辺回路はそ
のメモリ層のマトリクスを成す行及び列に対応して設け
た１対の周辺回路である請求項１記載のメモリ装置。
【請求項３】前記単純マトリクス型のメモリ層は、パ
ッシブアドレッシング法によりメモリセル選択がなされ
る有機強誘電体薄膜層である請求項２記載のメモリ装
置。
【請求項４】前記有機薄膜層は、強誘電性を有する有
機材料から成る薄膜層である請求項３記載のメモリ装
置。
【請求項５】請求項１記載のメモリ装置において、前
記スイッチング手段は、前記複数のメモリ層に対応して
設けた行方向のメモリ層選択スイッチ部及びその列方向
のメモリ層選択スイッチ部と、この両方のスイッチ部に
制御信号を送る制御手段とを備え、前記行方向のメモリ
層選択スイッチ部は、前記複数のメモリ層それぞれを形
成する全メモリセルの行方向の電極に接続され且つ前記
制御信号に応じてオンオフする電子スイッチを備えると
ともに、前記列方向のメモリ層選択スイッチ部は、前
記複数のメモリ層それぞれを形成する全メモリセルの列
方向の電極に接続され且つ前記制御信号に応じてオンオ
フする電子スイッチを備えるメモリ装置。
【請求項６】請求項５記載のメモリ装置において、少
なくとも前記周辺回路と前記行方向及び列方向の両方の
メモリ層選択スイッチ部は、同一基板上に形成されてい
るメモリ装置。
【請求項７】請求項６記載のメモリ装置において、少
なくとも前記周辺回路と前記行方向及び列方向の両方の
メモリ層選択スイッチ部は、前記同一基板に転写成形さ
れているメモリ装置。
【請求項８】基板上に少なくとも周辺回路と複数のメ
モリ層夫々のメモリセルを選択するためのメモリ層選択
スイッチ部とを転写形成する工程と、この周辺回路及び
メモリ層選択スイッチ部が転写成形された側の前記基板
上に平坦化膜を形成する工程と、この平坦化膜に前記メ
モリ層選択スイッチ部のスイッチ出力端にコンタクトホ
ールを介して電気的に接続された接続部を形成する工程
と、前記平坦化膜上に単純マトリクス構造のメモリセル
から成るメモリ層を形成する工程と、前記平坦化膜形成
工程、前記接続部形成工程、及び前記メモリ層形成工程
をこの順に前記複数のメモリ層の数だけ繰り返す工程と
を含むことを特徴とする多層構造のメモリ装置の製造方
法。
【請求項９】請求項８記載の製造方法において、前記
転写形成工程は、少なくとも前記周辺回路及び前記メモ
リ層選択スイッチ部を剥離層を介して基台上に形成し、
照射光の照射によって前記剥離層に層内又は界面剥離を
生じさせて、少なくとも前記周辺回路及び前記メモリ層
選択スイッチ部を前記基台から剥離して前記基板上に転
写形成する工程であるメモリ層の製造方法。