JP2002023191A - アクティブマトリックス型液晶表示素子 - Google Patents
アクティブマトリックス型液晶表示素子Info
- Publication number
- JP2002023191A JP2002023191A JP2000201904A JP2000201904A JP2002023191A JP 2002023191 A JP2002023191 A JP 2002023191A JP 2000201904 A JP2000201904 A JP 2000201904A JP 2000201904 A JP2000201904 A JP 2000201904A JP 2002023191 A JP2002023191 A JP 2002023191A
- Authority
- JP
- Japan
- Prior art keywords
- active matrix
- liquid crystal
- crystal display
- sealing material
- electrostatic protection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000011159 matrix material Substances 0.000 title claims abstract description 75
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 58
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 239000003566 sealing material Substances 0.000 claims abstract description 52
- 125000006850 spacer group Chemical group 0.000 claims description 23
- 239000011368 organic material Substances 0.000 claims description 7
- 239000011347 resin Substances 0.000 claims description 7
- 229920005989 resin Polymers 0.000 claims description 7
- 239000010409 thin film Substances 0.000 description 19
- 239000010408 film Substances 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910010272 inorganic material Inorganic materials 0.000 description 5
- 239000011147 inorganic material Substances 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 4
- 230000005611 electricity Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 101000879758 Homo sapiens Sjoegren syndrome nuclear autoantigen 1 Proteins 0.000 description 2
- 102100037330 Sjoegren syndrome nuclear autoantigen 1 Human genes 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000000565 sealant Substances 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】
【課題】 アクティブマトリックス型液晶表示素子のサ
イズを小さくする。 【解決手段】 アクティブマトリックス基板１と対向基
板２とは、ほぼ方形枠状のシール材２３を介して貼り合
わされている。シール材３は、静電保護素子１２、１３
および短絡ライン１１と重なる位置に設けられている。
したがって、シール材３を静電保護素子１２、１３およ
び短絡ライン１１の外側に配置する場合と比較して、液
晶表示素子のサイズを小さくすることができる。
イズを小さくする。 【解決手段】 アクティブマトリックス基板１と対向基
板２とは、ほぼ方形枠状のシール材２３を介して貼り合
わされている。シール材３は、静電保護素子１２、１３
および短絡ライン１１と重なる位置に設けられている。
したがって、シール材３を静電保護素子１２、１３およ
び短絡ライン１１の外側に配置する場合と比較して、液
晶表示素子のサイズを小さくすることができる。
Description
【０００１】
【発明の属する技術分野】この発明はアクティブマトリ
ックス型液晶表示素子に関する。
ックス型液晶表示素子に関する。
【０００２】
【従来の技術】アクティブマトリックス型液晶表示素子
には、静電気を帯びた人体や他の物体と接触しても、薄
膜トランジスタ（スイッチング素子）が静電破壊しない
ようにするために、静電対策を施したものがある。
には、静電気を帯びた人体や他の物体と接触しても、薄
膜トランジスタ（スイッチング素子）が静電破壊しない
ようにするために、静電対策を施したものがある。
【０００３】図５は従来のこのようなアクティブマトリ
ックス型液晶表示素子の一部の等価回路的透過平面図を
示したものである。この液晶表示素子は、アクティブマ
トリックス基板１と対向基板２とがほぼ方形枠状のシー
ル材３を介して貼り合わされ、シール材３の内側におけ
る両基板１、２間に液晶（図示せず）が封入されたもの
からなっている。この場合、アクティブマトリックス基
板１の右辺部および下辺部は対向基板２から突出されて
いる。以下、これらの突出部を右辺突出部１ａおよび下
辺突出部１ｂという。また、シール材３は、一点鎖線で
示す表示領域４の外側に配置されている。
ックス型液晶表示素子の一部の等価回路的透過平面図を
示したものである。この液晶表示素子は、アクティブマ
トリックス基板１と対向基板２とがほぼ方形枠状のシー
ル材３を介して貼り合わされ、シール材３の内側におけ
る両基板１、２間に液晶（図示せず）が封入されたもの
からなっている。この場合、アクティブマトリックス基
板１の右辺部および下辺部は対向基板２から突出されて
いる。以下、これらの突出部を右辺突出部１ａおよび下
辺突出部１ｂという。また、シール材３は、一点鎖線で
示す表示領域４の外側に配置されている。
【０００４】アクティブマトリックス基板１上の表示領
域４には、複数の画素電極５およびこれらの画素電極５
にそれぞれ接続された薄膜トランジスタ６がマトリック
ス状に設けられている。また、アクティブマトリックス
基板１上の表示領域４およびその外側には、薄膜トラン
ジスタ６に走査信号を供給するための複数の走査ライン
７が行方向に延ばされて設けられているとともに、薄膜
トランジスタ６にデータ信号を供給するための複数のデ
ータライン８が列方向に延ばされて設けられている。
域４には、複数の画素電極５およびこれらの画素電極５
にそれぞれ接続された薄膜トランジスタ６がマトリック
ス状に設けられている。また、アクティブマトリックス
基板１上の表示領域４およびその外側には、薄膜トラン
ジスタ６に走査信号を供給するための複数の走査ライン
７が行方向に延ばされて設けられているとともに、薄膜
トランジスタ６にデータ信号を供給するための複数のデ
ータライン８が列方向に延ばされて設けられている。
【０００５】この場合、走査ライン７の右端部は、アク
ティブマトリックス基板１の右辺突出部１ａ上の点線で
示す半導体チップ搭載領域９内まで延ばされている。走
査ライン７の左端部は、アクティブマトリックス基板１
の左端縁まで延ばされている。データライン８の下端部
は、アクティブマトリックス基板１の下辺突出部１ｂ上
の点線で示す半導体チップ搭載領域１０内まで延ばされ
ている。データライン８の上端部は、アクティブマトリ
ックス基板１の上端縁まで延ばされている。
ティブマトリックス基板１の右辺突出部１ａ上の点線で
示す半導体チップ搭載領域９内まで延ばされている。走
査ライン７の左端部は、アクティブマトリックス基板１
の左端縁まで延ばされている。データライン８の下端部
は、アクティブマトリックス基板１の下辺突出部１ｂ上
の点線で示す半導体チップ搭載領域１０内まで延ばされ
ている。データライン８の上端部は、アクティブマトリ
ックス基板１の上端縁まで延ばされている。
【０００６】さらに、アクティブマトリックス基板１上
の表示領域４の外側においてシール材３配置領域の内側
には、リング状の短絡ライン１１が設けられている。そ
して、アクティブマトリックス基板１上の表示領域４の
外側において短絡ライン１１の左辺部の右側および右辺
部の左側には、それぞれ、複数の静電保護素子１２が短
絡ライン１１および各走査ライン７に接続されて設けら
れている。また、アクティブマトリックス基板１上の表
示領域４の外側において短絡ライン１１の上辺部の下側
および下辺部の上側には、それぞれ、複数の静電保護素
子１３が短絡ライン１１および各データライン８に接続
されて設けられている。
の表示領域４の外側においてシール材３配置領域の内側
には、リング状の短絡ライン１１が設けられている。そ
して、アクティブマトリックス基板１上の表示領域４の
外側において短絡ライン１１の左辺部の右側および右辺
部の左側には、それぞれ、複数の静電保護素子１２が短
絡ライン１１および各走査ライン７に接続されて設けら
れている。また、アクティブマトリックス基板１上の表
示領域４の外側において短絡ライン１１の上辺部の下側
および下辺部の上側には、それぞれ、複数の静電保護素
子１３が短絡ライン１１および各データライン８に接続
されて設けられている。
【０００７】次に、このアクティブマトリックス型液晶
表示素子における静電対策について簡単に説明する。例
えば、アクティブマトリックス基板１の上端面あるいは
左端面に外部から静電気が帯電すると、静電保護素子１
２、１３が導通し、短絡ライン１１、全ての走査ライン
７および全てのデータライン８が同電位となり、これに
より薄膜トランジスタ６が静電破壊しないようにするこ
とができる。
表示素子における静電対策について簡単に説明する。例
えば、アクティブマトリックス基板１の上端面あるいは
左端面に外部から静電気が帯電すると、静電保護素子１
２、１３が導通し、短絡ライン１１、全ての走査ライン
７および全てのデータライン８が同電位となり、これに
より薄膜トランジスタ６が静電破壊しないようにするこ
とができる。
【０００８】次に、このアクティブマトリックス型液晶
表示素子の一部（薄膜トランジスタ６および静電保護素
子１２、１３）の具体的な構造について図６を参照して
説明する。薄膜トランジスタ６は、アクティブマトリッ
クス基板１の上面に設けられたゲート電極２１と、その
上面に設けられたゲート絶縁膜２２と、ゲート絶縁膜２
２の上面に設けられた真性アモルファスシリコンからな
る半導体薄膜２３と、半導体薄膜２３の上面中央部に設
けられたブロッキング層２４と、ブロッキング層２４の
上面両側およびその両側の半導体薄膜２３の上面に設け
られたｎ型アモルファスシリコンからなるコンタクト層
２５、２６と、コンタクト層２５、２６の上面に設けら
れたソース電極２７およびドレイン電極２８とからなっ
ている。この場合、ソース電極２７は、ゲート絶縁膜２
２の上面に設けられた画素電極５に接続されている。
表示素子の一部（薄膜トランジスタ６および静電保護素
子１２、１３）の具体的な構造について図６を参照して
説明する。薄膜トランジスタ６は、アクティブマトリッ
クス基板１の上面に設けられたゲート電極２１と、その
上面に設けられたゲート絶縁膜２２と、ゲート絶縁膜２
２の上面に設けられた真性アモルファスシリコンからな
る半導体薄膜２３と、半導体薄膜２３の上面中央部に設
けられたブロッキング層２４と、ブロッキング層２４の
上面両側およびその両側の半導体薄膜２３の上面に設け
られたｎ型アモルファスシリコンからなるコンタクト層
２５、２６と、コンタクト層２５、２６の上面に設けら
れたソース電極２７およびドレイン電極２８とからなっ
ている。この場合、ソース電極２７は、ゲート絶縁膜２
２の上面に設けられた画素電極５に接続されている。
【０００９】静電保護素子１２、１３は、ゲート絶縁膜
２２の上面に設けられた真性アモルファスシリコンから
なる半導体薄膜３１と、半導体薄膜３１の上面中央部に
設けられたブロッキング層３２と、ブロッキング層３２
の上面両側およびその両側の半導体薄膜３１の上面に設
けられたｎ型アモルファスシリコンからなるコンタクト
層３３、３４と、コンタクト層３３、３４の上面に設け
られた一方の接続電極３５および他方の接続電極３６と
からなっている。この場合、一方の接続電極３５は短絡
ライン１１に接続され、他方の接続電極３６は走査ライ
ン７またはデータライン８に接続されている。
２２の上面に設けられた真性アモルファスシリコンから
なる半導体薄膜３１と、半導体薄膜３１の上面中央部に
設けられたブロッキング層３２と、ブロッキング層３２
の上面両側およびその両側の半導体薄膜３１の上面に設
けられたｎ型アモルファスシリコンからなるコンタクト
層３３、３４と、コンタクト層３３、３４の上面に設け
られた一方の接続電極３５および他方の接続電極３６と
からなっている。この場合、一方の接続電極３５は短絡
ライン１１に接続され、他方の接続電極３６は走査ライ
ン７またはデータライン８に接続されている。
【００１０】次に、このアクティブマトリックス型液晶
表示素子の他の一部の具体的な構造について図７を参照
して説明する。アクティブマトリックス基板１上のシー
ル材３配置領域の内側には配向膜４１が画素電極５、デ
ータライン８、静電保護素子１２、１３等を覆うように
設けられている。対向基板２の下面にはブラックマスク
４２、カラーフィルタ（図示せず）、対向電極４３、配
向膜４４が設けられている。そして、両基板１、２は、
シリカガラス等の無機材料からなる粒状のスペーサ４５
が混入されたシール材３を介して貼り合わされ、その間
には液晶４６が封入されている。この場合、両基板１、
２の配向膜４１、４４間には、樹脂等の有機材料からな
る粒状のスペーサ４７が介在されている。
表示素子の他の一部の具体的な構造について図７を参照
して説明する。アクティブマトリックス基板１上のシー
ル材３配置領域の内側には配向膜４１が画素電極５、デ
ータライン８、静電保護素子１２、１３等を覆うように
設けられている。対向基板２の下面にはブラックマスク
４２、カラーフィルタ（図示せず）、対向電極４３、配
向膜４４が設けられている。そして、両基板１、２は、
シリカガラス等の無機材料からなる粒状のスペーサ４５
が混入されたシール材３を介して貼り合わされ、その間
には液晶４６が封入されている。この場合、両基板１、
２の配向膜４１、４４間には、樹脂等の有機材料からな
る粒状のスペーサ４７が介在されている。
【００１１】ここで、スペーサ４５、４７の材料が異な
る理由について説明する。配向膜４１、４４間に介在さ
れたスペーサ４７の材料をシリカガラス等の無機材料と
した場合、弾性変形しないので、薄膜トランジスタ６や
静電保護素子１２、１３上に配置されると、外力が加わ
ったとき、薄膜トランジスタ６や静電保護素子１２、１
３が押しつぶされて破壊されることがある。そこで、こ
のスペーサ４７を、弾性変形可能な樹脂等の有機材料に
よって形成している。一方、シール材３中に混入された
スペーサ４５は、薄膜トランジスタ６や静電保護素子１
２、１３上に配置されることはないので、ギャップの制
御をより一層確実とするために、弾性変形しないシリカ
ガラス等の無機材料によって形成している。
る理由について説明する。配向膜４１、４４間に介在さ
れたスペーサ４７の材料をシリカガラス等の無機材料と
した場合、弾性変形しないので、薄膜トランジスタ６や
静電保護素子１２、１３上に配置されると、外力が加わ
ったとき、薄膜トランジスタ６や静電保護素子１２、１
３が押しつぶされて破壊されることがある。そこで、こ
のスペーサ４７を、弾性変形可能な樹脂等の有機材料に
よって形成している。一方、シール材３中に混入された
スペーサ４５は、薄膜トランジスタ６や静電保護素子１
２、１３上に配置されることはないので、ギャップの制
御をより一層確実とするために、弾性変形しないシリカ
ガラス等の無機材料によって形成している。
【００１２】
【発明が解決しようとする課題】ところで、上記従来の
アクティブマトリックス型液晶表示素子では、表示領域
４とシール材３配置領域との間に静電保護素子１２、１
３および短絡ライン１１を設けているので、表示領域４
とシール材３配置領域との間隔が大きくなり、ひいては
液晶表示素子のサイズが大きくなってしまうという問題
があった。この発明の課題は、液晶表示素子のサイズを
小さくすることである。
アクティブマトリックス型液晶表示素子では、表示領域
４とシール材３配置領域との間に静電保護素子１２、１
３および短絡ライン１１を設けているので、表示領域４
とシール材３配置領域との間隔が大きくなり、ひいては
液晶表示素子のサイズが大きくなってしまうという問題
があった。この発明の課題は、液晶表示素子のサイズを
小さくすることである。
【００１３】
【課題を解決するための手段】請求項１に記載の発明
は、表示領域に複数の画素電極およびこれらの画素電極
にそれぞれ接続されたスイッチング素子がマトリックス
状に設けられ、前記表示領域の外側に複数の静電保護素
子が前記スイッチング素子にそれぞれ接続されて設けら
れたアクティブマトリックス基板と、前記画素電極に対
向する対向電極が設けられた対向基板とが枠状のシール
材を介して貼り合わされ、その間に液晶が封入されたア
クティブマトリックス型液晶表示素子において、前記シ
ール材を前記静電保護素子の少なくとも一部と重なる位
置に設けたものである。請求項２に記載の発明は、請求
項１に記載の発明において、前記シール材を前記静電保
護素子の全てと重なる位置に設けたものである。請求項
３に記載の発明は、請求項１または２に記載の発明にお
いて、前記シール材を、前記静電保護素子の全てに接続
されたリング状の短絡ラインと重なる位置に設けたもの
である。請求項４に記載の発明は、請求項１〜３のいず
れかに記載の発明において、前記アクティブマトリック
ス基板の前記表示領域の外側に内蔵型のスイッチング素
子制御回路部が前記スイッチング素子に接続されて設け
られ、前記シール材を前記スイッチング素子制御回路部
の少なくとも一部と重なる位置に設けたものである。請
求項５に記載の発明は、表示領域に複数の画素電極およ
びこれらの画素電極にそれぞれ接続されたスイッチング
素子がマトリックス状に設けられ、前記表示領域の外側
に内蔵型のスイッチング素子制御回路部が前記スイッチ
ング素子に接続されて設けられたアクティブマトリック
ス基板と、前記画素電極に対向する対向電極が設けられ
た対向基板とが枠状のシール材を介して貼り合わされ、
その間に液晶が封入されたアクティブマトリックス型液
晶表示素子において、前記シール材を前記スイッチング
素子制御回路部の少なくとも一部と重なる位置に設けた
ものである。請求項６に記載の発明は、請求項４または
５に記載の発明において、前記シール材を前記スイッチ
ング素子制御回路部の全てと重なる位置に設けたもので
ある。請求項７に記載の発明は、請求項１〜６のいずれ
かに記載の発明において、前記シール材としてスペーサ
が混入されていないものを用いたものである。請求項８
に記載の発明は、請求項７に記載の発明において、前記
シール材の内側における前記両基板間に柱状または台形
形状のスペーサを介在させたものである。請求項９に記
載の発明は、請求項８に記載の発明において、前記スペ
ーサを樹脂等の有機材料によって形成したものである。
そして、請求項１に記載の発明によれば、シール材を静
電保護素子の少なくとも一部と重なる位置に設けている
ので、液晶表示素子のサイズを小さくすることができ
る。また、請求項５に記載の発明によれば、シール材を
内蔵型のスイッチング素子制御回路部の少なくとも一部
と重なる位置に設けているので、液晶表示素子のサイズ
を小さくすることができる。
は、表示領域に複数の画素電極およびこれらの画素電極
にそれぞれ接続されたスイッチング素子がマトリックス
状に設けられ、前記表示領域の外側に複数の静電保護素
子が前記スイッチング素子にそれぞれ接続されて設けら
れたアクティブマトリックス基板と、前記画素電極に対
向する対向電極が設けられた対向基板とが枠状のシール
材を介して貼り合わされ、その間に液晶が封入されたア
クティブマトリックス型液晶表示素子において、前記シ
ール材を前記静電保護素子の少なくとも一部と重なる位
置に設けたものである。請求項２に記載の発明は、請求
項１に記載の発明において、前記シール材を前記静電保
護素子の全てと重なる位置に設けたものである。請求項
３に記載の発明は、請求項１または２に記載の発明にお
いて、前記シール材を、前記静電保護素子の全てに接続
されたリング状の短絡ラインと重なる位置に設けたもの
である。請求項４に記載の発明は、請求項１〜３のいず
れかに記載の発明において、前記アクティブマトリック
ス基板の前記表示領域の外側に内蔵型のスイッチング素
子制御回路部が前記スイッチング素子に接続されて設け
られ、前記シール材を前記スイッチング素子制御回路部
の少なくとも一部と重なる位置に設けたものである。請
求項５に記載の発明は、表示領域に複数の画素電極およ
びこれらの画素電極にそれぞれ接続されたスイッチング
素子がマトリックス状に設けられ、前記表示領域の外側
に内蔵型のスイッチング素子制御回路部が前記スイッチ
ング素子に接続されて設けられたアクティブマトリック
ス基板と、前記画素電極に対向する対向電極が設けられ
た対向基板とが枠状のシール材を介して貼り合わされ、
その間に液晶が封入されたアクティブマトリックス型液
晶表示素子において、前記シール材を前記スイッチング
素子制御回路部の少なくとも一部と重なる位置に設けた
ものである。請求項６に記載の発明は、請求項４または
５に記載の発明において、前記シール材を前記スイッチ
ング素子制御回路部の全てと重なる位置に設けたもので
ある。請求項７に記載の発明は、請求項１〜６のいずれ
かに記載の発明において、前記シール材としてスペーサ
が混入されていないものを用いたものである。請求項８
に記載の発明は、請求項７に記載の発明において、前記
シール材の内側における前記両基板間に柱状または台形
形状のスペーサを介在させたものである。請求項９に記
載の発明は、請求項８に記載の発明において、前記スペ
ーサを樹脂等の有機材料によって形成したものである。
そして、請求項１に記載の発明によれば、シール材を静
電保護素子の少なくとも一部と重なる位置に設けている
ので、液晶表示素子のサイズを小さくすることができ
る。また、請求項５に記載の発明によれば、シール材を
内蔵型のスイッチング素子制御回路部の少なくとも一部
と重なる位置に設けているので、液晶表示素子のサイズ
を小さくすることができる。
【００１４】
【発明の実施の形態】（第１実施形態）図１はこの発明
の第１実施形態におけるアクティブマトリックス型液晶
表示素子の一部の等価回路的透過平面図を示したもので
ある。この図において、説明の便宜上、図５と同一名称
部分には同一の符号を付して説明する。この液晶表示素
子は、アクティブマトリックス基板１と対向基板２とが
ほぼ方形枠状のシール材３を介して貼り合わされ、シー
ル材３の内側における両基板１、２間に液晶（図示せ
ず）が封入されたものからなっている。この場合、アク
ティブマトリックス基板１の右辺部および下辺部は対向
基板２から突出されている。以下、これらの突出部を右
辺突出部１ａおよび下辺突出部１ｂという。また、シー
ル材３は、一点鎖線で示す表示領域４の外側に配置され
ている。
の第１実施形態におけるアクティブマトリックス型液晶
表示素子の一部の等価回路的透過平面図を示したもので
ある。この図において、説明の便宜上、図５と同一名称
部分には同一の符号を付して説明する。この液晶表示素
子は、アクティブマトリックス基板１と対向基板２とが
ほぼ方形枠状のシール材３を介して貼り合わされ、シー
ル材３の内側における両基板１、２間に液晶（図示せ
ず）が封入されたものからなっている。この場合、アク
ティブマトリックス基板１の右辺部および下辺部は対向
基板２から突出されている。以下、これらの突出部を右
辺突出部１ａおよび下辺突出部１ｂという。また、シー
ル材３は、一点鎖線で示す表示領域４の外側に配置され
ている。
【００１５】アクティブマトリックス基板１上の表示領
域４には、複数の画素電極５およびこれらの画素電極５
にそれぞれ接続された薄膜トランジスタ６がマトリック
ス状に設けられている。また、アクティブマトリックス
基板１上の表示領域４およびその外側には、薄膜トラン
ジスタ６に走査信号を供給するための複数の走査ライン
７が行方向に延ばされて設けられているとともに、薄膜
トランジスタ６にデータ信号を供給するための複数のデ
ータライン８が列方向に延ばされて設けられている。
域４には、複数の画素電極５およびこれらの画素電極５
にそれぞれ接続された薄膜トランジスタ６がマトリック
ス状に設けられている。また、アクティブマトリックス
基板１上の表示領域４およびその外側には、薄膜トラン
ジスタ６に走査信号を供給するための複数の走査ライン
７が行方向に延ばされて設けられているとともに、薄膜
トランジスタ６にデータ信号を供給するための複数のデ
ータライン８が列方向に延ばされて設けられている。
【００１６】この場合、走査ライン７の右端部は、アク
ティブマトリックス基板１の右辺突出部１ａ上の点線で
示す半導体チップ搭載領域９内まで延ばされている。走
査ライン７の左端部は、アクティブマトリックス基板１
の左端縁まで延ばされている。データライン８の下端部
は、アクティブマトリックス基板１の下辺突出部１ｂ上
の点線で示す半導体チップ搭載領域１０内まで延ばされ
ている。データライン８の上端部は、アクティブマトリ
ックス基板１の上端縁まで延ばされている。
ティブマトリックス基板１の右辺突出部１ａ上の点線で
示す半導体チップ搭載領域９内まで延ばされている。走
査ライン７の左端部は、アクティブマトリックス基板１
の左端縁まで延ばされている。データライン８の下端部
は、アクティブマトリックス基板１の下辺突出部１ｂ上
の点線で示す半導体チップ搭載領域１０内まで延ばされ
ている。データライン８の上端部は、アクティブマトリ
ックス基板１の上端縁まで延ばされている。
【００１７】さらに、アクティブマトリックス基板１上
のシール材３配置領域には、リング状の短絡ライン１１
が設けられている。そして、アクティブマトリックス基
板１上のシール材３配置領域において短絡ライン１１の
左辺部の右側および右辺部の左側には、それぞれ、複数
の静電保護素子１２が短絡ライン１１および各走査ライ
ン７に接続されて設けられている。また、アクティブマ
トリックス基板１上のシール材３配置領域において短絡
ライン１１の上辺部の下側および下辺部の上側には、そ
れぞれ、複数の静電保護素子１３が短絡ライン１１およ
び各データライン８に接続されて設けられている。
のシール材３配置領域には、リング状の短絡ライン１１
が設けられている。そして、アクティブマトリックス基
板１上のシール材３配置領域において短絡ライン１１の
左辺部の右側および右辺部の左側には、それぞれ、複数
の静電保護素子１２が短絡ライン１１および各走査ライ
ン７に接続されて設けられている。また、アクティブマ
トリックス基板１上のシール材３配置領域において短絡
ライン１１の上辺部の下側および下辺部の上側には、そ
れぞれ、複数の静電保護素子１３が短絡ライン１１およ
び各データライン８に接続されて設けられている。
【００１８】次に、このアクティブマトリックス型液晶
表示素子の一部の具体的な構造について図２を参照して
説明する。この図においても、説明の便宜上、図７と同
一名称部分には同一の符号を付して説明する。アクティ
ブマトリックス基板１においては、ブラックマスク４２
に対応する領域のうち例えばデータライン８上に、樹脂
等の有機材料からなる柱状、台形形状のスペーサ４７が
設けられている。このスペーサ４７は、フォトリソグラ
フィー技術を用いて形成されるものであり、データライ
ン８上等の、薄膜トランジスタ６に対応する領域を避け
た領域に、平面形状が、円形、多角形またはひも状等に
形成される。そして、アクティブマトリックス基板１上
のシール材３配置領域の内側には配向膜４１が画素電極
５、データライン８、スペーサ４７等を覆うように設け
られている。対向基板２の下面にはブラックマスク４
２、カラーフィルタ（図示せず）、対向電極４３、配向
膜４４が設けられている。
表示素子の一部の具体的な構造について図２を参照して
説明する。この図においても、説明の便宜上、図７と同
一名称部分には同一の符号を付して説明する。アクティ
ブマトリックス基板１においては、ブラックマスク４２
に対応する領域のうち例えばデータライン８上に、樹脂
等の有機材料からなる柱状、台形形状のスペーサ４７が
設けられている。このスペーサ４７は、フォトリソグラ
フィー技術を用いて形成されるものであり、データライ
ン８上等の、薄膜トランジスタ６に対応する領域を避け
た領域に、平面形状が、円形、多角形またはひも状等に
形成される。そして、アクティブマトリックス基板１上
のシール材３配置領域の内側には配向膜４１が画素電極
５、データライン８、スペーサ４７等を覆うように設け
られている。対向基板２の下面にはブラックマスク４
２、カラーフィルタ（図示せず）、対向電極４３、配向
膜４４が設けられている。
【００１９】そして、両基板１、２は、スペーサが混入
されていないシール材３を介して貼り合わされ、その間
には液晶４６が封入されている。この場合、図１にも示
すように、シール材３（ただし、その液晶注入口３ａの
部分を含む。）は、静電保護素子１２、１３の全ておよ
び短絡ライン１１と重なる位置に設けられている。ま
た、スペーサ４７上の配向膜４１の上面は対向基板２の
配向膜４４の下面に当接されている。
されていないシール材３を介して貼り合わされ、その間
には液晶４６が封入されている。この場合、図１にも示
すように、シール材３（ただし、その液晶注入口３ａの
部分を含む。）は、静電保護素子１２、１３の全ておよ
び短絡ライン１１と重なる位置に設けられている。ま
た、スペーサ４７上の配向膜４１の上面は対向基板２の
配向膜４４の下面に当接されている。
【００２０】このように、この液晶表示素子では、シー
ル材３を静電保護素子１２、１３の全ておよび短絡ライ
ン１１と重なる位置に設けているので、シール材３配置
領域と表示領域４との間隔を可及的に小さくすることが
でき、ひいては液晶表示素子のサイズを小さくすること
ができる。この場合、シール材３中には、特に、弾性変
形しないシリカガラス等の無機材料からなるスペーサが
混入されていないので、外力が加わっても、静電保護素
子１２、１３が押しつぶされて破壊されるようなことは
ない。
ル材３を静電保護素子１２、１３の全ておよび短絡ライ
ン１１と重なる位置に設けているので、シール材３配置
領域と表示領域４との間隔を可及的に小さくすることが
でき、ひいては液晶表示素子のサイズを小さくすること
ができる。この場合、シール材３中には、特に、弾性変
形しないシリカガラス等の無機材料からなるスペーサが
混入されていないので、外力が加わっても、静電保護素
子１２、１３が押しつぶされて破壊されるようなことは
ない。
【００２１】一方、両基板１、２間に介在されたスペー
サ４７は、弾性変形可能な樹脂等の有機材料によって形
成されているが、柱状、台形形状であるので、粒状であ
る場合よりも、弾性変形しにくい。このため、シール材
３中に弾性変形しないシリカガラス等の無機材料からな
るスペーサが混入されていなくても、ギャップの制御を
より一層確実とすることができる。
サ４７は、弾性変形可能な樹脂等の有機材料によって形
成されているが、柱状、台形形状であるので、粒状であ
る場合よりも、弾性変形しにくい。このため、シール材
３中に弾性変形しないシリカガラス等の無機材料からな
るスペーサが混入されていなくても、ギャップの制御を
より一層確実とすることができる。
【００２２】なお、シール材３は、図１における４辺の
うち少なくともいずれか１辺における、静電保護素子１
２、１３および短絡ライン１１と重なる位置に設けるよ
うにしてもよい。このようにしても、図５に示す従来の
場合と比較して、液晶表示素子のサイズを小さくするこ
とができる。
うち少なくともいずれか１辺における、静電保護素子１
２、１３および短絡ライン１１と重なる位置に設けるよ
うにしてもよい。このようにしても、図５に示す従来の
場合と比較して、液晶表示素子のサイズを小さくするこ
とができる。
【００２３】（第２実施形態）図３はこの発明の第２実
施形態におけるアクティブマトリックス型液晶表示素子
の一部の等価回路的透過平面図を示し、図４はその一部
の断面図を示したものである。これらの図において、図
１および図２と同一名称部分には同一の符号を付し、そ
の説明を適宜省略する。この液晶表示素子では、アクテ
ィブマトリックス基板１の下辺部のみが対向基板２から
突出され、この下辺突出部１ｂの上面に図示しない外部
接続端子が設けられている。また、アクティブマトリッ
クス基板１の対向基板２と対向する領域における右辺部
上および下辺部上には、薄膜トランジスタ６を制御する
内蔵型の回路部としての、走査信号制御回路部５１およ
びデータ信号制御回路部５２が設けられている。
施形態におけるアクティブマトリックス型液晶表示素子
の一部の等価回路的透過平面図を示し、図４はその一部
の断面図を示したものである。これらの図において、図
１および図２と同一名称部分には同一の符号を付し、そ
の説明を適宜省略する。この液晶表示素子では、アクテ
ィブマトリックス基板１の下辺部のみが対向基板２から
突出され、この下辺突出部１ｂの上面に図示しない外部
接続端子が設けられている。また、アクティブマトリッ
クス基板１の対向基板２と対向する領域における右辺部
上および下辺部上には、薄膜トランジスタ６を制御する
内蔵型の回路部としての、走査信号制御回路部５１およ
びデータ信号制御回路部５２が設けられている。
【００２４】そして、スペーサが混入されていないシー
ル材３（ただし、その液晶注入口３ａの部分を含む。）
は、図３において左辺部に設けられた静電保護素子１
２、上辺部に設けられた静電保護素子１３、右辺部に設
けられた走査信号制御回路部５１、下辺部に設けられた
データ信号制御回路部５２および短絡ライン１１と重な
る位置に設けられている。なお、図示していないが、図
２に示す場合と同様に、ブラックマスク４２に対応する
領域のうち例えばデータライン８上には、樹脂等の有機
材料からなる角柱状、円柱状または壁状のスペーサが設
けられている。
ル材３（ただし、その液晶注入口３ａの部分を含む。）
は、図３において左辺部に設けられた静電保護素子１
２、上辺部に設けられた静電保護素子１３、右辺部に設
けられた走査信号制御回路部５１、下辺部に設けられた
データ信号制御回路部５２および短絡ライン１１と重な
る位置に設けられている。なお、図示していないが、図
２に示す場合と同様に、ブラックマスク４２に対応する
領域のうち例えばデータライン８上には、樹脂等の有機
材料からなる角柱状、円柱状または壁状のスペーサが設
けられている。
【００２５】このように、この液晶表示素子では、シー
ル材３を内蔵型の走査信号制御回路部５１およびデータ
信号制御回路部５２と重なる位置に設けているので、内
蔵型の走査信号制御回路部５１およびデータ信号制御回
路部５２をシール材３の外側に設ける場合と比較して、
液晶表示素子のサイズを小さくすることができる。
ル材３を内蔵型の走査信号制御回路部５１およびデータ
信号制御回路部５２と重なる位置に設けているので、内
蔵型の走査信号制御回路部５１およびデータ信号制御回
路部５２をシール材３の外側に設ける場合と比較して、
液晶表示素子のサイズを小さくすることができる。
【００２６】なお、シール材３は、図３において右辺部
に設けられた静電保護素子１２および下辺部に設けられ
た静電保護素子１３とも重なる位置に設けるようにして
もよい。また、シール材３は、走査信号制御回路部５１
とデータ信号制御回路部５２とのうちいずれか一方と重
なる位置に設けるようにしてもよい。
に設けられた静電保護素子１２および下辺部に設けられ
た静電保護素子１３とも重なる位置に設けるようにして
もよい。また、シール材３は、走査信号制御回路部５１
とデータ信号制御回路部５２とのうちいずれか一方と重
なる位置に設けるようにしてもよい。
【００２７】なお、上記各実施形態では、短絡ライン１
１の内側に静電保護素子１２、１３を設けた場合につい
て説明したが、これに限らず、短絡ライン１１の外側に
静電保護素子１２、１３を設けるようにしてもよい。ま
た、上記各実施形態では、静電保護素子１２、１３とし
て、図６に示すような容量型のものを用いた場合につい
て説明したが、これに限らず、薄膜トランジスタや薄膜
抵抗等を用いるようにしてもよい。さらに、上記各実施
形態では、スイッチング素子として薄膜トランジスタを
用いた場合について説明したが、これに限らず、ＭＩＭ
素子、ＭＯＳトランジスタ、ダイオード、バリスタ等を
用いるようにしてもよい。
１の内側に静電保護素子１２、１３を設けた場合につい
て説明したが、これに限らず、短絡ライン１１の外側に
静電保護素子１２、１３を設けるようにしてもよい。ま
た、上記各実施形態では、静電保護素子１２、１３とし
て、図６に示すような容量型のものを用いた場合につい
て説明したが、これに限らず、薄膜トランジスタや薄膜
抵抗等を用いるようにしてもよい。さらに、上記各実施
形態では、スイッチング素子として薄膜トランジスタを
用いた場合について説明したが、これに限らず、ＭＩＭ
素子、ＭＯＳトランジスタ、ダイオード、バリスタ等を
用いるようにしてもよい。
【００２８】
【発明の効果】以上説明したように、請求項１に記載の
発明によれば、シール材を静電保護素子の少なくとも一
部と重なる位置に設けているので、液晶表示素子のサイ
ズを小さくすることができる。また、請求項５に記載の
発明によれば、シール材を内蔵型のスイッチング素子制
御回路部の少なくとも一部と重なる位置に設けているの
で、液晶表示素子のサイズを小さくすることができる。
発明によれば、シール材を静電保護素子の少なくとも一
部と重なる位置に設けているので、液晶表示素子のサイ
ズを小さくすることができる。また、請求項５に記載の
発明によれば、シール材を内蔵型のスイッチング素子制
御回路部の少なくとも一部と重なる位置に設けているの
で、液晶表示素子のサイズを小さくすることができる。
【図１】この発明の第１実施形態におけるアクティブマ
トリックス型液晶表示素子の一部の等価回路的透過平面
図。
トリックス型液晶表示素子の一部の等価回路的透過平面
図。
【図２】図１に示すアクティブマトリックス型液晶表示
素子の一部の断面図。
素子の一部の断面図。
【図３】この発明の第２実施形態におけるアクティブマ
トリックス型液晶表示素子の一部の等価回路的透過平面
図。
トリックス型液晶表示素子の一部の等価回路的透過平面
図。
【図４】図３に示すアクティブマトリックス型液晶表示
素子の一部の断面図。
素子の一部の断面図。
【図５】従来のアクティブマトリックス型液晶表示素子
の一部の等価回路的透過平面図。
の一部の等価回路的透過平面図。
【図６】図５に示すアクティブマトリックス型液晶表示
素子の一部の断面図。
素子の一部の断面図。
【図７】図５に示すアクティブマトリックス型液晶表示
素子の他の一部の断面図。
素子の他の一部の断面図。
１ アクティブマトリックス基板 ２ 対向基板 ３ シール材 ４ 表示領域 ５ 画素電極 ６ 薄膜トランジスタ ７ 走査ライン ８ データライン １１ 短絡ライン １２、１３ 静電保護素子 ５１ 走査信号制御回路部 ５２ データ信号制御回路部
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H089 LA09 LA13 MA01X MA04X NA14 NA24 PA06 QA04 QA11 TA02 TA09 2H092 GA33 GA34 GA44 JA24 JB79 NA14 NA25 PA03 PA04 5C094 AA15 AA31 BA03 BA43 CA19 EA04 EA07 EB05 5G435 AA16 AA18 BB12 CC09 GG32
Claims (9)
- 【請求項１】 表示領域に複数の画素電極およびこれら
の画素電極にそれぞれ接続されたスイッチング素子がマ
トリックス状に設けられ、前記表示領域の外側に複数の
静電保護素子が前記スイッチング素子にそれぞれ接続さ
れて設けられたアクティブマトリックス基板と、前記画
素電極に対向する対向電極が設けられた対向基板とが枠
状のシール材を介して貼り合わされ、その間に液晶が封
入されたアクティブマトリックス型液晶表示素子におい
て、前記シール材は前記静電保護素子の少なくとも一部
と重なる位置に設けられていることを特徴とするアクテ
ィブマトリックス型液晶表示素子。 - 【請求項２】 請求項１に記載の発明において、前記シ
ール材は前記静電保護素子の全てと重なる位置に設けら
れていることを特徴とするアクティブマトリックス型液
晶表示素子。 - 【請求項３】 請求項１または２に記載の発明におい
て、前記シール材は、前記静電保護素子の全てに接続さ
れたリング状の短絡ラインと重なる位置に設けられてい
ることを特徴とするアクティブマトリックス型液晶表示
素子。 - 【請求項４】 請求項１〜３のいずれかに記載の発明に
おいて、前記アクティブマトリックス基板の前記表示領
域の外側に内蔵型のスイッチング素子制御回路部が前記
スイッチング素子に接続されて設けられ、前記シール材
は前記スイッチング素子制御回路部の少なくとも一部と
重なる位置に設けられていることを特徴とするアクティ
ブマトリックス型液晶表示素子。 - 【請求項５】 表示領域に複数の画素電極およびこれら
の画素電極にそれぞれ接続されたスイッチング素子がマ
トリックス状に設けられ、前記表示領域の外側に内蔵型
のスイッチング素子制御回路部が前記スイッチング素子
に接続されて設けられたアクティブマトリックス基板
と、前記画素電極に対向する対向電極が設けられた対向
基板とが枠状のシール材を介して貼り合わされ、その間
に液晶が封入されたアクティブマトリックス型液晶表示
素子において、前記シール材は前記スイッチング素子制
御回路部の少なくとも一部と重なる位置に設けられてい
ることを特徴とするアクティブマトリックス型液晶表示
素子。 - 【請求項６】 請求項４または５に記載の発明におい
て、前記シール材は前記スイッチング素子制御回路部の
全てと重なる位置に設けられていることを特徴とするア
クティブマトリックス型液晶表示素子。 - 【請求項７】 請求項１〜６のいずれかに記載の発明に
おいて、前記シール材中にはスペーサが混入されていな
いことを特徴とするアクティブマトリックス型液晶表示
素子。 - 【請求項８】 請求項７に記載の発明において、前記シ
ール材の内側における前記両基板間には柱状または台形
形状のスペーサが介在されていることを特徴とするアク
ティブマトリックス型液晶表示素子。 - 【請求項９】 請求項８に記載の発明において、前記ス
ペーサは樹脂等の有機材料からなることを特徴とするア
クティブマトリックス型液晶表示素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000201904A JP2002023191A (ja) | 2000-07-04 | 2000-07-04 | アクティブマトリックス型液晶表示素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000201904A JP2002023191A (ja) | 2000-07-04 | 2000-07-04 | アクティブマトリックス型液晶表示素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002023191A true JP2002023191A (ja) | 2002-01-23 |
Family
ID=18699507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000201904A Pending JP2002023191A (ja) | 2000-07-04 | 2000-07-04 | アクティブマトリックス型液晶表示素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002023191A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008211223A (ja) * | 2008-03-10 | 2008-09-11 | Seiko Epson Corp | 半導体装置、表示装置および電子機器 |
| CN100442111C (zh) * | 2005-08-16 | 2008-12-10 | 中华映管股份有限公司 | 具静电放电防护的液晶显示面板 |
| CN102629008A (zh) * | 2011-03-30 | 2012-08-08 | 京东方科技集团股份有限公司 | 一种薄膜晶体管液晶显示面板及其制作方法 |
| CN105929616A (zh) * | 2016-07-06 | 2016-09-07 | 深圳市华星光电技术有限公司 | 异形显示屏及其像素单元结构 |
-
2000
- 2000-07-04 JP JP2000201904A patent/JP2002023191A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100442111C (zh) * | 2005-08-16 | 2008-12-10 | 中华映管股份有限公司 | 具静电放电防护的液晶显示面板 |
| JP2008211223A (ja) * | 2008-03-10 | 2008-09-11 | Seiko Epson Corp | 半導体装置、表示装置および電子機器 |
| CN102629008A (zh) * | 2011-03-30 | 2012-08-08 | 京东方科技集团股份有限公司 | 一种薄膜晶体管液晶显示面板及其制作方法 |
| CN105929616A (zh) * | 2016-07-06 | 2016-09-07 | 深圳市华星光电技术有限公司 | 异形显示屏及其像素单元结构 |
| WO2018006586A1 (zh) * | 2016-07-06 | 2018-01-11 | 深圳市华星光电技术有限公司 | 异形显示屏及其像素单元结构 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5208259B2 (ja) | 液晶表示装置 | |
| US7633090B2 (en) | Thin film transistor panel | |
| JP4687259B2 (ja) | 液晶表示装置 | |
| JP2949487B2 (ja) | 液晶表示素子 | |
| KR910021604A (ko) | 구동회로를 구비한 액정 표시장치 | |
| JPH06148678A (ja) | 液晶表示装置 | |
| CN115332465A (zh) | 显示结构和显示装置 | |
| JP2007041096A (ja) | 電気光学装置およびその製造方法、電子機器 | |
| JPH11153798A (ja) | アクティブマトリクス型液晶表示装置 | |
| JP2505046Y2 (ja) | 液晶表示装置 | |
| JP2002023191A (ja) | アクティブマトリックス型液晶表示素子 | |
| JP3582194B2 (ja) | 液晶表示素子 | |
| JP3156179B2 (ja) | 液晶表示素子 | |
| JP2002148639A (ja) | アクティブマトリックス型液晶表示素子 | |
| US20080149933A1 (en) | Display panel | |
| JPH0450923A (ja) | 液晶表示装置 | |
| JP2580606B2 (ja) | 液晶装置 | |
| JP5070743B2 (ja) | 薄膜トランジスタパネルおよび液晶表示装置 | |
| KR101451307B1 (ko) | 어레이 기판 및 이를 갖는 표시패널 | |
| JP4247897B2 (ja) | 液晶表示パネルおよび液晶表示パネルの製造方法 | |
| KR100675926B1 (ko) | 액정표시소자와 그 제조방법 | |
| CN106610549A (zh) | 显示装置 | |
| JP4496724B2 (ja) | 液晶表示素子 | |
| KR200369377Y1 (ko) | 액정표시소자 | |
| JPH0887025A (ja) | アクティブマトリックスパネル |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040409 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060203 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060413 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060501 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060523 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060724 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060905 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061031 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20061113 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20061228 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080529 |